KR20050087541A - 핀형 전계 효과 트랜지스터 및 이의 제조 방법 - Google Patents

핀형 전계 효과 트랜지스터 및 이의 제조 방법 Download PDF

Info

Publication number
KR20050087541A
KR20050087541A KR1020040013409A KR20040013409A KR20050087541A KR 20050087541 A KR20050087541 A KR 20050087541A KR 1020040013409 A KR1020040013409 A KR 1020040013409A KR 20040013409 A KR20040013409 A KR 20040013409A KR 20050087541 A KR20050087541 A KR 20050087541A
Authority
KR
South Korea
Prior art keywords
pattern
semiconductor layer
layer
field oxide
region
Prior art date
Application number
KR1020040013409A
Other languages
English (en)
Inventor
이종욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040013409A priority Critical patent/KR20050087541A/ko
Publication of KR20050087541A publication Critical patent/KR20050087541A/ko

Links

Classifications

    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G21/00—Preparing, conveying, or working-up building materials or building elements in situ; Other devices or measures for constructional work
    • E04G21/14—Conveying or assembling building elements
    • E04G21/142—Means in or on the elements for connecting same to handling apparatus
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D29/00—Independent underground or underwater structures; Retaining walls
    • E02D29/02—Retaining or protecting walls
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D29/00—Independent underground or underwater structures; Retaining walls
    • E02D29/045—Underground structures, e.g. tunnels or galleries, built in the open air or by methods involving disturbance of the ground surface all along the location line; Methods of making them
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D29/00—Independent underground or underwater structures; Retaining walls
    • E02D29/10—Tunnels or galleries specially adapted to house conduits, e.g. oil pipe-lines, sewer pipes ; Making conduits in situ, e.g. of concrete ; Casings, i.e. manhole shafts, access or inspection chambers or coverings of boreholes or narrow wells
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65G—TRANSPORT OR STORAGE DEVICES, e.g. CONVEYORS FOR LOADING OR TIPPING, SHOP CONVEYOR SYSTEMS OR PNEUMATIC TUBE CONVEYORS
    • B65G7/00—Devices for assisting manual moving or tilting heavy loads
    • B65G7/12—Load carriers, e.g. hooks, slings, harness, gloves, modified for load carrying

Abstract

벌크 반도체 기판 상에 형성된 핀형 전계 효과 트랜지스터 및 이의 제조 방법이 개시되어 있다. 액티브 영역 내에서 소오스/드레인이 형성될 영역 및 필드 영역에 해당하는 반도체 기판 상에 필드 산화막 패턴이 구비된다. 상기 반도체 기판의 액티브 영역 내에서 채널 형성 영역에 해당하는 부위에 구비되는 제1 반도체층이 구비된다. 상기 제1 반도체층 및 상기 소오스/드레인 영역에 위치한 필드 산화막 패턴상에 구비되는 제2 반도체층이 구비된다. 상기 제2 반도체층에서 채널 형성 영역과 대향하는 부위에 구비되는 게이트 절연막 패턴이 구비된다. 상기 게이트 절연막 패턴 및 제2 반도체층 상에 구비된 게이트 전극 패턴이 구비되는 핀형 전계 효과 트랜지스터를 제공한다. 상기 트랜지스터는 정션 누설 전류가 감소되고, 전류 구동력이 향상되는 효과가 있다.

Description

핀형 전계 효과 트랜지스터 및 이의 제조 방법{Fin type field effect transistor and method of manufacturing the same}
본 발명은 핀형 전계 효과 트랜지스터의 제조 방법에 관한 것이다. 보다 상세하게는 스트레인드 실리콘층에 형성되는 핀형 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있다. 또한, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 상기 반도체 장치로 사용되는 전계 효과 모오스 트랜지스터(이하, MOSFET)의 경우, 고속 동작을 위해 상기 MOSFET의 채널 길이를 감소시켜야 한다. 그러나, 일반적인 플레너(Planer) 타입의 MOSFET의 경우, 상기 채널 길이가 축소됨에 따라 드레인 전압에 의한 일렉트릭 필드(electric field) 영향성이 증가되고 게이트 전극에 의한 채널 구동 능력이 열화되어 쇼트 채널 효과(short channel effect)가 발생 된다. 또한, 채널 농도 증가에 따라 케리어의 이동도 및 전류 구동력이 감소되며, 소오스/드레인 접합 깊이(junction depth)의 감소에 따른 접합 누설 전류(Junction leakage current)가 증가되고 있다.
상기 MOSFET 소자의 한계를 극복하기 위해, SOI기판 상에 형성된 소자 및 3차원의 공간 구조로 채널을 형성시키는 핀형 MOSFET 등이 개발되고 있다.
구체적으로, 상기 핀형 MOSFET은 핀(fin)이라고 불리는 물고기의 지느러미 형상의 돌출된 액티브 영역과 상기 핀의 양측면 및 상부면을 둘러싸는 게이트를 포함하는 구조로 되어 있다. 상기 핀형 MOSFET에 의하면, 채널 핀의 양측면 및 상부면 상에 게이트 전극이 형성되어 상기 양측면 및 상부에서 게이트 제어가 이루어짐으로써 쇼트 채널 효과를 감소시킬 수 있다. 상기 핀형 MOSFET은 채널 핀의 양측면에만 채널이 형성되도록 형성할 수도 있다.
상기 SOI기판에 반도체 소자를 형성하는 경우, 접합 용량의 감소, 집적도의 증가, 구동 전류의 증가 등의 장점을 갖고 있지만, 한편으로는, 상부 실리콘층의 막 두께 불균일성에 의한 문턱 전압 변화, 부동 채널 효과, 그리고 기판 하부면과의 절연에 의해 자체 히팅(self-heating) 효과에 의한 구동 전류의 열화 등의 단점을 해결해야만 하는 과제를 안고 있다. 이를 해결하기 위해, 상부 실리콘 층의 두께를 증가시키거나 상기 SOI기판 전용의 회로 설계 기술의 개발이 필요하지만, 상부 실리콘 층의 두께를 증가시키면 소자의 집적도가 저하되고, 또한 전용 회로 설계 기술의 개발은 기술 자체의 난이도 및 설계 엔지니어의 육성에 따른 비용의 증가 등으로 인해 실제 제품에 개발에 많은 회사들이 어려움을 겪고 있다.
한편, 상기 SOI기판에 제작된 핀형 MOSFET 소자의 경우, 상기 자체 히팅에 의한 전류 구동력의 열화 및 핀구조의 폭 제한으로 인한 소스/드레인 기생 저항의 증가 등의 문제점을 안고 있다.
따라서, 본 발명의 제1 목적은 접합 용량이 감소되고, 소자 동작의 안정성 및 전류 구동력이 향상되는 핀형 MOSFET을 제공하는데 있다.
본 발명의 제2 목적은 접합 용량이 감소되고, 소자 동작의 안정성 및 전류 구동력이 향상되는 핀형 MOSFET의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은,
액티브 영역 내에서 소오스/드레인이 형성될 영역 및 필드 영역에 해당하는 반도체 기판 상에 필드 산화막 패턴이 구비된다. 상기 반도체 기판의 액티브 영역 내에서 채널 형성 영역에 해당하는 부위에 구비되는 제1 반도체층이 구비된다. 상기 제1 반도체층 및 상기 소오스/드레인 영역에 위치한 필드 산화막 패턴상에 구비되는 제2 반도체층이 구비된다. 상기 제2 반도체층에서 채널 형성 영역과 대향하는 부위에 구비되는 게이트 절연막 패턴이 구비된다. 상기 게이트 절연막 패턴 및 제2 반도체층 상에 구비된 게이트 전극 패턴이 구비된다. 상기 게이트 전극 패턴양측으로, 상기필드 산화막 패턴 상의 제2 반도체층에 소오스/드레인이 구비되는 핀형 전계 효과 트랜지스터를 제공한다.
상기 핀형 전계 효과 트랜지스터는 상기 소오스/드레인 영역 하부에 필드 산화막이 구비되어 있어 정션 누설 전류가 감소된다.
또한, 채널 영역이 실리콘 기판 하부면과 연결되어 있으므로 자체 히팅에 기인하는 전류 구동력 저하를 방지할 수 있다.
또한, 상기 제2 반도체층의 원자 본딩 길이가 반도체 기판의 원자 본딩 길이에 비해 증가되도록 형성할 수 있다. 이 경우에는, 전자 및 전공의 이동도가 증가되어 전류 구동력이 증가되는 효과가 있다.
상기한 제2 목적을 달성하기 위하여 본 발명은,
액티브 영역 내에서 소오스/드레인이 형성될 영역 및 필드 영역에 해당하는 반도체 기판 상에 구비되는 필드 산화막 패턴을 형성한다. 상기 반도체 기판이 노출되어 있는 부위인 채널 형성 영역에 선택적으로 제1 반도체층을 성장시킨다. 상기 제1 반도체층 및 상기 소오스/드레인 영역에 구비된 필드 산화막 상에 제2 반도체층을 성장시킨다. 상기 제2 반도체층 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 전극막을 형성한다. 상기 게이트 전극막 및 게이트 절연막을 패터닝하여, 상기 채널 영역에 해당하는 제2 반도체층 상에 게이트 절연막 패턴 및 게이트 전극 패턴을 형성한다. 이어서, 상기 게이트 전극 패턴양측으로, 상기필드 산화막 패턴 상의 제2 반도체층에 소오스/드레인을 형성하는 과정을 포함하는 핀형 전계 효과 트랜지스터 제조 방법을 제공한다.
상기 방법에 의하면, 핀형 전계 효과 트랜지스터를 SOI기판이 아닌 벌크 반도체 기판에 형성할 수 있어서, 저비용으로 소자의 제작이 가능하다.
또한, 제1 및 제2 반도체층을 성장시켜 액티브 영역을 정의하는 소자 분리법을 사용한다. 때문에, 50㎚이하의 미세한 반도체 소자를 제조할 시에 종래의 통상적인 STI공정에 비해 용이하게 소자 분리를 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1a는 본 발명의 제1 실시예에 따른 핀형 전계 효과 트랜지스터를 나타내는 사시도이다. 도 1b는 본 발명의 제1 실시예에 따른 핀형 전계 효과 트랜지스터를 도 1a의 A_A'방향으로 절단한 단면도이다.
도 1a 및 1b를 참조하면, 벌크 실리콘 기판(10)이 구비된다. 상기 실리콘 기판(10) 상부면은 소자의 동작 영역인 액티브 영역과 소자 분리 영역인 필드 영역으로 구분된다. 상기 액티브 영역 내에서 소오스/드레인이 형성되어야 할 부위와 필드 영역에 해당하는 부위의 기판 상에는 필드 산화막 패턴(12a)을 구비한다. 즉, 상기 필드 산화막 패턴(12a)은 액티브 영역 내에서 채널이 형성되어야 할 부위만을 노출시키도록 형성되어 있다.
상기 필드 영역에 형성된 필드 산화막 패턴(12a)은 이웃하는 단위 소자들을 서로 분리시킨다. 그리고, 소오스/드레인이 형성되어야할 부위에 형성된 필드 산화막 패턴(12a)은 상기 소오스/드레인과 소오스/드레인 아래의 기판(즉, 웰 영역)간을 절연시킨다. 그러므로, 상기 소오스/드레인과 웰 영역간의 정션 커패시턴스가 최소화되어 소자의 지연 시간(delay time)이 감소된다.
상기 필드 산화막 패턴(12a)은 소자 분리 특성을 확보하기 위해 200 내지 400㎚ 정도의 두께를 갖는다.
상기 실리콘 기판(10)의 액티브 영역 내에서 채널이 형성되어야할 영역에는 릴렉스드 실리콘 게르마늄층(relaxed Si1-xGex layer, 20)이 형성된다. 상기 실리콘 게르마늄층(20)은 10 내지 40%정도의 게르마늄 농도를 갖는다. 상기 실리콘 게르마늄층(20)은 상기 필드 산화막 패턴(12a)의 상부면보다 낮게 형성되어 있다.
상기 실리콘 게르마늄층(20)은 선택적 에피 성장법에 의해 형성된 것으로서, 상기 벌크 실리콘 기판(10)의 실리콘에 비해 높은 격자 상수를 갖는다.
상기 실리콘 게르마늄층(20) 및 상기 소오스/드레인 영역에 위치한 필드 산화막 패턴(12a) 상에는 스트레인드 실리콘층(Strained Silicon layer, 22a)이 구비된다. 상기 스트레인드 실리콘층(22a)은 선택적 에피 성장법에 의해 형성된 것으로서, 상대적으로 높은 격자 상수를 갖는 실리콘 게르마늄층(20) 상에 성장되므로 실리콘 기판(10)의 실리콘 원자 본딩 길이에 비해 신장된 본딩 길이를 갖는다. 즉, 상기 스트레인드 실리콘층(22a)은 신장 스트레스(Tensile stress)를 갖는다
상기 스트레인드 실리콘층(22a)은 상기 필드 영역에 형성되어 있는 필드 산화막 패턴(12a)에 비해 돌출되어 있으며 그 상부면은 평탄하다. 상기 스트레인드 실리콘층(22a)이 상기 필드 산화막 패턴(12a)에 비해 약 20 내지 100㎚정도 돌출되어 있다.
상기 돌출된 스트레인드 실리콘층(22a)은 반도체 장치를 구동시키기 위한 핀 형상의 액티브 영역이 된다. 이 때, 채널이 형성되는 부위의 액티브 영역은 기판 아래의 웰 영역과 절연되어 있지 않고 서로 연결되므로, 자체 히팅에 의한 전류 구동력 저하 등의 문제가 감소된다.
상기 스트레인드 실리콘층(22a)에서 채널 형성 영역과 대향하는 부위에는 게이트 절연막 패턴(24)이 구비된다.
그리고, 상기 게이트 절연막 패턴(24) 상에는 게이트 전극 패턴(26)이 구비된다. 상기 게이트 전극 패턴(26)은 라인형 또는 섬형을 갖는다.
상기 게이트 전극 패턴(26) 양측의 스트레인드 실리콘층(22a)에 소오스/드레인이 구비된다. 상기 소오스/드레인의 하부에 필드 산화막이 구비되어 있어 정션 누설 전류가 감소된다.
본 발명의 제1 실시예에 따른 핀형 전계효과 트랜지스터는 스트레인드 실리콘층(22a)에 소자가 형성되므로, 전자 및 전공의 이동도가 증가되어 전류 구동력이 증가된 특성을 갖는다.
또한, 채널 영역이 실리콘 기판 하부면과 연결되어 있으므로 자체 히팅에 기인하는 전류 구동력 저하를 방지할 수 있다.
이하에서는, 상기 제1 실시예에 따른 핀형 전계 효과 트랜지스터를 제조하는데 적합한 방법들에 대해 설명한다.
도 2a 내지 도 2h는 본 발명의 제1 실시예에 따른 핀형 전계 효과 트랜지스터를 제조하기에 적합한 제1 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 실리콘 기판(10) 상에 실리콘 산화물로 이루어지는 필드 산화막(12)을 형성한다. 상기 필드 산화막(12)은 상기 실리콘 기판을 열산화시켜 형성하거나 또는, 화학 기상 증착 방식으로 형성할 수 있다.
상기 필드 산화막(12) 상에 상기 필드 산화막(12)과의 식각 선택비가 높은 물질로서 마스크막(14)을 형성한다. 상기 마스크막(14)은 예컨대, 실리콘 질화물을 화학 기상 증착 방식으로 증착시켜 형성한다. 상기 마스크막(14)의 두께는 트랜지스터의 핀(Fin)의 높이를 결정한다. 즉, 상기 마스크막(14)은 형성하고자 하는 핀의 높이와 동일하거나 형성하고자 하는 핀의 높이보다 약간 더 높게 형성한다. 상기 트랜지스터의 핀의 높이를 고려할 때, 상기 마스크막(14)은 20 내지 100㎚정도의 두께로 형성한다.
도 2b를 참조하면, 상기 마스크막(14) 상에 포토레지스트를 코팅하고, 통상의 사진 공정을 통해 상기 마스크막(14)에서 액티브 영역에 해당하는 부위를 선택적으로 노출시키는 제1 포토레지스트 패턴(16)을 형성한다.
이어서, 상기 제1 포토레지스트 패턴(16)을 식각 마스크로하여 상기 마스크막을 식각하여 필드 영역을 덮는 마스크 패턴(14a)을 형성한다.
이어서, 도시하지는 않았으나, 통상의 에싱 및 스트립 공정을 통해 제1 포토레지스트 패턴(16)을 제거한다.
도 2c를 참조하면, 상기 마스크 패턴(14a) 및 필드 산화막(12) 상에 포토레지스트를 코팅하고, 통상의 사진 공정을 수행하여 액티브 영역에서 트랜지스터의 채널 영역에 해당하는 부위를 선택적으로 노출시키는 제2 포토레지스트 패턴(18)을 형성한다. 이 때, 상기 제2 포토레지스트 패턴(18)은 상기 마스크 패턴(14a)에 의해 오픈된 액티브 영역의 길이 방향에 대해 수직한 방향으로 라인 형태로 오픈되는 형상을 갖는다.
이어서, 상기 제2 포토레지스트 패턴(18) 및 마스크 패턴(14a)을 식각 마스크로 하여 상기 필드 산화막(12)을 선택적으로 식각하여 필드 산화막 패턴(12a)을 형성한다. 상기 필드 산화막(12)이 식각된 부위에는 실리콘 기판(10)이 노출된다.
이어서, 도시하지는 않았으나, 통상의 에싱 및 스트립 공정에 의해 상기 제2 포토레지스트 패턴(18)을 제거한다.
여기서, 상기 실리콘 기판(10)이 노출되어 있는 영역 상에는 후속 공정을 통해 트랜지스터의 채널 영역이 형성되고, 상기 필드 산화막 패턴(12a)이 노출되어 있는 영역 상에는 후속 공정을 통해 소오스 및 드레인이 형성된다. 또한, 상기 마스크 패턴(14a) 아래에 위치하는 필드 산화막 패턴(12a)은 소자 분리 영역인 필드 영역이 된다.
도 2d를 참조하면, 상기 실리콘 기판(10)이 노출된 부위에 선택적 에피 성장법(Selective Epitaxial Growth)으로 실리콘 게르마늄을 성장시켜 실리콘 게르마늄층(20)을 형성한다. 상기 선택적 에피 성장법은 산화막 또는 질화막이 국부적으로 형성되어 있는 실리콘과 같은 반도체 물질이 노출되어 있는 부위에만 에피 박막을 성장시키는 기술이다. 상기 선택적 에피 성장법은 상압 화학 기상 증착법(AP CVD), 저압 화학 기상 증착법(LPCVD), 분자선 증착법(Molecular Beam Epitaxy, MBE) 또는 초고진공 화학 기상 증착법(UHV CVD)에 의해 수행할 수 있다. 상기 각 증착법에 따라, 공정 온도 및 압력 조건이 달라진다.
상기 선택적 에피 성장 공정을 수행하기 위해 게르마늄이 함유된 소오스 기체, 실리콘이 함유된 소오스 기체 및 산화막 또는 질화막 상에는 에피 박막이 형성되지 않도록 반응하는 반응 기체를 챔버 내에 유입한다. 상기 소오스 기체들 및 반응 기체는 동시에 유입할 수도 있고, 순차적으로 일정 시간동안 유입할 수도 있다.
구체적으로, 실리콘 게르마늄을 성장시키는 경우, 상기 실리콘 소오스 기체는 실란(SiH4), 디실란(Si2H6), 트리 실란(Si3H8), 모노클로로실란(SiH3Cl) 및 디클로로실란(Si2H2Cl2)로 이루어진 군에서 선택된 적어도 어느 하나를 이용할 수 있다. 또한, 게르마늄 소오스 기체는 저메인(GeH4), 디저메인(Ge2H4), 모노클로로저메인(GeH3Cl), 디클로로저메인(Ge2H2Cl) 및 트리클로로저메인(Ge 3HCl3)으로 이루어진 군에서 선택된 적어도 어느 하나를 이용할 수 있다. 그리고, 상기 반응 기체는 염산(HCl) 또는 염소(Cl)로 이용할 수 있다.
상기 실리콘 게르마늄층(20)을 형성할 시에, 층 내에 함유된 게르마늄의 농도가 20 내지 40%가 되도록 한다. 그리고, 상기 실리콘 게르마늄층(20)은 상기 필드 산화막 패턴(12a)의 상부면보다 낮게 되도록 한다.
상기 실리콘 게르마늄층(20)은 상기 벌크 실리콘 기판(10)의 실리콘에 비해 높은 격자 상수를 갖는다.
도 2e를 참조하면, 상기 실리콘 게르마늄층(20) 상에 선택적 에피 성장법으로 스트레인드 실리콘을 성장시켜 스트레인드 실리콘층(22)을 형성한다. 상기 선택적 에피 성장법은 상압 화학 기상 증착법(AP CVD), 저압 화학 기상 증착법(LPCVD), 분자선 증착법(Molecular Beam Epitaxy, MBE) 또는 초고진공 화학 기상 증착법(UHV CVD)에 의해 수행할 수 있다. 상기 각 증착법에 따라, 공정 온도 및 압력 조건이 달라진다.
상기 선택적 에피 성장 공정을 수행하기 위해 실리콘이 함유된 소오스 기체 및 산화막 또는 질화막 상에는 에피 박막이 형성되지 않도록 반응하는 반응 기체를 챔버 내에 유입한다. 상기 소오스 기체들 및 반응 기체는 동시에 유입할 수도 있고, 순차적으로 일정 시간동안 유입할 수도 있다.
구체적으로, 상기 실리콘 소오스 기체는 실란(SiH4), 디실란(Si2H6), 트리 실란(Si3H8), 모노클로로실란(SiH3Cl) 및 디클로로실란(Si2H2 Cl2)로 이루어진 군에서 선택된 적어도 어느 하나를 이용할 수 있다. 그리고, 상기 반응 기체는 염산(HCl) 또는 염소(Cl)로 이용할 수 있다.
상기 스트레인드 실리콘층(22)은 선택적 에피 성장법에 의해 형성된 것으로서, 상대적으로 높은 격자 상수를 갖는 실리콘 게르마늄층(20) 상에 성장되므로 실리콘 기판(10)의 실리콘 원자 본딩 길이에 비해 신장된 본딩 길이를 갖는다. 즉, 상기 스트레인드 실리콘층(22)은 신장 스트레스(Tensile stress)를 갖는다
상기 스트레인드 실리콘층(22)은 그 상부면 전 영역이 상기 마스크 패턴(14a)의 상부면보다 더 높게되도록 형성한다. 바람직하게는, 상기 스트레인드 실리콘층(22)은 상기 마스크 패턴(14a)을 덮도록 형성한다.
도 2f를 참조하면, 상기 스트레인드 실리콘층(22)의 상부면을 화학 기계적 연마 방법으로 연마한다. 이 때, 상기 마스크 패턴(14a)을 연마 저지막으로 사용하여 상기 마스크 패턴(14a)이 상부에 노출되도록 상기 스트레인드 실리콘층(22)을 연마한다.
상기 연마된 스트레인드 실리콘층(22a)은 반도체 장치를 구동시키기 위한 액티브 영역이된다. 상기 스트레인드 실리콘층(22a)에서 트랜지스터의 채널이 형성될 부위는 실리콘 게르마늄층(20)을 통해 반도체 기판(10)과 연결되어 있다. 그리고, 상기 스트레인드 실리콘층(22a)에서 트랜지스터의 소오스/드레인이 형성될 부위는 하부에 필드 산화막 패턴(12a)이 구비되어 반도체 기판과 절연된다.
도 2g를 참조하면, 상기 노출된 마스크 패턴(14a)을 인산을 이용하여 제거한다. 상기 공정에 의하면, 상기 스트레인드 실리콘층(22a)은 상기 필드 산화막 패턴(14a)에 비해 돌출된 형상을 가진다. 상기 돌출된 스트레인드 실리콘층(22a)은 트랜지스터의 핀으로 제공된다.
앞에서도 설명한 것과 같이, 상기 스트레인드 실리콘층(22a)은 선택적 에피 성장 및 상기 마스크 패턴(14a)이 노출되도록 수행하는 연마 공정에 의해 형성된다. 그러므로, 상기 마스크 패턴(14a)의 두께가 증가되는 경우, 상기 스트레인드 실리콘층(22a)의 두께도 증가된다. 따라서, 상기 마스크 패턴(14a)의 두께를 조절함으로서, 원하는 높이를 갖는 트랜지스터의 핀을 형성할 수 있다. 본 실시예에서는 상기 트랜지스터의 핀은 약 20 내지 100㎚정도의 두께로 형성한다.
도 2h를 참조하면, 상기 노출된 스트레인드 실리콘층(22a) 상에 게이트 절연막을 형성한다. 상기 게이트 절연막은 열산화 공정 또는 CVD공정에 의한 실리콘 산화막으로 형성할 수 있다. 이어서, CVD 공정에 의해 게이트 도전막을 형성한다. 상기 게이트 도전막은 폴리실리콘막, 금속막, 금속 실리사이드막 또는 폴리실리콘막과 금속 실리사이드막이 적층된 막으로 형성할 수 있다.
이어서, 상기 게이트 절연막 및 게이트 도전막을 패터닝하여 게이트 절연막 패턴(24) 및 게이트 전극 패턴(26)으로 이루어지는 게이트를 형성한다. 상기 게이트 전극은 상기 스트레인드 실리콘층(22a)에서 채널 형성 영역의 상부와 대향하는 부위에 형성되도록 한다. 상기 게이트 전극은 도시된 것과 같이 라인 형상을 가질 수 있다. 또는 상기 게이트 전극은 독립 패턴 형상 즉, 섬 형상을 가질 수도 있다.
이어서, 도시하지는 않았으나, 저농도 소오스/드레인 영역을 형성하기 위한 이온 주입 공정 및 포켓 이온 임플란트 공정을 수행한다. 그리고, 게이트 스페이서를 형성하고, 고농도 소오스/드레인을 형성하기 위한 이온 주입 공정을 수행한다.
상기 방법에 의하면, 핀형 전계 효과 트랜지스터를 SOI기판이 아닌 벌크 반도체 기판에 형성할 수 있어서, 저비용으로 소자의 제작이 가능하다.
또한, 실리콘 게르마늄층 및 스트레인드 실리콘층을 성장시키는 방식으로 액 티브 영역을 정의하는 소자 분리법을 사용한다. 때문에, 50㎚이하의 미세한 반도체 소자를 제조할 시에 종래의 통상적인 STI공정에 비해 용이하게 소자 분리를 할 수 있다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 핀형 전계 효과 트랜지스터를 제조하기에 적합한 제2 방법을 설명하기 위한 단면도들이다. 도면에서, 상기 제1 실시예와 동일한 요소는 동일한 참조 번호를 사용한다.
도 3a를 참조하면, 상기 도 2a 내지 도 2c를 참조로 설명한 것과 동일한 공정을 수행한다. 즉, 도 2c에 도시된 것과 같이, 액티브 영역 내에서 소오스/드레인이 형성될 영역 및 필드 영역에 해당하는 반도체 기판 상에 필드 산화막 패턴(12a)을 형성한다. 그리고, 상기 필드 산화막 패턴(12a) 상에서, 필드 영역에 해당하는 부위에만 선택적으로 마스킹하는 마스크 패턴(14a)을 형성한다.
이어서, 상기 필드 산화막 패턴(12a), 마스크 패턴(14a) 및 노출된 실리콘 기판(10) 표면에 실리콘 산화막(50)을 형성한다. 상기 실리콘 산화막(50)은 화학 기상 증착 방법에 의해 형성한다.
도 3b를 참조하면, 상기 실리콘 산화막(50)을 이방성 식각하여, 상기 필드 산화막 패턴(12a) 및 마스크 패턴(14a)의 측면에 실리콘 산화막 스페이서(50a)를 형성한다. 상기 실리콘 산화막 스페이서(50a)는 후속의 선택적 에피 성장 공정 시에 성장된 막과 막이 성장되지 않는 필드 산화막 패턴(12a) 및 마스크 패턴(14a)의 계면에 결함이 발생하는 것을 최소화하기 위해 제공된다. 상기 실리콘 산화막 스페이서(50a)를 형성함으로서, 후속의 선택적 에피 성장 공정 시에 디스로케이션(Dislocation)이나 스태킹 결함(Stacking fault) 발생을 억제하는 역할을 한다.
상기 결함이 감소됨에 따라, 소자의 이동도, 전류 구동력, 누설 전류 특성을 향상시킬 수 있다.
도 3c를 참조하면, 상기 도 2d 내지 도 2g를 참조로 설명한 공정과 동일한 공정을 수행하여 필드 산화막에 비해 돌출된 형상을 갖는 스트레인드 실리콘층(22a)을 형성한다. 이 때, 상기 스트레인드 실리콘층(22a)의 측면에는 실리콘 산화막 스페이서(50a)가 노출된다.
이어서, 상기 노출된 실리콘 산화막 스페이서(50a)를 선택적으로 제거한다.
도 3d를 참조하면, 상기 노출된 스트레인드 실리콘층(22a) 상에 게이트 절연막 및 게이트 도전막을 형성한다. 이어서, 상기 게이트 절연막 및 게이트 도전막을 패터닝하여 게이트 절연막 패턴(24) 및 게이트 전극 패턴(26)으로 이루어지는 게이트를 형성한다. 이어서, 통상의 이온 주입 공정에 의해 소오스/드레인을 형성한다.
실시예 2
도 4는 본 발명의 제2 실시예에 따른 핀형 전계 효과 트랜지스터를 나타내는 사시도이다. 도면에서, 상기 제1 실시예와 동일한 요소는 동일한 참조 번호를 사용한다.
본 발명의 제2 실시예에 따른 핀형 트랜지스터는 도 1에 도시된 핀형 전계 효과 트랜지스터와 스트레인드 실리콘층의 형상 및 게이트 형상을 제외하고는 동일한 구조를 갖는다.
도 4에 도시된 바와 같이, 액티브 영역 내에서 소오스/드레인이 형성될 영역 및 필드 영역에 해당하는 실리콘 기판(10) 상에 필드 산화막 패턴(12a)이 구비된다. 상기 실리콘 기판(10)의 액티브 영역 내에서 채널 형성 영역에 해당하는 부위에 선택적 에피 성장법에 의해 형성된 실리콘 게르마늄층(20)이 구비된다.
상기 실리콘 게르마늄층(20) 및 상기 소오스/드레인 영역에 위치한 필드 산화막 패턴(12a)상에 스트레인드 실리콘층(30)이 구비된다. 상기 스트레인드 실리콘층(30)은 선택적 에피 성장법에 의해 형성된 것으로서, 상대적으로 높은 격자 상수를 갖는 실리콘 게르마늄층(20) 상에 성장되므로 실리콘 기판(10)의 실리콘 원자 본딩 길이에 비해 신장된 본딩 길이를 갖는다.
상기 스트레인드 실리콘층(30)은 상기 필드 영역에 형성되어 있는 필드 산화막 패턴(12a)에 비해 돌출되어 있으며 그 상부면은 평탄하다. 상기 스트레인드 실리콘층(30)이 상기 필드 산화막 패턴(12a)에 비해 약 20 내지 100㎚정도 돌출되어 있다.
상기 돌출된 스트레인드 실리콘층(30)의 상부 모서리 부분은 라운드되어 있다. 상기 핀형 트랜지스터는 핀의 3면에 각각 게이트가 존재하게 된다. 때문에, 상기 핀형 트랜지스터의 게이트 전극에 전압할 인가하는 경우 상기 핀의 상부의 모서리 부위에는 전계가 집중되어 채널의 다른 영역에 비해 낮은 문턱 전압을 갖게된다. 때문에, 상기 스트레인드 실리콘층(30)의 상부 모서리 부위가 라운드되는 경우 상기 핀의 상부 모서리에서의 전계 집중을 감소시킬 수 있어 전기적 특성이 향상되는 효과가 있다.
상기 라운드된 스트레인드 실리콘층(30)에서 채널 형성 영역과 대향하는 부위에는 게이트 절연막 패턴(24)이 구비된다. 그리고, 상기 게이트 절연막 패턴 상에는 게이트 전극 패턴(26)이 구비된다. 상기 게이트 전극 패턴은 라인형 또는 섬형을 갖는다.
상기 게이트 전극 패턴 양측의 스트레인드 실리콘층(30)에 소오스/드레인이 구비된다.
도 5a 내지 도 5d는 상기 제2 실시예에 따른 핀형 전계 효과 트랜지스터를 제조하기에 적합한 방법을 설명하기 위한 단면도들이다. 도면에서, 상기 제1 실시예와 동일한 요소는 동일한 참조 번호를 사용한다.
도 5a를 참조하면, 상기 도 2a 내지 도 2g를 참조로 설명한 것과 동일한 공정을 수행한다. 즉, 액티브 영역 내에서 소오스/드레인이 형성될 영역 및 필드 영역에 해당하는 실리콘 기판(10) 상에 구비되는 필드 산화막 패턴(12a)을 형성한다. 상기 실리콘 기판(10)이 노출되어 있는 부위인 채널 형성 영역에 선택적으로 실리콘 게르마늄층(20)을 성장시킨다. 상기 실리콘 게르마늄층(20) 및 상기 소오스/드레인 영역에 구비된 필드 산화막 패턴(12a) 상에 스트레인드 실리콘층(30)을 성장시킨다.
상기 스트레인드 실리콘층(30)은 상기 필드 영역에 형성되어 있는 필드 산화막 패턴(12a)에 비해 돌출되어 있으며 그 상부면은 평탄하다. 상기 스트레인드 실리콘층(22a)이 상기 필드 산화막 패턴(12a)에 비해 약 20 내지 100㎚정도 돌출되어 있다. 그리고, 상기 스트레인드 실리콘층(30)의 상부면 및 측면은 거의 수직한 형상을 갖는다.
도 5b를 참조하면, 상기 스트레인드 실리콘층(30a)상에 열산화막(32)을 형성한다. 상기 스트레인드 실리콘층(30a) 상에 열산화막(32)을 형성하는 경우, 상기 스트레인드 실리콘층(30a)의 상부 모서리 부위는 스트레인드 실리콘층(30a) 상부면 및 측면 부위가 동시에 산화되므로 열산화막(32)이 더욱 두껍게 형성된다. 또한, 상기 열산화 공정에 의해 상기 스트레인드 실리콘층(30a)의 상부 모서리 부위가 소모되어 상기 스트레인드 실리콘층(30a)의 상부가 라운드된다.
도 5c를 참조하면, 상기 열산화막(32)을 선택적으로 제거한다. 상기 열산화막(32)을 제거하는 공정은 습식 식각 공정으로 수행할 수 있다. 상기 공정에 의해 상부 모서리 부위가 라운드된 스트레인드 실리콘층이 형성된다.
도 5d를 참조하면, 상기 라운드된 스트레인드 실리콘층(30a) 상에 게이트 절연막 및 게이트 도전막을 형성한다. 이어서, 상기 게이트 절연막 및 게이트 도전막을 패터닝하여 게이트 절연막 패턴(24) 및 게이트 전극 패턴(26)으로 이루어지는 게이트를 형성한다. 이어서, 통상의 이온 주입 공정에 의해 소오스/드레인을 형성한다.
이하에서는, 상기 제2 실시예에 따른 핀형 전계 효과 트랜지스터를 제조하기에 적합한 다른 방법을 설명한다.
상기 도 2a 내지 도 2g를 참조로 설명한 것과 동일한 공정을 수행하여 상부면과 측면간이 거의 수직한 형상을 갖는 스트레인드 실리콘층을 형성한다.
이어서, 상기 스트레인드 실리콘층을 고온으로 열처리한다. 상기 고온 열처리 공정을 수행하면, 상기 스트레인드 실리콘층의 상부 모서리 부분은 열에 의해 자연적으로 라운드된다.
이어서, 상기 라운드된 스트레인드 실리콘층 상에 게이트 절연막 및 게이트 도전막을 형성한다. 이어서, 상기 게이트 절연막 및 게이트 도전막을 패터닝하여 게이트 절연막 패턴 및 게이트 도전 패턴으로 이루어지는 게이트를 형성한다.
이어서, 통상의 이온 주입 공정에 의해 소오스/드레인을 형성한다.
실시예 3
도 6은 본 발명의 제3 실시예에 따라 제작된 인버터 회로의 단면도이다. 도 7은 본 발명의 제3 실시예에 따른 인버터 회로의 평면도이다.
도 6 및 도 7에 도시된 바와 같이, 실리콘 기판에 NMOS트랜지스터 형성 영역 및 PMOS트랜지스터 형성 영역이 각각 구분된다.
상기 NMOS트랜지스터 형성 영역 및 PMOS트랜지스터 영역의 액티브 영역 내에서 각각의 소오스/드레인이 형성될 영역 및 필드 영역에 해당하는 실리콘 기판(100) 상에는 필드 산화막 패턴(102)이 구비된다.
상기 실리콘 기판(100)의 액티브 영역 내에서 채널 형성 영역에 해당하는 부위에 선택적 에피 성장법에 의해 형성된 실리콘 게르마늄층(104)이 구비된다.
상기 실리콘 게르마늄층(104) 및 상기 소오스/드레인 영역에 위치한 필드 산화막 패턴(102)상에 스트레인드 실리콘층(106)이 구비된다. 상기 스트레인드 실리콘층(106)은 선택적 에피 성장법에 의해 형성된 것으로서, 상대적으로 높은 격자 상수를 갖는 실리콘 게르마늄층(104) 상에 성장되므로 실리콘 기판(100)의 실리콘 원자 본딩 길이에 비해 신장된 본딩 길이를 갖는다.
상기 스트레인드 실리콘층(106)은 상기 필드 영역에 형성되어 있는 필드 산화막 패턴(102)에 비해 돌출되어 있으며 그 상부면은 평탄하다. 상기 스트레인드 실리콘층(106)이 상기 필드 산화막 패턴(102)에 비해 약 20 내지 100㎚정도 돌출되어 있다.
상기 스트레인드 실리콘층(106)에서 채널 형성 영역과 대향하는 부위에는 게이트 절연막 패턴(112)이 구비된다.
그리고, 상기 게이트 절연막 패턴(112) 상에는 게이트 전극 패턴(114)이 구비된다. 상기 게이트 전극 패턴(114)은 도 7에 도시된 것과 같이 패터닝되어 있다.
상기 게이트 전극 패턴(114)의 양측면에는 게이트 스페이서(116)가 구비되어 있다.
N형 트랜지스터의 게이트 전극 패턴(114)의 양측의 스트레인드 실리콘층(106)에는 N형 불순물이 도핑된 소오스/드레인(108a/108b)이 구비된다. 또한, P형 트랜지스터의 게이트 전극 패턴의 양측의 스트레인드 실리콘층(106)에는 P형 불순물이 도핑된 소오스/드레인(110b, 110a)이 구비된다. 상기 소오스/드레인들(108a, 108b, 110a, 110b) 상부에는 금속 실리사이드 패턴(112)이 구비된다. 상기 각각의 소오스/드레인들(108a, 108b, 110a, 110b)하단에는 필드 산화막 패턴(102)이 구비된다.
상기 CMOS인버터의 경우, 출력 단자가 산화막 위에 형성되기 때문에 소자의 면적을 감소시킬 수 있다. 이로 인해, 전체 집적회로의 소형화를 이룰 수 있다.
상술한 바와 같이, 본 발명의 핀형 전계 효과 트랜지스터는 첫째, 소오스/드레인 영역 하부에 필드 산화막이 구비되어 있어 정션 누설 전류가 감소된다.
둘째, 채널 영역이 실리콘 기판 하부면과 연결되어 있으므로 자체 히팅에 기인하는 전류 구동력 저하를 방지할 수 있다.
셋째, 액티브 영역의 원자 본딩길이가 기판의 원자 본딩 길이에 비해 증가되어, 전자 및 전공의 이동도가 증가되어 전류 구동력이 증가되는 효과가 있다.
또한, 본 발명의 방법에 의해 형성되는 핀형 전계 효과 트랜지스터를 형성하는 경우,
첫째, 핀형 전계 효과 트랜지스터를 SOI기판이 아닌 벌크 반도체 기판에 형성할 수 있어서, 저비용으로 소자의 제작이 가능하다.
둘째, 선택적 에피 성장법에 의해 액티브 영역을 정의하므로, 50㎚이하의 미세한 반도체 소자를 제조할 시에 종래의 통상적인 STI공정에 비해 용이하게 소자 분리를 할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a는 본 발명의 제1 실시예에 따른 핀형 전계 효과 트랜지스터를 나타내는 사시도이다.
도 1b는 본 발명의 제1 실시예에 따른 핀형 전계 효과 트랜지스터를 도 1a의 A_A'방향으로 절단한 단면도이다.
도 2a 내지 도 2h는 본 발명의 제1 실시예에 따른 핀형 전계 효과 트랜지스터를 제조하기에 적합한 제1 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 핀형 전계 효과 트랜지스터를 제조하기에 적합한 제2 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시예에 따른 핀형 전계 효과 트랜지스터를 나타내는 사시도이다.
도 5a 내지 도 5d는 상기 제2 실시예에 따른 핀형 전계 효과 트랜지스터를 제조하기에 적합한 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 제3 실시예에 따라 제작된 인버터 회로의 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 인버터 회로의 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판 12a : 필드 산화막 패턴
14a : 마스크 패턴 20 : 실리콘 게르마늄층
22a : 스트레인드 실리콘층 24 : 게이트 절연막 패턴
26 : 게이트 전극 패턴

Claims (27)

  1. 액티브 영역 내에서 소오스/드레인이 형성될 영역 및 필드 영역에 해당하는 반도체 기판 상에 구비되는 필드 산화막 패턴;
    상기 반도체 기판의 액티브 영역 내에서 채널 형성 영역에 해당하는 부위에 구비되는 제1 반도체층;
    상기 제1 반도체층 및 상기 소오스/드레인 형성 영역에 위치한 필드 산화막 패턴상에 구비되는 제2 반도체층;
    상기 제2 반도체층에서 채널 형성 영역과 대향하는 부위에 구비되는 게이트 절연막 패턴;
    상기 게이트 절연막 패턴 및 제2 반도체층 상에 구비된 게이트 전극 패턴; 및
    상기 게이트 전극 패턴양측으로, 상기필드 산화막 패턴 상의 제2 반도체층에 구비되는 소오스/드레인을 포함하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 제2 반도체층은 반도체 기판의 원자 본딩 길이에 비해 증가된 본딩 길이를 갖는 스트레인드 반도체층인 것을 특징으로 하는 핀형 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 제1 반도체층은 에피 성장된 실리콘 게르마늄으로 이루어지고, 상기 제2 반도체층은 에피 성장된 실리콘으로 이루어지는 것을 특징으로 하는 핀형 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 실리콘 게르마늄은 게르마늄의 농도가 10 내지 40%인 것을 특징으로 하는 핀형 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 제1 반도체층은 필드 산화막 패턴보다 낮게 형성된 것을 특징으로 하는 핀형 전계 효과 트랜지스터.
  6. 제1항에 있어서, 상기 제2 반도체층은 상기 필드 영역에 비해 돌출되고, 상부면이 평탄한 것을 특징으로 하는 핀형 전계 효과 트랜지스터.
  7. 제1항에 있어서, 상기 제2 반도체층의 상부 모서리 부위는 라운드된 것을 특징으로 하는 핀형 전계 효과 트랜지스터.
  8. 제1항에 있어서, 상기 필드 산화막 패턴은 200 내지 400㎚의 두께를 갖는 것을 특징으로 하는 핀형 전계 효과 트랜지스터.
  9. 액티브 영역 내에서 소오스/드레인이 형성될 영역 및 필드 영역에 해당하는 반도체 기판 상에 구비되는 필드 산화막 패턴을 형성하는 단계;
    상기 반도체 기판이 노출되어 있는 부위인 채널 형성 영역에 선택적으로 제1 반도체층을 성장시키는 단계;
    상기 제1 반도체층 및 상기 소오스/드레인 영역에 구비된 필드 산화막 상에 제2 반도체층을 성장시키는 단계;
    상기 제2 반도체층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극막을 형성하는 단계;
    상기 게이트 전극막 및 게이트 절연막을 패터닝하여, 상기 채널 영역에 해당하는 제2 반도체층 상에 게이트 절연막 패턴 및 게이트 전극 패턴을 형성하는 단계; 및
    상기 게이트 전극 패턴양측으로, 상기필드 산화막 패턴 상의 제2 반도체층에 구비되는 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  10. 제9항에 있어서, 상기 필드 산화막 패턴을 형성하는 단계는,
    상기 필드 산화막 패턴 상에 위치하고 액티브 영역을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  11. 제10항에 있어서, 상기 필드 산화막을 형성하는 단계는,
    반도체 기판 상에 필드 산화막을 형성하는 단계;
    상기 필드 산화막 상에 상기 필드 산화막과의 식각 선택비가 높은 물질로서 마스크막을 형성하는 단계;
    상기 마스크막에서 기판의 액티브 영역과 대향하는 부위를 선택적으로 제거하여 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴에 의해 노출되는 필드 산화막에서 채널 영역상에 위치한 필드 산화막을 선택적으로 제거하는 단계를 수행하여 이루어지는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  12. 제10항에 있어서, 상기 필드 산화막 패턴 및 마스크 패턴의 내측벽에 실리콘 산화막 스페이서을 더 형성하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  13. 제12항에 있어서, 실리콘 산화막 스페이서는 TEOS, PETEOS, USG, HDP산화막 또는 BPSG물질로서 형성하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  14. 제12항에 있어서, 상기 산화막 스페이서는 10 내지 50㎚의 두께를 갖도록 형성하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  15. 제10항에 있어서, 상기 마스크막은 실리콘 질화물로 형성하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  16. 제9항에 있어서, 상기 제1 반도체층은 상기 반도체 기판으로부터 선택적 에피 성장법에 의해 실리콘 게르마늄을 성장시켜 형성하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  17. 제16항에 있어서, 상기 실리콘 게르마늄에서 게르마늄의 농도가 20 내지 40%가 되도록 형성하는 것을 특징으로 핀형 전계 효과 트랜지스터의 제조 방법.
  18. 제9항에 있어서, 상기 제1 및 제2 반도체층은 각각 LPCVD, UHVCVD 또는 MBE 방법에 의해 성장시키는 것을 특징으로 하는 핀형 전계 효과 트랜지스터.
  19. 제9항에 있어서, 상기 제1 및 제2 반도체층은 인시튜로 형성하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터.
  20. 제9항에 있어서, 상기 제1 반도체층은 상기 필드 산화막 패턴의 상부면보다 낮게 형성하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  21. 제9항에 있어서, 상기 제2 반도체층은 반도체 기판의 원자 본딩 길이에 비해 증가된 본딩 길이를 갖는 스트레인드 반도체층으로 형성하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  22. 제9항에 있어서, 상기 제2 반도체층은 그 상부면이 상기 필드 산화막 패턴의 상부면보다 20 내지 100㎚ 정도 높게 되도록 형성하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  23. 제10항에 있어서, 상기 제2 반도체층은,
    상기 제1 반도체층으로부터 선택적 에피 성장법에 의해 상기 마스크 패턴의 상부면보다 높게 실리콘을 성장시키는 단계; 및
    상기 성장한 실리콘 상부면을 평탄화하는 단계를 수행하여 형성하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  24. 제23항에 있어서, 상기 평탄화 공정은 마스크 패턴을 연마 저지막으로 하여, 상기 마스크 패턴이 노출되도록 수행하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  25. 제24항에 있어서, 상기 평탄화 공정을 수행한 이 후에,
    상기 제1 반도체층이 상기 필드 산화막 패턴에 비해 돌출되도록 상기 노출된 마스크 패턴을 제거하는 공정을 더 수행하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  26. 제9항에 있어서, 상기 제2 반도체층을 형성한 이 후에, 상기 제2 반도체층의 상부면 모서리 부위를 라운딩하는 단계를 더 수행하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
  27. 제26항에 있어서, 상기 모서리 라운딩 공정은, 열처리 공정 또는 열산화 후 습식 식각 공정으로 수행하는 것을 특징으로 하는 핀형 전계 효과 트랜지스터의 제조 방법.
KR1020040013409A 2004-02-27 2004-02-27 핀형 전계 효과 트랜지스터 및 이의 제조 방법 KR20050087541A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040013409A KR20050087541A (ko) 2004-02-27 2004-02-27 핀형 전계 효과 트랜지스터 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040013409A KR20050087541A (ko) 2004-02-27 2004-02-27 핀형 전계 효과 트랜지스터 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20050087541A true KR20050087541A (ko) 2005-08-31

Family

ID=37270799

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040013409A KR20050087541A (ko) 2004-02-27 2004-02-27 핀형 전계 효과 트랜지스터 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR20050087541A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100802239B1 (ko) * 2006-05-25 2008-02-11 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101125272B1 (ko) * 2008-12-29 2012-03-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 역전된 ｔ자 모양의 핀들을 갖는 복수-게이트 트랜지스터들
US9490348B2 (en) 2013-07-03 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET having an oxide region in the source/drain region
US11205594B2 (en) 2013-01-14 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
CN116666436A (zh) * 2023-07-24 2023-08-29 西交利物浦大学 一种鳍式场效应晶体管及其制备方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100802239B1 (ko) * 2006-05-25 2008-02-11 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101125272B1 (ko) * 2008-12-29 2012-03-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 역전된 ｔ자 모양의 핀들을 갖는 복수-게이트 트랜지스터들
US11205594B2 (en) 2013-01-14 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9490348B2 (en) 2013-07-03 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET having an oxide region in the source/drain region
US9929269B2 (en) 2013-07-03 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having an oxide region in the source/drain region
CN116666436A (zh) * 2023-07-24 2023-08-29 西交利物浦大学 一种鳍式场效应晶体管及其制备方法
CN116666436B (zh) * 2023-07-24 2023-10-17 西交利物浦大学 一种鳍式场效应晶体管及其制备方法

Similar Documents

Publication Publication Date Title
US10381482B2 (en) Passivated and faceted for fin field effect transistor
US11430651B2 (en) Nanosheet transistors with sharp junctions
JP5063352B2 (ja) 高移動性バルク・シリコンｐｆｅｔ
US7435639B2 (en) Dual surface SOI by lateral epitaxial overgrowth
KR100499159B1 (ko) 리세스 채널을 갖는 반도체장치 및 그 제조방법
US7154118B2 (en) Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7696534B2 (en) Stressed MOS device
US8648400B2 (en) FinFET semiconductor device with germanium (GE) fins
JP4814304B2 (ja) 集積回路およびその製造方法
US7575968B2 (en) Inverse slope isolation and dual surface orientation integration
KR100578818B1 (ko) 핀 전계 효과 트랜지스터 및 이의 형성 방법
US7790528B2 (en) Dual substrate orientation or bulk on SOI integrations using oxidation for silicon epitaxy spacer formation
US20130020640A1 (en) Semiconductor device structure insulated from a bulk silicon substrate and method of forming the same
WO2005106949A1 (ja) 半導体の製造方法及び半導体装置
US20100065917A1 (en) Semiconductor device and method of manufacturing the same
US7091072B2 (en) Semiconductor device and method for manufacturing the same
KR100618827B1 (ko) ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
KR20050051448A (ko) 에스오아이 기판들을 제조하는 방법들, 이를 사용하여반도체 소자들을 제조하는 방법들 및 그에 의해 제조된반도체 소자들
US20090085075A1 (en) Method of fabricating mos transistor and mos transistor fabricated thereby
KR20050087541A (ko) 핀형 전계 효과 트랜지스터 및 이의 제조 방법
US20220109065A1 (en) Active pattern structure and semiconductor device including the same
JP4346433B2 (ja) 半導体装置の製造方法
JP4172796B2 (ja) 半導体装置の製造方法
JP2007109690A (ja) 半導体装置およびその製造方法
KR20020058256A (ko) Ｂｃ ｐｍｏｓｆｅｔ 및 그 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination