KR20020058256A - Ｂｃ ｐｍｏｓｆｅｔ 및 그 제조방법 - Google Patents
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Abstract
본 발명은 BC PMOSFET에 관한 것으로서, 특히 채널영역이 소자분리산화막 상에 일정 폭 중첩되도록 활성영역 프로파일을 변화시킨 FCBC PMOSFET를 형성하여 게이트전극에 전압 인가시 채널 하부의 포텐셜 최소 부분을 표면으로 이동시켜 게이트 필드 조절을 통해 짧은 채널 마진을 확보하였으므로, 전기적 게이트산화막 두께가 30Å 이하로 매우 적은 소자에서 채널 양자화에 따른 산화막 두께 증가에 의한 전류 구동력 감소를 방지하고, 소자를 더욱 얇게 형성할 수 있으며, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 BC PMOSFET 및 그 제조방법에 관한 것으로서, 특히 매립채널(buried channel; 이하 BC라 칭함) P형 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 PMOSFET라 칭함)의 활성영역 프로파일을 변화시켜 전계조절(field controlled ; 이하 FC라 칭함) BC PMOSFET를 형성하여 짧은 채널 효과에 대한 내성을 확보하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 BC PMOSFET 및 그 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 소자의 크기를 감소시키기 위하여 MOSFET의 게이트전극이나 소오스/드레인영역 및 이들과의 콘택등 공정 전반의 디자인 룰이 감소되고 있으나, 게이트전극의 폭과 전기저항은 비례 관계에 있어 폭이 N배 줄어들면 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용하기도 한다.
또한 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다.따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 짧은 채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하여야 하며, 드레인으로의 전계 집중에 의한 접합 파괴 방지와 열전하 효과에 의한 문턱전압 변화를 방지하기 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조로 형성하는 등의 방법이 사용된다.
또한 MOSFET의 채널길이가 감소됨에 따라 Vt가 감소되어 N+형 다결정실리콘층을 게이트전극으로 사용하는(N+ poly-Si gate) PMOSFET의 제조에 카운터 도핑을 이용하는 BC PMOSFET를 사용하게 되었다.
도 1a는 종래 BC PMOSFET의 실리콘 기판 깊이에 따른 도핑 프로파일로서, N형 웰에 B이 도핑되어 있어, 게이트절연막 하부에 카운터 디핑 접합인 PN접합이 형성되어 서브문턱 기울기(subthreshold slop; mV/dec)가 열악해 진다.
또한 도 1a 소자는 도 1b와 같은 전기 포텐셜 분포를 가지게 되는데, 게이트전극에 전압이 인가되지 않은 상태에서 N+형 다결정실리콘층을 게이트전극으로 사용하는 BC PMOSFET는 포텐셜 최소점이 표면이 아닌 벌크 쪽에 형성되므로, 포텐셜 최소점이 표면 바로 아래에 형성되는 P+형 다결정실리콘층을 게이트전극으로 사용하는 표면채널(surface channel; 이하 SC라 칭함) PMOSFET에 비해 표면 펀치쓰루 가능성이 높아져 같은 채널길이의 NMOSFET 보다 짧은 채널 효과에 취약하다.
이와 같은 문제점에도 불구하고, N+형 다결정 실리콘층을 게이트전극으로 사용하는 BC PMOSFET는 P+형 다결정 실리콘층을 게이트전극으로 사용하는 SC PMOSFET에 비해 공정이 간단하고, 보론 침투나 다결정실리콘층 고갈과 같은 문제점이 없어 다양하게 사용되고 있으나, 짧은 채널 마진 확보가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 활성영역 프로파일을 변화시켜 FCBC PMOSFET를 형성하여 짧은 채널 마진을 확보할 수 있는 BC PMOSFET 및 그 제조방법을 제공함에 있다.
도 1a는 종래 BC PMOSFET의 실리콘 기판 깊이에 따른 도핑 프로파일.
도 1b는 도 1a소자의 기판 깊이에 따른 전기 포텐셜 분포 그래프.
도 2는 본 발명에 따른 반도체소자의 평면도.
도 3은 본 발명의 일 실시예에서의 도 2의 선A-A에 따른 단면도.
도 4는 본 발명의 다른 실시예에서의 도 2의 선A-A에 따른 단면도.
도 5a 내지 도 5c는 도3의 실시예에 따른 FCBC PMOSFET의 제조 공정도.
도 6a 내지 도 6c는 도 4의 실시예에 따른 FCBC PMOSFET의 제조 공정도.
도 7a는 마스크 상의 채널 길이에 따른 Vth그래프.
도 7b는 마스크 상의 채널 길이에 따른 서브문턱 기울기 그래프.
도 7c는 마스크 상의 채널 길이에 따른 Ioff그래프.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 활성영역
13 : 트랜치 14 : 소자분리산화막
16,32 : 실리콘 에피층 18 : 게이트산화막
20 : 게이트전극 22 : 질화막 패턴
30 : 제1마스크패턴 34 : 제2마스크패턴
상기와 같은 목적을 달성하기 위해 본 발명에 따른 BC PMOSFET반도체소자의 특징은,
실리콘웨이퍼 반도체기판 상에 소자분리산화막에 의해 정의 되어있는 반도체기판의 활성영역상에 형성되어, 상기 소자분리 산화막 상으로 소정 폭 중첩되어있는 실리콘 에피층과,
상기 구조의 전표면에 형성되어있는 게이트산화막과,
상기 활성영역을 가로질려 형성되어있는 게이트전극을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 소자분리산화막이 트랜치 소자분리산화막이고, 상기 트랜치가 측벽이 경사지게 형성되며, 상기 경사가 소자분리산화막 쪽으로 역경사지게 형성되며, 상기 실리콘 에피층을 CVD 다결정실리콘층을 어닐하여 형성된 단결정 실리콘층으로 대신한다.
또한 본 발명에 따른 BC PMOSFET 제조방법의 특징은,
실리콘웨이퍼 반도체기판 상에 트랜치 소자분리산화막으로 활성영역을 정의하는 공정과,
상기 활성영역상에 소정두께의 실리콘 에피층을 형성하되, 상기 소자분리산화막과도 소정 폭 중첩되게 형성하는 공정과,
상기 구조의 전표면에 게이트산화막을 형성하는 공정과,
상기 활성영역을 가로지르는 게이트전극을 형성하는 공정을 구비하는 것을 특징으로 한다.
또한 본 발명에 따른 BC PMOSFET 제조방법의 다른 특징은,
실리콘웨이퍼 반도체기판의 전면에 소자분리산화막을 형성하는 공정과,
상기 반도체기판에서 활성영역으로 예정되어있는 부분상의 소자분리산화막을 제거하여 반도체기판을 노출시키는 트랜치를 형성하는 공정과,
상기 트랜치를 메우는 실리콘 에피층을 형성하되, 상기 소자분리산화막보다 두껍고, 상기 소자분리산화막과도 소정 폭 중첩되게 형성하는 공정과,
상기 구조의 전표면에 게이트산화막을 형성하는 공정과,
상기 활성영역을 가로지르는 게이트전극을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 BC PMOSFET 및 그 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2 및 도 3은 본 발명에 따른 PMOSFET 반도체소자를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.
먼저, 실리콘 웨이퍼로된 반도체기판(10)상에 직사각 형상의 활성영역(12)이 주변의 트랜치(13)를 메우는 소자분리산화막(14)들에 의해 정의 되어있고, 상기 활성영역(12)의 상부로 실리콘 에피층(16)이 형성되어 있으며, 상기 구조의 전표면에 게이트산화막(18)이 도포되어 있고, 상기 활성영역(12)에 게이트전극(20)이 가로지르게 형성되어있다.
상기의 FCBC PMOSFET 소자는 채널의 양측이 소자분리 산화막(14) 쪽으로 확장되어있어, 게이트전극(20)에 전압 인가시 표면 아래쪽의 전기장을 감소시켜 포텐셜의 최소 위치를 표면 쪽으로 이동시킨다.
도 4는 본 발명의 다른 실시예에 따른 FCBC PMOSFET의 단면도로서, 다른 부분은 도 3과 동일하나, 소자분리 트랜치를 기판에 형성하는 것이 아니고 소자분리산화막을 전면 증착한 후에 이를 사진식각하고 실리콘 에피층을 반도체기판상에 형성하여 이피층의 측벽이 역 경사를 가지고 활성영역(12) 쪽으로 기울어져 있어 활성영역(12) 프로파일이 글러브 형태가 되어, 게이트전극(20)에 전압 인가시 표면 아래쪽의 전기장을 더욱 잘 감소시켜 포텐셜의 최소 위치를 표면 쪽으로 이동시킨다.
여기서 상기 활성영역(12)의 확장되는 부분의 두께는 도 1b 에서 포텐셜 최소 위치의 깊이 보다 얇아야 한다. 또한 소자분리 산화막(14) 상부로의 확장 폭은 소자가 절연을 방해하지 않는 정도의 폭으로 형성한다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 BC PMOSFET의 제조 공정도이다.
먼저, 실리콘웨이퍼 반도체기판(10)상에 얕은 트랜치 소자분리를 위한 질화막 패턴(22)을 활성영역으로 예정되어 있는 부분 상에 형성하고, 상기 질화막패턴(22) 양측의 반도체기판(10)을 소정 깊이 식각하여 경사 측벽을 가지는 트랜치(13)를 형성한다. (도 5a 참조).
그다음 상기 구조의 전표면에 소자분리 산화막(14)을 도포하고 화학-기계연마(chemical-mechanical polishing; 이하 CMP라 칭함)하여 평탄화시킨 후, 상기 질화막 패턴(22)을 제거하여 직사각 형상의 활성영역을 정의한다. (도 5b 참조).
그후, 상기 구조의 전표면에 Si 선택 에피택셜 성장시켜 소정 두께의 실리콘 에피층(16)을 형성한 후, 소자분리산화막(14) 상의 실리콘 에피층(16)을 사진식각하여 활성영역을 정의하고, 상기 구조의 전표면에 게이트산화막(18)을 형성하며, 상기 활성영역을 가로지르는 게이트전극(20)을 형성한다. 여기서 상기 실리콘 에피층(16)의 두께는 포텐셜 최소 위치의 깊이 보다 작고, 소자분리 산화막(14) 상부로의 확장 폭은 소자가 절연을 방해하지 않는 정도로 형성한다. (도 5c 참조).
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 BC PMOSFET의 제조 공정도이다.
먼저, 실리콘웨이퍼 반도체기판(10)상에 소자분리 산화막(14)을 도포하고, 상기 소자분리산화막(14)에서 소자분리영역으로 예정되어 있는 부분 상에 식각 마스크가 되는 감광막등의 제1마스크패턴(30)을 형성하고, 상기 제1마스크패턴(30) 양측의 소자분리산화막(14)을 경사측벽을 가지도록 식각하여 상기 반도체기판(10)을 노출시킨다. 이때 상기 소자분리산화막(14) 식각 조건을 변화시켜 글러브의 경사각을 조절하면 게이트 필드 조절을 더욱 용이하게 할 수도 있다. (도 6a 참조).
그다음 상기 제1마스크패턴(30)을 제거하고, 상기 구조의 전표면에 Si 선택에피택셜 성장시켜 소정두께의 실리콘 에피층(32)을 형성하되, 상기 남아 있는 소자분리산화막(14) 보다 일정두께 두껍게 형성한 후, 상기에서 활성영역으로 예정되어있는 실리콘 에피층(32) 상부에 감광막이나 질화막 등으로된 제2마스크패턴(34)을 형성한다. (도 6b 참조).
그후, 상기 제2마스크 패턴(34)을 식각 마스크로 실리콘 에피층(32)을 식각하여 소자분리산화막(14)을 노출시키고, 상기 구조의 전표면에 게이트산화막(18)을 형성하고, 상기 활성영역을 가로지르는 게이트전극(20)을 형성한다. 여기서 상기실리콘 에피층(16)의 소자분리산화막(14) 보다 두꺼운 두께는 포텐셜 최소 위치의 깊이 보다 작고, 제2마스크패턴(34)으로 정의되는 활성영역의 소자분리 산화막(14) 상부로의 확장 폭은 소자의 절연을 방해하지 않는 정도로 형성한다. (도 6c 참조).
상기와 같이 형성된 FCBC PMOSFET는 활성영역 프로파일 변형에 의해 소자 특성이 개선되는데, 도 7a 내지 도 7c를 참조하면, 마스크 상의 채널 길이(Lmask)가 0.07㎛ 이고, 실리콘 에피층(16)의 두께는 200Å 이고, 도면상의 세로선은 Lmask= 0.13㎛이다.
여기서 도 7a와 같이, 종래 SC PMOSFET에 비해 본 발명에 따른 FCBC PMOSFET가 Vth의 롤-오프(roll off) 특성이 개선되고, 도 7b와 같이, 서브문턱 기울기가 우수해지고, 도 7c와 같이, VGS=VDS=-1.5V에서의 드레인 전류 Ioff도 개선되는 것을 볼 수 있다.
또한 상기 에피 실리콘층 대신에 화학기상증착(chemical vapor deposition;이하 CVD라 칭함) 다결정실리콘층을 형성하고, 이를 레이저 어닐이나 저온 어닐하여 단결정화할 수도 있으며, 이때 기판은 실리콘 반도체 기판이 아닌 유리나 석영 기판 등을 사용할 수도 있다.
상기한 바와 같이, 본 발명에 따른 BC PMOSFET는, 채널영역이 소자분리산화막 상에 일정 폭 중첩되도록 활성영역 프로파일을 변화시킨 FCBC PMOSFET를 형성하여 게이트전극에 전압 인가시 채널 하부의 포텐셜 최소 부분을 표면으로 이동시켜 게이트 필드 조절을 통해 짧은 채널 마진을 확보하였으므로, 전기적 게이트산화막 두께가 30Å 이하로 매우 적은 소자에서 채널 양자화에 따른 산화막 두께 증가에 의한 전류 구동력 감소를 방지하고, 소자를 더욱 얇게 형성할 수 있으며, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (9)
- 실리콘웨이퍼 반도체기판 상에 소자분리산화막에 의해 정의 되어있는 반도체기판의 활성영역상에 형성되어, 상기 소자분리 산화막 상으로 소정 폭 중첩되어있는 실리콘 에피층과,상기 구조의 전표면에 형성되어있는 게이트산화막과,상기 활성영역을 가로질려 형성되어있는 게이트전극을 구비하는 BC PMOSFET.
- 제 1 항에 있어서,상기 소자분리산화막이 트랜치 소자분리산화막인 것을 특징으로 하는 BC PMOSFET.
- 제 2 항에 있어서,상기 트랜치가 측벽이 경사지게 형성되는 것을 특징으로 하는 BC PMOSFET.
- 제 3 항에 있어서,상기 트랜치 측벽의 경사가 소자분리산화막쪽으로 역경사지게 형성되어 있는 것을 특징으로 하는 BC PMOSFET.
- 제 1 항에 있어서,상기 실리콘 에피층을 CVD 다결정실리콘층을 레이저 또는 저온 어닐하여 형성된 단결정 실리콘층으로 대신하는 것을 특징으로 하는 BC PMOSFET.
- 실리콘웨이퍼 반도체기판 상에 트랜치 소자분리산화막으로 활성영역을 정의하는 공정과,상기 활성영역상에 소정두께의 실리콘 에피층을 형성하되, 상기 소자분리산화막과도 소정 폭 중첩되게 형성하는 공정과,상기 구조의 전표면에 게이트산화막을 형성하는 공정과,상기 활성영역을 가로지르는 게이트전극을 형성하는 공정을 구비하는 BC PMOSFET의 제조방법.
- 제 6 항에 있어서,상기 실리콘 에피층을 CVD 다결정실리콘층을 레이저 또는 저온 어닐하여 형성된 단결정 실리콘층으로 대신하는 것을 특징으로 하는 BC PMOSFET의 제조방법.
- 실리콘웨이퍼 반도체기판의 전면에 소자분리산화막을 형성하는 공정과,상기 반도체기판에서 활성영역으로 예정되어있는 부분상의 소자분리산화막을 제거하여 반도체기판을 노출시키는 트랜치를 형성하는 공정과,상기 트랜치를 메우는 실리콘 에피층을 형성하되, 상기 소자분리산화막보다 두껍고, 상기 소자분리산화막과도 소정 폭 중첩되게 형성하는 공정과,상기 구조의 전표면에 게이트산화막을 형성하는 공정과,상기 활성영역을 가로지르는 게이트전극을 형성하는 공정을 구비하는 BC PMOSFET의 제조방법.
- 제 8 항에 있어서,상기 실리콘 에피층을 CVD 다결정실리콘층을 레이저 또는 저온 어닐하여 형성된 단결정 실리콘층으로 대신하는 것을 특징으로 하는 BC PMOSFET의 제조방법.
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