KR19980073889A - 불휘발성 반도체 메모리 장치 및 그 제조방법 - Google Patents

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KR19980073889A
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윤종용
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Abstract

본 발명은 불휘발성 반도체 메모리 장치의 제조방법에 관한 것으로, 버팅 콘택에 필요한 추가영역을 제거하여 메모리 쎌 어레이의 크기를 줄일 수 있는 불휘발성 반도체 메모리 장치를 구현하는 것이다. 이에 본 발명의 요지는 활성 영역과 소자분리막이 일정한 간격으로 배열되어 있고, 플로팅 게이트에 전자주입 및 방출로 데이터를 저장 및 소거하는 메모리 쎌들과 주변 영역이 연결되어 있는 불휘발성 반도체 메모리 장치에 있어서, 상기 주변 영역내에 형성되고 활성 영역 상부에 제1도전체, 층간절연막, 제2도전체가 상기 소자분리막 상부로 소정 영역 오버랩되어 적층되며 상기 제2도전체 상부 및 상기 제1도전체, 층간절연막, 제2도전체 측벽과 상기 소자분리막 상부에 걸쳐 제3도전체가 형성되어 상기 측벽으로 버팅 콘택을 형성하여 각 도전체간에 전기적 연결을 하여 상기 메모리 쎌들을 선택하기 위한 선택 트랜지스터들을 가지는 것이다.

Description

불휘발성 반도체 메모리 장치 및 그 제조방법
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 데이터(Data)를 저장하는 여러개의 메모리 쎌과 메모리 쎌을 선택하는 선택 트랜지스터가 낸드(NAND)형태로 연결되며 어레이 오버헤드(Overhead)가 없는 불휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
일반적으로, 데이터를 저장하는 메모리 쎌은 단결정 기판위에 터널 산화막(tunnel oxide)으로 절연된 제1폴리실리콘과, 상기 제1폴리실리콘위에 층간절연막으로 절연된 제2폴리실리콘이 적층된 구조를 가지고 있다. 데이터의 저장 및 소거는 기판과 제2폴리실리콘사이에 적절한 전압을 인가함으로써 제1폴리실리콘에 전자를 주입 및 방출로 이루어지며, 이 경우 제1폴리실리콘을 플로팅 게이트(floating gate)라 하며 제2폴리실리콘을 콘트롤 게이트(Control gate)라 칭한다. 반면에 메모리 쎌을 선택하기 위한 선택 트랜지스터는 메모리 쎌과 유사한 형태를 가지지만 데이터 저장을 위한 플로팅 게이트를 필요로 하지 않고 전기적으로 하나의 폴리실리콘층 구조를 나타내므로 제1폴리실리콘과 제2폴리실리콘을 접촉시키기 위하여 버팅 콘택시켜 한개의 게이트 구조를 이룬다. 제1폴리실리콘과 제2폴리실리콘을 접촉시켜주는 종래기술로는 메모리 쎌내의 일부분의 추가된 소자 분리막 예를들면 필드 산화막위에 버팅 콘택을 형성하는 방법과 선택 트랜지스터위의 층간절연막을 식각시켜 직접 접촉하는 방법이 있다. 도 1a는 종래기술의 일실시예에 따른 비트라인 방향의 낸드형 플래쉬 메모리 쎌들을 보여주는 수직단면도이다. 도 1a를 참조하면, 기판 100상에 패드 산화막 30을 형성하고 이어서 채널을 분리하기 위한 채널 스톱층 15를 형성하며, 활성영역을 분리하기 위한 필드 산화막 10을 성장시킨 후 제1폴리실리콘 40을 전면에 걸쳐 침적시킨 상태를 보여준다. 도 1b는 종래기술의 일실시예에 따른 비트라인 방향의 주변 영역을 보여주는 수직단면도이다. 도 1b를 참조하면, 상기 도 1과 동일한 구조를 가진다. 도 2a는 도 1a 과정이후 제1폴리실리콘을 분리시키는 수직단면도이다. 도 2a를 참조하면, 상기 도 1의 결과물 전면을 선택적으로 식각하여 필드 산화막 10 상부의 제1폴리실리콘 40을 상기 필드 산화막 10이 드러나도록 식각하여 분리시키고, 전면에 걸쳐 층간절연막 60을 침적시킴을 보여준다. 도 2b는 도 1b 과정이후 주변회로부에서의 층간절연막의 침적을 보여주는 수직단면도이다. 도 2b를 참조하면, 상기 도 2a와는 달리 제1폴리실리콘 40의 식각 없이 전면에 걸쳐 층간절연막 60을 침적함을 보여준다. 도 3은 도 2a 및 도 2b의 과정이후 사진 과정을 통한 주변 회로 영역의 제1폴리실리콘 및 층간절연막 식각을 보여주는 수직단면도이다. 도 3을 참조하면, 메모리 쎌 영역 A와 주변 회로 영역 B에서 메모리 쎌 영역 A 부분만을 감광막으로 도포하여 주변 영역 B 부분의 제1폴리실리콘 및 층간절연막을 제거한 상태를 보여준다. 도 4는 도 3 과정이후 메모리 쎌 영역 및 주변 영역 전면에 제2폴리실리콘 침적을 보여주는 수직단면도이다. 도 4를 참조하면, 메모리 쎌 영역 A 및 주변 영역 B의 전면에 걸쳐 제2폴리실리콘을 침적함을 보여주는 것으로, 메모리 쎌 영역 A의 제2폴리실리콘 70은 콘트롤 게이트를 형성하며 주변 영역 B의 제2폴리실리콘 70도 역시 플로팅 게이트가 없는 콘트롤 게이트를 형성한다. 도 5a ∼ 도 5e는 제2폴리실리콘 침적 이후 버팅 콘택을 제조하는 공정으로 감광공정과 식각 공정으로 선택적으로 버팅 콘택 자리의 제2폴리실리콘을 식각하고 주변회로부의 게이트 폴리 형성시 오엔오(Oxide Nitride Oxide)층을 식각하여 콘택이 형성된다. 도 6은 종래기술의 일실시예에 따른 낸드형 플래쉬 메모리 쎌을 보여주는 레이아웃도이다. 도 6을 참조하면, 비트라인쌍들 BL1/BL1B, BL2/BL2B가 각각 A1,A2,A3,A4의 면적을 차지하며 수직 방향으로 형성되어 있고, 워드라인(Word Line)들 WL1∼WLn 및 선택 라인들 SSL1,SS2, 그라운드 선택 라인들 GSL이 상기 비트라인들과 수직방향으로 형성되어 있다. 또한 비트라인들 사이에는 분리 영역들 F1,F2가 형성되어 있고 비트라인쌍들 사이에는 통상 512 비트라인마다 버팅 콘택들 BC1,BC2,BC3,BC4가 형성된다. 여기서 메모리 쎌들의 분리 영역 F1보다 버팅 콘택들이 위치하는 분리 영역 F2가 월등히 커지게 된다. 이와 같은 구조는 버팅 콘택들이 차지하는 면적이 큼으로 인해 메모리 쎌 어레이의 크기가 증가하는 문제점이 발생한다. 한편, 감광막을 제거하고 주변 영역의 게이트 산화막이 되는 게이트 산화막을 형성하고 난 다음 콘트롤 게이트를 형성할 제2폴리실리콘과 텅스텐 실리사이드(WSi)을 침적한다. 사진공정과 식각공정을 통하여 메모리 쎌내 게이트가 형성될 부분을 제외한 부분의 텅스텐 실리사이드 및 제2폴리실리콘, 오엔오막, 제1폴리실리콘을 연속적으로 식각한다(자기정렬을 이용한 식각임). 이때 메모리 쎌 어레이내 일부분의 추가된 필드 산화막위에 버팅 콘택 형성을 위한 패턴이 형성된다. 도 5에서의 공정과 같이 상기 공정후 게이트 폴리 패턴 형성을 위한 사진공정과 식각공정을 실시하여 버팅 콘택이 형성될 부분의 제2폴리실리콘을 동시에 식각해준다. 트랜지스터의 소오스(source)와 드레인(drain)을 형성하는 이온주입을 실행한 후 화학기상증착(CVD) 산화막을 적층하고 평탄화를 위하여 BPSG를 침적한 후 플로우(Flow)하고 사진공정과 식각공정을 통하여 콘택을 형성한다. 이때 버팅 콘택이 형성될 부분 또한 식각하여 제1폴리실리콘과 폴리사이드(polycide)가 동시에 노출되게 한다. 메탈을 증착한 후 사진공정과 식각공정으로 메탈 패턴을 형성한다. 이 방법에서는 메탈에 의해서 제2폴리실리콘과 제1폴리실리콘이 직접 연결된다. 위와 같이 버팅 콘택을 형성하는 경우에는 불가피하게 메모리 쎌 어레이내에 버팅 콘택 형성을 위한 영역이 추가되어 메모리 쎌 어레이의 면적이 증가되는 문제점을 가지고 있으며, 일부분의 버팅 콘택으로 구동시키는 쎌 트랜지스터와의 지연 발생이 큰 장애가 될 수 있다. 또한 차아지 로스(Charge Loss)의 중요한 변수로 작용하는 오엔오 층간절연막질이 제2폴리실리콘을 형성하기 전까지 사진공정과 세정공정에 노출되므로 막질 저하를 발생하여 데이터 기억력과 관련된 신뢰성 저하에 원인으로 작용한다. 반면 선택 트랜지스터위의 층간절연막을 식각시켜 주는 방법의 종래기술은 다음과 같다. 버팅 콘택을 형성하는 방법과 같은 공정 흐름으로 층간절연막까지 형성한다. 오엔오막이 형성된 후 사진 공정과 식각 공정을 통하여 선택 트랜지스터가 형성될 부분의 오엔오막을 식각한다. 연속적으로 제2폴리실리콘과 텅스텐 실리사이드(WSi)를 침적한 후 버팅 콘택을 형성하는 방법과 같이 게이트가 형성될 부분을 제외한 부분의 텅스텐 실리사이드, 제2폴리실리콘, 오엔오막, 제1폴리실리콘을 연속으로 식각하고 BPSG막을 침적한 후 콘택을 형성한다. 금속을 침적한 후 패턴을 형성한다. 이러한 방법은 선택 트랜지스터 상부의 층간절연막인 오엔오막을 식각하여 제1폴리실리콘과 제2폴리실리콘을 직접 연결하는 방법이므로 버팅 콘택을 위해 추가되는 영역이 필요없으므로 면적을 줄일 수 있는 장점이 있다. 그러나 텅스텐 실리사이드, 제2폴리실리콘, 오엔오막, 제1폴리실리콘을 연속적으로 식각하는 공정에서 오엔오막의 식각된 부분이 완전히 마스킹되지 않고 식각된다면 이 부분에서는 텅스텐 실리사이드, 제2폴리실리콘, 제1폴리실리콘, 게이트 산화막, 기판순으로 식각되어 활성 영역에서 피팅(Pitting)이 발생하는 문제점이 있다. 이러한 문제점은 메모리 쎌의 고집적화에 커다란 장애로 나타나게 된다. 또한 낸드 플래쉬 메모리 제조방법으로는 메모리 쎌내에 게이트를 형성하기 위해 텅스텐 실리사이드, 제2폴리실리콘, 오엔오막, 제1폴리실리콘을 연속으로 식각할 때 주변 영역 부분은 감광막으로 덮어두고 다시 다음 공정에서 주변영역의 트랜지스터를 형성하기 위해 사진공정과 식각공정을 다시 실행한다.
본 발명의 목적은 버팅 콘택에 필요한 추가영역을 제거하여 메모리 쎌 어레이의 크기를 줄일 수 있는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 활성 영역에서 피팅 발생을 제거할 수 있는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또다른 목적은 선택 트랜지스터의 게이트에 전압인가시 메모리 쎌 어레이로 인한 지연시간을 단축시킬 수 있는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 오엔오막 형성후 추가의 사진 및 식각공정 없이 연속으로 제1폴리실리콘이 적층되어 오엔오막의 막질을 저하시키지 않고 메모리 쎌 어레이와 주변 영역을 동시에 자기정합 게이트 공정을 실행하여 공정 단순화를 가져올 수 있는 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.
도 1a는 종래기술의 일실시예에 따른 비트라인 방향의 낸드형 플래쉬 메모리 쎌들을 보여주는 수직단면도.
도 1b는 종래기술의 일실시예에 따른 비트라인 방향의 주변 영역을 보여주는 수직단면도.
도 2a는 도 1a 과정이후 메모리 쎌 제조를 보여주는 수직단면도.
도 2b는 도 1b 과정이후 주변회로부의 층간절연막의 침적을 보여주는 수직단면도.
도 3은 도 2a 및 도 2b의 과정이후 사진 과정을 통한 메모리 쎌(A)과 주변 영역(B)의 제1폴리실리콘 및 층간절연막 식각을 보여주는 수직단면도.
도 4는 도 3 과정이후 메모리 쎌 영역 및 주변 영역 전면에 제2폴리실리콘 침적을 보여주는 수직단면도.
도 5a ∼ 도 5e는 도4 공정 이후 종래기술의 버팅 콘택 부위의 공정을 나타내는 수직단면도.
도 6은 종래기술의 일실시예에 따른 낸드형 플래쉬 메모리 쎌을 보여주는 레이아웃도.
도 7a ∼ 도 7c는 본 발명의 일실시예에 따른 버팅콘택 제조공정을 보이는 수직단면도들.
도 8은 본 발명에 따른 메모리 쎌 영역 및 선택 트랜지스터 각각의 버팅 콘택 형성을 보여주는 수직단면도.
도 9는 본 발명의 일실시예에 따른 메모리 쎌 영역과 선택 트랜지스터(주변 영역)의 포토 마스킹 과정을 보여주는 수직단면도.
도 10은 상기 도 8의 공정 후 비트라인 콘택을 보여주는 수직단면도.
도 11은 본 발명의 일실시예에 따른 메모리 쎌 어레이 영역 및 주변 영역을 보여주는 레이아웃도.
도 12a ∼ 도 12c는 종래 기술의 일실시예에 따른 도 5에서의 주변 영역의 선택 트랜지스터를 보이는 레이아웃도 및 각 방향에서의 수직단면도.
도 13a ∼ 도 13c는 본 발명의 일실시예에 따른 도 10에서의 주변 영역의 선택 트랜지스터를 보이는 레이아웃도 및 각 방향에서의 수직단면도.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 활성 영역과 소자분리막이 일정한 간격으로 배열되어 있고, 플로팅 게이트에 전자주입 및 방출로 데이터를 저장 및 소거하는 메모리 쎌들과 주변 영역이 연결되어 있는 불휘발성 반도체 메모리 장치에 있어서, 상기 주변 영역내에 형성되고 활성 영역 상부에 제1도전체, 층간절연막, 제2도전체가 상기 소자분리막 상부로 소정 영역 오버랩되어 적층되며 상기 제2도전체 상부 및 상기 제1도전체, 층간절연막, 제2도전체 측벽과 상기 소자분리막 상부에 걸쳐 제3도전체가 형성되어 상기 측벽으로 버팅 콘택을 형성하여 각 도전체간에 전기적 연결을 하여 상기 메모리 쎌들을 선택하기 위한 선택 트랜지스터들을 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
도 7a ∼ 도 7c는 본 발명의 일실시예에 따른 버팅콘택 제조공정을 보이는 수직단면도들이다. 새로운 콘택 기술로 메모리 쎌과 주변회로부의 트랜지스터 공정이 기존과는 다르게 진행된다. 도 7a ∼ 도 7b를 참조하면, 도 7a는 단결정 실리콘 기판 100위에 메모리 쎌 트랜지스터가 형성될 활성 영역 또는 웰 영역에 고농도의 불순물을 이온주입하고 소자간 분리를 위한 필드 산화막 10을 형성한 후 200Å정도로 제1게이트 산화막 20을 형성하며 사진공정과 식각공정으로 메모리 쎌이 형성될 부분의 제1게이트 산화막 20을 습식식각으로 제거한 상태를 보여준다. 도 7b는 사진 공정으로 메모리 쎌 어레이의 메모리 쎌이 형성될 부분과 주변 영역의 저전압 산화막 형성부분만을 제외하고 감광막으로 가린 후 습식식각으로 게이트 산화막을 식각한다. 이후 감광막을 제거하고 퍼니스(Furnace)에서 건식 산화로 90Å 정도의 터널 산화막 30과 주변 영역의 저전압 산화막 30을 형성한다. 또한 플로팅 게이트로 형성될 제1폴리실리콘 40을 침적하고, 버팅 콘택이 형성하기 위하여 감광막 50을 통한 사진 공정과 식각공정으로 필드 산화막 10 상부 일부분의 제1폴리실리콘 40을 식각하여 콘택홀을 형성함을 보여준다. 도 7c는 제1폴리실리콘 40 위에 80Å 정도의 폴리 산화막을 퍼니스에서 형성하고 그 위에 연속해서 저압 화학기상증착(LPCVD)으로 120Å정도의 질화막을 침적하며 이후 퍼니스의 습식 분위기에서 상기 질화막위에 50Å의 산화막을 형성한다. 이로써 플로팅 게이트 예를들면 제1폴리실리콘 40과 콘트롤 게이트 예를들면 제2폴리실리콘 70간의 층간절연막인 산화막/질화막/산화막 구조의 오엔오(ONO: Oxide Nitride Oxide)막 60이 형성된다. 그 위에 폴리실리콘 70을 적층하고 사진 공정을 통하여 선택 트랜지스터 부분에서 활성 영역을 분리시켜주는 필드 산화막위의 적층막의 일부분을 건식식각으로 제2폴리실리콘/오엔오막/제1폴리실리콘 순으로 식각시켜준다.
도 8은 본 발명에 따른 선택 트랜지스터의 버팅 콘택 형성을 보여주는 수직단면도이다. 도 8을 참조하면, 필드 산화막들 10 사이에는 활성 영역들이 위치하고, 활성 영역은 제1폴리실리콘 40, 층간절연막 60, 제2폴리실리콘 70이 차례로 적층되어 형성되며, 상기 필드 산화막들 10 상부에는 버팅 콘택 형성을 위한 콘택홀들이 존재하며, 전면에 걸쳐 1000Å정도의 텅스텐 실리사이드 90을 침적하여 필드 산화막 10 상부에 버팅 콘택을 형성하며, 이때 버팅 콘택은 콘택홀의 측벽을 통하여 형성된다. 즉, 제1폴리실리콘 40과 제2폴리실리콘 70을 텅스텐 실리사이드 90을 통하여 접촉시킴으로써 버팅 콘택을 형성하는 것이다. 이때 제2폴리실리콘 70 즉, 콘트롤 게이트를 위한 버팅 콘택이 차지하는 영역이 필요하지 않아 넓은 면적의 필드 산화막을 추가로 형성할 필요가 없다.
도 9는 본 발명의 일실시예에 따른 도 7의 결과물 이후 메모리 쎌 영역과 주변 영역의 포토 마스킹 과정을 보여주는 수직단면도이다. 도 9를 참조하면, 주변 영역의 게이트를 형성하는 영역은 메모리 쎌 영역과 마찬가지로 기판 100으로부터 제1폴리실리콘/오엔오막/제2폴리실리콘이 순차적으로 적층되어 있는 상태가 된다. 이때 선택 트랜지스터의 형성시의 감광막 마스크 50을 사용하여 필드 산화막 10 위로 0.3㎛ 이상 오버랩(Overlap)되게 사진 및 식각공정으로 식각한다.
도 10은 상기 도 9의 공정 후 비트라인 콘택을 보여주는 수직단면도이다. 도 10을 참조하면, 소오스(source)와 드레인(drain)을 형성하는 이온주입을 실시한 후 1000Å의 고온산화막을 침적하고 6000Å의 층간절연막(BPSG: Borophosphosilicate Glass) 110을 침적한다. 다음 퍼니스에서 BPSG를 리플로우(Reflow)하여 평탄화하고 사진 및 식각공정으로 콘택을 형성한다. 상기 공정후 300Å의 티타늄과 400Å의 티타늄 질화막 120을 침적하고 퍼니스에서 어닐링(annealing)한 다음 6000Å의 알루미늄 130을 침적하고 다시 250Å 정도의 티타늄 질화막을 침적한다. 사진 공정과 식각 공정으로 금속 라인을 패턴한다.
도 11은 본 발명의 일실시예에 따른 메모리 쎌 어레이 영역 및 주변 영역을 보여주는 레이아웃도이다. 도 11을 참조하면, 선택 라인들 SSL1 및 SSL2에는 각 비트라인들 BL1,BL2,BL3에 해당하며 메모리 쎌들의 게이트가 연결되어 있는 워드라인들 WL1,...,WLn 양옆으로 주변 영역(선택 트랜지스터)가 존재하는 부분에 각 버팅 콘택들 BC1,BC2,BC3,BC4가 존재한다. 여기서 F1, F2, F3, F4는 분리를 위한 필드 산화막이 존재하는 부분들이다.
도 12a ∼ 도 12c는 종래 기술의 일실시예에 따른 도 5에서의 주변 영역의 트랜지스터를 보이는 레이아웃도 및 각 방향에서의 수직단면도이다. 도 12a ∼ 도 12c를 참조하면, 도 12a는 활성 영역의 마스크 5와, 그 마스크내부에 위치하는 게이트 폴리 마스크 3로 구성되어 있는 주변회로부 트랜지스터의 레이아웃을 보여준다. 도 12b는 도 12a의 12a-12a' 방향(비트라인 방향)에서의 수직단면도를 보여준다. 제1폴리실리콘은 없고 불순물로 도핑된 제2폴리실리콘 70만이 형성되며, 그 상부는 텅스텐 실리사이드 90이 형성되어 있다. 도 12c는 도 12a의 12-12' 방향(워드라인 방향)에서의 수직단면도를 보여준다. 즉 게이트가 형성된 부위 3과, 전체 활성 영역 5를 보여준다.
도 13a ∼ 도 13c는 본 발명의 일실시예에 따른 도 10에서의 주변 영역의 트랜지스터를 보이는 레이아웃도 및 각 방향에서의 수직단면도이다. 도 13a ∼ 도 13c를 참조하면, 도 13a는 활성 영역의 마스크 5와, 오엔오막이 형성될 부위의 마스크 60이 형성되어 있다. 여기서 폴리실리콘 70과 버팅 콘택을 위한 폴리실리콘 75가 오엔오막 60으로 인하여 절연되는 반면 필드 산화막 10의 상부를 통한 버팅 콘택이 이루어지는 부분들 a, a'는 폴리실리콘 70과 버팅 콘택을 위한 폴리실리콘 75의 측벽이 상기 텅스텐 실리사이드 90으로 연결됨으로써 이루어진다. 도 13b는 상기 도 13a의 13a-13a' 방향으로의 수직단면도를 보여준다. 필드 산화막 10의 상부에 상기 폴리실리콘 70, 오엔오막 60, 버팅 콘택을 위한 폴리실리콘 75로 이루어진 층을 소정 길이 오버랩시킴으로써 필드 산화막 10의 상부 및 폴리실리콘 70의 상부에 형성된 텅스텐 실리사이드 90으로서 기판에 대해 수직으로 버팅 콘택이 이루어진다. 따라서 버팅 콘택을 위한 별도의 공간이 필요없게 되어 칩 면적 축소가 가능해진다. 도 13c는 상기 도 13a의 13-13' 방향으로의 수직단면도를 보여준다. 활성 영역 5내에는 상기 폴리실리콘 70과 오엔오막 60 및 폴리실리콘 75, 버팅 콘택을 위한 텅스텐 실리사이드 90이 적층되어 있다.
상기한 본 발명에 따르면, 버팅 콘택을 필드 산화막 상부에서 수직방향으로 도전층들의 측벽을 이용하여 텅스텐 실리사이드로 각 폴리실리콘들을 연결함으로써 버팅 콘택을 위한 별도의 영역을 필요로 하지 않게 되어 칩 면적을 줄일 수 있는 효과를 가지며, 또한 각 폴리실리콘의 측벽을 통하여 전기적 연결을 이룸으로써 활성 영역에서의 피팅을 줄일 수 있고, 선택 트랜지스터의 게이트에 전압 인가시 메모리 쎌 어레이로의 신호 전달이 빠르게 이루어져 칩 동작 속도의 증가를 가져오는 효과가 있다. 또한 주변 회로부의 트랜지스터도 이와 같은 측벽 콘택을 이용해 제조하여 마스크수를 줄일 수 있어 경제적인 프로세싱이 가능한 효과가 있다.

Claims (11)

  1. 활성 영역과 소자분리막이 일정한 간격으로 배열되어 있고, 플로팅 게이트에 전자주입 및 방출로 데이터를 저장 및 소거하는 메모리 쎌들과 주변 영역이 연결되어 있는 불휘발성 반도체 메모리 장치에 있어서,
    상기 주변 영역내에 형성되고 활성 영역 상부에 제1도전체, 층간절연막, 제2도전체가 상기 소자분리막 상부로 소정 영역 오버랩되어 적층되며 상기 제2도전체 상부 및 상기 제1도전체, 층간절연막, 제2도전체 측벽과 상기 소자분리막 상부에 걸쳐 제3도전체가 형성되어 상기 측벽으로 버팅 콘택을 형성하여 각 도전체간에 전기적 연결을 하여 상기 메모리 쎌들을 선택하기 위한 선택 트랜지스터들을 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 소자분리막 상부에는 상기 제3도전체가 침적됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 소자분리막이 국부산화공정으로 형성됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 층간절연막이 산화막, 질화막, 산화막이 차례로 적층되어 형성됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1도전체가 불순물로 도핑된 폴리실리콘임을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제2도전체가 상기 제1도전체와 동일한 불순물로 도핑된 폴리실리콘임을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 활성 영역과 소자분리막이 일정한 간격으로 배열되고, 플로팅 게이트에 전자주입 및 방출로 데이터를 저장 및 소거하는 메모리 쎌들과 이를 선택하는 선택 트랜지스터가 연결되어 있는 불휘발성 반도체 메모리 장치의 제조방법에 있어서,
    단결정 실리콘 기판위에 소자분리막과 선택 라인, 선택 트랜지스터 게이트 산화막을 형성하는 과정과,
    제1사진공정을 진행하여 상기 메모리 쎌의 게이트 산화막을 식각한 후 터널 산화막과 저전압 산화막을 형성하는 과정과,
    상기 결과물 상부에 제1도전체를 침적하고 제2사진공정을 진행한 후 상기 제1도전체를 식각하는 과정과,
    상기 제1도전체 상부에 층간절연막을 형성하고 상기 제2도전체를 적층하여 필드 산화막 상부에서 선택 트랜지스터 및 주변 영역과 연결되는 제1도전체, 층간절연막, 제2도전체를 식각하여 상기 필드 산화막을 노출시키는 과정과,
    상기 제1폴리실리콘과 제2폴리실리콘을 접촉시켜 전도대를 형성하기 위하여 상기 필드 산화막 상부 및 상기 제2폴리실리콘 상부에 제3도전체를 형성하는 과정을 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  8. 제7항에 있어서, 상기 소자분리막이 국부산화공정에 의해 형성됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  9. 제7항에 있어서, 상기 층간절연막이 산화막, 질화막, 산화막이 차례로 적층되어 형성됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  10. 제7항에 있어서, 상기 제1도전체가 5가 이온의 불순물로 도핑된 폴리실리콘임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  11. 제7항에 있어서, 상기 제2도전체가 상기 제1도전체의 불순물과 동일한 불순물로 도핑된 폴리실리콘임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673101B1 (ko) * 2000-12-29 2007-01-22 주식회사 하이닉스반도체 Ｂｃ ｐｍｏｓｆｅｔ 및 그 제조방법

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