KR101125272B1 - 역전된 ｔ자 모양의 핀들을 갖는 복수-게이트 트랜지스터들 - Google Patents

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Abstract

집적 회로 구조를 형성하는 방법이 제공되고, 상기 방법은, 반도체 기판에 제 1 절연 영역과 제 2 절연 영역을 서로 마주보도록 형성하는 단계와, 그리고 역전된 T자 모양을 갖는 에피택셜 반도체 영역을 형성하는 단계를 포함한다. 상기 에피택셜 반도체 영역은 수평 플레이트와 핀을 포함하고, 상기 수평 플레이트는 상기 제 1 절연 영역과 상기 제 2 절연 영역 사이에서 상기 제 1 절연 영역과 상기 제 2 절연 영역에 인접하는 하부 부분을 포함하고, 상기 핀은 상기 수평 플레이트 위에서 상기 수평 플레이트에 인접한다. 상기 수평 플레이트의 하부는 상기 반도체 기판과 접촉한다. 상기 방법은 또한 상부 표면 및 상기 핀의 측벽들의 적어도 상부 부분들 상에 게이트 유전체를 형성하는 단계와, 그리고 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 더 포함한다.

Description

역전된 Ｔ자 모양의 핀들을 갖는 복수-게이트 트랜지스터들{MULTIPLE-GATE TRANSISTORS WITH REVERSE T-SHAPED FINS}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 특히 게르마늄 함유 핀들을 갖는 핀 전계-효과 트랜지스터(Fin Field-Effect Transistors, FinFET)의 구조 및 형성 방법에 관한 것이다.
핀 전계-효과 트랜지스터(FinFET)는 구동 전류가 높고 칩 영역을 적게 사용하기 때문에 스케일이 작은 집적 회로(예를 들어, 22 nm 기술 및 그 이하의 기술)에서 매우 유망한 디바이스이다. FinFET의 구동 전류를 더 향상시키기 위해, 전자 이동도와 정공 이동도가 높은 반도체 물질이 FinFET 구조에 사용될 수 있다.
게르마늄은 일반적으로 알려진 반도체 물질이다. 게르마늄의 전자 이동도와 정공 이동도는 실리콘의 전자 이동도와 정공 이동도보다 더 크고, 따라서 게르마늄은 집적 회로의 형성시 매우 뛰어난 물질이다. 그러나, 과거에는, 실리콘이 더 많이 사용되었는데, 왜냐하면 그 산화물(실리콘 옥사이드)이 메탈-옥사이드-반도체(Metal-Oxide-Semiconductor, MOS) 트랜지스터의 게이트 유전체에서 쉽게 사용가능하기 때문이다. MOS 트랜지스터의 게이트 유전체는 실리콘 기판의 열산화에 의해 쉽게 형성될 수 있다. 반면에, 게르마늄의 산화물은 물에 용해가능하고, 따라서 게이트 유전체의 형성에 적합하지 않다.
MOS 트랜지스터의 게이트 유전체에서 하이-k 유전체 물질을 사용함으로써, 실리콘 옥사이드의 사용은 이제 더 이상 큰 장점을 제공하지 못하게 되었고, 따라서 집적 회로에서 게르마늄의 사용이 다시 검토되고 있다. FinFET에서 사용되는 게르마늄 나노-와이어에 초점이 맞추어진 게르마늄의 최근 연구 결과가 보고되고 있다.
반도체 산업이 직면하고 있는 문제로는, 게르마늄 농도가 높은 게르마늄 필름 혹은 순수한 게르마늄 필름을 형성하는 것이 어렵다는 것이다. 특히, 결함 밀도가 낮고 두께가 두꺼운 고농도의 게르마늄 필름(이러한 게르마늄 필름은 FinFET를 형성하기 위해 요구되는 것임)을 형성하는 것은 어렵다. 이전의 연구결과를 통해 밝혀진 것으로, 실리콘 게르마늄 필름이 블랭킷 실리콘 웨이퍼로부터 에피택셜 성장될 때, 실리콘 게르마늄 필름의 임계 두께는 감소하고, 실리콘 게르마늄 필름에서의 게르마늄의 백분율이 증가하는데, 여기서 임계 두께는 실리콘 게르마늄 필름이 과다한 결함을 발생시킴 없이 도달할 수 있는 최대 두께이다. 예를 들어, 블랭킷 실리콘 웨이퍼 상에 형성되는 경우, 20%의 게르마늄 백분율을 갖는 실리콘 게르마늄 필름의 임계 두께는 약 10 nm 내지 약 20 nm일 수 있는데, 이러한 두께는 여전히 FinFET 형성에 대해 적합하지 않다. 설상가상으로, 게르마늄 백분율이 40%, 60%, 및 80%까지 증가하는 경우, 임계 두께는 각각, 약 6-8 nm, 4-5 nm, 및 2-3 nm까지 감소한다. 따라서, FinFET를 형성하기 위해 블랭킷 실리콘 웨이퍼 상에 게르마늄 필름을 형성하는 것은 실현 가능하지 않다.
본 발명의 일 실시형태에 따르면, 집적 회로 구조를 형성하는 방법에 있어서, 제 1 절연 영역과 제 2 절연 영역이 반도체 기판에 서로 마주보도록 형성된다. 그 다음에, 역전된 T자 모양을 갖는 에피택셜 반도체 영역이 형성된다. 에피택셜 반도체 영역은 수평 플레이트와 핀을 포함하고, 상기 수평 플레이트는 상기 제 1 절연 영역과 상기 제 2 절연 영역 사이에서 상기 제 1 절연 영역과 상기 제 2 절연 영역에 인접하는 하부 부분을 포함하고, 상기 핀은 상기 수평 플레이트 위에서 상기 수평 플레이트에 인접한다. 상기 수평 플레이트의 하부는 상기 반도체 기판과 접촉한다. 상기 방법은 또한 상부 표면 및 상기 핀의 측벽들의 적어도 상부 부분들 상에 게이트 유전체를 형성하는 단계와, 그리고 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 더 포함한다. 다른 실시예들이 또한 개시된다.
본 발명의 장점은, 최종 FinFET들이 높은 게르마늄 백분율을 가질 수 있고 그리고 게르마늄 필름들 내의 결함이 감소될 수 있기 때문에, FinFET들의 높은 구동 전류를 포함한다. 더욱이, 게르마늄 함유 핀들을 형성하기 위해 사용되는, STI 영역들을 형성하기 위한 피치(pitch)들이 또한 완화된다.
본 발명과 그 장점을 더 완전히 이해하기 위해, 이제 첨부되는 도면과 함께 다음과 같은 설명이 제공된다.
본 발명의 실시예들의 제조 및 사용이 이제 상세히 설명된다. 그러나, 이해 해야 하는 것으로, 본 발명은 광범위한 특정 상황에서 실현될 수 있는 수많은 응용가능한 발명적 개념을 제공할 수 있다. 설명된 특정 실시예는 단지 본 발명을 제조하고 사용하는 특정 방법을 예시하는 것으로 본 발명의 범위를 한정하는 것이 아니다.
핀 전계-효과 트랜지스터(FinFET)(이것은 또한 복수-게이트 트랜지스터로서 언급됨)를 형성하기 위해 사용될 수 있는 역전된 T자 모양을 갖는 게르마늄 영역의 형성을 포함하는 집적 회로 형성 공정이 제공된다. 본 발명의 실시예를 제조하는 중간 단계들이 예시된다. 이러한 실시예의 변형이 설명된다. 본 발명의 다양한 도면 및 예시적 실시예들 전체에 걸쳐 동일한 참조번호가 동일한 구성요소를 나타내기 위해 사용된다.
도 1을 참조하면, 반도체 기판(20)이 제공된다. 일 실시예에서, 반도체 기판(20)은, 실질적으로 순수한 실리콘을 포함하고 있는 벌크 실리콘 기판(따라서, 이후에는 실리콘 기판(20)으로 언급됨)이지만, 다른 반도체 물질들이 또한 사용될 수 있다. 얕은 트렌치 분리(Shallow Trench Isolation, STI) 영역(22)(221 및 222로 표시되며 절연 영역으로 언급됨)이 실리콘 기판(20)에 형성된다. STI 영역들(22)의 형성 공정은 종래 기술에서 공지되어 있기 때문에 본 명세서에서 다시 반복되지 않는다. 이웃하는 STI 영역들(221) 사이의 간격(S)은 약 100 ㎛보다 작을 수 있지만, 이보다 더 클 수도 있다. 그러나, 본 발명의 기술분야에서 숙련된 자가 알 수 있는 것으로, 본 명세서를 통해 언급되는 치수들은 단지 예시적인 것으로, 만약 다른 형 성 기술이 사용된다면 바뀔 수 있는 것이다.
도 2를 참조하면, STI 영역들(221) 사이의 실리콘 기판(20)의 부분이 에칭되어 리세스(24)가 형성된다. 실리콘 기판의 다른 부분은 이러한 에칭이 수행될 때 마스크(26)를 사용하여 마스킹될 수 있다. 일 실시예에서, 리세스(24)는 STI 영역들(22)의 하부(30)보다 더 높은 하부(28)를 갖는다. 대안적 실시예에서, 하부(28)는 점선으로 도시된 바와 같이 하부(30)와 실질적으로 동일한 레벨이다. 그러나 리세스(24)의 하부(28)는 하부(30)보다 더 낮지는 않다.
다음으로, 도 3에 도시된 바와 같이, 게르마늄 함유 영역(32)이 리세스(24)에서 에피택셜 성장한다. 게르마늄 함유 영역(32)은 Si1-xGex로 표현될 수 있는 실리콘 게르마늄일 수 있으며, 여기서 x는 게르마늄의 원자 백분율이고, 그 범위는 0보다 크고 1 보다 작거나 같을 수 있다. 일 실시예에서, 게르마늄 함유 영역(32)은 실질적으로 순수한 게르마늄(이 경우 x=1)을 포함한다.
대안적 실시예에서, 게르마늄 함유 영역(32)은 서로 다른 게르마늄 백분율을 갖는 아래쪽 부분(321)과 위쪽 부분(322)을 포함하고, 여기서 위쪽 부분(322)은 아래쪽 부분(321)보다 더 높은 게르마늄 백분율을 가질 수 있다. 이러한 경우에, 위쪽 부분(322)은 실질적으로 순수한 게르마늄으로 형성될 수 있다. 장점으로서, 게르마늄 백분율이 더 낮은 아래쪽 부분(321)은 게르마늄 백분율이 더 높은 위쪽 부분(322)에 대해 버퍼 층으로서 사용될 수 있다. 또 다른 실시예에서, 게르마늄 함유 영역(32)은 게르마늄 백분율이 낮은 값에서 높은 값으로 점차 연속적으로 변하는 임의의 영역을 포함할 수 있다. 또 다른 실시예에서, 위쪽 부분(322)은 실질적으로 순수한 게르마늄을 포함할 수 있고, 반면 아래쪽 부분(321)은 복수의 SiGe 층들(331)과 복수의 실질적으로 순수한 게르마늄 층들(332)이 서로 엇갈려 층층이 정렬되는 초격자 구조(superlattice structure)를 포함할 수 있다. 또 다른 실시예에서, 게르마늄 함유 영역(32) 전체가 초격자 구조를 갖는다.
게르마늄 함유 영역(32)은 STI 영역들(22)의 상부 표면보다 더 높은 레벨로 성장할 수 있고, 이후 STI 영역들(22)의 상부 표면의 레벨과 게르마늄 함유 영역(32)의 레벨을 맞추기 위해 화학적 기계적 연마(Chemical Mechanical Polish, CMP)가 수행될 수 있다. 대안적 실시예에서, CMP가 수행되지 않는다. 연마되지 않은 게르마늄 함유 영역(32)의 예시적 상부 표면이 점선(34)으로 표시된다.
장점으로서, STI 영역들(221) 사이에 게르마늄 함유 영역(32)을 성장시킴으로써, 결함(전위(dislocatios))의 수는, 블랭킷 웨이퍼로부터 에피택셜 성장한 게르마늄 함유 필름에서보다 훨씬 더, 때로는 2 차수(order) 혹은 그 이상만큼, 낮아질 수 있다. 더욱이, 이웃하는 STI 영역들(221) 사이의 간격(S)은 2백 나노미터만큼 클 수 있고, 게르마늄 함유 층들의 각각의 임계 두께는 약 100 nm 보다 훨씬 더 크거나 혹은 상당히 더 클 수 있다. 따라서, STI 영역들(221)은 게르마늄 함유 층들의 임계 두께가 너무 작아지도록 함이 없이 완화된 피치들을 가질 수 있다. 이처럼 큰 임계 두께는 FinFET의 핀들을 형성함에 있어 적합하다.
도 4를 참조하면, 하드 마스크들(36)(혹은 포토 레지스트)이, 예를 들어 실리콘 나이트라이드를 사용하여 형성된다. 하드 마스크(36)는 게르마늄 함유 영역(32) 위에 직접 있는 부분을 포함한다. 일 실시예에서, 하드 마스크(36)는 노출된 기판(20)과 STI 영역(222)을 덮는 부분을 포함할 수 있고, 따라서 STI 영역들(221)의 후속적 에칭에서, STI 영역(222)과 실리콘 기판(20)의 일부 부분들은 에칭되지 않는다. 대안적으로, 단지 장래 핀들을 형성할 게르마늄 함유 영역(32)의 부분만이 덮히고, 반면에 각각의 웨이퍼의 다른 모든 영역들(여기에는 예시된 STI 영역들(221 및 222) 모두가 포함됨)은 노출된다.
도 5는 게르마늄 함유 영역(32)과 STI 영역들(221)의 에칭을 나타낸다. STI 영역들(22)과 게르마늄 함유 영역(32) 양쪽 모두를 공격하는 에천트를 사용하여 건식 에칭이 수행되어 양쪽 모두가 함몰될 수 있다. 리세스들(39)의 하부는 게르마늄 함유 영역(32)의 하부 표면(28)보다 높다. 결과적인 구조에서, 게르마늄 함유 영역(32)의 잔존 부분은 (단면도에서) 역전된 T자 모양을 가지며, 이러한 역전된 T자 모양은 수직 부분(이것은 또한 게르마늄을 함유한 핀(40)으로도 언급됨)과 수평 플레이트(42)를 포함한다. 게르마늄 함유 영역(32)이 실질적으로 순수한 게르마늄 위쪽 부분(322)을 포함하고 아래쪽 부분(321)이 실리콘 게르마늄 혹은 초격자 구조를 포함하는 실시예에서, 리세스들(39)의 하부는 아래쪽 부분(321)의 상부 표면과 실질 적으로 동일한 레벨이거나 이보다 낮게 되고, 따라서 핀(40)은 실질적으로 순수한 게르마늄으로 구성된다. 따라서, 실리콘 게르마늄 부분 혹은 초격자 구조가 수평 플레이트(42)에 있을 수 있다. 대안적으로, 수평 플레이트(42)는 실질적으로 순수한 게르마늄을 포함할 수 있다. 다른 실시예에서, 핀(40)과 수평 플레이트(42) 양쪽 모두는 실리콘 게르마늄으로 형성된다.
다음으로, 도 6에 도시된 바와 같이, 리세스들(39)은 유전체 물질(44), 예를 들어 대기압-하 화학적 기상 증착(Sub-Atmospheric Chemical Vapor Deposition, SA-CVD)에 의해 형성된 실리콘 옥사이드로 채워진다. 다른 실시예에서, 유전체 물질(44)은 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition, HDP-CVD) 혹은 스핀 온 글래스(Spin On Glass, SOG)에 의해 형성된다. 그 다음에, CMP가 수행되어 웨이퍼의 표면을 평탄화하고 과다한 유전체 물질(44)을 제거한다. 하드 마스크들(36)이 CMP 동안 CMP 정지 층으로서 사용될 수 있다.
도 7을 참조하면, 유전체 물질(44)이 함몰된다. 유전체 물질 층(44)이 제거되지않고 남아 있을 수 있어, 수평 플레이트(42)는 잔존하는 유전체 물질(44)로 덮인다. 단지 핀(40)의 상부 부분만이 유전체 물질(44) 위에 있어, FinFET를 형성하는데 사용될 수 있다. 도 8은 FinFET의 게이트 유전체(46)와 게이트 전극(48)을 나타낸다. 게이트 유전체(46)와 게이트 전극(48)의 물질 및 형성의 세부사항은 종래 기술에서 공지되어 있어 본 명세서에서는 다시 반복되지 않는다. 장점으로서, 수평 플레이트(42)를 유전체 물질로 덮음으로써, 최종 FinFET의 누설 전류가 감소될 수 있다.
대안적 실시예에서, 도 4에 도시된 바와 같은 구조의 형성 이후, STI 영역들(221)과 게르마늄 함유 영역(32) 양쪽 모두를 에칭하는 대신에, STI 영역들(22)은 제외하고 단지 게르마늄 함유 영역(32)만이 도 9에 도시된 바와 같이 에칭된다. 결과적인 리세스들(39)의 깊이는, 핀(40)이 실질적으로 순수한 게르마늄으로 형성되도록 (도시되지 않은) 아래쪽 부분(321)과 위쪽 부분(322) 사이의 계면(interface)보다 더 높을 수 있지만, 게르마늄 함유 영역(32)의 하부 표면(28) 위의 임의의 위치에 있을 수도 있다. 종래 기술에서 공지된 바와 같이, 실질적으로 순수한 게르마늄을 사용하여 FinFET의 핀을 형성함으로써 전자 이동도 및 정공 이동도가 향상될 수 있어 결과적으로 구동 전류가 높아진다. 다음으로, 도 10에 도시된 바와 같이, 하드 마스크(36)가 제거되고, 그리고 게이트 유전체(46) 및 게이트 전극(48)이 형성될 수 있다.
도 11 및 도 12는 본 발명의 대안적 실시예를 나타낸다. 이러한 실시예의 초기 구조는 실질적으로 도 9에 도시된 바와 동일하여 게르마늄 함유 영역(32)은 에칭되는 반면 STI 영역들(22)은 에칭되지 않는다. 다음으로, 도 11에 도시된 바와 같이, 에칭, 예를 들어 건식 에칭이 수행되어 STI 영역들(221)의 상부 표면의 적어도 일부분을 수평 플레이트(42)의 상부 표면보다 낮은 레벨까지 함몰시킨다. 따라서, 수평 플레이트(42)의 측벽들(43)의 부분이 노출된다. 일 실시예에서, 함몰된 STI 영역들(221)의 상부 표면들(47)은 수평 플레이트(42)의 하부 표면들(28)보다 높고, 따라서 수평 플레이트(42)와 하부에 있는 기판(20) 사이의 인터페이스 영역은 노출되지 않는다. 따라서, 결과적인 복수 게이트 FET에서, 전위 농도(dislocation concentration)가 높아질 수 있는 인터페이스 영역은 채널 영역의 일부로서 동작하지 않는다.
도 12에서, 하드 마스크들(36)이 제거되고, 게이트 유전체(46)와 게이트 전극(48)을 포함하는 복수 게이트 FET의 잔존 부분들이 형성된다.
앞서 설명된 실시예에서, 게르마늄 함유 물질은 이동도가 높은 물질의 예로서 사용된다. 그러나 본 발명의 실시예들에 의해 제공된 원리는 이동도가 높은 다른 반도체 물질, 예를 들어, 갈륨 나이트라이드와 같은 Ⅲ족/Ⅴ족 화합물 반도체 물질(Ⅲ-Ⅴ 화합물 반도체 물질로서 알려져 있음)을 형성하는데 쉽게 적용될 수 있다. 따라서, 도 8, 도 10 및 도 12에 도시된 바와 같은 최종적인 복수 게이트 FET들은 채널로서 Ⅲ-Ⅴ 화합물 반도체 핀을 포함할 수 있다.
본 발명의 실시예들은 여러 장점을 가지고 있다. STI 영역들 사이에서 게르마늄 함유 영역이 에피택셜 성장하기 때문에, 높은 게르마늄 농도를 갖는 두꺼운 게르마늄이 전위 농도를 증가시킴 없이 형성될 수 있다. 따라서, FinFET 디바이스가 형성될 수 있다. 또한, 역전된 T자 모양의 게르마늄 함유 영역들을 형성함으로써, FinFET은 완화된 피치들을 갖는 STI 영역들로부터 시작될 수 있어, FinFET의 요건을 충족시키기 위해 STI 영역들을 함께 촘촘하게 위치시킬 필요가 없다.
본 발명 및 그 장점이 상세히 설명되었지만, 이해해야만 하는 것으로, 다양한 변경, 대체, 및 변형이 첨부되는 특허청구범위에 의해 정의된 본 발명의 범위 및 사상을 벗어남이 없이 본 명세서를 통해 이루어질 수 있다. 더욱이, 본 발명의 범위가 본 명세서에서 설명된, 공정, 머신, 제조, 대상의 성분, 수단, 방법, 및 단계의 특정 실시예로만 한정되는 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 개시로부터 쉽게 이해할 수 있는 바와 같이, 본 명세서에서 설명된 해당 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하고 있거나 이후 개발될, 공정, 머신, 제조, 대상의 성분, 수단, 방법, 혹은 단계가 본 발명에 따라 사용될 수 있다. 따라서, 첨부되는 특허청구범위는 이러한 공정, 머신, 제조, 대상의 성분, 수단, 방법, 혹은 단계를 포함한다. 또한, 각각의 청구항은 개별적인 실시예 구성하고, 그리고 다양한 청구항들의 결합 및 실시예들은 본 발명의 범위 내에 있다.
도 1 내지 도 12는 본 발명의 실시예들을 형성하는 중간 단계의 단면도들이다.

Claims (10)

  1. 집적 회로 구조를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계와;
    상기 반도체 기판에 제 1 절연 영역과 제 2 절연 영역을 서로 마주보도록 형성하는 단계와;
    수평 플레이트와 핀을 포함하는 역전된 T자 모양의 에피택셜 반도체 영역을 형성하는 단계와, 여기서 상기 수평 플레이트는 상기 제 1 절연 영역과 상기 제 2 절연 영역 사이에서 상기 제 1 절연 영역과 상기 제 2 절연 영역에 인접하는 하부 부분을 포함하고, 상기 수평 플레이트의 하부 표면은 상기 반도체 기판과 접촉하고, 그리고 상기 핀은 상기 수평 플레이트 위에서 상기 수평 플레이트에 인접하고;
    상기 핀의 상부 표면 및 상기 핀의 측벽들의 적어도 상부 부분들 상에 게이트 유전체를 형성하는 단계와; 그리고
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 구조 형성 방법.
  2. 제1항에 있어서,
    상기 에피택셜 반도체 영역을 형성하는 단계는,
    상기 반도체 기판 위에서 상기 반도체 기판에 접촉하는 제 1 게르마늄 함유 영역을 에피택셜 성장시키는 것과; 그리고
    상기 제 1 게르마늄 함유 영역 위에 상기 제 1 게르마늄 함유 영역과는 다른 게르마늄 원자 백분율을 갖는 제 2 게르마늄 함유 영역을 에피택셜 성장시키는 것을 포함하는 것을 특징으로 하는 집적 회로 구조 형성 방법.
  3. 제1항에 있어서,
    상기 에피택셜 반도체 영역을 형성하는 단계는,
    리세스가 형성되도록 상기 제 1 절연 영역과 상기 제 2 절연 영역 사이의 상기 반도체 기판의 부분을 에칭하는 것과, 여기서 상기 리세스의 하부는 상기 제 1 절연 영역의 상부 표면보다 낮지만 상기 제 1 절연 영역의 하부 표면보다는 낮지 않고, 상기 제 1 절연 영역의 제 1 측벽과 상기 제 1 측벽과 마주보고 있는 상기 제 2 절연 영역의 제 2 측벽이 노출되며;
    상기 리세스 내에 게르마늄 함유 영역을 에피택셜 성장시키는 것과; 그리고
    상기 게르마늄 함유 영역을 부분적으로 에칭하여 상기 게르마늄 함유 영역의 잔존 부분이 상기 수평 플레이트와 상기 수평 플레이트 위의 상기 핀을 포함하는 상기 역전된 T자 모양을 갖도록 하는 것을 포함하는 것을 특징으로 하는 집적 회로 구조 형성 방법.
  4. 집적 회로 구조를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계와;
    상기 반도체 기판에 제 1 STI(Shallow Trench Isolation) 영역 및 제 2 STI 영역을 형성하는 단계와, 상기 반도체 기판은 상기 제 1 STI 영역과 상기 제 2 STI 영역 사이에서 상기 제 1 STI 영역과 상기 제 2 STI 영역에 인접하는 수평 부분을 포함하고;
    리세스가 형성되도록 상기 반도체 기판의 상기 수평 부분을 에칭하는 단계와, 여기서 상기 리세스의 하부는 상기 제 1 STI 영역의 상부 표면보다 낮지만 상기 제 1 STI 영역의 하부 표면보다는 낮지 않고, 상기 제 1 STI 영역과 상기 제 2 STI 영역의 측벽들은 상기 리세스를 통해 노출되고;
    상기 리세스에 게르마늄 함유 영역을 에피택셜 성장시키는 단계와;
    상기 게르마늄 함유 영역을 부분적으로 에칭하여 상기 게르마늄 함유 영역의 잔존 부분이 수평 플레이트와 상기 수평 플레이트 위의 핀을 포함하는 역전된 T자 모양을 갖도록 하는 단계와;
    상기 핀의 상부 표면 상에 그리고 상기 핀의 측벽들의 적어도 상부 부분들을 덮는 게이트 유전체를 형성하는 단계와; 그리고
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 구조 형성 방법.
  5. 제4항에 있어서,
    상기 게르마늄 함유 영역을 에칭한 이후 그리고 상기 게이트 유전체를 형성하기 전에, 상기 수평 플레이트를 덮는 유전체 층을 형성하는 단계를 더 포함하고, 여기서 상기 핀의 상부 부분은 상기 유전체 층에 의해 덮이지 않는 것을 특징으로 하는 집적 회로 구조 형성 방법.
  6. 집적 회로 구조로서,
    반도체 기판과;
    상기 반도체 기판 내의 제 1 절연 영역 및 제 2 절연 영역과;
    수평 플레이트와 핀을 포함하는 역전된 T자 모양의 에피택셜 영역과, 여기서 상기 수평 플레이트는 상기 제 1 절연 영역과 상기 제 2 절연 영역 사이에서 상기 제 1 절연 영역과 상기 제 2 절연 영역에 인접하여 있고, 상기 수평 플레이트의 하부는 상기 반도체 기판과 접촉하고, 상기 하부는 상기 제 1 절연 영역의 하부 표면보다 낮지 않고, 그리고 상기 핀은 상기 수평 플레이트 위에서 상기 수평 플레이트에 인접하며;
    상기 핀의 상부 표면 및 상기 핀의 측벽들의 적어도 상부 부분들 상에 형성된 게이트 유전체와; 그리고
    상기 게이트 유전체 위의 게이트 전극을 포함하는 것을 특징으로 하는 집적 회로 구조.
  7. 제6항에 있어서,
    상기 수평 플레이트는 실리콘 게르마늄(Si1-xGex, 여기서 x는 게르마늄의 원자 백분율이고, 상기 x의 범위는 0보다 크고 1보다 작음)을 포함하고, 여기서 상기 핀의 상부 부분은 순수한 게르마늄(Si1-xGex, 여기서 x는 1)으로 형성되는 것을 특징으로 하는 집적 회로 구조.
  8. 제6항에 있어서,
    상기 수평 플레이트는 복수의 게르마늄 층들과 복수의 실리콘 게르마늄 층들이 서로 번갈아 적층된 초격자 구조를 포함하는 것을 특징으로 하는 집적 회로 구조.
  9. 제6항에 있어서,
    상기 제 1 절연 영역과 상기 제 2 절연 영역의 상부 표면들은 상기 수평 플레이트의 상부 표면의 레벨과 동일한 레벨의 제 1 부분들을 포함하는 것을 특징으로 하는 집적 회로 구조.
  10. 집적 회로 구조로서,
    반도체 기판과;
    상기 반도체 기판 내의 제 1 STI 영역 및 제 2 STI 영역과;
    수평 플레이트와 핀을 포함하는 역전된 T자 모양의 게르마늄 함유 영역과, 여기서 상기 수평 플레이트는 상기 제 1 STI 영역과 상기 제 2 STI 영역 사이에서 상기 제 1 STI 영역과 상기 제 2 STI 영역에 인접하여 있고, 상기 수평 플레이트의 하부는 상기 반도체 기판과 접촉하고 아울러 상기 제 1 STI 영역의 하부 표면보다 낮지 않으며, 그리고 상기 핀은 상기 수평 플레이트 위에서 상기 수평 플레이트에 인접하고;
    상기 핀의 상부 표면 및 상기 핀의 측벽들의 상부 부분들 상에 형성된 게이트 유전체와; 그리고
    상기 게이트 유전체 위의 게이트 전극을 포함하는 것을 특징으로 하는 집적 회로 구조.
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