CN106158632B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN106158632B CN106158632B CN201510136674.9A CN201510136674A CN106158632B CN 106158632 B CN106158632 B CN 106158632B CN 201510136674 A CN201510136674 A CN 201510136674A CN 106158632 B CN106158632 B CN 106158632B
- Authority
- CN
- China
- Prior art keywords
- semiconductor layer
- layer
- semiconductor
- fin
- forming method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供半导体衬底；在所述半导体衬底表面形成鳍部；在所述鳍部侧壁表面以及半导体衬底表面形成第一半导体层；在所述半导体衬底上形成隔离层，所述隔离层的表面低于鳍部的顶部表面且覆盖部分鳍部侧壁的第一半导体层；在高于隔离层的部分鳍部上形成第二半导体层，所述第二半导体层覆盖鳍部的顶部表面以及部分第一半导体层；在所述第二半导体层表面形成第三半导体层，所述第三半导体层的载流子迁移率大于鳍部的载流子迁移率，且所述第一半导体层、第二半导体层的晶格常数介于鳍部与第三半导体层之间。上述方法可以提高形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管(Fin FET)作为一种多栅器件得到了广泛的关注。
图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部11，鳍部11一般是通过对半导体衬底10刻蚀后得到的；介质层12，覆盖所述半导体衬底10的表面以及鳍部11的侧壁的一部分；栅极结构13，横跨在所述鳍部11上，覆盖所述鳍部11的部分顶部和侧壁，栅极结构13包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。对于鳍式场效应晶体管，鳍部11的顶部以及两侧的侧壁与栅极结构13相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
现有技术中采用的半导体衬底10的材料一般为硅，即所述鳍式场效应晶体管的栅极结构20下方的沟道区域材料为硅。而由于N型鳍式场效应晶体管中，载流子为电子，在硅中迁移率较大，N型鳍式场效应晶体管具有较高的饱和电流；而P型鳍式场效应晶体管中，载流子为空穴，空穴在硅中的迁移率较低，导致P型鳍式场效应晶体管的饱和电流较低。
现有技术形成的鳍式场效应晶体管的性能有待进一步的提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成鳍部；在所述鳍部侧壁表面以及半导体衬底表面形成第一半导体层；在所述半导体衬底上形成隔离层，所述隔离层的表面低于鳍部的顶部表面且覆盖部分鳍部侧壁的第一半导体层；在高于隔离层的部分鳍部上形成第二半导体层，所述第二半导体层覆盖鳍部的顶部表面以及部分第一半导体层；在所述第二半导体层表面形成第三半导体层，所述第三半导体层的载流子迁移率大于鳍部的载流子迁移率，且所述第一半导体层、第二半导体层的晶格常数介于鳍部与第三半导体层之间。
可选的，形成所述鳍部的方法包括：在所述半导体衬底表面形成掩膜层，所述掩膜层覆盖部分半导体衬底；以所述掩膜层为掩膜刻蚀所述半导体衬底，形成鳍部。
可选的，所述掩膜层的材料为氮化硅、氮氧化硅或无定形碳。
可选的，形成所述隔离层的方法包括：在所述半导体衬底上形成隔离材料层，所述隔离材料层表面高于掩膜层表面；以所述掩膜层为停止层，对所述隔离材料层进行平坦化，使平坦化后的隔离材料层表面与掩膜层表面齐平；采用湿法刻蚀工艺，对所述隔离材料层进行刻蚀，使所述隔离材料层高度下降，形成隔离层，所述隔离层的表面低于鳍部的顶部表面。
可选的，所述隔离层的材料为氧化硅、氮氧化硅或碳氧化硅。
可选的，采用选择性外延工艺形成所述第一半导体层。
可选的，所述第一半导体层的材料为锗化硅。
可选的，所述第一半导体层中，硅与锗的摩尔比为2:1～9:1。
可选的，形成第一半导体层的选择性外延工艺所采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为300℃～700℃，压强为1Torr～100Torr。
可选的，所述第一半导体层的厚度为5nm～20nm。
可选的，采用选择性外延工艺形成所述第二半导体层和第三半导体层。
可选的，所述第二半导体层的材料与第一半导体层材料相同。
可选的，所述第二半导体层的厚度为5nm～20nm。
可选的，所述第三半导体层的材料为锗。
可选的，形成第三半导体层的选择性外延工艺所采用的外延气体包括：锗源气体、HCl和H2，其中，锗源气体为GeH4，锗源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为300℃～700℃，压强为1Torr～100Torr。
可选的，所述第三半导体层的厚度为1nm～10nm。
可选的，所述第一半导体层、第二半导体层内具有P型掺杂离子。
可选的，所述P型掺杂离子的掺杂浓度为5E17atom/cm3～5E18atom/cm3。
可选的，还包括：在所述第三半导体层和隔离层表面形成横跨鳍部的栅极结构，所述栅极结构覆盖鳍部顶部及侧壁上的部分第三半导体层；在所述栅极结构两侧的第三半导体层、第二半导体层、第一半导体层和鳍部内形成源漏极。
为解决上述问题，本发明的技术方案还提出一种采用上述方法形成的半导体结构，包括：半导体衬底；位于所述半导体衬底表面的鳍部；位于所述鳍部侧壁表面以及半导体衬底表面的第一半导体层；位于所述半导体衬底上的隔离层，所述隔离层的表面低于鳍部的顶部表面且覆盖部分鳍部侧壁的第一半导体层；位于高于隔离层的部分鳍部上的第二半导体层，所述第二半导体层覆盖鳍部的顶部表面以及部分第一半导体层；位于所述第二半导体层表面的第三半导体层，所述第三半导体层的载流子迁移率大于鳍部的载流子迁移率，且所述第一半导体层、第二半导体层的晶格常数介于鳍部与第三半导体层之间。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案，在半导体衬底上形成鳍部之后，在鳍部的侧壁和半导体衬底表面形成第一半导体层；再在所述半导体衬底上形成隔离层，然后在高于隔离层的部分鳍部上形成覆盖鳍部的顶部表面的第二半导体层，再在所述第二半导体层表面形成第三半导体层，所述第三半导体层的载流子迁移率大于鳍部的载流子迁移率，且第一半导体层、第二半导体层的晶格常数介于鳍部和第三半导体层之间。由于所述第一半导体层、第二半导体层的晶格常数介于鳍部和第三半导体层之间，可以作为鳍部和第三半导体层之间的晶格缓冲层，从而提高形成的第三半导体层的质量。并且，所述第三半导体层的载流子迁移率大于鳍部的载流子迁移率，后续在上述半导体结构基础上形成鳍式场效应晶体管之后，在所述鳍式场效应晶体管工作过程中，载流子主要集中在第三半导体层内，从而所述鳍式场效应晶体管的沟道区域位于第三半导体层内，所述沟道区域具有较高质量和载流子迁移率，从而使得第三半导体层内的电流密度较为均匀，从而可以改善短沟道效应，提高形成的鳍式场效应晶体管的性能。
进一步，形成所述隔离层的方法包括：在所述半导体衬底上形成隔离材料层，所述隔离材料层表面高于掩膜层表面；以所述掩膜层为停止层，对所述隔离材料层进行平坦化，使平坦化后的隔离材料层表面与掩膜层表面齐平；采用湿法刻蚀工艺，对所述隔离材料层进行刻蚀，使所述隔离材料层高度下降，形成隔离层，所述隔离层的表面低于鳍部的顶部表面。所述掩膜层作为停止层，保护鳍部的顶部表面。采用湿法刻蚀工艺刻蚀所述隔离材料层，所述隔离材料层与第一半导体层的材料之间具有较高的刻蚀选择比，从而可以避免对第一半导体层造成损伤。并且，与等离子体刻蚀工艺等干法刻蚀工艺相比，采用湿法刻蚀工艺进行刻蚀，可以避免等离子体轰击对第一半导体层造成损伤。
进一步，所述第一半导体层中，硅与锗的摩尔比为2:1～9:1，所述第一半导体层内的锗含量较低，使得第一半导体层的晶格常数与鳍部以及半导体衬底的晶格常数差距较小，由于晶格结构具有弛豫特性，从而使得所述第一半导体层与鳍部、半导体衬底的界面上不存在或仅存在少量缺陷，可以提高形成的第一半导体层。
进一步，所述第一半导体层的厚度为5nm～20nm。随着第一半导体层厚度的增加，第一半导体层内的缺陷数量也逐渐减少至消失。所述第一半导体层的厚度为5nm～20nm，使得所述第一半导体层表面没有或仅有少量的缺陷，进而提高后续在第一半导体层表面形成的第二半导体层以及第三半导体层的质量。
进一步，所述第二半导体层内的硅与锗的摩尔比为2:1～9:1，所述第二半导体层内的锗含量较低，使得第二半导体层的晶格常数与鳍部顶部表面的晶格常数差距较小，并且，由于第一半导体层的材料也为锗化硅，由于晶格结构具有弛豫特性，使得所述第二半导体层与鳍部、第一半导体层的界面上不存在或仅存在少量缺陷，从而可以提高形成的第二半导体层的质量。
进一步，所述第二半导体层的厚度为5nm～20nm。随着第二半导体层202厚度的增加，第二半导体层内的缺陷数量也逐渐减少至消失，所述第二半导体层202的厚度为5nm～20nm，使得所述第二半导体层表面没有或仅有少量的缺陷，进而提高后续在第二半导体层表面形成的第三半导体层的质量。
附图说明
图1是本发明的现有技术的鳍式场效应晶体管的结构示意图；
图2至图9是本发明的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术形成的鳍式场效应晶体管的性能有待进一步的提高。
为了提高鳍式场效应晶体管的载流子迁移率，改善短沟道效应，可以采用外延Ge材料作为晶体管的沟道区材料，单晶锗与单晶硅相比，具有更高的空穴和电子迁移率。例如，可以在形成材料为硅的鳍部11(请参考图1)，以及介质层12(请参考图1)之后，刻蚀所述鳍部11至半导体衬底10表面，形成凹槽，再在所述凹槽内填充SiGe层，形成材料为SiGe的鳍部，所述SiGe层表面与介质层12表面齐平；然后再在所述SiGe鳍部顶部形成高于介质层12表面的Ge半导体层，并形成横跨所述Ge半导体层的栅极结构13。所述Ge半导体层作为形成的鳍式场效应晶体管的沟道区域。
上述方法，工艺步骤复杂，工艺成本较高，而且，由于所述鳍部11采用刻蚀工艺形成，侧壁表面较为粗糙，去除所述鳍部11之后形成的凹槽侧壁也较为粗糙，导致形成的材料为SiGe的鳍部也同样具有粗糙的侧壁，影响形成的Ge半导体层的质量，以及鳍式场效应晶体管的性能。
本发明的实施例中，提出一种半导体结构的形成方法，在鳍部侧壁表面以及半导体衬底表面形成第一半导体层之后，再在所述半导体衬底上形成隔离层，然后在高于隔离层的部分鳍部上形成覆盖鳍部的顶部表面的第二半导体层，再在所述第二半导体层表面形成第三半导体层，所述第三半导体层材料的载流子迁移率大于鳍部材料的载流子迁移率，且第一半导体层、第二半导体层的晶格常数介于鳍部和第三半导体层之间，后续在上述半导体结构的第三半导体层表面形成栅极结构，在所述第三半导体层内形成沟道区域，可以提高形成的鳍式场效应晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图2，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体硅材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为晶体硅。
请参考图3，在所述半导体衬底100表面形成鳍部101。
本实施例中，形成所述鳍部101的方法包括：在所述半导体衬底100表面形成掩膜层200，所述掩膜层200覆盖部分半导体衬底100；以所述掩膜层200为掩膜刻蚀所述半导体衬底100，形成鳍部101。
可以采用干法刻蚀工艺刻蚀所述半导体衬底100，本实施例中，所述干法刻蚀工艺为等离子体刻蚀工艺，采用的刻蚀气体为HBr和Cl2的混合气体作为刻蚀气体，O2作为缓冲气体，其中HBr的流量为50sccm～1000sccm，Cl2的流量为50sccm～1000sccm，O2的流量为5sccm～20sccm，压强为5mTorr～50mTorr，功率为400W～750W，O2的气体流量为5sccm～20sccm，温度为40℃～80℃，偏置电压为100V～250V。本实施例中，以形成一个鳍部101作为示例，在本发明的其他实施例中，可以根据实际需要形成多个鳍部。
所述鳍部101的高度为20nm～50nm，宽度为15nm～40nm，可以根据实际需要调整所述鳍部101的尺寸。
所述掩膜层200的形成方法包括：在所述半导体衬底100表面形成掩膜材料层之后，在所述掩膜材料层表面形成图形化光刻胶层，所述图形化光刻胶层定义出后续待形成的鳍部的位置和尺寸；以所述图形化光刻胶层为掩膜刻蚀所述掩膜材料层至半导体衬底100表面，形成所述掩膜层200，然后去除所述图形化光刻胶层。
所述掩膜层200的材料为氮化硅、氮氧化硅或无定形碳等掩膜材料，本实施例中，所述掩膜层200的材料为氮化硅。所述掩膜层200的厚度可以为从而能够在后续形成鳍部101之后，对鳍部101的顶部起到足够的保护作用。
在本发明的其他实施例中，还可以在所述半导体衬底100上形成外延层之后，刻蚀所述外延层以形成所述鳍部101。
在本发明的其他实施例中，还可以对所述鳍部101内进行尖峰离子注入，所述尖峰离子注入的类型为N型离子，例如P、As或S中的一种或几种，所述尖峰离子注入的掺杂浓度为1E18atom/cm3～1E19atom/cm3。所述尖峰离子注入可以避免P型鳍式场效应晶体管的源漏区发生穿通效应，从而可以提高P型鳍式场效应晶体管的性能。在本发明的其他实施例中，所述尖峰离子注入的类型为P型离子，可以避免N型鳍式场效应晶体管的源漏区发生穿通效应，从而可以提高N型鳍式场效应晶体管的性能。
请参考图4，在所述鳍部101侧壁表面以及半导体衬底100表面形成第一半导体层201。
所述第一半导体层201的材料为锗化硅，具有较高的载流子迁移率。
具体的，本实施例中，采用选择性外延工艺形成所述第一半导体层201。所述选择性外延工艺所采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为300℃～700℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述第一半导体层201仅形成在鳍部101的侧壁以及半导体衬底100表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的第一半导体层201内的Ge含量。
所述第一半导体层201内的硅与锗的摩尔比为2:1～9:1，具体的，所述锗的摩尔百分比含量可以为10％～30％。所述第一半导体层201内的锗含量较低，使得第一半导体层201的晶格常数与鳍部101以及半导体衬底100的晶格常数差距较小，由于晶格结构具有弛豫特性，从而使得所述第一半导体层201与鳍部101、半导体衬底100的界面上不存在或仅存在少量缺陷，并且随着第一半导体层201厚度的增加，第一半导体层201内的缺陷数量也逐渐减少至消失。本实施例中，所述第一半导体层201的厚度为5nm～20nm，使得所述第一半导体层201表面没有或仅有少量的缺陷，进而提高后续在第一半导体层201表面形成的第二半导体层以及第三半导体层的质量。并且，即便刻蚀半导体衬底100形成的鳍部101的表面具有一定的粗糙度，但是由于所述第一半导体层201采用外延工艺形成，所述第一半导体层201的厚度均匀。
所述第一半导体层201内的Ge含量可以均匀分布，在本发明的其他实施例中，所述第一半导体层201内的Ge含量也可以随着第一半导体层201的厚度增加而逐渐升高，从而进一步降低第一半导体层201与鳍部101、半导体衬底100之间的晶格常数差异，进一步减少第一半导体层201内的缺陷。
在本发明的其他实施例中，所述第一半导体层201内还可以具有P型掺杂离子，用于调节待形成的鳍式场效应晶体管的阈值电压。所述P型掺杂离子的掺杂浓度可以为5E17atom/cm3～5E18atom/cm3，可以在外延形成第一半导体层201的过程中通入掺杂气体，使得形成的第一半导体层201内具有P型掺杂离子；也可以在形成所述第一半导体层201之后，对所述第一半导体层201进行离子注入，使得形成的第一半导体层201内具有P型掺杂离子。在本发明的其他实施例中，所述第一半导体层201内还可以具有N型掺杂离子。
在形成所述第一半导体层201之后，在所述半导体衬底100上形成隔离层，所述隔离层的表面低于鳍部的顶部表面且覆盖部分鳍部侧壁的第一半导体层。
请参考图5至图6，为实施例中形成隔离层过程的结构示意图。
请参考图5，在所述半导体衬底100上形成隔离材料层300，所述隔离材料层300表面高于掩膜层200表面；以所述掩膜层200为停止层，对所述隔离材料层300进行平坦化，使平坦化后的隔离材料层300表面与掩膜层200表面齐平。
所述隔离材料层300的材料为氧化硅、氮氧化硅或碳氧化硅等绝缘介质材料，本实施例中，所述隔离材料层300的材料为氧化硅。可以采用化学气相沉积工艺、等离子体增强化学气相沉积工艺或旋涂工艺等形成所述隔离材料层300。可以采用化学机械研磨工艺对所述隔离材料层300进行平坦化，在平坦化过程中，所述掩膜层200作为停止层，保护鳍部101的顶部表面。若没有所述掩膜层200，在采用选择性外延工艺形成所述第一半导体层201的过程中，所述第一半导体层201会覆盖鳍部101的顶部表面；后续在对隔离材料层300进行平坦化的过程中，会对鳍部101顶部的第一半导体层201造成损伤。
请参考图6，采用湿法刻蚀工艺，对所述隔离材料层300(请参考图5)进行刻蚀，使所述隔离材料层300高度下降，形成隔离层301，所述隔离层301的表面低于鳍部101的顶部表面，并去除所述掩膜层200。
所述隔离层301暴露出部分鳍部101侧壁表面的第一半导体层201，并且，在去除所述掩膜层200之后，暴露出鳍部101的顶部表面。
采用湿法刻蚀工艺刻蚀所述隔离材料层300，所述隔离材料层300与第一半导体层201的材料之间具有较高的刻蚀选择比，从而可以避免对第一半导体层201造成损伤。并且，与等离子体刻蚀工艺等干法刻蚀工艺相比，采用湿法刻蚀工艺进行刻蚀，可以避免等离子体轰击对第一半导体层201造成损伤。本实施例中，所述隔离材料层300的材料为氧化硅，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
所述隔离层301作为相邻鳍部之间的隔离结构，以及后续形成的栅极结构与半导体衬底100及位于半导体衬底100表面的第一半导体层201之间的隔离结构。
在刻蚀所述隔离材料层300形成隔离层301之后，采用湿法刻蚀工艺去除所述掩膜层200。采用湿法刻蚀工艺刻蚀去除所述掩膜层200，所述掩膜层200与第一半导体层201、鳍部101的材料之间具有较高的刻蚀选择比，从而可以避免对第一半导体层201和鳍部101的顶部表面造成损伤。本实施例中，所述掩膜层200的材料为氮化硅，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
请参考图7，在高于隔离层301的部分鳍部101上形成第二半导体层202，所述第二半导体层202覆盖鳍部101的顶部表面。
所述第二半导体层202的材料与第一半导体层201材料相同。本实施例中，所述第二半导体层202的材料为锗化硅，具有较高的载流子迁移率。
具体的，本实施例中，采用选择性外延工艺形成所述第二半导体层202。所述选择性外延工艺所采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为300℃～700℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述第二半导体层201仅形成在鳍部101的顶部表面、以及未被隔离层301覆盖的第一半导体层201表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的第二半导体层202内的Ge含量。
所述第二半导体层202内的硅与锗的摩尔比为2:1～9:1，具体的，所述锗的摩尔百分比含量可以为10％～30％。所述第二半导体层202内的锗含量较低，使得第二半导体层202的晶格常数与鳍部101顶部表面的晶格常数差距较小，并且，由于第一半导体层201的材料也为锗化硅，由于晶格结构具有弛豫特性，使得所述第二半导体层202与鳍部101、第一半导体层201的界面上不存在或仅存在少量缺陷，并且随着第二半导体层202厚度的增加，第二半导体层202内的缺陷数量也逐渐减少至消失。本实施例中，所述第二半导体层202的厚度为5nm～20nm，使得所述第二半导体层202表面没有或仅有少量的缺陷，进而提高后续在第二半导体层202表面形成的第三半导体层的质量。由于所述第二半导体层202采用外延工艺形成，所述第二半导体层202的厚度均匀。
所述第二半导体层202内的Ge含量可以均匀分布，在本发明的其他实施例中，所述第二半导体层202内的Ge含量也可以随着第二半导体层202的厚度增加而逐渐升高，从而进一步降低第二半导体层202与鳍部101、第一半导体层201之间的晶格常数差异，进一步减少第二半导体层202内的缺陷。
在本发明的其他实施例中，所述第二半导体层202内还可以具有P型掺杂离子，用于调节形成的鳍式场效应晶体管的阈值电压。所述P型掺杂离子的掺杂浓度可以为5E17atom/cm3～5E18atom/cm3，可以在外延形成第二半导体层202的过程中通入掺杂气体，使得形成的第二半导体层202内具有P型掺杂离子；也可以在形成所述第二半导体层202之后，对所述第二半导体层202进行离子注入，使得形成的第二半导体层202内具有P型掺杂离子。在本发明的其他实施例中，所述第二半导体层202内还可以具有N型掺杂离子。
形成所述第二半导体层202之后，使鳍部101顶部表面被所述第二半导体层202覆盖，使得后续形成的第三半导体层不会直接与鳍部101表面接触。
请参考图8，在所述第二半导体层202表面形成第三半导体层203，所述第三半导体层203材料的载流子迁移率大于鳍部101材料的载流子迁移率且所述第一半导体层201、第二半导体层202的晶格常数介于鳍部101与第三半导体层203之间。
所述第三半导体层203的材料为锗，可以采用选择性外延工艺形成所述第三半导体层203。
本实施例中，形成所述第三半导体层203的选择性外延工艺所采用的外延气体包括：锗源气体、HCl和H2，其中，锗源气体为GeH4，锗源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为300℃～700℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述第三半导体层203仅形成在第二半导体层202表面。
由于所述第三半导体层203与鳍部101之间具有第二半导体层202、第一半导体层201，且所述第二半导体层202、第一半导体层201的晶格常数介于鳍部101之间，从而在所述第二半导体层202表面形成所述第三半导体层203与直接在鳍部101表面形成所述第三半导体层203相比，可以减少所述第三半导体层203内的缺陷。由于所述第三半导体层203与第二半导体层202的晶格常数差异较小，且晶格具有弛豫性，所述第三半导体层203与第二半导体层202界面上的缺陷数量较少，并且随着第三半导体层203厚度的增加，第三半导体层203内的缺陷数量也逐渐减少至消失。本实施例中，所述第三半导体层203的厚度为1nm～10nm，使得所述第三半导体层203表面没有或仅有少量的缺陷。由于所述第三半导体层203采用外延工艺形成，所述第三半导体层203的厚度均匀。
上述方法，在鳍部101表面依次形成第一半导体层201、第二半导体层202以及第三半导体层203，其中，第一半导体层201和第二半导体层203的晶格常数介于第三半导体层203与鳍部101之间，可以提高最终形成的第三半导体层203的沉积质量，后续在此基础上形成的鳍式晶体管之后，可以提高载流子在第三半导体层203内的迁移速率，从而提高形成的鳍式场效应晶体管的性能。
请参考图9，所述半导体结构的形成方法还包括：在所述第三半导体层203和隔离层301表面形成横跨鳍部101的栅极结构，所述栅极结构覆盖鳍部101顶部及侧壁上的部分第三半导体层203；在所述栅极结构两侧的第三半导体层203、第二半导体层202、第一半导体层201和鳍部101内形成源漏极(图中未示出)。
所述栅极结构包括：栅介质层401和位于栅介质层表面的栅极402。在本发明的一个实施例中，所述栅介质层401的材料为氧化硅，所述栅极402的材料为多晶硅；在本发明的其他实施例中，所述栅介质层401的材料为氧化铪、氧化铝、氧化锆、氧化镧或硅氧化铪等高K介质材料，所述栅极402的材料为铝、铜、金、银、铂或钛等金属材料；在本发明的其他实施例中，所述栅极402与栅介质层401之间还可以形成有盖帽层、功函数层等，所述盖帽层材料可以是TiN，所述功函数层材料可以是TiN、TaN、TiAl或TaAl等。
在形成所述栅极结构之后，可以对栅极结构两侧的第三半导体层203、第二半导体层202、第一半导体层201和鳍部101进行重掺杂离子注入，形成源漏极。本实施例中，对栅极结构两侧的第三半导体层203、第二半导体层202、第一半导体层201和鳍部101进行P型重掺杂离子注入，形成P型掺杂的源漏极，从而在半导体衬底100上形成P型鳍式场效应晶体管。在本发明的其他实施例中，可以对所述栅极结构两侧的第三半导体层203、第二半导体层202、第一半导体层201和鳍部101进行N型重掺杂离子注入，形成N型掺杂的源漏极，从而在半导体衬底100上形成N型鳍式场效应晶体管。
所述栅极结构覆盖第三半导体层203，并且，由于所述第三半导体层203内的载流子迁移率大于鳍部101以及第一半导体层201、第二半导体层202内的载流子迁移率，从而在所述鳍式场效应晶体管工作过程中，载流子主要集中在第三半导体层203内，从而所述鳍式场效应晶体管的沟道区域位于第三半导体层203内，所述沟道区域具有较高的载流子迁移率，且采用外延工艺形成的第三半导体层203的厚度均匀，从而使得第三半导体层203内的电流密度较为均匀，从而可以改善短沟道效应，提高形成的鳍式场效应晶体管的性能。
请参考图9，本发明的实施例还提供一种采用上述方法形成的半导体结构，包括：半导体衬底100；位于所述半导体衬底100表面的鳍部101；位于所述鳍部101侧壁表面以及半导体衬底100表面的第一半导体层201；位于所述半导体衬底100上的隔离层301，所述隔离层301的表面低于鳍部101的顶部表面且覆盖部分鳍部101侧壁的第一半导体层201；位于高于隔离层301的部分鳍部101上的第二半导体层202，所述第二半导体层202覆盖鳍部101的顶部表面以及部分第一半导体层201；位于所述第二半导体层202表面的第三半导体层203，所述第三半导体层203的载流子迁移率大于鳍部101载流子迁移率，且所述第一半导体层201、第二半导体层202的晶格常数介于鳍部101与第三半导体层203之间。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体硅材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为晶体硅。
所述鳍部101的材料为硅，高度为20nm～50nm，宽度为15nm～40nm，可以根据实际需要调整所述鳍部101的尺寸。
所述第一半导体层201的材料为锗化硅，所述第一半导体层201内的硅与锗的摩尔比为2:1～9:1，具体的，所述锗的摩尔百分比含量可以为10％～30％。所述第一半导体层201内的锗含量较低，使得第一半导体层201的晶格常数与鳍部101以及半导体衬底100的晶格常数差距较小，由于晶格结构具有弛豫特性，从而使得所述第一半导体层201与鳍部101、半导体衬底100的界面上不存在或仅存在少量缺陷，并且随着第一半导体层201厚度的增加，第一半导体层201内的缺陷数量也逐渐减少至消失。本实施例中，所述第一半导体层201的厚度为5nm～20nm，使得所述第一半导体层201表面没有或仅有少量的缺陷。
所述第一半导体层201内的Ge含量可以均匀分布，在本发明的其他实施例中，所述第一半导体层201内的Ge含量也可以随着第一半导体层201的厚度增加而逐渐升高，从而进一步降低第一半导体层201与鳍部101、半导体衬底100之间的晶格常数差异，进一步减少第一半导体层201内的缺陷。
在本发明的其他实施例中，所述第一半导体层201内还可以具有P型掺杂离子，用于调节鳍式场效应晶体管的阈值电压。所述P型掺杂离子的掺杂浓度可以为5E17atom/cm3～5E18atom/cm3。在本发明的其他实施例中，所述第一半导体层201内还可以具有N型掺杂离子，用于调节鳍式场效应晶体管的阈值电压。
所述隔离材料层300的材料为氧化硅、氮氧化硅或碳氧化硅等绝缘介质材料，本实施例中，所述隔离材料层300的材料为氧化硅。
所述第二半导体层202的材料与第一半导体层201材料相同。本实施例中，所述第二半导体层202的材料为锗化硅，具有较高的载流子迁移率。所述第二半导体层202内的硅与锗的摩尔比为2:1～9:1，具体的，所述锗的摩尔百分比含量可以为10％～30％。所述第二半导体层202内的锗含量较低，使得第二半导体层202的晶格常数与鳍部101顶部表面的晶格常数差距较小，并且，由于第一半导体层201的材料也为锗化硅，由于晶格结构具有弛豫特性，使得所述第二半导体层202与鳍部101、第一半导体层201的界面上不存在或仅存在少量缺陷，并且随着第二半导体层202厚度的增加，第二半导体层202内的缺陷数量也逐渐减少至消失。本实施例中，所述第二半导体层202的厚度为5nm～20nm，使得所述第二半导体层202表面没有或仅有少量的缺陷。
所述第二半导体层202内的Ge含量可以均匀分布，在本发明的其他实施例中，所述第二半导体层202内的Ge含量也可以随着第二半导体层202的厚度增加而逐渐升高，从而进一步降低第二半导体层202与鳍部101、第一半导体层201之间的晶格常数差异，进一步减少第二半导体层202内的缺陷。
在本发明的其他实施例中，所述第二半导体层202内还可以具有P型掺杂离子，用于调节形成的P型鳍式场效应晶体管的阈值电压。所述P型掺杂离子的掺杂浓度可以为5E17atom/cm3～5E18atom/cm3。在本发明的其他实施例中，所述第二半导体层202内还可以具有N型掺杂离子，用于调节鳍式场效应晶体管的阈值电压。
所述第三半导体层203的材料为锗，所述第二半导体层202、第一半导体层201的晶格常数介于鳍部101之间，可以减少所述第三半导体层203内的缺陷。由于所述第三半导体层203与第二半导体层202的晶格常数差异较小，且晶格具有弛豫性，所述第三半导体层203与第二半导体层202界面上的缺陷数量较少，并且随着第三半导体层203厚度的增加，第三半导体层203内的缺陷数量也逐渐减少至消失。本实施例中，所述第三半导体层203的厚度为1nm～10nm，使得所述第三半导体层203表面没有或仅有少量的缺陷。
在本发明的实施例中，所述半导体结构还包括：位于所述第三半导体层203和隔离层301表面且横跨鳍部101的栅极结构，所述栅极结构覆盖鳍部101顶部及侧壁上的部分第三半导体层203；位于所述栅极结构两侧的第三半导体层203、第二半导体层202、第一半导体层201和鳍部101内的源漏极(图中未示出)。
所述栅极结构包括：栅介质层401和位于栅介质层表面的栅极402。在本发明的一个实施例中，所述栅介质层401的材料为氧化硅，所述栅极402的材料为多晶硅；在本发明的其他实施例中，所述栅介质层401的材料为氧化铪、氧化铝、氧化锆、氧化镧或硅氧化铪等高K介质材料，所述栅极402的材料为铝、铜、金、银、铂或钛等金属材料；在本发明的其他实施例中，所述栅极402与栅介质层401之间还可以形成有盖帽层、功函数层等，所述盖帽层材料可以是TiN，所述功函数层材料可以是TiN、TaN、TiAl或TaAl等。
本实施例中，在栅极结构两侧的第三半导体层203、第二半导体层202、第一半导体层201和鳍部101内形成P型掺杂的源漏极，从而在半导体衬底100上形成P型鳍式场效应晶体管。在本发明的其他实施例中，在栅极结构两侧的第三半导体层203、第二半导体层202、第一半导体层201和鳍部101内形成N型掺杂的源漏极，从而在半导体衬底100上形成N型鳍式场效应晶体管。
上述半导体结构中，在鳍部101表面依次形成有第一半导体层201、第二半导体层202以及第三半导体层203，其中，第一半导体层201和第二半导体层203的晶格常数介于第三半导体层203与鳍部101之间，可以提高最终形成的第三半导体层203的沉积质量，后续在此基础上形成的鳍式晶体管之后，可以进一步提高载流子在第三半导体层203内的迁移速率，从而提高形成的鳍式场效应晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成鳍部；
在所述鳍部侧壁表面以及半导体衬底表面形成第一半导体层；
在所述半导体衬底上形成隔离层，所述隔离层的表面低于鳍部的顶部表面且覆盖部分鳍部侧壁的第一半导体层；
在高于隔离层的部分鳍部上形成第二半导体层，所述第二半导体层覆盖鳍部的顶部表面以及部分第一半导体层；
在所述第二半导体层表面形成第三半导体层，所述第三半导体层的载流子迁移率大于鳍部的载流子迁移率，且所述第一半导体层、第二半导体层的晶格常数介于鳍部与第三半导体层之间。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述鳍部的方法包括：在所述半导体衬底表面形成掩膜层，所述掩膜层覆盖部分半导体衬底；以所述掩膜层为掩膜刻蚀所述半导体衬底，形成鳍部。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅、氮氧化硅或无定形碳。
4.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成所述隔离层的方法包括：在所述半导体衬底上形成隔离材料层，所述隔离材料层表面高于掩膜层表面；以所述掩膜层为停止层，对所述隔离材料层进行平坦化，使平坦化后的隔离材料层表面与掩膜层表面齐平；采用湿法刻蚀工艺，对所述隔离材料层进行刻蚀，使所述隔离材料层高度下降，形成隔离层，所述隔离层的表面低于鳍部的顶部表面。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅、氮氧化硅或碳氧化硅。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用选择性外延工艺形成所述第一半导体层。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第一半导体层的材料为锗化硅。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一半导体层中，硅与锗的摩尔比为2:1～9:1。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，形成第一半导体层的选择性外延工艺所采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为300℃～700℃，压强为1Torr～100Torr。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一半导体层的厚度为5nm～20nm。
11.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用选择性外延工艺形成所述第二半导体层和第三半导体层。
12.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二半导体层的材料与第一半导体层材料相同。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述第二半导体层的厚度为5nm～20nm。
14.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述第三半导体层的材料为锗。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，形成第三半导体层的选择性外延工艺所采用的外延气体包括：锗源气体、HCl和H2，其中，锗源气体为GeH4，锗源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为300℃～700℃，压强为1Torr～100Torr。
16.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第三半导体层的厚度为1nm～10nm。
17.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一半导体层、第二半导体层内具有P型掺杂离子。
18.根据权利要求17所述的半导体结构的形成方法，其特征在于，所述P型掺杂离子的掺杂浓度为5E17atom/cm3～5E18atom/cm3。
19.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第三半导体层和隔离层表面形成横跨鳍部的栅极结构，所述栅极结构覆盖鳍部顶部及侧壁上的部分第三半导体层；在所述栅极结构两侧的第三半导体层、第二半导体层、第一半导体层和鳍部内形成源漏极。
20.一种根据权利要求1至19中任一方法形成的半导体结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底表面的鳍部；
位于所述鳍部侧壁表面以及半导体衬底表面的第一半导体层；
位于所述半导体衬底上的隔离层，所述隔离层的表面低于鳍部的顶部表面且覆盖部分鳍部侧壁的第一半导体层；
位于高于隔离层的部分鳍部上的第二半导体层，所述第二半导体层覆盖鳍部的顶部表面以及部分第一半导体层；
位于所述第二半导体层表面的第三半导体层，所述第三半导体层的载流子迁移率大于鳍部的载流子迁移率，且所述第一半导体层、第二半导体层的晶格常数介于鳍部与第三半导体层之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510136674.9A CN106158632B (zh) | 2015-03-26 | 2015-03-26 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510136674.9A CN106158632B (zh) | 2015-03-26 | 2015-03-26 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106158632A CN106158632A (zh) | 2016-11-23 |
| CN106158632B true CN106158632B (zh) | 2019-08-27 |
Family
ID=57338942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510136674.9A Active CN106158632B (zh) | 2015-03-26 | 2015-03-26 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106158632B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101866885A (zh) * | 2009-04-17 | 2010-10-20 | 台湾积体电路制造股份有限公司 | Finfet元件的制造方法 |
| CN104412389A (zh) * | 2012-07-27 | 2015-03-11 | 英特尔公司 | 用于鳍式晶体管的高迁移率应变沟道 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625175B1 (ko) * | 2004-05-25 | 2006-09-20 | 삼성전자주식회사 | 채널층을 갖는 반도체 장치 및 이를 제조하는 방법 |
| US8058692B2 (en) * | 2008-12-29 | 2011-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-gate transistors with reverse T-shaped fins |
-
2015
- 2015-03-26 CN CN201510136674.9A patent/CN106158632B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101866885A (zh) * | 2009-04-17 | 2010-10-20 | 台湾积体电路制造股份有限公司 | Finfet元件的制造方法 |
| CN104412389A (zh) * | 2012-07-27 | 2015-03-11 | 英特尔公司 | 用于鳍式晶体管的高迁移率应变沟道 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106158632A (zh) | 2016-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI689971B (zh) | 使用n型摻雜的選擇性磊晶生長以在n型金氧半導體鰭式電晶體中形成非直視性的源極汲極延伸部分 | |
| US9805942B2 (en) | Method of modifying epitaxial growth shape on source drain area of transistor | |
| US10707328B2 (en) | Method of forming epitaxial fin structures of finFET | |
| KR101802715B1 (ko) | 반도체 디바이스의 제조 방법 | |
| US9231108B2 (en) | Source and drain doping profile control employing carbon-doped semiconductor material | |
| US7872303B2 (en) | FinFET with longitudinal stress in a channel | |
| US9306019B2 (en) | Integrated circuits with nanowires and methods of manufacturing the same | |
| TWI552347B (zh) | 使用經摻雜的凸起源極和汲極區的源極和汲極摻雜 | |
| CN104701171B (zh) | 鳍式场效应晶体管及其形成方法 | |
| TW201318077A (zh) | 替換源極／汲極鰭片式場效電晶體（ｆｉｎｆｅｔ）之製造方法 | |
| CN104900521B (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN102074461A (zh) | 半导体装置及其制造方法 | |
| TW201318170A (zh) | 替換源極／汲極鰭片式場效電晶體（ｆｉｎｆｅｔ）之製造方法 | |
| TW201916122A (zh) | 半導體元件的製造方法 | |
| US9331159B1 (en) | Fabricating transistor(s) with raised active regions having angled upper surfaces | |
| US9105663B1 (en) | FinFET with silicon germanium stressor and method of forming | |
| JP2024507600A (ja) | 非対称の閾値電圧を有するナノシート金属酸化膜半導体電界効果トランジスタ | |
| CN109872953B (zh) | 半导体器件及其形成方法 | |
| CN109473398B (zh) | 半导体元件及其制造方法 | |
| CN104425275B (zh) | 半导体结构的形成方法 | |
| CN105336616B (zh) | 半导体结构的形成方法 | |
| CN106158632B (zh) | 半导体结构及其形成方法 | |
| CN105097522B (zh) | 半导体器件及其形成方法 | |
| US9966271B2 (en) | Method for modifying epitaxial growth shape | |
| CN106856191B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |