TWI388016B - 具有倒ｔ形鰭片之多重閘電晶體 - Google Patents

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Description

具有倒T形鰭片之多重閘電晶體
本發明大致係關於半導體元件，尤指具有含鍺鰭片之鰭片場效電晶體(Fin field-effect transistors,FinFET)的結構及形成該結構的方法。
鰭片場效電晶體，因為具有較高的驅動電流以及較低的晶片面積使用率，使其成為小型積體電路(例如，22nm技術以及小於22nm的技術)中愈來愈受矚目的元件。為了更進一步改善鰭片場效電晶體之驅動電流，可將具有高電子遷移率及電洞遷移率的半導體材料應用在鰭片場效電晶體結構中。
鍺為一般習知的半導體材料。鍺的電子遷移率及電洞遷移率遠大於矽，因此使得鍺成為可用來製造積體電路的一種好材料。然而，在過去，矽受到較大的歡迎，因為矽的氧化物(氧化矽)馬上可以用在金屬氧化物半導體(metal-oxide-semiconductor,MOS)電晶體的閘極介電體中。電晶體的閘極介電體可以很容易地藉由加熱氧化矽基材而形成。反之，鍺的氧化物是水溶性的，因此不適合用來製造閘極介電體。
隨著高k值介電材料被應用在MOS電晶體之閘極介電體中，氧化矽所能提供的便利性不再具優勢，因此鍺再度被考慮使用在積體電路中。最近鍺的研究集中於鍺奈米導線，且報導指出已有人將此用在鰭片場效電晶體中。
半導體工業面臨的一項挑戰是很難形成具有高鍺濃度之鍺膜或純鍺膜。特別是，形成具有低缺陷密度及適當厚度之高濃度鍺膜是很困難的，而這樣的鍺膜對於形成鰭片場效電晶體是必須的。先前的研究已經透露當由一層毯覆式矽晶圓磊晶生長矽鍺膜時，由於晶格常數不匹配的因素，矽鍺膜的關鍵厚度會隨著矽鍺膜中鍺的百分比之增加而下降，其中之關鍵厚度是指矽鍺膜能達成但不衍生過量缺陷的最大厚度。例如，當在毯覆式矽晶圓上生長矽鍺膜時，具有20%鍺的矽鍺膜的關鍵厚度大約是10nm至20nm，這樣的厚度仍不足以形成鰭片場效電晶體。更糟的是，當鍺百分比提高至40、60、80%時，關鍵厚度分別下降至大約6-8nm、4-5nm、及2-3nm。因此，在毯覆式矽晶圓上形成鍺膜是不太可能達成形成鰭片場效電晶體之目的。
根據本發明之一態樣，在形成一積體電路結構之方法中，包括形成一第一絕緣區以及一第二絕緣區於該半導體基材中，且彼此相對。然後形成一具有倒T形之磊晶半導體區。該磊晶半導體區包括有一水平盤，其包含有一底部介於並鄰接該第一絕緣區與該第二絕緣區；以及一鰭片，鄰接該水平盤並在其上方。該水平盤之底部接觸該半導體基材。本方法更包括有形成一閘極介電體於該鰭片之一上表面以及至少該鰭片之側壁之頂部，以及形成一閘極電極於該閘極介電體之上方。同時亦揭露其他的實施例。
本發明具優勢的特徵包括鰭片場效電晶體具高驅動電流，此是因為最終的鰭片場效電晶體可以具有較高的鍺百分率以及可降低矽鍺膜中缺陷。再者，利用成長矽鍺膜於較為寬鬆的淺渠溝隔離區(relaxed STI pitch)，可降低缺陷密度及提高矽鍺膜的厚度與濃度，其中淺渠溝隔離區是用來形成含矽鍺鰭片。
以下將詳細討論本發明之實施例的製造及使用。然而，應察知本發明提供許多可實施的發明觀念，其可以在特定文字外被廣泛地實施。所討論之特定的實施例僅是以特定的方式說明如何製造及使用本發明，而非限制本發明。
提供一積體電路製造過程，包括形成倒T形鍺區域，其可用來形成鰭片場效電晶體(Fin FET)(又稱為一種多重閘電晶體)。製造本發明一實施例之中間步驟亦被詳細說明。討論數個實施例之變化型態。在本發明所有各式觀點及示例性實施例中，相同元件即指定以相同的元件號碼。
請參照第1圖，提供半導體基材20。在一實施例中，半導體基材20為一種包括本質上為純矽的塊矽基材(下文中，是指矽基材20)，雖然也可以使用其他的導體材料。淺渠溝隔離(shallow trench isolation,STI)區域22(標示為221 及222 ，又稱為隔離區域)形成在矽基材20中。形成淺渠溝隔離區22之製程是習知的技術，在此不再重述。介於相鄰淺渠溝隔離區221 間的空間S可小於約100μm，雖然此值也可以更大。然而，本領域技術人士可以理解，所有敘述之尺寸只是舉例而已，將會視所使用技術不同而有所變化。
請參照第2圖，蝕刻介於淺渠溝隔離區221 間之矽基材20的一部分而形成凹部24。當進行蝕刻時，矽基材的其他部分可以使用遮罩26而遮蔽，蝕刻過程對淺渠溝隔離區221 及矽基材具有高度的選擇比(selectivity)。在一實施例中，凹部24的底部28高於淺渠溝隔離區22的底部30。在另一實施例中，底部28大致上與底部30在同一平面，如虛線所示。然而，凹部24之底部28可以不低於底部30。
接著，如第3圖所示，含鍺區域32是磊晶地成長於凹部24中。含鍺區域32可以包括矽鍺，其可表示為Si1-x Gex ，其中x是鍺的原子百分比，且可以在大於0至等於或小於1之範圍。在一實施例中，含鍺區域32包括本質上純鍺(即x等於1)。
在一實施例中，含鍺區域32包括下部321 以及具有不同鍺百分率的上部322 ，其中上部322 可以比下部321 具有較大的鍺百分率。在這個例子中，鍺是以大致上純質的鍺形成上部322 。更進一步，具有較低鍺百分率的下部321 可以作為具有較高百分率的上部之緩衝層。在另一實施例中，含鍺區域32可包括一鍺百分率漸漸地且連續地由低到高的區域。在另一實施例中，上部322 可以包括本質上純鍺，而下部321 可以包括一超晶格結構(super-lattice structure)，其中包含有多層SiGe層331 以及多層本質上純鍺層332 ，其以交替模式一層接著一層排列。在另一實施例中，含鍺區域32整體均為超晶格結構。
含鍺區域32可以成長至一高過淺渠溝隔離區22上表面的高度，隨後以化學機械研磨使淺渠溝隔離區22之上表面平整。在另一實施例中，並不進行化學機械研磨。一典型未研磨的含鍺區域32之上表面如虛線34所示。
較佳是，相較於由毯覆式晶圓上磊晶生長含鍺膜來說，藉由在介於淺渠溝隔離區221 之間成長含鍺區域32，可大幅降低缺陷(位置錯亂)的數目，有時差異在102 (two orders)或更多。再者，淺渠溝隔離區221 間的空間S可以大到兩百奈米，而各別的含鍺層的關鍵厚度仍然大於100nm或明顯更多。因此，淺渠溝隔離區221 已經釋放出間距而不造成含鍺層的關鍵厚度太薄。這樣大的關鍵厚度對於形成鰭片場效電晶體是足夠的。同時，在較大空間S的淺渠溝隔離區221 間成長(矽)鍺層，可將缺陷(位置錯亂)抑制於含鍺區域32的下部，使得上部及表面達到近乎無缺陷的區域。
請參照第4圖，形成硬遮罩36(或光阻)，例如可使用氮化矽。硬遮罩36包括有一直接覆蓋在含鍺區域32上的部分。在一實施例中，硬遮罩36可以包括覆蓋露出的基材20以及STI區域222 的部分，所以在隨後的淺渠溝隔離區221 之蝕刻中，矽基材20的某些部分並未被蝕刻。或者，只有含鍺區域32中之形成鰭片的部分被覆蓋，但露出此晶圓的所有其他部分，包括所有淺渠溝隔離區221 及222 。
第5圖繪示含鍺區域32以及淺渠溝隔離區221 。可以進行乾蝕刻並使用一蝕刻劑攻擊淺渠溝隔離區22以及含鍺區域32，由於較差的蝕刻選擇比，使上述兩者都產生凹部。凹部39之底部是高過含鍺區域32之底表面28。在所形成的結構中，含鍺區域32的剩餘部分具有一倒T形(在剖面示圖中)，其包括有一垂直部分(是指含鍺的鰭片40)以及水平盤42。在此實施例中，其中含鍺區域32包括大致上為純質的鍺之上部322 ，且下部321 包括矽鍺或一超晶格結構，凹部39的底部是大致上與下部321 之上表面齊平或較低，所以鰭片40是由本質上純鍺所組成。因此，矽鍺部分或超晶格結構可以在水平盤42中。或者，水平盤42可以包括本質上純鍺。在他實施例中，鰭片40及水平盤42兩者都由矽鍺所形成。
接著，如第6圖所示，凹部39填滿介電質44，例如以低於大氣壓之化學氣相沈積(sub-atmospheric chemical vapor deposition,SA-CVD)所形成的氧化矽。在其他實施例中，介電質44是由高密度電漿化學氣相沈積(high-density plaSma chemical vapor deposition,HDP-CVD)或旋塗式玻璃(spin on glass,SOG)所形成的。然後進行化學機械研磨使晶圓表面平整，並且移除過多的介電質44。在化學機械研磨過程中，可以使用硬遮罩36做為化學機械研磨的停止層。
請參照第7圖介電質44是凹陷的。可以留下一層介電質44不移除，所以水平盤42被剩餘的介電質44所覆蓋。只有站在介電質44上之鰭片的頂部40，被用來形成鰭片場效電晶體。第8圖繪示鰭片場效電晶體之閘極介電體46以及閘極電極48。閘極介電體46以及閘極電極48的材料及形成的細節是習知的技術，於此不再重述。較佳是，藉由以一介電質覆蓋水平盤42，可以降低最終鰭片場效電晶體之漏電流。
在另一實施例中，在形成第4圖所示的結構之後，與原本蝕刻淺渠溝隔離區221 以及含鍺區域32不同的是，只有蝕刻含鍺區域32，淺渠溝隔離區22則未被蝕刻，如第9圖所示。所造成的凹部39的深度可以高於下部321 與上部322 (未圖示)之介面，所以鰭片40是由大致上純鍺所構成，但它可以是在含鍺區域32的底表面28之上的任何位置。如習知技術所知，藉由使用大致上為純鍺而形成鰭片場效電晶體的鰭片，可以改善電子遷移率以及電洞遷移率而得到較高的驅動電流。接著，如第10圖所示，移除硬遮罩36，然後形成閘極介電體46以及閘極電極48。
第11及12圖繪示本發明另一實施例。此實施例的起始結構是基本上與第9圖的結構相同，其中是含鍺層32被蝕刻，但是淺渠溝隔離區22並未被蝕刻。接著，如第11圖所示，進行例如乾蝕刻之蝕刻，而使淺渠溝隔離區221 上表面的至少一部分凹陷至低於水平盤42上表面的程度。因此，水平盤42之側壁43的一部分被暴露出。在一實施例中，凹部的淺渠溝隔離區221 之上表面47是高於水平盤42之底表面28，所以水平盤42與位於下方的基材20之間的介面區域並沒有暴露出來。因此，在最終的多閘極場效電晶體中，此可能具有高錯位濃度之介面區域，將不會作為通道區域的一部分。
在第12圖中，硬遮罩36被移除，並且形成多閘極場效電晶體之其他部分(其包括閘極介電體46以及閘極電極48)。
在以上討論的實施例中，含鍺物質是作為高遷移率材料的例子。然而，本發明之實施例所提供的教示是可以應用在形成其他高遷移率半導體材料上，例如III族/V族化合物之半導體材料(習知的III-V族化合物半導體材料)，例如氮化鎵，及砷化鎵等。因此，如第8、10及12圖所示的最終多閘極場效電晶體是可以包括有III-V族化合物半導體鰭片為其通道。
本發明之實施例具有許多進步的特徵。藉由含鍺區域磊晶成長在淺渠溝隔離區之間，厚的具有高鍺濃度的鍺可以被形成而不會造成錯位濃度的增加。可因此形成鰭片場效電晶體裝置。再者，藉由形成倒T形的含鍺區域，鰭片場效電晶體可以由具有釋放間距之淺渠溝隔離區開始，且沒有需要將淺渠溝隔離區緊緊配置在一起去滿足鰭片場效電晶體的要求。
雖然本發明以及其優點已經詳細敘述，應瞭解在不脫離本發明隨附之申請專利範圍定義的精神及範疇下，各式的變化，取代及替換是可能的。再者，本發明之範疇並無意圖限制在說明書敘述之製程、機器、製造物、物質的組成、手段、方法或步驟的特定實施例。因為本技術領域具通常知識者，將由根據本發明揭露之製程、機器、製造物、物質的組成、手段、方法或步驟，現已存在或之後被發展的，可以立即察覺，其進行本質上相同的功能或達成與此敘述之對應實施方式之本質上相同結果並可應用本發明。因此隨附的申請專利範圍是刻意用以包括這些製程、機器、製造物、物質的組成、手段、方法或步驟在內。此外，每一請求項構成一獨立的實施例，且不同請求項及實施例的組合也在本發明的範疇內。
20．．．矽基材
22,221 ,222 ．．．淺渠溝隔離區
24．．．凹部
26．．．遮罩
28．．．底表面
30．．．底部
32．．．含鍺區域
321 ．．．下部
322 ．．．上部
331 ．．．SiGe層
332 ．．．鍺層
34．．．虛線
36．．．硬遮罩
39．．．凹部
40．．．鰭片
42．．．水平盤
43．．．側壁
44．．．介電質
46．．．閘極介電體
48．．．閘極電極
為更完整的瞭解本發明以及其優點，所附圖式之說明如下，其中
第1至12圖為形成本發明實施例之中間階段的剖面圖。
20．．．矽基材
221 ,222 ．．．淺渠溝隔離區
40．．．鰭片
42．．．水平盤
46．．．閘極介電體
48．．．閘極電極

Claims (35)

  1. 一種形成一積體電路結構之方法，該方法包括：提供一半導體基材；形成一第一絕緣區以及一第二絕緣區於該半導體基材中，且彼此相對；形成一具有一倒T形之磊晶半導體區，且包括：一水平盤，包括一底部，介於並鄰接該第一絕緣區與該第二絕緣區，其中該水平盤之一底表面接觸於該半導體基材；以及一鰭片，鄰接該水平盤並在其上方；形成一閘極介電體於該鰭片之一上表面以及至少該鰭片之側壁之頂部；以及形成一閘極電極於該閘極介電體之上方。
  2. 如請求項1所述之方法，其中該水平盤以及該鰭片包含鍺，且其中該半導體基材為一矽基材。
  3. 如請求項1所述之方法，其中該形成磊晶半導體區之步驟包括：磊晶成長一第一含鍺區，接觸該半導體基材並在其上；以及 磊晶成長一第二含鍺區，其組成不同於該第一含鍺區並在該第一含鍺區之上。
  4. 如請求項3所述之方法，其中該第一含鍺區是由矽鍺所形成，且其中該第二含鍺區是由本質上純鍺所形成。
  5. 如請求項3所述之方法，其中該第一含鍺區包括一超晶格結構，該超晶格結構包含有交替配置的鍺層與矽鍺層，且其中該第二含鍺區是由本質上純鍺所形成。
  6. 如請求項1所述之方法，其中該形成磊晶半導體區之步驟包括：蝕刻介於該第一絕緣區與該第二絕緣區之間之該半導體基材的一部分以形成一凹部，其中該凹部具有一底部，該底部不低於該第一絕緣區之一底表面，且低於該第一絕緣區之一上表面，且其中該第一絕緣區之一第一側壁以及面對該第一側壁之該第二絕緣區之一第二側壁是露出的；磊晶成長一含鍺物質於該凹部中；以及圖案化該含鍺物質之一上部以形成該鰭片，其中該含鍺物質之下部不被蝕刻而形成該水平盤。
  7. 如請求項6所述之方法，更包括於該圖案化該含鍺物質之該上部之步驟中，同時蝕刻該第一絕緣區之部分以及鄰接該含鍺物質之該上部之該第二絕緣區之部分。
  8. 如請求項7所述之方法，更包括於圖案化該含鍺物質之該上部之步驟後，形成一介電層於該水平盤、該第一絕緣區、以及該第二絕緣區上方，其中該鰭片之一頂部是經由該介電層而露出。
  9. 如請求項6所述之方法，其中當進行該圖案化該含鍺物質之該上部之步驟時，不蝕刻該第一絕緣區以及該第二絕緣區。
  10. 如請求項9所述之方法，更包括：蝕刻每一該第一絕緣區以及該第二絕緣區之頂部，直到該第一絕緣區及該第二絕緣區之凹部的上表面是低於該水平盤之一上表面且高於該水平盤之一底表面之為止。
  11. 一種形成一積體電路結構之方法，包括：提供一半導體基材； 形成一第一淺渠溝隔離區以及一第二淺渠溝隔離區於該半導體基材中，其中該半導體基材包括一部分，其係水平地介於並鄰接該第一淺渠溝隔離區及該第二淺渠溝隔離區；蝕刻該半導體基材之該部分以形成一凹部，其中該凹部具有一底部是低於該第一淺渠溝隔離區之一上表面且不低於該第一淺渠溝隔離區之一底表面，且其中該第一淺渠溝隔離區以及該第二淺渠溝隔離區之側壁是經由該凹部而露出；在該凹部中磊晶成長一含鍺區域；僅蝕刻該含鍺區域之一上部，而使該含鍺區域之剩餘部具有一倒T形，其包括一水平盤以及位於該水平盤上方之一鰭片；在一上表面上形成一閘極介電體，且至少覆蓋該鰭片側壁之頂部；以及在該閘極介電體上方形成一閘極電極。
  12. 如請求項11所述之方法，更包括在該蝕刻該含鍺區域之步驟後，且在該形成該閘極介電體之步驟前，形成一介電層覆蓋該水平盤，其中該鰭片之一頂部並未被該介電層覆蓋。
  13. 如請求項11所述之方法，其中該水平盤包括矽鍺，且其中該鰭片之一頂部是由本質上純鍺所形成。
  14. 如請求項11所述之方法，其中該水平盤包括一超晶格結構，該超晶格結構包含有交替配置的鍺層與矽鍺層，且其中該鰭片之一頂部是由本質上純鍺所形成。
  15. 如請求項11所述之方法，其中在僅蝕刻該含鍺區域之該上部之該步驟中，同時移除與該半導體基材之該部分鄰接之該第一淺渠溝隔離區以及該第二淺渠溝隔離區的頂部。
  16. 如請求項11所述之方法，更包括：移除與該半導體基材之該部分鄰接之該第一淺渠溝隔離區以及該第二淺渠溝隔離區的頂部，使得該第一淺渠溝隔離區以及該第二淺渠溝隔離區之剩餘部分具有一上表面，而該上表面低於該水平盤之一上表面且高於該水平盤之一底表面。
  17. 一種積體電路結構包括：一半導體基材； 一第一絕緣區以及一第二絕緣區，位在該半導體基材中；以及一具有倒T形之磊晶區，且包括：一水平盤，介於並鄰接該第一絕緣區以及該第二絕緣區，其中該水平盤之一底部接觸該半導體基材，且其中該底部不低於該第一絕緣區之一底表面；以及一鰭片，鄰接該水平盤並在該水平盤上方；一閘極介電體，在該鰭片之一上表面以及至少該鰭片之頂部側壁上；以及一閘極電極，在該閘極介電體上方。
  18. 如請求項17所述之積體電路結構，其中該半導體基材包括本質上為純質的矽，且該磊晶區包括鍺。
  19. 如請求項17所述之積體電路結構，其中該水平盤包括矽鍺，且其中該鰭片之一頂部是由本質上純鍺所形成。
  20. 如請求項17所述之積體電路結構，其中該水平盤包括一超晶格結構，該超晶格結構包括多數的鍺層以及多數的矽鍺層並以一交替配置模式堆疊。
  21. 如請求項17所述之積體電路結構，其中該第一絕緣區以及該第二絕緣區之上表面包括第一部分，與該水平盤之一上表面齊平。
  22. 如請求項21所述之積體電路結構，更包括有一第三絕緣區在該半導體基材中，且與該第一絕緣區及該第二絕緣區分離，其中該第三絕緣區包括一底表面大致上齊平於該第一絕緣區之一底表面，以及一上表面高於該水平盤之該上表面。
  23. 如請求項21所述之積體電路結構，其中該第一絕緣區以及該第二絕緣區之上表面更包括有高於該第一部分之第二部分，且其中該第二部分是較該第一部分更遠離該水平盤。
  24. 如請求項21所述之積體電路結構，更包括有一介電層，在該水平盤、該第一絕緣區以及該第二絕緣區上方，其中該鰭片之一頂部未被該介電層覆蓋。
  25. 如請求項17所述之積體電路結構，其中該鰭片之一上表面是本質上齊平於該第一絕緣區以及該第二絕緣區之上表面的部分，且其中該水平盤之一上表面是低 於該第一絕緣區以及該第二絕緣區之該上表面的該部分。
  26. 如請求項17所述之積體電路結構，其中該第一絕緣區以及該第二絕緣區之該上表面更包括有一高於該第一部分之第二部分。
  27. 如請求項17所述之積體電路結構，其中該第一絕緣區以及該第二絕緣區之上表面的第一部分是低於該水平盤之一上表面，且高於該水平盤之一底表面。
  28. 如請求項27所述之積體電路結構，其中該第一絕緣區以及該第二絕緣區之該上表面更包括有高於該第一部分之第二部分。
  29. 一種積體電路結構，包括：一半導體基材；一第一淺渠溝隔離區以及一第二淺渠溝隔離區，位在該半導體基材中；一具有倒T形之含鍺區域，且包括：一水平盤，介於並鄰接該第一淺渠溝隔離區以及該第二淺渠溝隔離區，其中該水平盤之一底部接觸該半導 體基材，且不低於該第一淺渠溝隔離區之一底表面；以及一鰭片，鄰接該水平盤並在該水平盤上方；一閘極介電體，在該鰭片之一上表面以及側壁之頂部上；以及一閘極電極，在該閘極介電體上方。
  30. 如請求項29所述之積體電路結構，更包括有一介電層，覆蓋該水平盤且在直立方向上介於該閘極介電體與該水平盤之間。
  31. 如請求項29所述之積體電路結構，其中該水平盤包括矽鍺，且其中該鰭片之一頂部是由本質上純鍺所形成。
  32. 如請求項29所述之積體電路結構，其中該水平盤包括一超晶格結構，該超晶格結構包括交替配置的鍺層以及矽鍺層，且其中該鰭片之一頂部是由本質上純鍺所形成。
  33. 如請求項29所述之積體電路結構，其中該第一淺渠溝隔離區以及該第二淺渠溝隔離區之上表面齊平於 該水平盤之一上表面，且其中該積體電路結構更包括有一第三淺渠溝隔離區，其具有一上表面本質上齊平於該鰭片之一上表面。
  34. 如請求項29所述之積體電路結構，其中該第一淺渠溝隔離區以及該第二淺渠溝隔離區之上表面包括有一低於該水平盤之一上表面且高於該水平盤之一底表面之部分。
  35. 如請求項34所述之積體電路結構，更包括有一第三淺渠溝隔離區，其具有一上表面，高於該水平盤之該上表面。
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