CN103258742B - 晶体管的形成方法 - Google Patents
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- CN103258742B CN103258742B CN201210039634.9A CN201210039634A CN103258742B CN 103258742 B CN103258742 B CN 103258742B CN 201210039634 A CN201210039634 A CN 201210039634A CN 103258742 B CN103258742 B CN 103258742B
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- 238000000034 method Methods 0.000 title claims abstract description 80
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 41
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 193
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 96
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 96
- 239000010703 silicon Substances 0.000 claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000010410 layer Substances 0.000 claims description 284
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 18
- 229910052732 germanium Inorganic materials 0.000 claims description 17
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 14
- 238000001039 wet etching Methods 0.000 claims description 13
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 10
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 238000004062 sedimentation Methods 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 6
- 239000000908 ammonium hydroxide Substances 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- CHKLESDHIQANSR-UHFFFAOYSA-N benzene-1,2-diol;ethene Chemical group C=C.OC1=CC=CC=C1O CHKLESDHIQANSR-UHFFFAOYSA-N 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 239000007788 liquid Substances 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 description 16
- 239000013078 crystal Substances 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 241000033695 Sige Species 0.000 description 1
- 208000002173 dizziness Diseases 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
一种晶体管的形成方法,包括:提供半导体衬底,所述半导体衬底表面依次形成有第一硅锗层、第一硅层和第二硅锗层,所述半导体衬底具有第一区域和第二区域,所述第二区域在第一区域两侧;在第二硅锗层表面形成硬掩膜层,去除第二区域的硬掩膜层、第二硅锗层和第一硅层直至暴露出第一硅锗层;去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层;在第一区域的第一硅锗层和第二硅锗层之间形成隔离层;去除硬掩膜层,在第二区域形成第二硅层直至与第二硅锗层表面齐平;在第一区域的第二硅锗层表面形成栅极结构。所形成的晶体管能抑制短沟道效应,价格低廉,能与基于硅衬底的半导体器件集成。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种晶体管的形成方法。
背景技术
随着半导体制造技术的飞速发展,半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能,半导体器件朝向更高的元件密度、更高的集成度方向发展,因此,晶体管的栅极变得越来越细且长度变得比以往更短,短沟道效应也更易发生。现有的抑制短沟道效应的方法有:其一,增加源漏极之间的电阻,主要方法有采用轻掺杂源漏极工艺,或采用绝缘体上半导体材料作为衬底;其二,抑制载流子在源漏极之间的沟道中的载流子的迁移,主要方法有在沟道区、口袋区或晕区进行相反类型离子的过掺杂。
绝缘体上硅锗(SiGeoninsulator,SGOI)是典型的绝缘体上半导体衬底材料。绝缘体上硅锗的优点包括:具有较高的载流子的迁移率,以及较低的接触电容。从而,以绝缘体上硅锗作为衬底形成的晶体管,其短沟道效应得以抑制的同时,性能也得以进一步的提高。
然而,由于绝缘体上硅锗材料的制造工艺复杂,导致绝缘体上硅锗晶圆的价格昂贵,且在绝缘体上硅锗衬底上形成的晶体管难以与硅衬底的半导体器件进行集成。
更多在绝缘体上硅锗上形成晶体管的方法可以参考美国公开号为US2007/0155130A1的专利文件。
发明内容
本发明解决的问题是提供一种晶体管的形成方法,通过在硅衬底上形成悬空硅锗结构或在绝缘层上形成硅锗层结构,解决了现有技术中晶体管的短沟道效应,又避免了采用绝缘体上硅锗作为衬底制造晶体管的价格昂贵的问题,且采用硅衬底更易与其他基于硅衬底的半导体器件集成。
为解决上述问题,本发明提供一种晶体管的形成方法,包括:
提供半导体衬底,所述半导体衬底表面依次形成有第一硅锗层、第一硅层和第二硅锗层,所述半导体衬底具有第一区域和第二区域,所述第二区域在第一区域两侧;
在第二硅锗层表面形成硬掩膜层,去除第二区域的硬掩膜层、第二硅锗层和第一硅层直至暴露出第一硅锗层;
去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层;
在第一区域的第一硅锗层和第二硅锗层之间形成隔离层;
去除硬掩膜层,在第二区域形成第二硅层直至与第二硅锗层表面齐平;
在第一区域的第二硅锗层表面形成栅极结构。
可选的,所述隔离层的材料为绝缘材料或空气。
可选的,所述绝缘材料为氧化硅、氮化硅或氧化铝。
可选的,在第二区域形成第二硅层直至与第二硅锗层表面齐平的工艺之前,还包括:去除第二区域的第一硅锗层直至暴露出半导体衬底。
可选的,所述第一硅锗层、第一硅层和第二硅锗层的形成工艺均为化学气相沉积法。
可选的,所述第一硅锗层、第一硅层和第二硅锗层厚度分别为1~200nm。
可选的,所述第一硅锗层和第二硅锗层中锗的掺杂浓度为1%~50%。
可选的,所述硬掩膜层为氧化硅或氮化硅的单层结构,或氧化硅和氮化硅多层交叠结构。
可选的,去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层的工艺为湿法刻蚀法。
可选的,第一硅层相对于第一硅锗层和第二硅锗层的刻蚀选择比大于20。
可选的,所述湿法刻蚀的刻蚀液为碱基化学溶液。
可选的,所述碱基化学溶液为氢氧化钾、氢氧化铵、四甲基氢氧化铵和邻苯二酚-乙烯二胺中的一种,或氢氧化钾、氢氧化铵、四甲基氢氧化铵和邻苯二酚-乙烯二胺中的二至四种组合。
可选的,所述在第二区域形成第二硅层直至与第二硅锗层表面齐平的工艺为选择性外延沉积法。
与现有技术相比,本发明具有以下优点:
本发明实施例通过在硅衬底上依次沉积形成第一硅锗层、第一硅层和第二硅锗层,并去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层,再在所述第一硅锗层和第二硅锗层之间形成隔离层,从而形成悬空硅锗结构或在绝缘层上形成硅锗层的结构,抑制短沟道效应,减少了漏电流,提高了晶体管的工作效率以及电性能,同时解决了直接采用绝缘体上硅锗晶圆作为衬底的价格昂贵的问题,且在硅衬底上便于集成其他基于硅衬底形成的半导体器件;
进一步的,所述第一硅锗层和第二硅锗层中锗的掺杂浓度为1%~50%,当锗的掺杂浓度高于50%,硅锗薄膜难于生长,当锗的掺杂浓度低于50%时,锗的掺杂浓度越高,去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层的刻蚀效果越好。
附图说明
图1是本发明实施例的晶体管形成方法的流程示意图;
图4至图7是本发明第一实施例的晶体管的形成方法的剖面结构示意图;
图8为图4沿AA’方向的剖面结构示意图;
图9至图12是本发明第二实施例的晶体管的形成方法的剖面结构示意图。
具体实施方式
如背景技术所述,现有技术为了抑制短沟道效应,减少漏电流,提高晶体管的工作效率以及电性能,会采用绝缘体上硅锗作为衬底制造晶体管,为了避免采用绝缘体上硅锗衬底的价格昂贵,以及难以与基于硅衬底形成的半导体器件集成的问题,本发明的发明人提供了一种晶体管的形成工艺,在现有的硅衬底第一区域的表面形成悬空硅锗结构或在绝缘层上形成硅锗层的结构,在抑制短沟道效应的同时,避免了采用绝缘体上硅锗作为衬底。
以下将结合具体实施例对本发明实施例进行详细说明,请参考图1,为本发明实施例的晶体管形成方法的流程示意图,包括步骤:
步骤S101,提供半导体衬底,所述半导体衬底表面依次形成有第一硅锗层、第一硅层和第二硅锗层,所述半导体衬底具有第一区域和第二区域,所述第二区域在第一区域两侧;
步骤S102,在第二硅锗层表面形成硬掩膜层,去除第二区域的硬掩膜层、第二硅锗层和第一硅层直至暴露出第一硅锗层;
步骤S103,去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层;
步骤S104,在第一区域的第一硅锗层和第二硅锗层之间形成隔离层;
步骤S105,去除硬掩膜层,在第二区域形成第二硅层直至与第二硅锗层表面齐平;
步骤S106,在第一区域的第二硅锗层表面形成栅极结构。
本发明实施例通过在硅衬底上依次沉积形成第一硅锗层、第一硅层和第二硅锗层,并去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层,再在所述第一硅锗层和第二硅锗层之间形成隔离层,从而形成的悬空硅锗结构或在绝缘层上形成硅锗层结构的方法,抑制短沟道效应,减少了漏电流,提高了晶体管的工作效率以及电性能,同时解决了直接采用绝缘体上硅锗晶圆作为衬底的价格昂贵的问题,且在硅衬底上便于集成其他基于硅衬底形成的半导体器件。
以下将结合附图对本发明具体实施例进行说明。
图2至图8为本发明第一实施例的晶体管的形成方法的剖面结构示意图。
请参考图2,提供半导体衬底100,所述半导体衬底100表面依次形成有第一硅锗层101、第一硅层102和第二硅锗层103,所述半导体衬底100具有第一区域110和第二区域120,所述第二区域120在第一区域110两侧。
所述半导体衬底100的材料为硅,使后续工艺,在形成的悬空硅锗结构或在绝缘层上形成硅锗层的结构上形成的晶体管易于与其他基于硅衬底的半导体器件集成,且价格低廉。
所述在半导体衬底100表面依次形成第一硅锗层101、第一硅层102和第二硅锗层103的形成方法为:通过化学气相沉积工艺,在硅的半导体衬底100表面生长硅锗晶体形成第一硅锗层101;在所述第一硅锗层101表面生长硅晶体形成第一硅层102;在所述第一硅层102表面生长硅锗晶体形成第二硅锗层103。所述第二硅锗层103为硅锗晶体,所述硅锗晶体用于在后续工艺中形成的晶体管中成为沟道区;所述第一硅锗层101为硅锗晶体,则便于在后续工艺中,在第一硅锗层101表面生长硅晶体形成源/漏区。采用化学气相沉积法生长硅锗晶体和硅晶体,其工艺简便,以第一硅层102隔离第一硅锗层101和第二硅锗层103,便于形成后续工艺完全刻蚀第一硅层,形成悬空硅锗结构或在绝缘层上形成硅锗层结构,从而抑制短沟道效应。
所述第一硅锗层101的厚度为1~200nm,所述第一硅层102的厚度为1~200nm,所述第二硅锗层103厚度为1~200nm,在后续工艺所形成的晶体管中,由第一区域110的第二硅锗层103作为源漏极之间的沟道,短沟道效应得以抑制,从而减少了漏电流,提高所形成的晶体管工作效率以及电性能。
需要说明的是,所述第一硅锗层101和第二硅锗层103中锗的掺杂浓度为1%~50%,当锗的掺杂浓度高于50%,硅锗层中以锗晶体为主,由于锗的晶格结构与硅的晶格结构有所差异,硅锗晶体难以在硅的半导体衬底100,以及第一硅层102上生长,当锗的掺杂浓度低于50%时,锗的掺杂浓度越高,在后续工艺中去除第一区域的第一硅锗层101和第二硅锗层103之间的第一硅层102的刻蚀效果越好。
请参考图3,在第二硅锗层103表面形成硬掩膜层104,在硬掩膜层104表面形成光刻胶层105,曝光显影去除第二区域120的光刻胶层105,以光刻胶层105为掩膜,去除第二区域120的硬掩膜层104、第二硅锗层103和第一硅层102直至暴露出第一硅锗层101。
硬掩膜层104的形成方法为化学气相沉积法,所述硬掩膜层104为氧化硅或氮化硅的单层结构,或氧化硅和氮化硅多层交叠结构,硬掩膜层用于在后续工艺去除第一区域101的第一硅层时,保护第二硅锗层203表面。
光刻胶层105的形成方法为,在第二硅锗层103表面旋涂光刻胶,并进行曝光显影后,暴露出第二区域120的第二硅锗层103,形成图形化的光刻胶层105。
去除第二区域120的硬掩膜层104、第二硅锗层103和第一硅层102的方法为湿法刻蚀或干法刻蚀,采用湿法刻蚀效率高,刻蚀彻底,采用干法刻蚀各向异性,成型精确。
请参考图4和图8,图8为图4沿AA’方向的剖面结构示意图,去除光刻胶层105,去除第一区域110的第一硅锗层101和第二硅锗层103之间的第一硅层102,形成空腔109。
去除第一区域110的第一硅层102的方法为湿法刻蚀,所述湿法刻蚀的刻蚀液为碱基化学溶液,所述碱基化学溶液为氢氧化钾、氢氧化铵、四甲基氢氧化铵和EDP(Ethylene-Diamine-Pyrocatechol:邻苯二酚-乙烯二胺)中的一种,或氢氧化钾、氢氧化铵、四甲基氢氧化铵和EDP中的二至四种组合,第一硅层102相对于第一硅锗层101和第二硅锗层103的刻蚀选择比大于20,则可以保证在刻蚀第一硅层102的同时,减小对第一硅锗层101和第二硅锗层103的损伤。
采用湿法刻蚀,能够彻底的去除第一区域110的第一硅层102,形成空腔109,使第一硅锗层101和第二硅锗层103之间悬空隔离的同时,又对于第一硅锗层101和第二硅锗层103表面的损伤减小。
请参考图5,在第一区域110的第一硅锗层101和第二硅锗层103之间形成隔离层106。
在第一区域110的第一硅锗层101和第二硅锗层103之间形成隔离层106,则第一区域110的半导体衬底表面第一硅锗层、隔离层106和第二硅锗层形成了悬空硅锗结构或在绝缘层上形成硅锗层结构,使后续工艺中,形成的晶体管难以在第一区域110发生短沟道效应,从而晶体管的漏电流减小,晶体管的效率提高,具有良好的电性能。
所述的隔离层106由空气或绝缘材料形成,所述绝缘材料为氧化硅、氮化硅或氧化铝中的一种或多种。
在一实施例中,当隔离层106由绝缘材料形成时,将绝缘材料填充入第一区域110的第一硅锗层101和第二硅锗层103之间,再以硬掩膜层104为掩膜,刻蚀去除第二区域120的绝缘材料直至暴露出第一硅锗层101为止;所述的填充工艺可以为沉积法,或使绝缘材料以胶体态涂布入第一硅锗层101和第二硅锗层103之间,形成在绝缘层上形成硅锗层结构。
在另一实施例中,当隔离层106为空气时,形成悬空硅锗结构,则可直接进行后续工艺,因此采用空气作为隔离层106,使晶体管的形成方法更为简便。
请参考图6,去除硬掩膜层104(请参考图5),在第二区域120的第一硅锗层101表面形成第二硅层107直至与第二硅锗层103表面齐平。
去除硬掩膜层104的方法为湿法刻蚀法或干法刻蚀法。
在第二区域120的第一硅锗层101表面形成第二硅层107的方法为选择性外延沉积法,所述选择性外延沉积法的反应物为:SiH4、HCl和H2,所述选择性外延沉积法的工艺参数为:温度为550-800℃,压强为5-20Torr,SiH4的流量为30-300sccm,HCl的流量为50-200sccm,H2的流量为5-50slm。
请参考图7,在第一区域110的第二硅锗层103表面形成栅极结构108。
所述栅极结构108包括形成于第一区域110的第二硅锗层103表面的栅介质层(未示出),形成与栅介质层表面的栅极(未示出),以及位于栅介质层和栅极两侧的侧墙(未示出)。所述栅极结构108的形成工艺以及材料为本领域技术人员所熟知,不应过于限定,在此不作赘述。
在形成栅极结构108之后,可以栅极结构108为掩膜,在第二区域120的第二硅层107内进行离子注入,形成晶体管。
本实施例所述的晶体管的形成方法较为简单,所述形成的晶体管第一区域110的悬空硅锗结构或在绝缘层上形成硅锗层结构能够抑制短沟道效应,从而减少了漏电流,提高了晶体管的工作效率以及电性能,采用硅的半导体衬底100节约成本,且易于与基于硅衬底形成的半导体器件进行集成。
图9至图12为本发明第二实施例的晶体管的形成方法的剖面结构示意图。
请参考图9,提供半导体衬底200,所述半导体衬底200表面依次形成有第一硅锗层201、第一硅层202和第二硅锗层203,所述半导体衬底具有第一区域210和第二区域220,所述第二区域220在第一区域210两侧;在第二硅锗层203表面形成硬掩膜层204,在硬掩膜层204表面形成光刻胶层(未示出),曝光显影去除第二区域220的光刻胶层,以光刻胶层为掩膜,刻蚀第二区域220的硬掩膜层204、第二掩膜层203和第一硅层202直至暴露出第一硅锗层201,去除光刻胶层;去除第一区域210的第一硅锗层201和第二硅锗层203之间的第一硅层202;在第一区域210的第一硅锗层201和第二硅锗层203之间形成隔离层206。
所述半导体衬底、第一硅锗层201、第一硅层202、第二硅锗层203、硬掩膜层204和隔离层206的工艺参数和形成方法与第一实施例中的图2至图5所述的工艺参数和形成方法一致,在此不作赘述。
请参考图10,去除第二区域220的第一硅锗层201直至暴露出半导体衬底200。
所述去除第二区域220的第一硅锗层201的方法为以第一区域210的硬掩膜层204为掩膜,干法刻蚀法或湿法刻蚀法去除第一硅锗层201,采用湿法刻蚀效率高,刻蚀彻底,采用干法刻蚀各向异性,成型精确。
请参考图11,去除硬掩膜层204(请参考图10),在第二区域220的半导体衬底200表面形成第二硅层207直至与第二硅锗层203表面齐平。
去除硬掩膜层204的方法为湿法刻蚀法或干法刻蚀法。
在第二区域220的半导体衬底200表面形成第二硅层207的方法为选择性外延沉积法,所述选择性外延沉积法的反应物为:SiH4、HCl和H2,所述选择性外延沉积法的工艺参数为:温度为550-800℃,压强为5-20Torr,SiH4的流量为30-300sccm,HCl的流量为50-200sccm,H2的流量为5-50slm。
去除第一硅锗层201之后,直接在半导体衬底200表面选择性外延沉积第二硅层207,使第二硅层207的硅晶格与半导体衬底200的晶格匹配,晶格生长良好,不会发生位错,由第二硅层207在后续工艺中形成的源漏极性能更佳。
请参考图12,在第一区域210的第二硅锗层203表面形成栅极结构208。
所述栅极结构208与图7所述一致,且为本领域技术人员所熟知,在此不作赘述。
在形成栅极结构208之后,以栅极结构208为掩膜,在第二区域220的第二硅层207内进行离子注入,形成晶体管。
在本实施例中,在第一区域210的第一硅锗层201和第二硅锗层203之间形成隔离层206之后,去除第二区域220的第一硅锗层201直至暴露出半导体衬底200,再形成第二硅层207,使第二硅层207的硅晶格生长更为良好,不会发生位错,所形成的源漏极性能更佳。
综上所述,本发明实施例通过在硅衬底上依次沉积形成第一硅锗层、第一硅层和第二硅锗层,并去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层,再在所述第一硅锗层和第二硅锗层之间形成隔离层,从而形成的悬空硅锗结构或在绝缘层上形成硅锗层结构的方法,抑制短沟道效应,减少了漏电流,提高了晶体管的工作效率以及电性能,同时解决了直接采用绝缘体上硅锗晶圆作为衬底的价格昂贵的问题,且在硅衬底上便于集成其他基于硅衬底形成的半导体器件;
进一步的,所述第一硅锗层和第二硅锗层中锗的掺杂浓度为1%~50%,当锗的掺杂浓度高于50%,硅锗薄膜难于生长,当锗的掺杂浓度低于50%时,锗的掺杂浓度越高,去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层的刻蚀效果越好。
虽然本发明实施例如上所述,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种晶体管的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底表面依次形成有第一硅锗层、第一硅层和第二硅锗层,所述半导体衬底具有第一区域和第二区域,所述第二区域在第一区域两侧,所述第一硅锗层和第二硅锗层中锗的掺杂浓度为1%~50%;
在第二硅锗层表面形成硬掩膜层,去除第二区域的硬掩膜层、第二硅锗层和第一硅层直至暴露出第一硅锗层;
去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层;
在第一区域的第一硅锗层和第二硅锗层之间形成隔离层;
去除硬掩膜层,在第二区域形成第二硅层直至与第二硅锗层表面齐平;
在第一区域的第二硅锗层表面形成栅极结构,由第一区域的第二硅锗层作为源漏极之间的沟道。
2.如权利要求1所述晶体管的形成方法,其特征在于,所述隔离层的材料为绝缘材料或空气。
3.如权利要求2所述晶体管的形成方法,其特征在于,所述绝缘材料为氧化硅、氮化硅或氧化铝。
4.如权利要求1所述晶体管的形成方法,其特征在于,在第二区域形成第二硅层直至与第二硅锗层表面齐平的工艺之前,还包括:去除第二区域的第一硅锗层直至暴露出半导体衬底。
5.如权利要求1所述晶体管的形成方法,其特征在于,所述第一硅锗层、第一硅层和第二硅锗层的形成工艺均为化学气相沉积法。
6.如权利要求1所述晶体管的形成方法,其特征在于,所述第一硅锗层、第一硅层和第二硅锗层厚度分别为1~200nm。
7.如权利要求1所述晶体管的形成方法,其特征在于,所述硬掩膜层为氧化硅或氮化硅的单层结构,或氧化硅和氮化硅多层交叠结构。
8.如权利要求1所述晶体管的形成方法,其特征在于,去除第一区域的第一硅锗层和第二硅锗层之间的第一硅层的工艺为湿法刻蚀法。
9.如权利要求8所述晶体管的形成方法,其特征在于,第一硅层相对于第一硅锗层和第二硅锗层的刻蚀选择比大于20:1。
10.如权利要求8所述晶体管的形成方法,其特征在于,所述湿法刻蚀的刻蚀液为碱基化学溶液。
11.如权利要求10所述晶体管的形成方法,其特征在于,所述碱基化学溶液为氢氧化钾、氢氧化铵、四甲基氢氧化铵和邻苯二酚-乙烯二胺中的一种,或氢氧化钾、氢氧化铵、四甲基氢氧化铵和邻苯二酚-乙烯二胺中的二至四种组合。
12.如权利要求1所述晶体管的形成方法,其特征在于,所述在第二区域形成第二硅层直至与第二硅锗层表面齐平的工艺为选择性外延沉积法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210039634.9A CN103258742B (zh) | 2012-02-21 | 2012-02-21 | 晶体管的形成方法 |
US13/770,283 US8741708B2 (en) | 2012-02-21 | 2013-02-19 | Transistor and method for forming the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210039634.9A CN103258742B (zh) | 2012-02-21 | 2012-02-21 | 晶体管的形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103258742A CN103258742A (zh) | 2013-08-21 |
CN103258742B true CN103258742B (zh) | 2015-11-25 |
Family
ID=48962581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210039634.9A Active CN103258742B (zh) | 2012-02-21 | 2012-02-21 | 晶体管的形成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8741708B2 (zh) |
CN (1) | CN103258742B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3002080B1 (fr) * | 2013-02-11 | 2015-03-27 | Commissariat Energie Atomique | Procede de fabrication d'un transistor |
CN104425277B (zh) * | 2013-09-04 | 2017-12-29 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
US9768254B2 (en) * | 2015-07-30 | 2017-09-19 | International Business Machines Corporation | Leakage-free implantation-free ETSOI transistors |
CN109545682B (zh) * | 2018-11-14 | 2021-12-28 | 复旦大学 | 基于硅衬底的硅锗合金微盘的制备方法 |
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CN101609842A (zh) * | 2008-06-20 | 2009-12-23 | 台湾积体电路制造股份有限公司 | 半导体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7217949B2 (en) | 2004-07-01 | 2007-05-15 | International Business Machines Corporation | Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI) |
JP4670524B2 (ja) * | 2005-07-22 | 2011-04-13 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
CN102842616B (zh) * | 2011-06-20 | 2015-06-24 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
-
2012
- 2012-02-21 CN CN201210039634.9A patent/CN103258742B/zh active Active
-
2013
- 2013-02-19 US US13/770,283 patent/US8741708B2/en active Active
Patent Citations (2)
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CN101288180A (zh) * | 2005-06-30 | 2008-10-15 | 飞思卡尔半导体公司 | 半导体结构的形成方法 |
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Also Published As
Publication number | Publication date |
---|---|
US8741708B2 (en) | 2014-06-03 |
CN103258742A (zh) | 2013-08-21 |
US20130214329A1 (en) | 2013-08-22 |
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C06 | Publication | ||
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |