CN106558498B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供衬底；在衬底表面形成初始隔离层，所述初始隔离层内具有暴露出衬底表面的鳍部沟槽；在所述鳍部沟槽内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底表面，且所述第一鳍部层的顶部表面低于所述初始隔离层表面；在所述鳍部沟槽内形成第二鳍部层，所述第二鳍部层位于所述第一鳍部层的顶部表面；在形成所述第二鳍部层之后，去除部分初始隔离层，暴露出部分第二鳍部层侧壁，形成隔离层，所述隔离层表面低于所述第二鳍部层的顶部表面。所形成的半导体结构抑制了鳍部内的防穿通离子扩散，改善鳍式场效应晶体管的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，随着半导体器件尺寸缩小、集成度提高，鳍式场效应晶体管的特征尺寸也相应缩小，使得鳍式场效应晶体管的性能不良。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，抑制鳍部内的防穿通离子的扩散，改善鳍式场效应晶体管的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在衬底表面形成初始隔离层，所述初始隔离层内具有暴露出衬底表面的鳍部沟槽；在所述鳍部沟槽内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底表面，且所述第一鳍部层的顶部表面低于所述初始隔离层表面；在所述鳍部沟槽内形成第二鳍部层，所述第二鳍部层位于所述第一鳍部层的顶部表面；在形成所述第二鳍部层之后，去除部分初始隔离层，暴露出部分第二鳍部层侧壁，形成隔离层，所述隔离层表面低于所述第二鳍部层的顶部表面。
可选的，所述第一鳍部层采用选择性外延沉积工艺形成。
可选的，所述防穿通离子通过原位掺杂工艺掺杂入所述第一鳍部层内。
可选的，所述防穿通离子为P型离子或N型离子。
可选的，所述防穿通离子为P型离子，所述第二鳍部层的材料为InGaAs、InGaP或InP。
可选的，所述防穿通离子为N型离子，所述第二鳍部层的材料为SiGe。
可选的，还包括：在形成所述初始隔离层之前，在所述衬底内形成隔离沟槽；所述初始隔离层还位于所述隔离沟槽内；所述第一鳍部层位于所述隔离沟槽之间的衬底表面。
可选的，所述初始隔离层的材料为金刚石结构的碳材料。
可选的，还包括：在形成所述初始隔离层之前，采用离子注入工艺在所述衬底内形成阱区。
可选的，所述阱区内具有掺杂离子；当所述阱区内的掺杂离子为P型离子时，所述第一鳍部层内的掺杂离子为P型离子；当所述阱区内的掺杂离子为N型离子时，所述第一鳍部层内的掺杂离子为N型离子。
可选的，所述衬底包括第一区域和第二区域；位于初始隔离层内的鳍部沟槽分别暴露出衬底的第一区域和第二区域表面。
可选的，所述第一区域的阱区内掺杂有P型离子；所述第二区域的阱区内掺杂有N型离子。
可选的，位于所述第一区域的第一鳍部层内掺杂有P型离子；位于所述第二区域的第一鳍部层内掺杂有N型离子。
可选的，还包括：形成横跨所述第二鳍部层的栅极结构，所述栅极结构位于部分隔离层表面、以及部分第二鳍部层的侧壁和顶部表面，所述栅极结构包括栅极层；在所述栅极结构两侧的第二鳍部层内形成源漏区。
可选的，所述源漏区包括：位于第二鳍部层内的应力层，所述应力层内具有掺杂离子，所述应力层内的掺杂离子类型与第一鳍部层内的掺杂离子类型不同。
可选的，所述应力层内掺杂有P型离子，所述应力层的材料为硅锗；所述应力层内掺杂有N型离子，所述应力层的材料为硅或碳化硅。
可选的，还包括：在形成所述源漏区之后，在所述隔离层和第二鳍部层表面形成介质层，所述介质层覆盖所述栅极结构的侧壁表面，所述介质层暴露出所述栅极层；去除所述栅极层，在所述介质层内形成栅极开口；在所述栅极开口的内壁表面形成高k栅介质层；在所述高k栅介质层表面形成填充满所述栅极开口的金属栅。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：衬底；位于衬底表面的隔离层，所述隔离层内具有暴露出衬底表面的鳍部沟槽；位于所述鳍部沟槽内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底表面；位于所述第一鳍部层的顶部表面的第二鳍部层，所述隔离层表面低于所述第二鳍部层的顶部表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，所述第一鳍部层和第二鳍部层构成位于衬底表面的鳍部。由于在衬底表面形成的第一鳍部层内即掺杂有防穿通离子，从而能够避免后续通过离子注入工艺在鳍部内掺杂防穿通离子，能够防止所形成的第一鳍部层和第二鳍部层内受到离子注入工艺的损伤，有利于防止防穿通离子向第二鳍部层顶部扩散。而且，在所述第一鳍部层表面形成第二鳍部层，所述第二鳍部层表面用于形成栅极结构，即所述第二鳍部层用于形成沟道区，因此，能够通过对第二鳍部层的材料进行选择，以形成适合的沟道区以提高载流子迁移率。由于无需采用离子注入工艺在第一鳍部层内掺杂防穿通离子，所形成的第二鳍部层内部缺陷或损伤较小，有利于抑制防穿通离子的扩散。因此，以所形成的半导体结构形成鳍式场效应晶体管时，所形成的鳍式场效应晶体管的性能稳定、可靠性提高。
进一步，所述第一鳍部层采用选择性外延沉积工艺形成；且所述防穿通离子通过原位掺杂工艺掺杂入所述第一鳍部层内。所述防穿通离子通过原位掺杂工艺进行掺杂，所述防穿通离子在所述第一鳍部层内的分布稳定，所述防穿通离子不易向后续形成的第二鳍部层内扩散。
进一步，所述防穿通离子为P型离子，所述第二鳍部层的材料为InGaAs、InGaP或InP。所述防穿通离子为P型离子时，后续在第二鳍部层内形成的源漏区内掺杂N型离子，所形成的鳍式场效应晶体管为NMOS晶体管；则第二鳍部层的材料为InGaAs、InGaP或InP时，有利于提高电子的迁移率，使得所形成的NMOS晶体管性能提高。
进一步，所述防穿通离子为N型离子，所述第二鳍部层的材料为SiGe。所述防穿通离子为P型离子时，后续在第二鳍部层内形成的源漏区内掺杂N型离子，所形成的鳍式场效应晶体管为PMOS晶体管；则第二鳍部层的材料为SiGe时，有利于提高电子的迁移率，使得所形成的PMOS晶体管性能提高。
本发明的结构中，所述第一鳍部层和第二鳍部层构成位于衬底表面的鳍部。由于所述衬底表面的第一鳍部层内掺杂有防穿通离子，所述防止防穿通离子不易向第二鳍部层顶部扩散。而且，所述第一鳍部层表面具有第二鳍部层，所述第二鳍部层用于作为沟道区，因此，能够通过对第二鳍部层的材料进行选择，能够提高沟道区的载流子迁移率。因此，以所述半导体结构成鳍式场效应晶体管时，所述鳍式场效应晶体管的性能稳定、可靠性提高。
附图说明
图1是本发明实施例的一种用于形成鳍式场效应晶体管的半导体结构的剖面结构示意图；
图2至图16是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，随着半导体器件尺寸缩小、集成度提高，鳍式场效应晶体管的特征尺寸也相应缩小，使得鳍式场效应晶体管的性能不良。
请参考图1，图1是本发明实施例的一种用于形成鳍式场效应晶体管的半导体结构的剖面结构示意图，包括：基底100、位于基底100表面的鳍部101、以及位于鳍部101表面的隔离层102，所述隔离层102覆盖部分鳍部101的侧壁表面，且所述隔离层102表面低于鳍部101的顶部表面。
其中，所述基底100和鳍部101内具有阱区。当所述鳍式场效应晶体管为PMOS晶体管时，所述阱区内掺杂有N型离子；当所述鳍式场效应晶体管为NMOS晶体管时，所述阱区内掺杂有P型离子。所述鳍部101的部分侧壁和顶部表面用于形成鳍式场效应晶体管的栅极结构，所述栅极结构横跨所述鳍部101；所述栅极结构两侧的鳍部101内还需要分别形成源区和漏区。
在图1中，方向X即鳍式场效应晶体管的沟道区宽度方向。随着鳍式场效应晶体管的尺寸缩小，所述鳍部101沿X方向的尺寸也相应缩小，为了保证启示场效应晶体管的性能不下降，形成于鳍部101内的源区和漏区内的离子掺杂剂量不会相应减小，则所述源区和漏区内的离子更易发生扩散。因此，容易致使所述源区和漏区之间的距离较近，引起短沟道效应；而且，所述源区和漏区底部到鳍部101顶部的距离较大，容易在所述鳍部101的底部发生源区和漏区之间的穿通(punch through)效应。
为了抑制短沟道效应，能够通过提高阱区内的掺杂离子浓度来实现，由于阱区内的掺杂离子类型与源区和漏区相反，以此能够阻止源区和漏区内的掺杂离子相互扩散。然而，所述阱区通过离子注入工艺形成，提高所述阱区内的掺杂离子浓度，需要提高所述离子注入工艺的能量和剂量，则所述离子注入工艺更易对鳍部101造成损伤，容易在所述鳍部101表面、以及鳍部101内靠近顶部的区域内形成大量的注入缺陷。
另一方面，为了抑制鳍部101的底部发生穿通效应，需要在鳍部101内靠近底部的区域进行防穿通离子注入，以便在所述鳍部101内靠近底部的区域形成防穿通区，以此抑制源区和漏区底部发生穿通。然而，由于形成阱区的离子注入工艺容易在所述鳍部101表面、以及鳍部101内靠近顶部的区域内形成大量的注入缺陷，则所述防穿通区内的掺杂离子容易朝所述鳍部101顶部扩散，并由所述注入缺陷所俘获。尤其是对于N型鳍式场效应晶体管来说，所述防穿通区内掺杂的离子包括P型离子，例如硼离子，所述硼离子由于粒子尺寸较小而更易发生迁移。在工艺中的热制程过程中，例如热氧化工艺或退火工艺等，所述防穿通区内的掺杂离子更易受到热驱动的影响而向鳍部101顶部扩散。导致所述防穿通区的防穿通能力下降，而且导致鳍部101内的沟道区电性能不良，所形成的鳍式场效应晶体管的性能下降。
为了解决上述问题，本发明提供一种半导体结构及其形成方法。所述半导体结构的形成方法包括：提供衬底；在衬底表面形成初始隔离层，所述初始隔离层内具有暴露出衬底表面的鳍部沟槽；在所述鳍部沟槽内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底表面，且所述第一鳍部层的顶部表面低于所述初始隔离层表面；在所述鳍部沟槽内形成第二鳍部层，所述第二鳍部层位于所述第一鳍部层的顶部表面；在形成所述第二鳍部层之后，去除部分初始隔离层，暴露出部分第二鳍部层侧壁，形成隔离层，所述隔离层表面低于所述第二鳍部层的顶部表面。
其中，所述第一鳍部层和第二鳍部层构成位于衬底表面的鳍部。由于在衬底表面形成的第一鳍部层内即掺杂有防穿通离子，从而能够避免后续通过离子注入工艺在鳍部内掺杂防穿通离子，能够防止所形成的第一鳍部层和第二鳍部层内受到离子注入工艺的损伤，有利于防止防穿通离子向第二鳍部层顶部扩散。而且，在所述第一鳍部层表面形成第二鳍部层，所述第二鳍部层表面用于形成栅极结构，即所述第二鳍部层用于形成沟道区，因此，能够通过对第二鳍部层的材料进行选择，以形成适合的沟道区以提高载流子迁移率。由于无需采用离子注入工艺在第一鳍部层内掺杂防穿通离子，所形成的第二鳍部层内部缺陷或损伤较小，有利于抑制防穿通离子的扩散。因此，以所形成的半导体结构形成鳍式场效应晶体管时，所形成的鳍式场效应晶体管的性能稳定、可靠性提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图16是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图2，提供衬底200；采用离子注入工艺在所述衬底200内形成阱区。
所述衬底200包括：硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。
在本实施例中，所述衬底200包括第一区域210和第二区域220；所述第一区域210和第二区域220相邻。所述第一区域210用于形成NMOS晶体管；所述第二区域220用于形成PMS晶体管。因此，所述阱区内具有掺杂离子，且所述第一区域210阱区内的掺杂离子为P型离子，所述第二区域220阱区内的掺杂离子N型离子。
所述第一区域210阱区的形成步骤包括：在衬底200表面形成第一图形化层，所述第一图形化层暴露出第一区域210的衬底表面；以所述第一图形化层为掩膜，采用离子注入工艺在所述衬底200的第一区域210内形成阱区。
所述第二区域220阱区的形成步骤包括：在衬底200表面形成第二图形化层，所述第二图形化层暴露出第二区域220的衬底表面；以所述第二图形化层为掩膜，采用离子注入工艺在所述衬底200的第二区域220内形成阱区。
所述第一区域210阱区能够在第二区域220阱区之前或之后形成。所述第一图形化层和第二图形化层为图形化的光刻胶层，所述图形化的光刻胶层采用涂布工艺和曝光显影工艺形成。
请参考图3，在所述衬底200内形成隔离沟槽201。
在本实施例中，在第一区域210和第二区域220形成阱区之后，在所述衬底200内形成隔离沟槽201。在其它实施例中，在第一区域210和第二区域220形成阱区之前，在所述衬底200内形成隔离沟槽。
在本实施例中，所述隔离沟槽201位于相邻第一区域210和第二区域220之间的衬底200内。后续形成的初始隔离层能够填充与所述隔离沟槽201内，能够在所述隔离沟槽201内形成隔离结构，所述隔离结构能够使相邻第一区域210和第二区域220内的阱区相互隔离，避免第一区域210阱区内的P型离子和第二区域220阱区内的N型离子相互扩散，有利于使第一区域210形成的NMOS晶体管、以及第二区域220形成的PMOS晶体管的性能稳定。
所述隔离沟槽201的形成步骤包括：在所述衬底表面形成第三图形化层，所述第三图形化层暴露出需要形成所述隔离沟槽201的对应区域；以所述第三图形化层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述衬底200，在所述衬底200内形成所述隔离沟槽201；在所述各向异性的干法刻蚀工艺之后，去除所述第三图形化层。在本实施例中，所述第三图形化层为图形化的光刻胶层。
在形成所述隔离沟槽201之后，还包括对所述衬底200表面和所述隔离沟槽201的内壁表面进行清洗；所述清洗工艺能够为干法清洗或湿法清洗。在所述清洗工艺之后，还包括在所述衬底200表面和所述隔离沟槽201的内壁表面形成第一氧化层(未图示)；所述第一氧化层用于修复所述隔离沟槽201内壁表面和衬底200表面的缺陷，有利于使后续形成的初始隔离层的质量提高；而且，所述第一氧化层能够作为后续形成的初始隔离层与衬底200之间的过渡层，以增强衬底200与初始隔离层之间的结合强度。
请参考图4，在衬底200表面形成初始隔离层202，所述初始隔离层202内具有暴露出衬底200表面的鳍部沟槽230。
所述初始隔离层202后续用于形成隔离相邻鳍部的隔离层。所述初始隔离层202的材料为绝缘材料，所述绝缘材料为氧化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。
在本实施例中，所述初始隔离层202的材料为金刚石结构的碳材料。所述初始隔离层202还位于所述隔离沟槽201(如图3所示)内。而且，位于初始隔离层202内的鳍部沟槽230分别暴露出衬底200的第一区域210和第二区域220表面。
所述初始隔离层202的形成步骤包括：在所述隔离沟槽201内和衬底200表面形成隔离膜；在所述隔离膜表面形成第四图形化层，所述第四图形化层暴露出需要形成鳍部沟槽230的隔离膜表面；以所述第四图形化层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述隔离膜，直至分别暴露出第一区域210和第二区域220的部分衬底200表面，在所述隔离膜内形成鳍部沟槽230，形成初始隔离层202；在所述各向异性的干法刻蚀工艺之后，去除所述第四图形化层。
在本实施例中，所述第四图形化层为图形化的光刻胶层。所述隔离膜的材料为金刚石结构的碳材料；金刚石结构的碳材料的形成工艺包括：将衬底200加热至200℃～450℃之后，将所述衬底200置于碳氢化合物气体的等离子体中；在所述衬底200施加500V～20kV的负脉冲偏压，以此在隔离沟槽201的内壁表面和衬底200表面形成金刚石结构的碳材料。本实施例中，所述碳氢化合物气体包括：甲烷、乙炔中的一种或多种；所述衬底200施加的负脉冲偏压为1kV～15kV；所述衬底200的温度大于300℃。
所述金刚石结构的碳材料具有良好的导热能力。由于后续形成于鳍部230内的第一鳍部层和第二鳍部层构成鳍部，而所述金刚石结构的碳材料能够迅速地将后续形成鳍部内的热量导出，有利于积聚于鳍部内的热量逸散，能够使鳍部的温度降低。
而且，所述金刚石结构的碳材料硬度较高，在所述隔离膜内形成的鳍部沟槽230的形貌较好，所述鳍部沟槽230侧壁表面的缺陷较少，则后续在所述鳍部沟槽230内形成的第一鳍部层和第二鳍部层的形貌良好，从而使所形成的鳍部的形貌良好、内部致密、性能良好。
刻蚀所述隔离膜的各向异性的干法刻蚀工艺中，刻蚀气体为含氧气体，所述含氧气体所形成的等离子体能够刻蚀金刚石结构的碳材料。
后续在所述鳍部沟槽230内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底200表面，且所述第一鳍部层的顶部表面低于所述初始隔离层202表面。以下将结合附图进行说明。
请参考图5，在第一区域210的鳍部沟槽230内形成第一鳍部层231，所述第一鳍部层231内掺杂有防穿通离子。
在本实施例中，在形成所述第一鳍部层231之前，在第一区域210和第二区域220的鳍部沟槽230底部的衬底200表面形成第二氧化层252。所述第二氧化层252的材料为氧化硅；所述第二氧化层252的形成工艺为热氧化工艺或湿法氧化工艺。
形成所述第一鳍部层231的步骤包括：在所述初始隔离层202表面和鳍部沟槽230内形成第五图形化层，所述第五图形化层暴露出第一区域210的鳍部沟槽230；以所述第五图形化层为掩膜，去除所述第一区域210的第二氧化层252；在去除第一区域210的第二氧化层252之后，去除第五图形化层；以所述第二氧化层252为掩膜，采用选择性外延沉积工艺在所述鳍部沟槽230底部的衬底200表面形成第一鳍部层231。
在本实施例中，所述第一鳍部层231位于所述隔离沟槽201(如图3所示)之间的衬底200表面。在所述选择性外延沉积工艺之前，以所述第五图形化层为掩膜，去除鳍部沟槽230底部的衬底200表面的第二氧化层252。所述第五图形化层还暴露出部分第一区域210的初始隔离层202表面。在所述第二区域220内，所述第五图形化层位于鳍部沟槽230底部的第二氧化层252表面，所述第二氧化层252还能够用于在去除第五图形化层时，保护衬底200表面免受损伤。所述第五图形化层为图形化的光刻胶层。
在所述选择性外延沉积工艺过程中，通过原位掺杂工艺在所述第一鳍部层231内掺杂所述防穿通离子。所述防穿通离子为P型离子或N型离子。在本实施例中，由于所述第一区域210用于形成NMOS晶体管，所述阱区内的掺杂离子为P型离子，则所述第一鳍部层231内的掺杂离子为P型离子。
在本实施例中，所述第一区域210的第一鳍部层231材料为单晶硅材料；在所述第一区域210形成的第一鳍部层231的选择性外延沉积工艺的参数包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH4或SiH2Cl2)，所述硅源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
在本实施例中，所述第一区域210的第一鳍部层231内的防穿通离子为硼离子、铟离子中的一种或两种组合。所述硼离子的掺杂浓度为3E13 atoms/cm3～6E14 atoms/cm3；所述铟离子的掺杂浓度为1E13 atoms/cm3～1E14 atoms/cm3。
由于所述防穿通离子通过原位掺杂工艺掺杂入所述第一鳍部层231内，使得所述防穿通离子在第一鳍部层231内的掺杂更稳定、分布更均匀，则所述防穿通离子的自由能更低，所述防穿通离子不易发生迁移，从而能够抑制在后续的制程中，所述防穿通离子向第二鳍部层顶部表面迁移的问题。因此，所述防穿通离子能够更好地防止鳍部内的穿通现象。
而且，所述防穿通离子与后续形成于第二鳍部层内的源漏区内的掺杂离子类型相反，从而能够抑制所述源漏区内的掺杂离子发生扩散，从而能够防止因源漏区底部的距离过近而发生底部穿通现象。
请参考图6，在第一区域210的鳍部沟槽230内形成第二鳍部层232，所述第二鳍部层232位于所述第一鳍部层231的顶部表面。
在本实施例中，所述第一区域210用于形成NMOS晶体管，第一区域210的第一鳍部层231内掺杂的防穿通离子为P型离子，则所述第二鳍部层232的材料为InGaAs、InGaP或InP。
所述第二鳍部层232用于形成第一区域210的NMOS晶体管的沟道区，而NMOS晶体管的载流子为电子。当所述第二鳍部层232的材料为InGaAs、InGaP或InP时，有利于提高电子在所述第二鳍部层232内的迁移率，有利于减少漏电流、减少沟道区电阻，提高第一区域210所形成的NMOS晶体管的性能。
而且，由于所述第二鳍部层232内不具有掺杂离子，也无需对所述第二掺杂层232进行离子注入工艺以形成阱区或掺杂防穿通离子，因此，所形成的第二鳍部层232内部或表面的损伤和缺陷较小，以所述第二鳍部层232形成的沟道区性能优异。
所述第二鳍部层232采用外延沉积工艺形成，例如分子束外延生长工艺(MBE)或气相外延生长，能够自所述第一鳍部层231的顶部表面开始生长，直至填充满所述第一区域210的鳍部沟槽230。在本实施例中，所述第一区域210的第二鳍部层232材料为InGaAs，形成所述第一区域210的第二鳍部层232的外延沉积工艺参数包括：温度为750摄氏度～850摄氏度，气压为1托～100托，工艺气体包括铟源气体、镓源气体和砷源气体(例如AsCl3或AsH3)，所述铟源气体、镓源气体或砷源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2中的一种或两种，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
请参考图7，在第二区域220的鳍部沟槽230内形成第一鳍部层231，所述第一鳍部层231内掺杂有防穿通离子。
在本实施例中，在第二区域220形成第一鳍部层231之前，还包括：在第一区域210的第二鳍部层232表面形成第三氧化层253；在形成第三氧化层253之后，在初始隔离层202和第三氧化层253表面形成第六图形化层，所述第六图形化层暴露出第二区域220的鳍部沟槽230；以所述第六图形化层为掩膜，去除第二区域220的第二氧化层252，暴露出第二区域220的鳍部沟槽230底部的衬底200表面；在去除所述第二氧化层252之后，去除所述第六图形化层。
所述第三氧化层253采用热氧化工艺或湿法氧化工艺形成。去除第二区域220的鳍部沟槽230底部的第二氧化层252的工艺为湿法刻蚀工艺，采用所述湿法刻蚀工艺去除所述第二氧化层252时，对衬底200表面的损伤较小，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。
在本实施例中，所述第六图形化层还暴露出部分第二区域220的初始隔离层202表面。在所述第一区域210内，所述第六图形化层位于第三氧化层253表面，所述第三氧化层253还能够用于在去除第六图形化层时，保护于第二鳍部层232表面免受损伤。所述第六图形化层为图形化的光刻胶层。
所述第一鳍部层231采用选择性外延沉积工艺形成。在所述选择性外延沉积工艺过程中，通过原位掺杂工艺在所述第一鳍部层231内掺杂所述防穿通离子。所述防穿通离子为P型离子或N型离子。在本实施例中，由于所述第二区域220用于形成PMOS晶体管，所述阱区内的掺杂离子为N型离子，则所述第一鳍部层231内的掺杂离子为N型离子。
在本实施例中，所述第二区域220的第一鳍部层231材料为单晶硅材料；在所述第二区域220形成的第一鳍部层231的选择性外延沉积工艺的参数包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH4或SiH2Cl2)，所述硅源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
所述第二区域220的第一鳍部层231内的防穿通离子为磷离子或砷离子；所述磷离子或砷离子的掺杂浓度为5E12 atoms/cm3～5E13 atoms/cm3。在本实施例中，所述第二区域220的第一鳍部层231内的防穿通离子为磷离子。
请参考图8，在第二区域220的鳍部沟槽230内形成第二鳍部层232，所述第二鳍部层232位于所述第一鳍部层231的顶部表面。
在本实施例中，所述第二区域220用于形成PMOS晶体管，第二区域220的第一鳍部层231内掺杂的防穿通离子为N型离子，则所述第二鳍部层232的材料为SiGe。
所述第二鳍部层232用于形成第二区域220的PMOS晶体管的沟道区，而PMOS晶体管的载流子为空穴。当所述第二鳍部层232的材料为SiGe时，有利于提高空穴在所述第二鳍部层232内的迁移率，有利于减少漏电流、减少沟道区电阻，提高第二区域220所形成的PMOS晶体管的性能。
所述第二鳍部层232采用外延沉积工艺形成，能够自所述第一鳍部层231的顶部表面开始生长，直至填充满所述第二区域220的鳍部沟槽230。在本实施例中，所述第二区域220的第二鳍部层232材料为SiGe，形成所述第二区域220的第二鳍部层232的外延沉积工艺参数包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH4或SiH2Cl2)和锗源气体(GeH4)，所述硅源气体或锗源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
请参考图9，在形成所述第二鳍部层232之后，去除部分初始隔离层202，暴露出部分第二鳍部层232侧壁，形成隔离层202a，所述隔离层202a表面低于所述第二鳍部层232的顶部表面。
在本实施例中，在形成隔离层202a之前，还包括：对所述初始隔离层202和第二鳍部层232表面进行化学机械抛光，使所述初始隔离层202和第二鳍部层232的表面平坦；在所述化学机械抛光工艺之后，对所述初始隔离层202和第二鳍部层232表面进行清洗。在本实施例中，所述化学机械抛光工艺还去除第一区域210的第二鳍部层232表面的第三氧化层253。
在本实施例中，所述隔离层202a的表面高于所述第一鳍部层231的顶部表面。在其它实施例中，所述隔离层202a的表面还能够齐平于所述第一鳍部层231的顶部表面。由于所述第二鳍部层232的侧壁被暴露出，后续形成的栅极结构覆盖所述第二鳍部层232的部分侧壁，则所形成的PMOS晶体管或NMOS结构管的沟道区位于所述第二鳍部层232内。
去除部分初始隔离层202的工艺干法刻蚀工艺或湿法刻蚀工艺；所述干法刻蚀工艺为各向异性的干法刻蚀工艺或各向同性的干法刻蚀工艺；所述湿法刻蚀工艺为各向同性的刻蚀工艺。在本实施例中，去除部分初始隔离层202的工艺为各向异性的干法刻蚀工艺；所述初始隔离层202的材料为金刚石结构的碳材料，则所述各向异性的干法刻蚀工艺的鳍部包括含氧气体。
请参考图10和图11，图11是图10沿AA’方向的剖面结构示意图，图10是图11沿BB’方向的剖面结构示意图，形成横跨所述第二鳍部层232的栅极结构，所述栅极结构位于部分隔离层202a表面、以及部分第二鳍部层232的侧壁和顶部表面，所述栅极结构包括栅极层241。
在本实施例中，所述栅极结构作为伪栅极结构，所述栅极结构用于为后续形成的高k金属栅结构占据空间和位置。在其它实施例中，所述栅极结构能够直接用于形成晶体管。
在本实施例中，所述栅极结构包括栅极层241；所述栅极层241的材料为多晶硅。所述栅极结构的形成步骤包括：在所述隔离层202a表面和第二鳍部层232的侧壁和顶部表面沉积栅极膜；对所述栅极膜进行平坦化；在所述平坦化工艺之后，在所述栅极膜表面形成掩膜层，所述掩膜层覆盖需要形成栅极层的部分栅极膜表面；以所述掩膜层为掩膜，刻蚀所述栅极膜，直至暴露出第二鳍部层232的侧壁和顶部表面以及隔离层202a表面，形成栅极层241。
在本实施例中，所述栅极结构203还包括：位于所述栅极层241和第二鳍部层232表面之间的栅介质层(未标示)。所述栅介质层的材料为氧化硅。所述栅介质层用于在后续去除栅极层241时，保护鳍部201的侧壁和顶部表面。在后续去除栅极层241之后，能够去除或保留所述栅介质层。
所述栅极结构还包括：位于栅极层241侧壁表面的侧墙(未标示)。所述侧墙用于保护所述栅极层241的侧壁表面，并用于定义后续形成的源漏区相对于栅极层241的位置。所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。
请参考图12和图13，图13是图12沿CC’方向的剖面结构示意图，图12是图13沿DD’方向的剖面结构示意图，在所述栅极结构两侧的第二鳍部层232内形成源漏区。
在本实施例中，所述源漏区包括：位于第二鳍部层232内的应力层203，所述应力层203内具有掺杂离子，所述应力层203内的掺杂离子类型与第一鳍部层231内的掺杂离子类型不同。
所述源漏区的形成步骤包括：在所述栅极结构两侧的第二鳍部层232内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层203；在所述应力层203内掺杂离子。在本实施例中，在第一区域210的第二鳍部层232内形成源漏区之后，再于第二区域220的第二鳍部层232内形成源漏区。
在本实施例中，所述第一区域210用于形成NMOS晶体管，所述应力层203内掺杂有N型离子，所述应力层203的材料为硅或碳化硅。所述N型离子为磷离子或砷离子；在所述应力层203内掺杂N型离子的工艺为原位掺杂工艺。
在本实施例中，所述第二区域220用于形成PMOS晶体管，所述应力层203内掺杂有P型离子，所述应力层203的材料为硅锗。所述P型离子为硼离子或铟离子；在所述应力层203内掺杂P型离子的工艺为原位掺杂工艺。
请参考图14，在形成所述源漏区之后，在所述隔离层202a和第二鳍部层232表面形成介质层204，所述介质层204覆盖所述栅极结构的侧壁表面，所述介质层204暴露出所述栅极层241。
需要说明的是，图14的剖面方向与图10的剖面方向一致。
所述介质层204用于保留所述栅极结构的形状和位置，以便后续以高k栅介质层和金属栅替代所述栅极层241。
所述介质层204的形成步骤包括：在所述隔离层202a表面、第二鳍部层232的侧壁和顶部表面、以及所述栅极结构表面形成介质膜；平坦化所述介质膜直至暴露出所述栅极层241的顶部表面为止，形成所述介质层204。
所述介质膜的形成步骤为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述介质层204的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
在本实施例中，所述介质层204的材料为氧化硅；所述介质膜的形成工艺为流体化学气相沉积(Flowable Chemical Vapor Deposition，简称FCVD)工艺、高密度等离子沉积(High Density Plasma，简称HDP)工艺、等离子体增强沉积工艺中的一种或多种。
请参考图15，去除所述栅极层241，在所述介质层204内形成栅极开口242。
所述栅极开口242后续用于形成高k栅介质层和金属栅。在本实施例中，所述栅极层241和第二鳍部层232之间还具有栅介质层，在去除所述栅极层241之后，去除所述栅介质层。去除所述栅极层241的工艺为干法刻蚀工艺和湿法刻蚀工艺中的一种或两种组合；去除所述栅介质层的工艺为湿法刻蚀工艺。
请参考图16，在所述栅极开口242的内壁表面形成高k栅介质层243；在所述高k栅介质层243表面形成填充满所述栅极开口242的金属栅244。
所述高k栅介质层243和金属栅244的形成步骤包括：在所述栅极开口242的内壁表面形成高k栅介质膜；在所述高k栅介质膜表面形成填充满所述栅极开口242的金属膜；平坦化所述高k栅介质膜和金属膜直至暴露出所述介质层243表面为止，形成所述高k栅介质层243和金属栅244。
在本实施例中，所述第一区域210用于形成NMOS晶体管，所述第二区域220用于形成PMOS晶体管。在形成所述高k栅介质膜之后，形成所述金属膜之前，还包括在第一区域210的高k栅介质膜表面形成N型功函数层；在第二区域220的高k栅介质膜表面形成P型功函数层。
所述高k栅介质层243的材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。所述栅极层241的材料包括金属或金属化合物。所述金属栅244的材料为金属和金属化合物中的一种或多种组合；所述金属栅244的材料包括铜、钨、铝或银；所述金属栅244的材料还能够包括钽、钛、氮化钽、氮化钛、钛铝合金中的一种或多种组合。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图16，包括：衬底200；位于衬底200表面的隔离层202a，所述隔离层202a内具有暴露出衬底200表面的鳍部沟槽230；位于所述鳍部沟槽230内形成第一鳍部层231，所述第一鳍部层231内掺杂有防穿通离子，所述第一鳍部层231位于所述衬底200表面；位于所述第一鳍部层231的顶部表面的第二鳍部层232，所述隔离层202a表面低于所述第二鳍部层232的顶部表面。
以下将结合附图进行说明。
所述衬底200包括：硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。在本实施例中，所述衬底200包括第一区域210和第二区域220；所述第一区域210和第二区域220相邻。所述第一区域210用于形成NMOS晶体管；所述第二区域220用于形成PMOS晶体管；所述第一区域210阱区内的掺杂离子为P型离子，所述第二区域220阱区内的掺杂离子N型离子。
所述衬底200内还具有隔离沟槽，所述隔离沟槽位于相邻第一区域210和第二区域220之间的衬底200内；所述隔离层202a还位于所述隔离沟槽内。所述隔离层202a的材料为绝缘材料，所述绝缘材料为氧化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。在本实施例中，所述隔离层202a的材料为金刚石结构的碳材料。
在本实施例中，所述第一区域210的第一鳍部层231材料为单晶硅材料；由于所述第一区域210用于形成NMOS晶体管，所述阱区内的掺杂离子为P型离子，则所述第一鳍部层231内的掺杂离子为P型离子；所述第一区域210的第二鳍部层232的材料为InGaAs、InGaP或InP。
在本实施例中，所述第二区域220的第一鳍部层231材料为单晶硅材料；由于所述第二区域220用于形成PMOS晶体管，所述阱区内的掺杂离子为N型离子，则所述第一鳍部层231内的掺杂离子为N型离子；所述第二区域220的第二鳍部层232的材料为SiGe。
在本实施例中，还包括：横跨所述第二鳍部层232的栅极结构，所述栅极结构位于部分隔离层202a表面、以及部分第二鳍部层232的侧壁和顶部表面，所述栅极结构包括位于鳍部232底部和顶部表面的高k栅介质层243、以及位于高k栅介质层243表面的金属栅244；在所述栅极结构两侧的第二鳍部层232内形成源漏区。
所述源漏区包括：位于第二鳍部层232内的应力层203，所述应力层203内具有掺杂离子，所述应力层203内的掺杂离子类型与第一鳍部层231内的掺杂离子类型不同。在所述第二区域220内，所述应力层203内掺杂有P型离子，所述应力层203的材料为硅锗；在所述第一区域210内，所述应力层203内掺杂有N型离子，所述应力层203的材料为硅或碳化硅。
在本实施例中，还包括：位于所述隔离层202a和第二鳍部层232表面形成介质层204，所述介质层204覆盖栅极结构的侧壁表面，且所述介质层204暴露出所述金属栅244。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；所述衬底包括第一区域和第二区域；所述第一区域用于形成NMOS管，所述第二区域用于形成PMOS管；
在所述衬底内形成隔离沟槽；
在衬底表面形成初始隔离层，所述初始隔离层内具有暴露出衬底表面的鳍部沟槽；位于初始隔离层内的鳍部沟槽分别暴露出衬底的第一区域和第二区域表面；所述初始隔离层还位于所述隔离沟槽内；
在所述鳍部沟槽内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底表面，且所述第一鳍部层的顶部表面低于所述初始隔离层表面；所述第一鳍部层位于所述隔离沟槽之间的衬底表面；
在所述鳍部沟槽内形成第二鳍部层，所述第二鳍部层位于所述第一鳍部层的顶部表面；所述第一区域的第二鳍部层的材料为InGaAs、InGaP或InP；
在形成所述第二鳍部层之后，去除部分初始隔离层，暴露出部分第二鳍部层侧壁，形成隔离层，所述隔离层表面低于所述第二鳍部层的顶部表面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一鳍部层采用选择性外延沉积工艺形成。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述防穿通离子通过原位掺杂工艺掺杂入所述第一鳍部层内。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述防穿通离子为P型离子或N型离子。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一区域第一鳍部层内掺杂的防穿通离子为P型离子。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第二区域第一鳍部层内掺杂的防穿通离子为N型离子，所述第二区域的第二鳍部层的材料为SiGe。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述初始隔离层之前，在所述衬底内形成隔离沟槽；所述初始隔离层还位于所述隔离沟槽内；所述第一鳍部层位于所述隔离沟槽之间的衬底表面。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始隔离层的材料为金刚石结构的碳材料。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述初始隔离层之前，采用离子注入工艺在所述衬底内形成阱区。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述阱区内具有掺杂离子；当所述阱区内的掺杂离子为P型离子时，所述第一鳍部层内的掺杂离子为P型离子；当所述阱区内的掺杂离子为N型离子时，所述第一鳍部层内的掺杂离子为N型离子。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域的阱区内掺杂有P型离子；所述第二区域的阱区内掺杂有N型离子。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，位于所述第一区域的第一鳍部层内掺杂有P型离子；位于所述第二区域的第一鳍部层内掺杂有N型离子。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成横跨所述第二鳍部层的栅极结构，所述栅极结构位于部分隔离层表面、以及部分第二鳍部层的侧壁和顶部表面，所述栅极结构包括栅极层；在所述栅极结构两侧的第二鳍部层内形成源漏区。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述源漏区包括：位于第二鳍部层内的应力层，所述应力层内具有掺杂离子，所述应力层内的掺杂离子类型与第一鳍部层内的掺杂离子类型不同。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述应力层内掺杂有P型离子，所述应力层的材料为硅锗；所述应力层内掺杂有N型离子，所述应力层的材料为硅或碳化硅。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在形成所述源漏区之后，在所述隔离层和第二鳍部层表面形成介质层，所述介质层覆盖所述栅极结构的侧壁表面，所述介质层暴露出所述栅极层；去除所述栅极层，在所述介质层内形成栅极开口；在所述栅极开口的内壁表面形成高k栅介质层；在所述高k栅介质层表面形成填充满所述栅极开口的金属栅。
17.一种采用如权利要求1至16任一项方法所形成的半导体结构，其特征在于，包括：
衬底；所述衬底包括第一区域和第二区域；所述第一区域用于形成NMOS管，所述第二区域用于形成PMOS管；
位于衬底内的隔离沟槽；
位于衬底表面的隔离层，所述隔离层内具有暴露出衬底表面的鳍部沟槽；位于初始隔离层内的鳍部沟槽分别暴露出衬底的第一区域和第二区域表面；所述初始隔离层还位于所述隔离沟槽内；
位于所述鳍部沟槽内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底表面；所述第一鳍部层位于所述隔离沟槽之间的衬底表面；
位于所述第一鳍部层的顶部表面的第二鳍部层，所述隔离层表面低于所述第二鳍部层的顶部表面；所述第一区域的第二鳍部层的材料为InGaAs、InGaP或InP。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103531477A (zh) * 2012-07-05 2014-01-22 台湾积体电路制造股份有限公司 具有位于下方的嵌入式抗穿通层的FinFET方法和结构
CN104022037A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9099424B1 (en) * 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
CN106558493A (zh) * 2015-09-29 2017-04-05 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8841188B2 (en) * 2012-09-06 2014-09-23 International Business Machines Corporation Bulk finFET with controlled fin height and high-K liner
US8963259B2 (en) * 2013-05-31 2015-02-24 Globalfoundries Inc. Device isolation in finFET CMOS

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103531477A (zh) * 2012-07-05 2014-01-22 台湾积体电路制造股份有限公司 具有位于下方的嵌入式抗穿通层的FinFET方法和结构
US9099424B1 (en) * 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
CN104022037A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN106558493A (zh) * 2015-09-29 2017-04-05 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法

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