KR20130034059A - 매립 절연 층과 결합된 응력기의 탄성 에지 이완을 사용하는 변형 반도체 - Google Patents

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Abstract

SOI 웨이퍼는 압축 응력받은 매립 절연체 구조체를 포함한다. 한 실시예에서, 응력받은 매립 절연체(BOX)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물 층을 형성시킴으로써 호스트 웨이퍼 상에 형성될 수 있으며 이에 따라 실리콘 질화물 층은 압축 응력을 받는다.웨이퍼 결합은 응력받은 절연체 층 상부에 표면 실리콘층을 제공한다. 본 발명의 바람직한 실시는 SOI 기판의 표면 상에 트랜지스터 활성 영역을 정의하기 위하여 응력받은 BOX 구조체를 갖는 바람직한 SOI 기판 내로 분리 트렌치를 에칭시켜 MOS 트랜지스터를 형성한다. 가장 바람직하게는 트렌치는 응력받은 BOX 구조체를 관통하여 기판의 하부 실리콘 영역 내로 일정 거리만큼 침투하기에 충분한 깊이로 형성된다. 상부 실리콘 활성 영역은 탄성 에지 이완에 의해 유발된 인장 응력을 가질 것이다.

Description

매립 절연 층과 결합된 응력기의 탄성 에지 이완을 사용하는 변형 반도체{STRAINED SEMICONDUCTOR USING ELASTIC EDGE RELAXATION OF A STRESSOR COMBINED WITH BURIED INSULATING LAYER}
1. 발명의 분야
본 발명은 일부가 실리콘을 함유하는 변형된 활성층을 포함하는 절연체 소자 상의 변형 반도체에 관한 것이고, 압축 또는 인장 응력받은 매립 절연체 구조체를 갖는 절연체 상 실리콘(silicon on insulator, SOI) 기판에 관한 것이다. 본 발명은 더욱 상세하게는 변형 실리콘 활성 영역을 갖는 MOS 소자를 제공하기 위한 매립 압축 응력받은 절연층을 갖는 SOI 기판을 사용하여 형성된 MOS 소자, 및 상기 MOS 소자 제조 방법에 관한 것이다.
2. 관련 기술의 설명
변형 실리콘은 집적 회로 성능에서 바람직한 개선점을 획득하기 위한 중요한 기술로서 광범위하게 간주된다. 이동성 향상은 감소된 유효 캐리어 질량 및 감소된 밸리사이 (포논) 산란의 결합으로부터 유래한다. n-채널 MOS 전계 효과 트랜지스터(FET)는 활성 영역의 너비(width) 및 길이 축 둘 모두를 따라 상단 실리콘층에서 유도된 2축 인장 응력을 갖는 개선된 성능을 달성한다. p-채널 MOSFET는 단지 너비 축을 따라 상단 실리콘층에서 유도된 1축 인장 응력(가로방향 인장 응력)을 갖는 개선된 성능을 나타낸다. p-채널 MOSFET는 또한 단지 길이 축을 따라 상단 실리콘층에서 유도된 1축 압축 응력(세로방향 압축 응력)을 갖는 개선된 성능을 나타낸다. 압축 응력은 예를 들어 길이 축(세로방향)을 따라 바람직한 압축 응력을 유도하기 위하여 MOSFET의 소스 및 드레인 영역에서 선택적 에피택셜 SiGe 응력기를 사용하여 실리콘 표면 층에 선택적으로 제공될 수 있다.
변형 실리콘은 전통적으로 먼저 실리콘 기판 상에서 실리콘 게르마늄 합금(SiGe)의 후막(thick layer)을 성장시킴으로써 획득된다. SiGe 층은 SiGe 층이 그 표면에서 변형안된 상태로 이완되도록 충분한 두께로 성장된다. SiGe 표면의 면내(in-plane) 격자 매개변수는 동일 조성의 SiGe의 벌크 결정의 면내 격자 매개변수와 유사하다. SiGe 합금은 실리콘보다 더 큰 격자 매개변수를 가진다. 따라서, SiGe 층의 이완된 표면은 실리콘의 면내 격자 매개변수보다 더 큰 면내 격자 매개변수를 제공한다. 실리콘의 후속 박막이 SiGe 층의 이완된 표면 상에서 에피택셜하게 성장된다. 실리콘의 에피택셜 박막은 SiGe의 더 큰 면내 격자 매개변수를 가정하고 성장 면에서 연장된 결정 격자 내의 결합을 갖는 변형된 상태에서 성장한다. 이러한 접근법은, 기판-변형 실리콘 또는 "가상 기판(virtual substrate)" 기술로 알려져 있으며, SiGe 층의 이완된 표면 상에서 변형 실리콘의 부정형 박막(thin pseudomorphic layer)을 성장시킨다.
변형 실리콘층이 변형 이완을 위한 "임계 두께(critical thickness)"를 초과하지 않고 일부 주의가 취해지는 한, 인장 변형(tensile strain)이 CMOS 제조에서 전형적인 다양한 주입 및 열 공정을 통하여 변형 실리콘층에서 유지된다.
후속하여 증착되는 에피택셜 실리콘층을 변형시키기 위한 "가상 기판"으로서의 이완된 SIGe의 사용은 SiGe 층 내에서 매우 큰 전위 밀도(dislocation density)의 수용을 필연적으로 요구하는데 왜냐하면 SiGe 이완 메커니즘이 본질적으로 가소성이기 때문이다. 환언하면, SiGe 층 내 이완은 변형-제거(strain-relieving) 부정합 전위(misfit dislocation)의 발생을 통하여 일어난다. 실리콘 기판 상에서 에피택셜하게 성장된 적절한 게르마늄 농도의 SiGe 박막은 변형 이완되지 않으며 SiGe 층이 부정합 전위(misfit dislocation)가 발생되는 "임계 두께"보다 더 두껍지 않은 경우 부정합 전위를 거의 나타내지 않는다. 다른 한편, SiGe 층이 "임계 두께"보다 두꺼운 경우 변형된 SiGe 격자는 소성 변형을 겪으며 대부분 또는 모든 부정합 변형이 핵생성 및 부정합 전위의 전파에 의해 경감된다. 산출된 부정합 전위의 일부분이 관통 전위(threading dislocation)(최소 104-105cm-2)를 야기하며 이는 상부의 변형 실리콘층을 통하여 전파한다. 관통 전위는 연장된 결함을 나타내며, 소스/드레인 접합 누설, 채널 이동성의 감소, 문턱 전압의 변이성 및 단락-채널 MOSFET에서 잠재적인 드레인-투-소스 단락을 야기하는 향상된 확산 경로를 비롯하여, MOSFET에서의 다수의 바람직하지 않은 결과를 야기한다.
절연체-상-실리콘(silicon-on-insulator) 웨이퍼는 종래 벌크 실리콘 웨이퍼에 비하여 일부 장점을 가지며 CMOS 제조에서 중요성을 가진다. SOI 웨이퍼는 예를 들어 절연체 층의 상단 상의 실리콘층을 가질 수 있다. 사파이어-상-실리콘(silicon on sapphire , SOS) 기술에서, 절연체는 사파이어 웨이퍼이다(결정질 알루미늄 산화물). 종래 SOS의 개발은 고가의 웨이퍼 비용, 제한된 웨이퍼 지름 및 공급으로 인하여 상당히 제한적이다. 상단 (활성) 실리콘 구조체와 하부 결정질 실리콘 호스트 즉 '핸들' 웨이퍼 사이에서 매립 산화물 층을 갖는 SOI는 CMOS 응용에 대한 바람직한 SOI 구성이다. 매립 산화물 (전형적으로 "BOX"로 약칭됨) 층 구조체는 산소의 고용량 주입(high dose implantation) 및 어닐링(예를 들어, 소위 SIMOX 공정을 사용하여 달성됨)에 의해 형성될 수 있다. BOX 층은 또한 도너(donor) 웨이퍼로부터의 실리콘의 층을 핸들 웨이퍼 상의 BOX 층에 웨이퍼 결합시킴으로써 형성될 수 있다. 결합된 박형 실리콘층은, 결합 이전에 도너 웨이퍼를 수소 이온 주입시켜 박형 실리콘층의 바람직한 두께에 대응하는 깊이로 결함 층을 생성하고 후속하여 손상 층의 면을 따라 절연체 상 실리콘 웨이퍼 구조체의 측면 섹션에 힘을 인가시켜 상기 절연체 상 실리콘 웨이퍼를 상기 도너 웨이퍼로부터 분리시킴으로써, 도너 웨이퍼로부터 분리될 수 있다. 이러한 방법에 의해 BOX 층을 형성하는 공정의 한 예가 미국 특허 6,372,609에 개시된다. 스마트 컷(Smart Cut) 공정에 따라 제조된 웨이퍼가 프랑스 베르닌(Bernin)의 Soitec, Inc.사에 의해 시판중이다. 종래 SOI 웨이퍼의 BOX 층은 압축 응력받지 않는다.
BOX 층의 상단 상의 실리콘층이 약 50 nm보다 더 두꺼운 경우, 실리콘층은 CMOS 트랜지스터의 정상적인 작동에서 완전하게 공핍(depleted)되지 않을 것이다. 이러한 웨이퍼는 부분-공핍형 SOI로 알려져 있다. BOX 층의 상단 상의 실리콘층이 약 50 nm보다 더 얇은 경우, 실리콘층은 CMOS 트랜지스터의 정상적인 작동에서 완전하게 공핍될 수 있으며, 이러한 웨이퍼는 완전-공핍형 SOI(또한 초박형 바디 SOI)로 알려져 있다. 초박형 SOI 내에서 제조된 초박형 바디, 완전 공핍된 MOSFET는 여러 유리한 특징을 가지며 이들 각각은 개선된 트랜지스터 및 집적 회로 성능에 기여하며, 여기에는 반도체 바디 도핑에 대한 낮은 민감도, 낮은 소스 및 드레인 접합 커패시턴스, 이웃하는 MOSFET 사이의 개선된 전기 절연 및 단락 채널 효과의 개선된 제어가 포함된다.
반도체 활성 영역이 면내 인장 변형을 갖는 완전 공핍형 SOI 기술은 초박형 바디 절연체-상-반도체 및 변형 실리콘의 결합된 이익을 가질 수 있다. "절연체 상의 변형 실리콘"을 획득하기 위한 여러 접근법이 개시되었다. Ghyselen 등에게 허여된 미국 특허 번호 7,534,701은 변형된 절연체-상-실리콘 제조 방법을 개시하는데 여기서 블랭킷 변형 실리콘층이 단결정 실리콘 게르마늄의 이완된 표면 상에 먼저 형성되고 후속하여 산화물 층이 있는 핸들 웨이퍼에 결합되어 이에 따라 변형 실리콘층이 핸들 웨이퍼로 전송된다. 인장 변형은 예를 들어 앞서 기재된 스마트컷 공정(SmartCut process)에 의해, 실리콘 게르마늄의 분리 이후 박형 변형 실리콘층에 유지된다.
리스터스(Wristers) 등에게 허여된 미국 특허 6,372,609는 박형 상단(표면) 실리콘층에서 인장 변형을 형성하기 위한 비효과적인 시도로서, 매립된 압축 응력받은 실리콘 질화물 층을 갖는 SOI 웨이퍼를 형성하는 것을 개시한다. 상기 리스터스(Wristers) 특허는 실제로 상단 반도체 층에서 효과적인 변형을 유발하지 않는다. 상기 리스터스(Wristers) 특허에 개시된 방법은 압축 응력받은 실리콘 질화물의 층을 갖는 BOX 구조체를 형성하고, 최종 소자 구조체는 활성 영역과 기판 사이에 위치한 BOX 구조체를 포함한다. 그렇지만, 압축 응력받은 실리콘 질화물 층은 웨이퍼의 평면에서 연속적(방해받지 않음)이며 이에 따라 최초-형성된 구성으로부터 측면으로 확장 또는 수축할 수 없다. 매립된 응력받은 실리콘 질화물 층의 에지 이완(edge relaxation)을 위한 기회가 없으며, 따라서 리스터스(Wristers) 특허는 실리콘 활성 영역에서 변형을 유발하기 위한 메커니즘 또는 압축 응력받은 매립 실리콘 질화물 층을 이완시키기 위한 메커니즘을 제공하지 않는다.
Chatty 등의 미국 특허 공개공보 2009/0278201은 SOI 웨이퍼 상의 변형된 채널 MOSFET 소자를 개시한다. 출발점은 기판 상의 매립 실리콘 산화물 층(BOX), 그 상부의 실리콘 질화물 층 및 MOSFET이 구성되는 표면 활성 실리콘층을 갖는 웨이퍼이다. 이러한 실리콘 질화물 층은 200 MPa의 최대 크기까지의 압축 또는 인장 응력 상태에서 증착될 수 있다. 이러한 출발점으로부터, 분리 트렌치가 활성 실리콘층 및 그 하부의 실리콘 질화물 층을 관통하여 절단되나, BOX에서 중지된다. 그 후 활성층 내의 소스 및 드레인 실리콘의 일부가 제거되고 압축 또는 인장 응력받은 물질(예컨대, 실리콘 게르마늄 또는 실리콘:탄소 각각)으로 대체되고 이에 따라 MOSFET의 채널 영역에서 세로방향 압축 또는 인장 변형을 유발한다. 실리콘 질화물 층의 에지 이완 및 확장으로부터 채널 영역의 상당한 변형을 획득하는 대신에, Chatty 공개공보에서, 채널 영역 내 변형을 유발하는 주된 방법은 공지된 "내장형 소스/드레인 응력기(embedded source/drain stressor)" 방법이다. Chatty 공개공보는 보강재(stiffener)로서 매립 실리콘 질화물 층을 사용하는 것에 중점을 두며, 상기 보강재에 대하여 소스/드레인 영역에서 내장형 응력기의 힘이 작용하여 채널 영역 내 원하는 변형을 생성시킬 수 있다. 상기 공개공보에 의하면, 소스/드레인 내장형 응력기가 존재하지 않는 경우, 측정치는 (1) 실리콘 질화물 보강 층이 존재하거나 또는 (2) 실리콘 질화물 응력기가 존재하지 않는 경우, 채널 내 응력의 차이가 없음을 나타낸다. 따라서, Chatty 공개공보는 매립 실리콘 질화물 응력기와 함께 에지 이완을 사용하여 채널 내 응력을 유발하기 위한 시도를 하지 않았음이 명백하다.
바람직한 구체 예의 개요
본 발명의 한 양상은 베이스 기판 상부에서 응력받은 매립 절연체 구조체(stressed buried insulator structure)를 갖는 절연체 상 반도체(semiconductor on insulator, SOI) 기판을 제공하는 단계를 포함하는, 반도체 소자 제조 방법을 제공한다. SOI 기판은 표면 반도체 층을 가진다. 본 방법은 상기 표면 반도체 층, 및 상기 응력받은 매립 절연체 구조체를 통하여 상기 베이스 기판 내부까지 마스크 층에 의해 정의된 패턴으로 에칭하여 진행한다. 상기 응력받은 매립 절연체 구조체를 통한 에칭은 에칭에서 형성되는 하나 이상의 트렌치의 벽 사이의 표면 반도체 층의 측방향 범위(lateral extent)의 적어도 일부를 횡단하는 표면 반도체 층에서 면내 변형을 야기한다. 집적 회로 소자(integrated circuit device), 예를 들어 MOS 트랜지스터가 표면 반도체 층의 활성 영역을 가지면서 형성된다.
본 발명의 또 다른 양상은 베이스 기판 상부에 매립 절연체 구조체를 갖는 절연체 상 반도체(SOI) 기판을 제공하는 단계를 포함하는, 반도체 소자 제조 방법을 제공한다. SOI 기판은 표면 반도체 층을 가진다. 본 방법은 상기 표면 반도체 층, 및 상기 응력받은 매립 절연체 구조체를 통하여 상기 베이스 기판 내부까지 마스크 층에 의해 정의된 패턴으로 에칭하여 진행한다. 본 방법은 매립 절연체 구조체 내에 응력을 유발시키기 위하여 이온을 매립 절연체 구조체 내로 또는 이를 관통하여 주입시키는 단계, 이에 따라 에지 이완의 메커니즘을 통하여, 에칭에서 형성된 하나 이상의 트렌치의 벽들 사이에서 표면 반도체 층의 적어도 측면 부분을 횡단하여 표면 반도체 층을 변형시키는 단계를 포함한다. 집적 회로 소자가 표면 반도체 층의 활성 영역을 가지면서 형성된다.
본 발명의 또 다른 양상은 적어도 하나의 MOSFET를 포함하는 반도체 소자를 제공하며, 상기 반도체 소자는, 실리콘을 포함하며 기판 내로 부분적으로 연장되는 하나 이상의 트렌치 분리 구조체의 제1 및 제2 벽을 갖는 상기 기판을 가진다. 기판 경계 영역은 제1 및 제2 벽 사이로 연장되고 매립 절연 구조체가 상기 기판 경계 영역 상에 제공된다. 매립 절연 구조체가 제1 및 제2 벽 사이에서 측방향 범위에 대하여 연장된다. 매립 절연 구조체는 응력의 최초-형성된 상태로부터 부분적으로 이완된 물질을 포함하며, 매립 절연 구조체는 절연 상부 층을 가진다. 표면 반도체 층이 매립 절연 구조체 상에 형성되며, 상기 표면 반도체 층은 제1 및 제2 벽 사이에 연장되며 제1 및 제2 벽 사이에 연장된 표면 반도체 층의 적어도 일부분에서 유발된 변형을 가지며, 상기 변형은 매립 절연 구조체 내 응력의 에지 이완에 의해 유발된다. 표면 반도체 층 상의 게이트 유전 층(게이트 유전체 층)이 표면 반도체 층을 게이트 전극으로부터 분리시켜 이에 따라 표면 반도체 층은 MOSFET 소자의 채널 영역의 적어도 일부를 제공한다.
특히 바람직한 구체 예에서, 매립 절연체 층 또는 층들이 빌트인(built-in) 압축 응력을 갖는 경우, 상기 응력은 분리 트렌치가 에칭될 때 에지 이완에 의해 적어도 부분적으로 이완될 것이며 표면 층은 상기 층의 면내 인장에서 적어도 부분적으로 변형될 것이다. 유사하게, 매립 절연체 층 또는 층들이 빌트인(built-in) 인장 응력을 갖는 경우, 상기 응력은 트렌치를 에칭함으로써 적어도 부분적으로 이완될 것이며 표면 층은 상기 층의 면내 압축에서 적어도 부분적으로 변형될 것이다.
본 발명의 또 다른 양상은 반도체 소자 제조 방법을 제공하며, 상기 방법은 실리콘을 포함하는 제1 기판을 제공하는 단계 및 실리콘 게르마늄(SixGe1 -x로 약칭됨) 층을 상기 제1 기판 상에 증착시키는 단계를 포함한다. SixGe1 -x층은 제1 기판보다 더 큰 농도의 게르마늄을 가지며 이에 따라 SixGe1 -x층은 면내 압축 응력의 상태에 있다. 절연층을 갖는 제2 기판이 한쪽 표면 상에 제공되며 상기 제2 기판은 상기 절연층이 SixGe1x층에 결합하도록 부착된다. 제1 기판의 일부가 제거되어 SixGe1 -x층 상부에 표면 실리콘층을 잔류시킨다. 본 발명은 마스크 층에 의해 정의된 패턴으로, 표면 실리콘층, 응력받은 SixGe1 -x층, 절연층을 관통하여 제2 기판 내로 트렌치를 에칭하는 단계, 이에 따라 에칭에서 형성된 하나 이상의 트렌치의 벽들 사이에서 표면 실리콘층의 너비의 적어도 일부분을 횡단하여 표면 실리콘층을 변형시키는 단계를 포함한다. 집적 회로 소자가 표면 실리콘층의 활성 영역을 가지면서 형성된다.
본 발명의 또 다른 양상은 실리콘을 포함하는 제1 기판을 제공하는 단계를 포함하는, 반도체 소자 제조 방법을 제공한다. SixGe1 -x층이 제1 기판 상에 증착되며, SixGe1 -x층은 제1 기판보다 더 큰 농도의 게르마늄을 가지며 이에 따라 SixGe1 -x층은 면내 압축 응력의 상태에 있다. 본 방법은 한쪽 표면 상에 절연층을 갖는 제2 기판을 제공하며 상기 제2 기판을 상기 절연층이 SixGe1 -x층에 결합하도록 부착시킨다. 제2 기판의 일부분이 제거되어 표면 실리콘층을 절연층 상부에 잔류시킨다. 본 발명은 마스크 층에 의해 정의된 패턴으로, 표면 실리콘층, 절연 층 및 응력받은 SixGe1 -x층을 관통하여 제1 기판 내로 에칭하는 단계, 이에 따라 에칭에서 형성된 하나 이상의 트렌치의 벽들 사이에서 표면 실리콘층의 너비의 적어도 일부분을 횡단하여 표면 실리콘층을 변형시키는 단계를 포함한다. 집적 회로 소자가 표면 실리콘층의 활성 영역을 가지면서 형성된다.
도면의 간단한 설명
도 1은 본 발명의 한 양상에 따르는 SOI 웨이퍼를 개략적으로 나타낸다.
도 2는 추가 공정 이후 도 1의 웨이퍼를 개략적으로 나타낸다.
도 3은 추가 공정 이후 도 2의 웨이퍼를 개략적으로 나타낸다.
도 4는 추가 공정 이후 도 3의 웨이퍼를 개략적으로 나타낸다.
도 5, 6 및 7은 본 발명의 바람직한 구체 예에 따르는 CMOS 소자의 일부를 도시한다.
바람직한 구체 예의 상세한 설명
본 발명의 특히 바람직한 실시는 압축 또는 인장 응력받은 매립 절연체 구조체를 함유하는 절연체 상의 반도체(semiconductor on insulator) 웨이퍼를 제공하거나 이를 사용할 수 있다. 이러한 압축 또는 인장 응력받은 매립 절연체 층 및 압축 또는 인장 응력받은 매립 절연체 구조체의 또 다른 실시가 본 발명에서 응력받은 BOX 구조체 또는 층들로서 인용된다. 응력받은 BOX 구조체를 포함하는 바람직한 SOI 웨이퍼는 변형 반도체 영역 또는 층들을 제공하기 위하여, 또는 반도체 소자 구조체 내에 변형된 활성 영역을 제공하기 위하여 유리하게 사용될 수 있다. 이러한 구조체는 변형 실리콘 기술 및 SOI 기술 둘 모두의 장점을 달성하는 것으로 기대된다. 본 발명은 반도체가 실리콘 이외의 물질인 경우, 예를 들어, 그라핀(graphene) 또는 나노튜브 형태로서, 게르마늄, 실리콘 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체, 실리콘 카바이드 또는 나노스케일 탄소인 경우, 절연체 상의 반도체(semiconductor on insulator) 웨이퍼에 더욱 광범위하게 적용될 수 있다. 이러한 임의 반도체 시스템에서 제조된 소자는 하나 이상의 면내 축(in-plane axes)을 따라 유도된 인장 또는 압축 변형으로부터 이익을 얻을 수 있다.
본 발명의 바람직한 실시는 절연체 상의 반도체(semiconductor on insulator) 기판의 표면 상에서 트랜지스터 활성 영역을 정의하기 위하여 응력받은 BOX 구조체를 갖는 바람직한 절연체 상의 반도체 기판 내로 분리 트렌치를 에칭함으로써 MOS 트랜지스터를 형성한다. 표면 반도체 층은 바람직하게는 그 두께가 최대 50 나노미터이다. 가장 바람직하게는 트렌치는 응력받은 BOX 구조체를 관통하고 기판의 하부 반도체 영역 내로 일정 거리만큼 침투하기에 충분한 깊이로 형성된다. 상부 박형 반도체 활성 영역은 탄성 에지 이완에 의하여 면내에서 유발된 인장 또는 압축 변형을 가질 것이다. 추가 공정 없이 인장 또는 압축 변형은 전형적으로 면내에서 2축성(biaxial)일 것이며, 1축(uniaxial) 변형이 바람직한 경우 1축(uniaxial) 변형을 달성하기 위하여 또 다른 공정이 사용될 수 있다. 또한, MOSFET의 너비 축(width axis) 및 길이 축에 대응하는, 반도체 소자의 주축들 각각에 따라 배향된 상대적인 변형 양은 소자의 활성 영역을 정의하기 위하여 사용되는 마스크의 레이아웃에 의해 결정되는 분리 트렌치의 간격(spacing)을 통하여 독립적으로 제어될 수 있다. 예를 들어 면내 변형이 반도체 소자 내 특정 축을 따라 반도체에서 바람직하지 않은 경우, 트렌치는 상기 축을 따라 충분히 멀리 이격되며 이에 따라 에지 이완 메커니즘의 효과가 적절하게 최소화된다. 분리 트렌치는 후속하여 이미 CMOS IC 산업에서 달성되었거나 장래에 도입될 수 있는 임의 트렌치 분리 충진 공정(trench isolation fill process)을 사용하여 적절한 절연체에 의해 충진(fill)된다 바람직하게는 트렌치 충진은 인접한 활성 영역의 원하는 변형 특성을 유지 또는 달성하도록 수행된다. 또 다른 소자가 응력받은 BOX 구조체를 갖는 SOI 웨이퍼 내로 트렌치를 에칭함으로써 형성된 활성 영역 상에 유리하게 형성될 수 있으며 이에 따라 트렌치는 충분한 깊이 및 적절한 분리로 에칭된다.
절연체 층, 기판 및 표면 반도체 층의 적절한 선택에 의해, 절연체가 압축 또는 인장 응력받을 수 있으며 표면 층이 면내에서 인장 또는 압축 변형될 수 있다. 실리콘 표면 층은 특히 이러한 때에 바람직하며 따라서 이하의 논의는 절연체 상 실리콘(silicon on insulator, SOI) 기판 및 소자에 중점을 둔다. 여기서 논의되는 전략은 인장 또는 압축 응력받은 시스템, 순수 실리콘 이외의 표면 층 및 여기서 구체적으로 논의된 것들 이외의 절연체를 포함하여, 여러 시스템에서 구현될 수 있다. 다중 층이 또한 기판 및 표면 반도체 층 상에 존재할 수 있다.
더욱 일반적으로, 일부 적용에서, 압축 또는 인장 응력받은 매립 층을 사용하는 것이 가능하며, 이는 절연체가 아니다. 이러한 양상에서, 표면 실리콘층을 기판으로부터 절연시키는 구조체가 구조체의 일부로서 금속 또는 전도성 층을 포함할 수 있음이 가능하다. 그럼에도 절연체 상의 실리콘 기판 또는 소자가 본 발명의 특히 바람직한 실시라는 것이 이해되어야 한다.
면내 인장 변형은 하부 층에서 면내 압축 응력을 갖도록 하고 두 층 모두를 통하여 근접하게-이격된 분리 트렌치를 에칭함으로써 실리콘의 박막 영역에서 생성될 수 있다. 실리콘의 박막은 바람직하게는 그 두께가 최대 50 나노미터이며 트렌치는 바람직하게는 압축 응력을 갖는 층이 탄성 에지 이완에 의해 측면으로 이완할 수 있는 것을 보장하기에 충분한 깊이로 에칭된다. 그 결과 분리 트렌치에 근접한 압축 층에서 응력이 감소되며, 상기 압축 층의 상단 상의 박형 실리콘층을 비롯하여, 분리 렌치에 근접한 인접 층들(상부 및 하부)에서 면내 인장 변형이 유발된다. 압축 응력을 갖는 하부 층이 적어도 부분적으로 절연성인 경우, 분리 트렌치를 에칭한 이후, 상단의 분리된 실리콘의 영역은 예컨대 완전 공핍된 MOS 트랜지스터와 같은 절연체-상-실리콘(SOI)을 제조하기 위해 사용될 수 있다. 논의된 바와 같이, 이는 본 발명에 따라 적절한 응력 및 기하학에 의해 용이하게 달성된다. 따라서, 본 발명은 다른 고려되는 방법과 비교하여 잠재적으로 낮은 비용 및 낮은 결함 밀도를 갖는 변형된 박형 바디 SOI 소자의 제조를 가능하게 한다.
바람직한 실시에서, 트렌치 사이의 반도체 표면 층을 통한 측면으로의 변형 분포는 균일하지 않으며 종종 트렌치 사이의 측면 중간지점 근처에서 피크를 가질 수 있다. 일부 기하학 하에서, 반도체 표면 층은 트렌치 근처에서 자신의 에지에 인접한 영역을 가질 수 있으며, 면내 변형은 거의 0 이거나 또는 층이 이를 수용하도록 설계된 면내 변형에 대하여 반대 특성(예컨대, 인장 대신 압축)을 가진다.
이러한 개시사항은 참조로서 명칭 "Strained Silicon with Elastic Edge Relaxation"인 미국 특허 7,338,834의 기재사항 및 개시사항을 그 전체로서 포함한다. 미국 특허 7,338,834는 여럿 중에서, 2축 압축 응력 하에서 실리콘 웨이퍼 상에서 성장된 실리콘 게르마늄의 박형(임계 두께 미만) 에피택셜 층 및 실리콘 게르마늄 층의 상단 상에서 에피택셜하게 성장된 실리콘의 박막을 개시한다. 종래 CMOS 공정에서와 같이, 얕은 트렌치 분리 구조체가 형성될 때, 실리콘 게르마늄 내 압축 응력은 트렌치 측벽에서 탄력적으로 이완되며 실리콘 게르마늄 층 상부 및 하부의 인접하는 실리콘층들은 상기 트렌치 측벽으로부터 연장되어 소정의 거리 이상에서 면내 인장 변형 미만이 된다. 활성 영역의 너비와 길이를 제어하는 것과 동일하게, 분리 트렌치의 분리를 제어함으로써, 실리콘의 상단 층에서의 인장 변형의 양과 정도가 특정 적용분야에 바람직하도록 너비와 길이 방향에서 독립적으로 조절될 수 있다. 본 발명의 바람직한 방법 및 실시는 예를 들어 응력받은 BOX 구조체를 포함하는 SOI 기판 상에서 원하는 분리로 적절한 트렌치 분리 구조체를 형성함으로써, 탄성 에지 이완에 의해 도입된 변형 실리콘을 갖는 활성 영역을 형성한다.
특정 구체 예는 실리콘 질화물의 매립 층 내에 압축 응력을 유발시키기 위해 이온 주입을 사용할 수 있으며, 이는 이온 주입이 일어나기 이전에 응력 상태였거나 또는 아니었을 수 있다. 본 방법의 이러한 특정 구체 예는 집적 회로가 그 제조 과정에서 고온에서 처리되어야 하는 경우 바람직하며, 고온은 증착된 실리콘 질화물의 층에서 빌트인(built-in) 압축 응력을 감소시키는 가능한 효과를 가진다. 이온-주입-유도 응력(Ion-implant-induced stress)은 응력-완화(stress-relieving) 고온 단계, 예를 들면 STI의 형성과 관련된 단계가 완료된 이후 제조 과정에서 비교적 늦게 실행될 수 있다. 또한 이온-주입-유도 응력은 포토레지스트의 층에 리소그래피식으로(lithographically) 형성된 주입 마스크 패턴의 사용에 의해 집적 회로 내 MOSFET의 특정 서브세트에 선택적으로 적용될 수 있다. 예를 들어, n-채널에서 인장 변형을 유발하고 p-채널에서는 인장 변형 유발을 피하기 위하여, n-채널 MOSFET 하부에 단지 실리콘 질화물을 주입시키는 것이 바람직할 수 있다.
본 발명의 또 다른 실시에서, 변형된 활성층은 활성층 하부의 Ge 또는 SiGe의 박막을 사용하여 생성된다. 웨이퍼는 도너 웨이퍼 상에 임계 두께 미만의 Ge 또는 SiGe의 압축 응력받은 층을 증착시킴으로써 제조된다. 도너 웨이퍼의 게르마늄 또는 실리콘 게르마늄 표면 층은 후속하여 제품 웨이퍼에 결합되고, 그 후 도너 웨이퍼의 대부분은 미국 특허 7,534,701에 기재된 바와 같이 스마트컷 공정(SmartCut process)에 의해 분리되어 얇고, 이 지점에서, 변형되지 않은 실리콘 표면 층을 잔류시킨다. 산출된 웨이퍼는 순서대로 실리콘 기판, SiO2또는 또 다른 절연체의 층, 임계 두께 미만의 Ge 또는 SiGe 층, 및 5 나노미터 내지 50 나노미터 두께의 표면 실리콘층을 포함한다. 집적 회로 제조 동안, 분리 트렌치는 매립 Ge 또는 SiGe 층에서 변형의 일부를 완화시키기 위해 적절한 간격을 두면서 절단되며, 이는 활성 실리콘층에서 바람직한 변형을 유발한다.
또 다른 실시에서, 웨이퍼는 기판의 순차 층, SiGe 층, 절연층, 및 표면 실리콘층을 포함한다. SiGe 층은 증착되면서 압축 변형된다. 소자 제조 동안, 분리 트렌치는 SiGe 층에서 변형의 일부를 완화시키기 위해 적절한 간격에서 절단되며, 이는 절연층을 통하여 하부 실리콘층에 응력 힘을 전달한다. 절연층이 SiGe를 활성 실리콘층으로부터 분리시키기 때문에, SiGe 층 내 결함은 활성 실리콘층에 영향을 미치지 않을 것이며, 따라서 SiGe 층에서 압축 응력의 양은 임계 두께로 제한되지 않는다. 결과적으로 소자가 형성되는 표면 실리콘층은 인장 변형될 것이다.
본 발명의 바람직한 실시는 매립 절연체(BOX) 층에 빌트인(built-in) 압축 응력을 갖는 SOI 웨이퍼 또는 기판을 제조한다. 압축 응력은 빌트인(built-in) 압축 응력을 유발하는 조건 하에서 화학 기상 증착 (CVD) 방법에 의해 용이하게 증착될 수 있는 실리콘 질화물의 층으로 구성되거나 또는 이를 포함하는 구조체로부터 유도될 수 있다. 이러한 증착 조건은 실리콘 IC 처리 산업에서 매우 잘 알려져 있다. SOI 웨이퍼는 바람직하게는 웨이퍼 결합 방법에 의해 제조된다. 종래 결합 SOI 공정과 비교하여 본 명세서에 기재된 공정의 주된 차이점은, 단지 응력받지 않은 이산화 실리콘으로 구성된 종래 BOX 층을 형성하기보다 오히려, 본 공정은 도 1에 도시된 바와 같이 압축 또는 인장 응력 하에서 물질의 층을 함유하는 매립 절연체 (BOX) 층을 형성(이에 따라 응력받은 BOX 구조체(12)를 생성)한다는 점이다. 웨이퍼 결합 및 층 한정 공정의 양상은 예를 들어 리스터스(Wristers) 등의 미국 특허 6,372,609에서 찾을 수 있으며, 이는 이러한 그리고 또 다른 개시를 위한 참조로서 여기에 수록된다. 트랜지스터가 제조되는 실리콘의 상단 층(도 1의 층(14))은 공칭적으로(nominally) 변형되지 않으며, 최대 50 나노미터의 바람직한 두께를 가진다.
바람직한 응력받은 BOX 구조체에 의해 기판 또는 웨이퍼에서 생성된 응력은 기존의 CMOS 공정에 따르는 (그러나 이로부터 개선된) 바람직한 공정을 통하여 표면 활성층의 일부분에 대하여 부분적으로 이완된다. 통상 CMOS IC 프로세싱은 소자 분리를 위한 트렌치 분리를 사용하며 바람직한 구체 예는 BOX 구조체에서 응력을 이완시키기 위하여 분리 트렌치 형성을 이용한다. 바람직한 공정은 응력받은 BOX 구조체를 관통하여 그리고 하부 실리콘 또는 또 다른 기판 내로 일정 거리만큼 분리 트렌치를 에칭시킨다. 트렌치가 에칭될 때, 응력받은 BOX 구조체 내 압축 또는 인장 응력은 활성 영역의 에지에서(즉, 트렌치 측벽에서) 탄력적으로 이완되며 적어도 부분적으로 이완된 BOX 구조체는 트렌치 측벽으로부터 연장된 일정 거리 이상에서 응력받은 BOX 구조체의 양쪽면(즉, 상부 및 하부) 상에서 실리콘에 탄성 응력을 인가한다. 명백하듯이, 응력받은 BOX 구조체는 일반적으로 완전하게 이완되지 않으며 BOX 구조체의 잔류 응력은 표면 활성 영역에 유도된 응력에 의해 부분적으로 균형이 맞춰 진다.
전술한 바와 같이, 리스터스(Wristers) 등의 미국 특허 6,372,609는 압축 응력 하의 매립 실리콘 질화물 층을 개시하지만 압축 응력받은 매립 실리콘 질화물 층 상부의 실리콘 활성 영역에서 변형을 유발하기 위한 메커니즘은 제공하지 않는다. 대조적으로, 본 발명의 바람직한 구체 예는 바람직하게 트렌치 분리 구조체 또는 또 다른 트렌칭을 형성함으로써 에지 이완을 제공한다. 트렌치 분리 구조체 또는 트렌칭의 또 다른 형태를 형성하는 것은, 소자 제조를 위한 출발점이 웨이퍼 전반에서 응력기 층을 포함하는 매립 절연 구조체를 함유하는 웨이퍼일 때, 반도체 소자 내 개별 트랜지스터에서 변형을 유발하기에 바람직하다.
바람직하게는, 여기에 기재된 방법은 활성층 및 응력받은 실리콘 질화물 층을 관통할 뿐만 아니라, BOX 층 내로 및 가능한 경우 이를 관통하여 부분적으로 기판 내로 트렌치를 에칭한다. 이는 응력받은 질화물 층이 분리 트렌치 영역 내로 훨씬 더욱 많이 확장(또는 접촉)하도록 하며, 이에 따라 트렌치 벽 사이의 거리가 소형 기하학 소자에 대하여 기존 산업이 사용하는 약 800 나노미터 또는 그 미만인 경우 표면 활성 실리콘 영역 전반에 걸쳐 상당한 변형을 발생시킨다. 바람직하게는 매립 응력기 층은, 실리콘 질화물 또는 일부 또 다른 물질인 경우, 200 메가파스칼보다 크며, 바람직하게는 1 기가파스칼보다 더 큰 크기의 면내 응력을 가져야 한다. 시뮬레이션에 의하면, 벌크 FET에서 내장형 소스/드레인 응력기에 의해 유발될 수 있는 만큼 많이, 본 에지 이완 방법에 의해 MOSFET의 채널 영역에서 변형이 유발될 수 있다.
여기의 메커니즘은 참조문헌으로 수록된 미국 특허 7,338,834, 명칭 "Strained Silicon with Elastic Edge Relaxation"에 기재된 것과 유사하다. 미국 특허 7,338,834는 주로 실리콘 또는 또 다른 기판 상에서 에피택셜하게 성장된 실리콘 게르마늄 매립 응력기 물질의 사용을 개시한다. 이와 반대로, 예컨대 실리콘 질화물 또는 실리콘 산화물이 적층된 실리콘 질화물과 같은 일부 바람직한 BOX 물질은 현재 에피택셜하게 성장될 수 없으므로 간단한 방식으로 수용(accommodate)될 수 없다. 본 발명의 바람직한 실시는 쉽게 에피택셜하게 증착(또는 성장)되지 않는 응력기를 사용할 수 있다. 실제적인 결과로서, 본 발명의 바람직한 실시는 제조 비용 및 유연성을 포함하여 많은 실제적인 장점을 가질 수 있는 절연 압축 또는 인장 응력받은 층을 제공할 수 있다.
현재 바람직한 실시는 실리콘 기판 및 실리콘 활성 영역을 사용한다. 여기에 기재된 바람직한 방법은 또한, 비-제한적으로 실리콘 게르마늄, 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 인화물 및 실리콘 카바이드를 포함하는, 실리콘 이외의 반도체 물질로부터 형성된 표면 층 또는 기판(또는 둘 모두)을 갖는 소자를 제조하기 위해 사용될 수 있다. 여기에 기재된 방법은 또한 표면 반도체 층을 면내 인장 변형 또는 면내 압축 변형을 받도록 할 수 있다. 본 발명의 바람직한 실시는 표면 반도체 층과 응력받은 매립 절연체 층의 전체 두께보다 더 깊게, 전형적으로 해당 분야에서 벌크 CMOS 집적 회로 제조에서 실시되는 것과 유사한, 약 300 nm 내지 400 nm 깊이까지 트렌치를 깊게 에칭할 수 있으나, 대략 10 nm 표면 활성 실리콘 및 대략 20 nm 매립 절연체 두께를 갖는 초박형 바디/초박형 BOX가 장래에 제안됨에 따라 상단 반도체 층 및 응력받은 매립 절연체 층이 훨씬 더 얇아지는 경우 트렌치의 깊이는 더 얕아질 수 있다. 전형적으로 트렌치를 BOX 층을 관통하여 에칭하는 것이 아닌 종래 SOI 프로세싱과는 상이한데, 왜냐하면 종래 BOX 층을 관통하여 에칭하는 것은 트랜지스터의 전기 절연을 달성하기 위한 필수적인 것이 아니기 때문이다. SOI 기판에서 더 깊은 STI에 대해 더 깊게 트렌치를 에칭하는 것은 종래 집적 회로 공정 기술로 쉽게 달성된다. 본 발명은 특히 완전 공핍 초박형 바디 SOI 용도에 적합한데 왜냐하면 상부 실리콘층으로의 응력의 전달이 실리콘 활성층이 박형일 때 가장 효과적이기 때문이다. 바람직한 박형 표면 층의 동일한 원리가 또한 앞서 인용된 비-실리콘 반도체 물질 모두에 적용된다.
빌트인(built-in) 압축 응력을 갖는 바람직한 BOX 구조체 내의 바람직한 응력기 층은 용이하게 빌트인(built-in) 압축 응력으로 증착된 실리콘 질화물일 수 있다. 응력은 1 기가파스칼을 초과할 수 있다. 이를 달성하기 위한 증착 조건은 상업적으로 구입 가능한 장비 및 공정을 사용하는 IC 제조 산업에서 잘 알려져 있다. 압축성 층이 실리콘 질화물인 경우, 압축성 질화물 층의 한쪽 면 또는 양쪽 면에 산화물의 박막을 포함하는 것이 바람직할 수 있으며 여기서 경계면이 상단 (활성) 실리콘층 또는 하부 실리콘 기판 웨이퍼에 대하여 형성될 수 있다. 실리콘에 대한 실리콘 산화물 경계면은 실리콘에 대한 실리콘 질화물 경계면의 결합 및 전기적 특성보다 우수한 결합 및 전기적 특성을 가질 수 있다.
본 발명의 또 다른 구체 예에서 압축 응력은 이온 주입에 의해 매립 질화물 층에 도입될 수 있다. 블랭킷 주입(Blanket implantation)이 실리콘 웨이퍼를 횡단하여 연장되는 모든 실리콘 질화물 층 내로 또는 이를 관통하여 이온을 주입하기 위하여 사용될 수 있다. 그 대신에, 이온의 주입은, 선택된 MOSFET 아래에 단지 질화물 층을 적절한 이온 주입량으로 주입함으로써, 제조된 집적 회로 내 모든 MOSFET일 필요는 없는 일부 MOSFET 하부의 질화물 층에 선택적으로 적용될 수 있다. 선택적 (마스크된) 주입에 의해 질화물 영역에 압축 응력을 도입하는 것은 인장 변형이 선택된 MOSFET의 상부 반도체 층에만 도입되는 유익한 결과를 달성할 수 있다. 실리콘 채널 층에 대한 특히 바람직한 구체 예에서, 포토레지스트의 층에 포토리소그래피적으로 정의된 주입 마스크를 사용하고 단지 n-채널 MOSFET 소자 하부의 실리콘 질화물 층을 주입함으로써, 인장 변형은 n-채널 MOSFET의 채널 층에만 도입되고 p-채널 MOSFET의 실리콘 채널 층에서는 회피될 수 있다.
실리콘 질화물 매립 응력기 층은 웨이퍼 결합 기술에 의해 실리콘 웨이퍼의 표면 상에 제공될 수 있다. 예를 들어, 웨이퍼 결합에 의해 매립 응력받은 실리콘 질화물 또는 실리콘 산질화물 층을 형성하기 위한 다양한 방법이 미국 특허 6,707,106에 기재되어 있다. 반도체 질화물 표면의 직접 결합은 미국 특허 5,503,704, 명칭 "Nitrogen Based Low Temperature Direct Bonding", 미국 특허 5,904,860, 명칭 "Method for Direct Bonding Nitride Bodies", 및 Bower 등의 "Low Temperature Si3N4DirectBonding",App.Phys. Letts., vol. 62, pp. 3485-3487 (1993), Yi, et al., "Systematic Low Temperature Silicon Bonding using Pressure and Temperature" Jap. J. Appl. Phys., vol. 37, pp.737-741 (1998) 및 Harendt, et al., "Silicon Fusion Bonding and Its Characterization" J. Micromechanical Microengineering, vol. 2, pp. 113-116 (1992)를 포함하는 많은 문헌에 기재되어 있다. 미국 특허 5,503,704 및 5,904,860은 실리콘 질화물 층을 통한 웨이퍼의 직접 결합과 관련하여 그 개시를 위한 참조로서 수록된다.
빌트인 응력을 매립 실리콘 질화물 (또는 또 다른) 응력기 층에 보존시켜 트렌치가 에칭될 때 상부 반도체 층에 변형을 도입시키기 위해 이를 사용할 수 있도록 하는 것이 바람직하다. 결과적으로, 실리콘 또는 또 다른 웨이퍼에 대한 실리콘 질화물의 직접 결합이, 직접 결합된 실리콘 질화물 층에서 빌트인 응력(압축성 또는 인장성)을 유지하기 위해 충분히 낮은 온도에서 수행되는 것이 바람직하다. 박형 열 실리콘 산화물로 코팅된 실리콘 웨이퍼가, 800℃에서의 어닐링 이후 0.9 J·m-2의 결합 강도를 갖는 균일하게 결합된 웨이퍼를 생성하기 위하여 140 nm 두께의 실리콘 질화물 층에 직접 결합되었다. 또 다른 전략이 Si3N4의 층을 접촉시키고 후속하여 90℃ 내지 300℃의 온도에서 어닐링함으로써 실리콘 질화물 층들 사이의 강력한 결합을 생성하였다. 표면에 30 나노미터의 실리콘 질화물 층을 갖는 실리콘 웨이퍼를 접촉시키고 그 후 400℃에서 4시간 동안 어닐링시켜 1.0 내지 2.8 J·m-2의 평가 결합 강도를 생성하였다. 또 다른 전략에서, 직접 결합이 2개의 실리콘 웨이퍼에 대하여 달성되었으며 이들 각각은 플라즈마-강화 화학 기상 증착 (PE-CVD) 산질화물(oxynitride), PE-CVD 질화물 또는 저압(LP) CVD 질화물로 덮인 표면을 갖는다. 웨이퍼를 접촉시키고 공기 중에서 200℃ 내지 500℃ 범위의 온도에서 1 내지 10시간 동안 어닐링시켜 안정한 결합을 생성하였다.
실리콘 산질화물 또는 실리콘 질화물 층으로 코팅된 실리콘 웨이퍼의 자발적 결합은 산질화물 또는 질화물 층의 표면 거칠기가 0.5 nm (RMS) 미만인 경우 일어날 수 있다. PE-CVD 산질화물 또는 질화물 층에 대하여, 화학-기계적 평탄화에 의한 표면 연마는 거칠기를 감소시키고 결합시키거나 또는 결합 품질을 강화시키기 위해 일반적으로 필수적이다. 예를 들어, LPCVD 실리콘 질화물 표면 층을 갖거나 갖지 않는 양면 연마된 실리콘 웨이퍼 쌍을 결합시키는 것은 Si-Si3N4 또는 Si3N4-Si3N4인 결합 면에 대하여 성공적이었다. 사전-결합 "물리적 활성화"는 쌍 중 하나의 웨이퍼 또는 두 웨이퍼 모두를 산소 또는 아르곤 플라즈마 방출에 노출시키고 그 직후 탈이온수에 5분 동안 침적시키고 스핀 건조시켜 달성되었다. 실온에서의 결합에 후속하여 모든 웨이퍼를 2시간 동안 150℃에서 어닐링시키고, 그 후 2시간 동안 350℃에서의 제2 어닐링 단계를 거쳤다. 결합 강도는 실온 경합 이후 1.1 J·m-2로부터 350℃에서 2시간 동안의 어닐링 이후 2.2 J·m-2까지 증가하였으며, 더 높은 어닐링 온도는 더욱 강한 결합을 산출하였다.
더욱이, 실리콘 질화물 결합 층을 사용함으로써, 호스트 웨이퍼가 실리콘이고 상단 반도체 층이 실리콘 이외의 것인 절연체-상-반도체 웨이퍼를 생성하는 것이 가능하다. 매립 질화물을 갖는 이러한 비-균질한 절연체-상-반도체의 예는 마이클라우스(Miclaus) 등의 "Wafer Bonding of (211) Cd0 .96Zn0 .04Teon(001) Silicon," J. Electron. Materials, vol. 32, pp. 552-555 (2004)에서 제안된다. 마이클라우스(Miclaus) 논문은 매립 실리콘 질화물 절연체 층 상의 화합물 반도체 층의 결합을 기재하지만, 화합물 반도체 층 내에 변형을 도입하기 위한 어떠한 방법도 기재하지 않는다. 마이클라우스(Miclaus) 등의 논문의 결합 전략은 II-VI족 물질 예컨대 카드뮴 텔루라이드, 카드뮴-아연 텔루라이드 및 수은 카드뮴 텔루라이드 그리고 III-V족 물질 예컨대 갈륨 비화물, 인듐 갈륨 비화물, 인듐 인화물, 인듐 갈륨 비화물, 갈륨 질화물, 인듐 갈륨 질화물 및 알루미늄 질화물을 포함하는, 화합물 반도체 물질 내에 변형을 도입하기 위하여 본 명세서에 기재된 변형 및 에지 이완 전략에 포함될 수 있다.
일부 바람직한 구체 예에서 BOX 구조체는 상부 면 및 하부 면 중 어느 하나 또는 둘 모두에 이산화 실리콘층을 갖는 압축 또는 인장 응력받은 실리콘 질화물 층으로부터 제조될 수 있다. 실리콘 산화물 층이 응력받은 실리콘 질화물과 상단 반도체 활성층 사이에 삽입되는 경우, 이산화 실리콘-반도체 경계면은 실리콘 질화물-반도체 경계면과 비교하여 우수한 전기 특성을 가질 수 있다. 다른 한편, 삽입 이산화 실리콘층이 고온 어닐링 사이클 동안 자신의 고유한 기계적 순응성(mechanical compliance) 및 낮은 점성으로 인하여 응력 버퍼제(stress buffer)로 작용하는 경우, 에지 이완에 의해 상단 반도체 층에 도입된 응력은 감소될 수 있다. 따라서 일부 환경에서, 매립 실리콘 질화물 층을 최상단 반도체 활성층과 직접 접촉시키는 것이 바람직할 수 있다. 또 다른 구체 예에서, 이산화 실리콘보다 더 큰 단단함(stiffness)을 갖는 이산화 실리콘 이외의 절연 물질이 응력받은 실리콘 질화물 층과 표면 활성 반도체 층 사이에 삽입될 수 있다. 큰 영률(Young's Modulus)(균등한 낮은 순응성)과 우수한 전기 절연 특성을 갖는 절연 물질은 알루미늄 질화물, 알루미늄 산화물, 하프늄 산화물, 하프늄 산질화물을 포함하며, 이들 모두는 공지된 화학 기상 증착 (CVD) 또는 원자 층 증착 (ALD) 기술에 의해 증착될 수 있다. 실리콘 질화물 박막에 대한 증착 및 처리 조건에 의존하여 200 내지 320 GPa일 수 있는 실리콘 질화물에 대한 영률과 비교하여, 알루미늄 질화물 및 알루미늄 산질화물은 각각 200 GPa 및 206-214 GPa의 체적률(bulk moduli)을 가지며, 알루미늄 산화물은 150 내지 180 GPa로 보고된 탄성률을 가진다. ALD 하프늄 산화물 HfO2 박막 및 ALD 알루미늄 산화물 Al2O3 박막은 180 GPa 내지 260 GPa의 탄성률을 갖는 것으로 측정되었다. 일반적으로, 150 GPa 내지 250 GPa 범위의 영률을 갖는 절연 물질이 매립 실리콘 질화물 응력기 층과 표면 활성 반도체 층 사이의 유전체 층으로 바람직하다.
상단 반도체 활성층과 직접 접촉하는 매립 실리콘 질화물 층을 제조하는 바람직한 방법은 다음과 같다. 예시적인 공정에서, 예를 들어 자유 질소 원자 또는 분자 질소원 예컨대 암모니아(NH3)와 같은 플라즈마 소스를 사용하여 300℃ 내지 1050℃ 범위의 고온까지 가열하는 열적 질화(thermal nitridation)를 수행하고 그 후 응력받은 실리콘 질화물 또는 산질화물 층은 후속하여 증착하고, 그 후 실리콘 산화물의 박막을 증착함으로써, 도너 실리콘 웨이퍼의 표면상에 고품질 실리콘 질화물 박막이 먼저 형성된다. 고품질 질화물 박막의 목적은 실리콘 질화물과 실리콘 사이의 낮은 경계면 결함 및 트랩 밀도를 갖는 적절한 고품질 경계면을 제공하는 것이며 이는 후속하여 경계면에 근접하여 제조되는 MOS 트랜지스터의 우수한 성능 및 신뢰성을 위하여 요구되는 조건이다. 이렇게 형성된 층상 실리콘-실리콘 질화물-실리콘 산화물 웨이퍼는 그 후 앞서 인용된 미국 특허 6,707,106을 포함하며, 반도체 산업 및 전술한 바와 같이 광범위하게 실시되는 열적 어닐링 및 적용 압력의 조합을 포함하는 웨이퍼 결합을 위한 표준 방법을 사용하여 실리콘 핸들 웨이퍼에 결합 될 수 있다. 실리콘 핸들 웨이퍼는 웨이퍼 결합이 수행되어 결합 공정을 촉진 또는 개선하기 이전에 그 상부에 형성된 실리콘 산화물 층을 선택적으로 가질 수 있다. 후속하여 대부분의 도너 웨이퍼가 예를 들어 SOITEC에 의해 사용되는 스마트 컷 공정과 같은, 표준 웨이퍼 분리 공정에 의해 제거되어, 실리콘 질화물 층에 부착된 바람직한 두께의 실리콘 박막을 잔류시킨다. 미국 특허 6,372,609는매립 절연 층 가공과 관련하여 그 개시를 위해 참조로서 수록된다.
전술한 바와 같이, BOX를 형성하기 위한 바람직한 공정은 고품질 실리콘 질화물 층을 형성하고 후속하여 압축 또는 인장 응력받은 실리콘 질화물 층을 증착하고, 그 후 실리콘 산화물 층을 증착하는 것을 포함할 수 있다. 응력받은 실리콘 질화물 층을 증착하는 것은 예를 들어, 플라즈마 강화 화학 기상 증착 (PECVD) 또는 저압 화학 기상 증착 (LPCVD) 공정에 의해 달성될 수 있다. CVD 공정에서 입력 인자를 변화시킴으로써, 1.7 기가파스칼 인장 내지 -3.0 기가파스칼 압축 범위의 인장 또는 압축 빌트인 응력의 예상가능한 양이 증착된 실리콘 질화물 박막에 선택적으로 포함될 수 있다. 예를 들어, 아르가바니(Arghavani) 등의 "A Reliable and Manufacturable Method to Induce a Stress of >1 GPa on a P-Channel MOSFET in High Volume Manufacturing," IEEE Electron Device Letters, Vol. 27, No. 2, 114-116 (2006)은 1.2 GPa의 인장 빌트인 응력을 갖는 실리콘 질화물 박막이 LPCVD에 의해 형성될 수 있는 방법 및 약 -3.0 GPa의 압축 빌트인 응력을 갖는 실리콘 질화물 박막이 PECVD에 의해 형성될 수 있는 방법을 개시한다. 더욱이, 약 2.0 GPa 인장 응력 값이 UV 경화 LPCVD 실리콘 질화물 필름으로 달성될 수 있다.
대신, 압축 응력을 갖는 층은 전형적으로 0.1 milliTorr 내지 10 milliTorr의 낮은 기체 압력 하에서의 스퍼터링과 같은 공지된 종래 방법에 의해 형성된 빌트인 응력을 갖는 증착된 금속일 수 있다. 빌트인(built-in) 압축 응력을 갖는 금속 층은 텅스텐, 몰리브덴, 티타늄 또는 이들 금속의 합금 또는 금속 화합물 예컨대 W, Mo 또는 Ti의 질화물, W, Mo, Ti, Co 또는 Ni의 실리사이드 또는 Hf 또는 La의 붕화물(boride)일 수 있다. 압축 응력을 갖는 층이 금속인 경우, 상기 층은 가장 바람직하게는 이산화 실리콘과 같은 박형 절연층이 상기 금속과 실리콘(또는 또 다른) 표면 층 사이에 삽입되도록 함으로써 실리콘(또는 또 다른 반도체)의 상단 층으로부터 전기적으로 분리된다.
바람직한 방법 및 실시는 빌트인 압축 응력을 갖는 실리콘 질화물을 응력받은 BOX 구조체 내 응력기 층으로서 증착할 수 있다. 응력받은 BOX 구조체를 생성하고 사용하기 위한 바람직한 방법은, 웨이퍼 결합 공정에 앞서, 호스트 웨이퍼 상에 실리콘 질화물을 증착하기 이전 및 이후에 박형 산화물 층을 증착시킬 수 있다. 이러한 특히 바람직한 응력받은 BOX 구조체는 실리콘 질화물 층의 양쪽 면에, 질화물 층과 비교하여 박형인, 실리콘 산화물 층을 제공하여 질화물 층과 인접 실리콘층 사이의 직접 접촉을 방지한다. 더욱이, 활성 실리콘층을 질화물 표면 대신 산화물 표면에 결합시키는 것이 바람직할 수 있다.
특히 바람직한 실시는 응력받은 실리콘 질화물을 호스트 실리콘 웨이퍼의 양쪽 면에 증착시켜 호스트 웨이퍼의 양쪽 면에 균등한 응력을 제공함으로써 웨이퍼 굽힘(bending)을 방지한다. (a) SOI 결합 공정 및 (b) 활성 영역 및 대응하는 분리 트렌치 패턴을 정의하는 리소그라피 공정 둘 모두에서 평판 웨이퍼를 유지하는 것이 바람직하다. 실리콘 웨이퍼의 양쪽 면의 질화물에서, 응력 균형이 존재할 것이며 이는 웨이퍼 휨(bowing)이 방지되거나 또는 적어도 제한되는 것을 보장한다. 분리 트렌치를 에칭하여 에지 이완을 달성하고 이에 따라 표면 반도체 층에 변형을 도입한 이후, 바람직한 실시는 응력 균형 실리콘 질화물 층을 실리콘 또는 또 다른 웨이퍼의 후면으로부터 에칭시키는데 왜냐하면 전면의 응력이 트렌치에 의해 많은 부분 이완될 것이며 따라서 트렌치를 에칭한 이후 후면 상의 균형 응력은 일반적으로 요구되지 않으며 일반적으로 바람직하지 않다.
응력받은 BOX 구조체를 갖는 SOI 기판의 다른 실시는 응력받은 BOX 구조체 내 응력기 층으로서 빌트인(built-in) 압축 응력을 갖는 증착된 전도성 박막을 사용한다. 예를 들어, 응력받은 BOX 구조체는 압축 응력받은 전기 전도성 물질의 내장 층(embedded layer)으로 구성될 수 있으며, 이는 한쪽 면 또는 양쪽 면에서 절연체에 의해 캡슐화된다. 텅스텐, 몰리브덴 및 티타늄 또는 이들의 합금과 같은 내화 금속은 빌트인(built-in) 압축 응력을 가지면서 CMOS IC 프로세싱 산업에서 공지된 조건 하에서 스퍼터링 방법을 사용하여 용이하게 증착될 수 있다. 응력받은 금속의 선택은 CMOS IC 제조 공정과 관련된 열적 부담(thermal budget) 및 열적 쇼크(thermal shock)를 견딜 수 있는 충분히 화학적으로 그리고 물리적으로 안정해야 하는 조건에 의해 제한된다. 내장형 응력받은 전도성 층에 대한 다른 옵션은 금속 붕소화물(예컨대 LaB6, HfB2) 및 금속 카바이드(예컨대 HfC) 및 금속 질화물(예컨대 HfN, TaN 및 TiN)을 포함한다. 또 다른 대안은 도핑안된 비정질 실리콘의 층을 증착하고 상기 층을 비소 원자의 고투여량 이온 주입으로 고도로 도핑하고, 후속하여 웨이퍼를 어닐링하여 비소를 활성화시키고 비정질 실리콘을 다결정 실리콘으로 변화시키는 것이며 이는 추후 압축 응력하에 놓일 것이다.
압축 응력받은 전도성 층이 BOX 내에 내장되어 응력받은 BOX를 생성하는 경우, 전도성 층은 후속하여 BOX 구조체 상부에서 제조되는 SOI MOSFET을 위한 백 게이트(back gate)로서 사용될 수 있다.
또 다른 바람직한 방법 및 실시는 미국 특허 7,338,834에 정의된 바와 같이, 임계 두께 미만의 Ge 또는 SiGe의 층을 사용한다. 첫 번째 방법은 웨이퍼를 제공하는 것이며 여기서 임계 두께 미만의 Ge 또는 SiGe의 층이 실리콘층과 실리콘 기판을 덮는 BOX 사이에 제공된다.
본 실시의 첫 단계는 Ge 또는 SiGe 층을 도너 기판 상에 증착시킨다. 임계 두께 미만의 이러한 층은 압축 변형된다. 이는 다른 공지된 방법과 대조적인데 상기 공지된 방법에서 SiGe의 등급 조성 두께 버퍼 층이 실질적으로 비-변형된 형태로 증착되고 그 후 일정한 조성의 비-변형된 SiGe의 층이 증착되며 이는 후속하여 활성 실리콘층을 변형시키기 위하여 사용될 것이다. 이러한 종래 구조체는 등급 SiGe 버퍼 층으로부터 야기된 불가피한 전이(dislocation)를 완화시킨다. 본 실시에서, 거의 또는 전혀 전이가 없는데 왜냐하면 Ge 또는 SiGe 두께가 의도적으로 임계 두께 미만이어서 구체적으로 전이를 최소화 또는 제거한다. 도너 Ge 또는 SiGe 층이 준비된 이후, 이는 수용 웨이퍼에 결합되는데, 상기 수용 웨이퍼는 실리콘 기판 상의 SiO2(또는 다른 절연체)의 층으로 구성된다. 공정은 스마트 컷 공정과 같은 공지된 방법을 사용하여 수용 기판으로부터 박형 활성 실리콘층을 제외한 모두를 제거하여 진행한다.
이 단계에서, 실리콘 활성층은 실질적으로 변형되지 않을 것이다. 스마트 컷 분리가 일어난 이후, 수용 (최종) 웨이퍼는 에지에서 밀어내는 경향이 있을 것인데 왜냐하면 Ge 또는 SiGe가 어느 정도 팽창할 수 있기 때문이다. 이는 실리콘의 박형 잔류 활성층(5 내지 20 나노미터)이 압축된 Ge 또는 SiGe을 완전하게 억누르는 충분한 힘을 갖지 않을 것이기 때문이며 BOX가 또한 웨이퍼 에지 근처에서 Ge 또는 SiGe의 소규모 팽창을 가능하게 할 만큼 충분히 순응적이기 때문이다. 웨이퍼 내부에서 Ge 또는 SiGe는 자신의 초기 변형의 대부분을 유지할 것이다. 결과적으로, 웨이퍼 내부에서, 활성 실리콘층은 트렌치가 형성될 때까지 변형을 거의 갖지 않을 것이다. 변형의 모델링에 따르면, 웨이퍼 에지 이완은 500 nm보다 큰 웨이퍼의 영역에 대하여 에지로부터 완전하게 사라질 것이다. 300 mm 웨이퍼에 대하여, 표면 실리콘의 무시할만한 영역이 변형될 것이다.
웨이퍼는 더욱 가공되어 소자를 구성한다. 추가 공정은, 분리 트렌치를 적절한 간격으로 절단하여, 전술한 바와 같이, 에지 이완을 통하여 분리 트렌치를 절단함으로써 생성된 공극 내로 Ge 또는 SiGe 층이 팽창함에 따라 활성 실리콘층 내 인장 변형을 도입시키는 것을 포함한다.
완전하게 공핍된 조건을 제공할 수 있는 매우 박형의 활성 실리콘층을 갖는 장래 소자에 대하여, 가능한 경우 5 나노미터 미만의 두께인 Ge 박막이 바람직할 수 있으며, 유용한 양의 응력을 도입시킬 수 있다. 더 두꺼운 활성층에 대하여, 임계 두께 미만의 SiGe 층이 더욱 바람직할 수 있다.
또 다른 실시는 SiGe 층을 수용 기판 상에 위치시키고 그 후 SiGe 층 상부에 매립 절연체를 갖는 실리콘 활성층을 생성하도록 진행한다. 이러한 공정은 SOI 웨이퍼를 생성하는데 여기서 SiGe 층은 매립 절연체와 실리콘 기판 사이에 위치된다. SiGe 층은 압축 변형될 것이며, 임계 두께를 초과할 수 있다. 이는 여기에 기재된 다른 방법 및 SiGe 층이 임계 두께 미만임을 보장함으로써 전이를 방지하려는 노력이 요구되는 미국 특허 7,338,834에 기재된 방법과 대조를 이룬다. 상기 경우 두께가 임계 두께 이상일 수 있는 이유는 절연층이 SiGe 층과 상부 활성 실리콘층 사이에 삽입되어서, SiGe 층의 전이가 상부 실리콘층까지 전파되지 않기 때문이다. 소자 제조는 본 출원의 다른 곳에서 더욱 상세하게 설명되듯이 분리 트렌치를 형성하는 것을 포함한다. 이는 BOX 하부의 SiGe 층이 팽창하는 것을 가능하게 한다. 이는 또한 인장 변형 힘을 BOX를 통하여 활성 실리콘층으로 전달한다.
BOX가 후속 공정 동안 임계 온도 이상에서 가열되는 경우, 연성이 될 수 있으며 가능한 경우 유동을 시작할 수 있다. BOX가 가열되고 연성이 될 때, 활성 실리콘층 내에 유발된 인장 변형은 이산화 실리콘의 점착성 층이 상부 활성 실리콘층으로부터 응력기 층을 분리시킴에 따라 감소될 수 있다. BOX가 이산화 실리콘인 경우, 연성을 야기하지 않는 상한 온도는 약 850℃이다. 매립 절연체를 위하여 사용될 수 있는 또 다른 절연 물질은 더욱 바람직한 열적 특성을 가질 수 있다.
분리 트렌치가 실리콘 활성층에 결합하고 낮은 순응성인 물질로 채워지는 경우, BOX 구조체 아래의 SiGe 층으로부터 유발된 변형의 일부는 BOX 자체가 후속 공정에서 연성이 되는 경우에도 잔류될 수 있다.
응력을 생성하는 힘은 일반적으로 부가적이며, BOX 하부 SiGe 방법은 응력 생성의 또 다른 방법과 조합되어 실시될 수 있다.
응력받은 BOX 구조체를 갖는 바람직한 SOI 기판의 형성 이후, 추가 바람직한 공정이 트렌치 분리 공정을 따라 트렌치를 에칭한다. 트렌치는 표면 실리콘층에서, MOSFET의 채널을 포함하여, 소자 활성 영역을 정의한다. 가장 바람직하게는, 트렌치는 활성 영역이 MOSFET 너비와 같은 측방향 범위를 갖도록 위치되며, 여기서 상기 측방향 너비는 충분히 작아서 트렌치들 사이의 응력받은 BOX 구조체의 전체 측방향 범위에서 이완이 일어날 수 있다. 측방향 범위는 약 500 nm, 또는 더욱 바람직하게는 약 200 nm일 수 있다. 트렌치가 절단되자마자, 추가 처리 없이, 가장 바람직하게는 탄성 과정에서, 응력받은 BOX 구조체 내 압축 변형은 부분적으로 이완될 수 있으며, 이는 표면 실리콘층 내 실질적인 인장 변형을 유발한다. 해당 분야의 통상의 기술자는 많은 현대 구성에서, 활성 소자 영역이 상호 연결된 트렌치의 연속된 세트에 의해 둘러싸일 것이라는 것을 이해할 것이다. 비록 상호 연결된 트렌치의 이러한 세트가 단일 트렌치로 보일 수 있으나, 명확성을 위하여, 본 발명의 설명은 서로 다른 트렌치로서 활성 영역의 반대면 상의 에칭된 개구를 참조한다.
트렌치 측벽의 표면에 형성된 새로운 경계는 응력받은 BOX 구조체가 바깥으로 확장하는 것을 가능하게 하며 이렇게 함으로써 응력받은 BOX 구조체 상부 및 하부의 이웃하는 실리콘 격자 내에 인장 변형을 유발한다. 따라서 변형의 면내 인장 성분이 상부 실리콘층 내에 획득될 수 있다. 이러한 방법으로 상단 실리콘층 내에 유발된 인장 변형은 일반적으로 그 분포가 균일하지 않을 수 있으나 면내 전자 및 정공 이동도를 바람직한 정도까지 개선하고 이에 따라 상기 층에 형성된 채널의 적어도 일부분을 갖는 MOS 트랜지스터의 전기적 성능을 개선하기에는 충분한 크기이다.
도 1은 전술한 전략 중 임의 것에 의해 형성된 BOX 구조체(12)와 표면 반도체 층(14)을 갖는 기판(10)의 개략적인 횡단면을 도시한다. 또한 전술한 바와 같이, 기판(10), BOX 구조체(12) 및 표면 반도체 층(14)의 물질은 본 발명의 양상에 따라 광범위하게 선택될 수 있으나 본 명세서에서 실리콘 기판(10), 응력받은 실리콘 질화물 층 및 적어도 하나의 산화물 버퍼링 층을 포함하는 BOX 구조체(12), 및 표면 실리콘층(14)을 갖는 특히 바람직한 구체 예에 대하여 설명될 것이다. 도 1에 도시된 바람직한 SOI 웨이퍼의 형성에 후속하여, 바람직한 공정은 계속하여 상기 층(14 및 12)을 관통하여 기판(10) 내로 충분한 깊이까지 그리고 트렌치가 충분하게 인접하여 이격되어 에지 이완이 표면 반도체 층(14)의 주된 부분 전반에 변형을 유발하도록, 트렌치(16, 18)를 에칭한다. 이러한 공정의 최종 결과가 도 2에 도시된다. 도시된 트렌치(16, 18)는 트렌치 분리 구조체를 위하여 전형적으로 사용되는 공정을 사용하여 형성될 수 있으며 바람직하게는 응력받은 BOX 구조체를 관통하여 부분적으로 하부 실리콘 기판(10) 내로 확장하도록 형성된다. 전술한 바와 같이, 트렌치는 트렌치의 연속 네트워크의 서로 다른 부분일 수 있다. 트렌치의 측벽은 기판의 표면 영역(20), 기판 표면 영역(20) 상의 응력받은 BOX 구조체(22), 및 응력받은 BOX 구조체(22) 상의 변형된 표면실리콘층(24)을 정의한다. 영역(20), 층(22) 및 층(24) 각각은 트렌치(16 및 18)의 측벽들 사이에 연장된다. 전술한 바와 같이, 트렌치를 에칭하는 것은 가장 바람직하게는 응력받은 BOX 구조체(22)가 이완되고 상기 에칭된 BOX 구조체(22) 상부의 실리콘층(24) 내에 인장 (또는 압축) 응력을 유발하는 것을 가능하게 한다.
트렌치 형성 이후 여러 층에서의 변형의 분포는 균일하지 않으며 최종 변형 분포는 층상 구조체의 기하학에 크게 의존한다. 완성된 소자 내 변형을 결정하는 또 다른 고려사항은 에칭된 트렌치를 채우기 위하여 사용되는 물질 및 에칭 및 트렌치 충진을 위한 공정이다. 대부분의 종래 트렌치 분리 CMOS 공정에서, 트렌치는 먼저 열 산화물(산화 환경의 고온에서 성장된 실리콘 산화물)로 안감을 대고 그 후 충진 물질(전형적으로 이산화 실리콘)을 증착하고, 일부 경우 어닐링시킨다.이러한 충진 기술은 일반적으로 활성층 내로 전달될 수 있는 시스템 내 추가적인 압축 변형을 야기한다. 선형 중첩의 원리가 응력에 적용되며, 따라서 종래 트렌치 분리 충진 기술이 사용되는 경우, 실리콘층 내에서 인장 변형의 상단에 추가적인 압축 성분을 부과하는 것과 유사할 수 있다. 전반적으로, 활성 실리콘층 내 알짜 변형은 더욱 인장성일 것이다. 더욱이, 해당 분야에 공지된 바와 같이, 라이너(liner) 유전체 충진 및 치밀화 어닐링(densification anneal)(이러한 어닐링이 사용되는 경우)에 대한 공정 조건을 변형시킴으로써 트렌치 분리 구조체 충진 공정에 의해 유발되는 압축 응력을 최소화할 수 있다.
본 발명에 따르는 바람직한 제조 공정은 박형 이완 실리콘 표면 층 하부의 응력받은 BOX 구조체를 갖는 SOI 기판 내로 트렌치를 형성하는 것을 포함한다. 종래 트렌치 분리 기술에서, 하드 마스크(전형적으로 실리콘 질화물)가 트렌치를 패턴화시키기 위해 사용된다. 도 1에 도시된 실리콘 기판(10), 응력받은 BOX 구조체(12) 및 실리콘 표면 층(14) 구조체로부터 시작하여, 공정은 전형적으로 도 3에 도시된 방식으로, 열적 산화 또는 화학 기상 증착(CVD)에 의해 패드 산화물 층(30)을 형성하고, 후속하여 CVD에 의해 실리콘 질화물 층(32)을 증착시킬 수 있다. 실리콘 질화물(32) 및 패드 산화물(30) 층 둘 모두 패턴화되어 마스킹 산화물(34) 및 질화물 하드마스크(36)를 형성한다. 하드 마스크로서 질화물 마스크(36)를 사용하는 에칭은 도 4에 도시된 구조체를 형성한다. 질화물 마스크(36)는 트렌치를 에칭하기 위해 사용되는 반응성 이온 에칭(reactive ion etch, RIE)에 대한 마스크로서 작용할 뿐만 아니라 트렌치를 채우는 이산화 실리콘을 평탄화하기 위해 사용되는 화학적 기계적 연마(CMP)에 대한 하드 스탑(hard stop)으로서 작용한다. 이러한 이유 때문에, 종래 트렌치 분리 공정은, 트렌치 충진 물질의 평탄화가 완료된 이후까지, 패턴화된 질화물(36) 및 산화물(34) 마스크를 제자리에 남겨 놓는다.
다른 한편, 질화물 하드마스크(36)를 제자리에 남겨 놓는 것은 트렌치가 에칭될 때 탄성 변형 완화를 억제할 수 있으며, 이는 압축 변형이 에칭된 응력받은 BOX 구조체(22) 내에 잔류하도록 하고 표면 실리콘층(24)은 바람직한 정도로 변형되지 않도록 하는 경향이 있다. 특히 바람직한 구체 예에서, 트렌치 분리 공정은 탄성 이완을 더욱 효율적으로 가능하게 하도록 개선될 수 있다. 가능한 개선은 질화물 트렌치 분리 구조체 라이너 또는 더욱 순응적인 패드 산화물을 사용하는 것을 포함한다. 예를 들어, 분리 트렌치 에칭이 완료된 이후, 질화물 하드마스크가 제거될 수 있다. 바람직하게는 하드 마스크가 제거되고 탄성 변형 이완이 억제되지 않고 발생할 수 있다. 그 후 더욱 박형인 질화물 "라이너(liner)" 층이 분리 트렌치 토포그라피 상부에 등각적으로(conformally) 증착된다. 이러한 실리콘 질화물 라이너 층은 예를 들어, 고밀도 플라즈마 화학 기상 증착을 사용하여 예컨대 이산화 실리콘과 같은 절연체를 증착한 이후 사용되는 CMP 평탄화를 위한 연마 스탑(polish stop)으로서 사용된다. 질화물 층은 후속하여 적절한 에칭 공정에 의해 활성 영역의 상단 표면으로부터 제거되고 트렌치 측벽 및 트렌치 바닥에 잔류한다.
추가 공정이 바람직하게는 n-MOSFET 소자, 그리고 요구되는 경우 p-채널 MOSFET (p-MOSFET) 소자 및 CMOS 회로를 형성하기 위하여 수행된다. CMOS 소자의 일부분의 한 예가 도 5에 도시되며, 이는 상기 소자의 세로 축을 따라 정렬된 MOSFET를 관통하는 2차원 단면도를 나타낸다. 도시된 바와 같이, 부분적으로 이완된 응력받은 BOX 구조체(22)가 기판(10) 상부에 제공되고 변형 실리콘 표면 층(24)이 BOX 구조체(22)를 덮는다. CMOS 소자의 n-MOSFET 부분에 대하여, 게이트 유전체(50)가 게이트 전극(52)을 실리콘 표면 층(24)으로부터 분리시킨다. n-타입 소스 및 드레인 영역(54 및 56)이 층(24)의 양쪽 끝단에 제공되어서 실리콘 표면 층(24)이 도시된 n-MOSFET 소자의 채널 영역으로서 완전하게 또는 적어도 부분적으로 작동한다. 도시된 구성에서, 얕은 트렌치 분리 구조체(58, 60)가 소스 및 드레인 영역(54, 56)의 끝단에 형성된다.
기재된 n-MOSFET 소자는 바람직하게는 CMOS 소자에서 p-MOSFET와 결합된다. CMOS 소자의 p-MOSFET 영역에 대하여, 도 6에 도시된 바와 같이, 게이트 유전체(60)가 게이트 전극(62)을 실리콘 표면 층(64)으로부터 분리시킨다. p-타입 소스 및 드레인 전극(66, 68)이 실리콘 표면 층(64)의 양쪽 끝단에 제공되어서 실리콘 표면 층(64)이 p-MOSFET 소자의 채널 영역으로서 완전하게 또는 적어도 부분적으로 작동한다. 이러한 CMOS 소자의 구성에서, 트렌치 분리 구조체(70, 72)는 바람직하게는, 응력받은 BOX 구조체(22)의 에지 이완에 의한 채널 영역 내 상당한 세로방향 인장 변형의 유발을 회피하기 위하여, 소스 및 드레인 영역(66, 68)의 끝단에서 채널 영역으로부터 멀리 형성되거나 또는 전혀 형성되지 않을 수 있다. 세로방향 압축 응력이 SiGe 소스/드레인 응력기의 적용에 의해 p-MOSFET의 채널 내에 추가로 유발될 수 있다. 일부 실시에서, SiGe 소스/드레인 응력은 예를 들어 에피택셜 성장을 통하여 채널의 평탄면 상부에서 부분적으로 증가될 수 있다. 도 7에 도시된 CMOS 소자의 p-MOSFET 영역의 직교 도면에 대하여, 게이트 유전체(60)가 게이트 전극(62)을 실리콘 표면 층(64)으로부터 분리시키고 게이트 전극(62)은 트렌치 분리 구조체(74, 76) 너머로 연장된다. 트렌치 분리 구조체(74, 76)는 바람직하게는 충분히 작은 분리를 갖도록 형성되어 p-MOSFET의 너비를 정의하고 응력받은 BOX 구조체(22)의 에지 이완에 의하여 표면 층(64)의 주된 부분 전반에서 200 메가파스칼 초과의 응력을 유발한다.
일부 실시에서, 효과적인 에지 이완은 두 트렌치 사이의 실리콘 표면 층의 스팬 상부의 일정 지점에서 적어도 200 메가파스칼의 응력 수준을 유발하는 것으로 평가될 수 있다. 또 다른 재료 시스템이 서로 다른 바람직한 응력 수준을 가질 것이다. 효과적인 에치 이완은 그 대신 일부 환경에서 표면 층의 횡단 측방향 범위의 주요 부분 전반에서 표면 층에 바람직한 수준의 응력을 생성시키는 것으로 평가될 수 있다. 일부 실시에서, 주요 부분은 50% 또는 50% 초과로 평가될 수 있다. 특히 바람직한 실시에서, 여기에 기재된 구체 예 또는 다른 구체 예에서, 효과적인 에지 이완은 실리콘 표면 층의 횡단 측방향 범위 너비의 50% 초과의 횡단 측방향 범위에 200 메가파스칼 초과의 표면 실리콘층 내 응력을 유발하는 것으로 평가될 수 있다. 또 다른 고려 사항은 면내 응력 성분이 캐리어 이동도를 갖는 서로 다른 영향이다. (n-MOSFET 내) 전자에 대하여, 일반적으로 (100) 배향 기판의 <110> 축을 따라 정렬된 n-MOSFET의 길이 및 너비 둘 모두를 따르는 인장 변형이 바람직하다는 것이 이해된다. 즉, n-MOSFET에 대하여, 이동도가 2축 인장 변형에 따라 증가되도록 압전 계수가 형성된다. 그렇지만, 정공에 대하여, 인장 변형은 유사하게 배향된 p-MOSFET에 대하여 단지 너비 축을 따르는 것이 바람직하며 1축 압축 변형은 이러한 p-MOSFET에서 길이 축을 따르는 것이 바람직하다. 실리콘 채널 영역 내에 바람직한 1축 압축 변형을 유발하기 위하여 p-MOSFET의 소스 및 드레인 영역에서 선택적으로 성장된 SiGe 응력기의 사용을 초래하였다.
본 발명의 대안적인 실시는 p-MOSFET에서 채널의 길이를 따라 배향된 상단 실리콘층에 1축 압축 응력을 제공하는 한편 여전히 p-MOSFET 채널의 너비 방향에서 인장 변형을 획득한다. 바람직한 실시는 p-MOSFET의 소스 및 드레인 영역에서 선택적으로 에피택셜 실리콘 게르마늄의 층을 성장시킴으로써 p-채널 내에 압축 응력을 인가시키는 기술을 유리하게 사용할 수 있다. 응력이 선형적으로 중첩되기 때문에, 이러한 작용의 알짜 효과는 종래 압축 실리콘 게르마늄 소스/드레인 실시의 경우와 동일하다. 따라서 내장형 실리콘 게르마늄 소스 및 드레인 응력기가 벌크 실리콘 CMOS 기술에서 적용되는 것과 동일한 방식으로, 선택적 실리콘 게르마늄 소스 및 드레인 기술이 p-MOSFET의 길이 방향을 따라 1축 압축 변형을 유발하기 위해 본 발명의 실시에 효과적으로 적용될 수 있다. 본 발명의 양상은 압축 응력받은 매립 절연체 구조체의 에지 이완에 의해 p-MOSFET에서 1축 횡단 인장 변형을 제공할 수 있으며 이러한 횡단 인장 변형은 1축 세로방향 압축 변형으로부터 야기된 정동 이동도의 개선에 부가되는 채널 정동 이동도의 개선을 제공한다. 본 실시는 SiGe 소스/드레인 응력기에 의해 유발되는 세로방향 압축 변형으로부터의 훼손 없이 p-MOSFET의 채널에 횡단 인장 변형이 부가되는 것을 가능하게 하는 중요한 장점을 제공한다. 실리콘층이 너무 얇아서 내장형 실리콘 게르마늄 응력기를 수용할 수 없는 극도로 박형인 절연체 상의 실리콘의 구체 예에서, 실리콘 게르마늄 소스 및 드레인 응력기는 그 대신에 극도로 박형인 실리콘 소스 및 드레인 영역의 상단에 선택적으로 증착된 증가된 에피택셜 층일 수 있다.
본 발명의 또 다른 구체 예에서 압축 응력은 이온 주입에 의해 매립 질화물 층에 도입될 수 있다. 매립 실리콘 질화물 층은 웨이퍼 결합 또는 전술한 바와 같은 또 다른 방법에 의해 생성되나, 비교적 응력받지 않은 또는 인장 응력받은 상태에 있다. 공정은 응력을 유발하기에 적절할 때까지, 예컨대 분리 트렌치 형성 이후까지 지속된다. 인, 붕소, 탄소, 게르마늄, 실리콘, 비소, 안티몬, 아르곤 또는 산소와 같은 원소의 1회분 이온이 1 x 1013 내지 1 x 1015 이온/제곱센티미터 범위의 면적 투여량으로 그리고 주입된 이온 분포의 피크를 매립 질화물 층의 상단과 바닥 사이의 대략 중간 깊이에 위치시키기에 적절한 에너지로 주입된다. 산소와 게르마늄은 응력을 유발시키기 위하여 실리콘 질화물 박막 내로 또는 이를 관통하여 주입시키기에 현재 특히 바람직한 이온이며, 이는 압축 응력의 수준을 증가시키는 것을 포함할 수 있거나 또는 현존하는 응력을 갖는 층 내 인장 응력의 수준을 감소시키는 것을 포함할 수 있다. 장래 실시는 응력을 유발하거나 또는 층 내 응력의 수준을 변화시키기 위한 또 다른 이온을 선호할 수 있다. 블랭킷 주입이 실리콘 웨이퍼를 횡단하여 연장되는 실리콘 질화물 층의 전체 내로 또는 이를 관통하여 이온을 주입시키기 위해 사용될 수 있다. 그 대신에, 주입은 제조된 집적 회로에서 MOSFET의 선택된 영역 하부에 있는 실리콘 질화물 층의 영역에 선택적으로 적용될 수 있으며 그 결과 인장 변형은 단지 상기 선택된 MOSFET의 상부 반도체 층에만 유발된다. 표적 MOSFET 하부의 질화물의 선택적 주입은 주입 단계를 위한 선택 마스크를 사용함으로써 달성될 수 있으며, 상기 선택 마스크는 예를 들어 포토레지스트의 층에서 리소그래피식으로 정의된다.
매립 실리콘 질화물 층에 알짜 압축 응력을 유발하기 위해 이온 주입을 수행하기 이전에, 실리콘 질화물은 대략 0(zero)의 빌트인 응력을 가질 수 있거나 또는 선택사항으로서 인장 빌트인 응력을 가질 수 있다. 주입 이후, 매립 질화물은 압축 응력 하에 놓이거나 또는 무시할만한 전체 응력을 가질 수 있다. 이러한 방법은 예컨대 적절한 이온 주입 마스크를 사용하고 이온의 주입을 통하여 n-채널 하부의 매립 질화물 내로만 압축 응력을 유발하는 한편 p-채널 MOSFET 하부의 질화물 층에서의 압축 응력의 유발을 방지함으로써, n-채널 MOSFET의 채널 내에만 인장 응력을 유발시키기 위해 바람직할 수 있다. 주입에 의해 유발된 압축 응력은 질화물 영역의 기존에 존재하는 인장 응력을 상쇄하기 위하여 사용될 수 있거나 또는 기존에 상당한 빌트인 응력을 갖지 않는 질화물 내에 압축 응력을 유발하기 위하여 사용될 수 있다. 또 다른 공정이 예를 들어 도 1-7에 제시된 바와 같이 수행되며, 주입은 예컨대 트렌치 형성 이후 또는 집적 회로에 대한 대부분 또는 모든 고온 공정 단계 이후와 같은 도 1-7에 제시된 공정의 적절한 지점에서 유리하게 수행된다.
본 발명은 특정한 바람직한 실시예를 참고하여 기재되었다. 해당 분야의 통상의 기술자는 여러 변형 및 변화가 본 발명의 기술에서 벗어나지 않으면서 본 명세서에 기재된 특정한 바람직한 구체 예에 대하여 존재할 수 있음을 이해할 것이다. 따라서, 본 발명은 본 명세서에 기재된 특정 바람직한 실시예에 제한되지 않으며 그 대신 본 발명은 첨부된 청구항에 의해 한정된다.

Claims (45)

  1. 반도체 소자 제조 방법에 있어서, 상기 방법은
    베이스 기판 상부에서 응력받은 매립 절연체 구조체를 갖는 절연체 상 반도체(SOI) 기판을 제공하는 단계, 여기서 상기 SOI 기판은 표면 반도체 층을 가짐;
    상기 표면 반도체 층 및 상기 응력받은 매립 절연체 구조체를 관통하여 상기 베이스 기판 내부까지 마스크 층에 의해 정의된 패턴으로 에칭하여, 상기 에칭 동안 형성된 하나 이상의 트렌치의 벽들 사이에서 상기 표면 반도체 층의 측방향 범위의 적어도 일부를 횡단하는 상기 표면 반도체 층을 변형시키는 단계; 및
    상기 표면 반도체 층 내에 활성 영역을 갖는 집적 회로 소자를 형성하는 단계;
    를 포함하는, 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 표면 반도체 층은 실리콘 질화물 층과의 경계면을 가지며, 상기 경계면은 상기 응력받은 매립 절연체 구조체의 일부분임을 특징으로 하는, 반도체 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 응력받은 매립 절연체 구조체는 응력받은 실리콘 질화물 층을 포함하며 상기 SOI 기판은 웨이퍼의 제1 및 제2 측면 상에 실리콘 질화물을 증착하는 단계를 포함하는 공정에서 형성됨을 특징으로 하는, 반도체 소자 제조 방법.
  4. 제 3 항에 있어서, 상기 응력받은 실리콘 질화물 층은 200 mega Pascal 초과의 인장 응력을 가짐을 특징으로 하는, 반도체 소자 제조 방법.
  5. 제 3 항에 있어서, 상기 응력받은 실리콘 질화물 층은 -200 mega Pascal 미만의 압축 응력을 가짐을 특징으로 하는, 반도체 소자 제조 방법.
  6. 제 3 항에 있어서, 상기 에칭 단계에 후속하여, 실리콘 질화물이 에칭이 수행된 표면에 대향하는 SOI 기판의 표면으로부터 제거됨을 특징으로 하는, 반도체 소자 제조 방법.
  7. 제 1 항에 있어서, 상기 표면 실리콘층은 웨이퍼 결합 공정을 통하여 상기 응력받은 매립 절연체 구조체에 결합됨을 특징으로 하는, 반도체 소자 제조 방법.
  8. 제 7 항에 있어서, 상기 표면 반도체 층은 실리콘 질화물 층과의 경계면을 가지며, 상기 경계면은 상기 응력받은 매립 절연체 구조체의 일부분임을 특징으로 하는, 반도체 소자 제조 방법.
  9. 제 8 항에 있어서, 상기 경계면은 실리콘 표면의 열적 질화(thermal nitridation)에 의해 형성됨을 특징으로 하는, 반도체 소자 제조 방법.
  10. 제 1 항에 있어서, 상기 표면 반도체 층은 게르마늄 표면의 열적 질화에 의해 형성된 상기 응력받은 매립 절연체 구조체와의 경계면을 가짐을 특징으로 하는, 반도체 소자 제조 방법.
  11. 제 7 항에 있어서, 상기 표면 반도체 층은 게르마늄을 포함하는 반도체의 열적 질화에 의해 형성된 상기 응력받은 매립 절연체 구조체와의 경계면을 가짐을 특징으로 하는, 반도체 소자 제조 방법.
  12. 제 3 항에 있어서, 상기 표면 반도체 층은 실리콘 표면의 열적 질화에 의해 형성된 상기 응력받은 매립 절연체 구조체와의 경계면을 가짐을 특징으로 하는, 반도체 소자 제조 방법.
  13. 제 12 항에 있어서, 상기 응력받은 매립 절연체 구조체는 실리콘 질화물을 포함함을 특징으로 하는, 반도체 소자 제조 방법.
  14. 제 13 항에 있어서, 상기 에칭 단계에 후속하여, 실리콘 질화물이 에칭이 수행된 표면에 대향하는 SOI 기판의 표면으로부터 제거됨을 특징으로 하는, 반도체 소자 제조 방법.
  15. 제 1 항에 있어서, 이온을 상기 응력받은 매립 절연체 구조체 내 응력기 층 내로 또는 상기 응력기 층을 통하여 주입하여 상기 응력기 층 내의 응력을 선택적으로 변화시키는 단계를 더욱 포함함을 특징으로 하는, 반도체 소자 제조 방법.
  16. 제 15 항에 있어서, 이온 주입 단계는 미응력받은 층 내로 수행됨을 특징으로 하는, 반도체 소자 제조 방법.
  17. 제 15 항에 있어서, 상기 응력받은 매립 절연체 구조체는 응력받은 금속 층 및 적어도 하나의 절연층을 포함함을 특징으로 하는, 반도체 소자 제조 방법.
  18. 제 17 항에 있어서, 상기 금속은 텅스텐, 몰리브덴, 티타늄, 코발트, 니켈, 하프늄 또는 란탄 중 적어도 하나를 포함함을 특징으로 하는, 반도체 소자 제조 방법.
  19. 제 1 항에 있어서, 상기 반도체 소자는 상기 표면 반도체 층 내에 채널 영역을 갖는 p-채널 MOS 트랜지스터이며 상기 표면 반도체 층의 변형은 횡단 방향의 인장 변형이며 여기서 추가로 세로방향 압축 변형이 p-채널 MOS 트랜지스터의 소스 또는 드레인 영역, 또는 소스 및 드레인 영역 둘 모두에서 실리콘 게르마늄 응력기에 의해 채널 영역에서 유발됨을 특징으로 하는, 반도체 소자 제조 방법.
  20. 제 1 항에 있어서, 상기 응력받은 매립 절연체 구조체는 응력받은 실리콘 질화물 층을 포함하고, 상기 방법은 상기 응력받은 실리콘 질화물 층 내로 또는 이를 통하여 이온을 블랭킷 주입시켜 상기 응력받은 실리콘 질화물 층 내 응력을 변화시키는 단계를 더욱 포함함을 특징으로 하는, 반도체 소자 제조 방법.
  21. 제 1 항에 있어서, 상기 응력받은 매립 절연체 구조체는 실리콘 질화물 층을 포함하고, 상기 방법은 상기 실리콘 질화물 층 내로 또는 이를 통하여 이온을 선택적으로 주입시켜 상기 실리콘 질화물 층 내 응력을 변화시키는 단계를 더욱 포함함을 특징으로 하는, 반도체 소자 제조 방법.
  22. 제 1 항에 있어서, 상기 집적 회로 소자는 MOS 소자임을 특징으로 하는, 반도체 소자 제조 방법.
  23. 제 1 항에 있어서, 상기 반도체 소자는 상기 표면 반도체 층 내에 채널 영역을 갖는 n-채널 MOSFET임을 특징으로 하는, 반도체 소자 제조 방법.
  24. 제 1 항에 있어서, 상기 표면 반도체 층의 측방향 범위는 500 nm 또는 그 미만임을 특징으로 하는, 반도체 소자 제조 방법.
  25. 제 24 항에 있어서, 상기 표면 반도체 층 내 변형은 상기 표면 반도체 층의 측방향 범위에서 균일하지 않음을 특징으로 하는, 반도체 소자 제조 방법.
  26. 제 25 항에 있어서, 상기 매립 절연체 층은 에칭단계에서 불완전하게 이완됨을 특징으로 하는, 반도체 소자 제조 방법.
  27. 제 20 항에 있어서, 상기 표면 반도체 층은 실리콘이며 상기 응력받은 매립 절연체 구조체는 표면 반도체 층이 형성될 때 압축 응력을 갖도록 형성됨을 특징으로 하는, 반도체 소자 제조 방법.
  28. 제 27 항에 있어서, 상기 표면 반도체 층의 너비는 500 nm 또는 그 미만임을 특징으로 하는, 반도체 소자 제조 방법.
  29. 제 28 항에 있어서, 상기 응력받은 실리콘 질화물 층은 200 mega Pascal 초과의 인장 응력을 가짐을 특징으로 하는, 반도체 소자 제조 방법.
  30. 제 28 항에 있어서, 상기 응력받은 실리콘 질화물 층은 -200 mega Pascal 미만의 압축 응력을 가짐을 특징으로 하는, 반도체 소자 제조 방법.
  31. 반도체 소자 제조 방법에 있어서, 상기 방법은
    베이스 기판 상부에서 매립 절연체 구조체를 갖는 절연체 상 반도체(SOI) 기판을 제공하는 단계, 여기서 상기 SOI 기판은 표면 반도체 층을 가짐;
    상기 표면 반도체 층 및 상기 매립 절연체 구조체를 관통하여 상기 베이스 기판 내부까지 마스크 층에 의해 정의된 패턴으로 에칭하는 단계;
    상기 매립 절연체 구조체 내로 또는 이를 관통하여 이온을 주입하여 상기 매립 절연체 구조체 내에 응력을 유발시키고, 이에 따라 하나 이상의 트렌치의 벽들 사이에서 상기 표면 반도체 층의 적어도 측면 부분을 횡단하여 상기 표면 반도체 층을 변형시키는 단계; 및
    상기 표면 반도체 층 내에 활성 영역을 갖는 집적 회로 소자를 형성하는 단계;
    를 포함하는, 반도체 소자 제조 방법.
  32. 제 31 항에 있어서, 상기 집적 회로 소자는 MOS 소자임을 특징으로 하는, 반도체 소자 제조 방법.
  33. 제 31 항에 있어서, 상기 응력받은 매립 절연체 구조체는 실리콘 질화물 층을 포함하고, 상기 방법은 상기 실리콘 질화물 층 내로 또는 이를 통하여 이온을 선택적으로 주입시켜 상기 실리콘 질화물 층 내 응력을 변화시키는 단계를 더욱 포함함을 특징으로 하는, 반도체 소자 제조 방법.
  34. 제 33 항에 있어서, 주입된 이온은 산소 또는 게르마늄을 포함함을 특징으로 하는, 반도체 소자 제조 방법.
  35. 제 31 항에 있어서, 주입된 이온은 산소 또는 게르마늄을 포함함을 특징으로 하는, 반도체 소자 제조 방법.
  36. 적어도 하나의 MOSFET을 포함하는 반도체 소자에 있어서, 상기 반도체 소자는
    실리콘을 포함하며 기판 내로 부분적으로 연장되는 하나 이상의 트렌치 분리 구조체의 제1 및 제2 벽을 갖는 상기 기판, 여기서 기판 경계 영역이 상기 제1 및 제2 벽 사이로 연장됨;
    상기 기판 경계 영역 상의 매립 절연 구조체, 여기서 상기 매립 절연 구조체는 상기 제1 및 제2 벽 사이에서 측방향 범위에 대하여 연장되고, 상기 매립 절연 구조체는 응력의 최초-형성된 상태로부터 부분적으로 이완된 물질을 포함하며, 상기 매립 절연 구조체는 절연 상부 층을 가짐;
    상기 매립 절연 구조체 상에 형성된 표면 반도체 층, 여기서 상기 표면 반도체 층은 상기 제1 및 제2 벽 사이에 연장되며 상기 제1 및 제2 벽 사이에 연장된 상기 표면 반도체 층의 적어도 일부분에서 유발된 변형을 가지며, 상기 변형은 상기 매립 절연 구조체에 의해 유발됨; 및
    상기 표면 반도체 층 상의 게이트 유전 층, 여기서 상기 게이트 유전 층은 상기 표면 반도체 층을 게이트 전극으로부터 분리시켜 이에 따라 상기 표면 반도체 층은 MOSFET 소자의 채널 영역의 적어도 일부를 제공함;
    을 포함하는, 반도체 소자.
  37. 제 36 항에 있어서, 상기 매립 절연 구조체 내의 부분적인 이완은 측방향 범위에서 균일하지 않으며 상기 표면 반도체에서의 변형은 상기 제1 및 제2 트렌치 분리 구조체 사이 영역에서 균일하지 않음을 특징으로 하는, 반도체 소자.
  38. 제 36 항에 있어서, 상기 측방향 범위는 500 nm 미만임을 특징으로 하는, 반도체 소자.
  39. 제 38 항에 있어서, 상기 표면 반도체 층은 실리콘이며 상기 표면 반도체 층은 두 수직 방향을 따라 면내 인장 변형을 가짐을 특징으로 하는, 반도체 소자.
  40. 제 38 항에 있어서, 상기 표면 반도체 층은 실리콘이며 상기 매립 절연 구조체의 일부분인 실리콘 질화물 층과의 경계면을 가짐을 특징으로 하는, 반도체 소자.
  41. 제 38 항에 있어서, 상기 매립 절연 구조체는 상기 표면 반도체 층의 상부 영역에서 선택적으로 변형을 유발시키는 패턴으로 주입된 실리콘 질화물의 층을 포함함을 특징으로 하는, 반도체 소자.
  42. 반도체 소자 제조 방법에 있어서, 상기 방법은
    실리콘을 포함하는 제1 기판을 제공하는 단계;
    실리콘 게르마늄(SixGe1 -x로 약칭됨) 층을 상기 제1 기판 상에 증착하는 단계, 여기서 상기 SixGe1 -x 층은 상기 제1 기판보다 더 큰 게르마늄 농도를 가져서 상기 SixGe1 -x 층은 면내 압축 응력 상태에 있음;
    절연층을 갖는 제2 기판을 한쪽 표면 상에 제공하여 상기 제2 기판을 상기 절연층이 상기 SixGe1 -x 층에 결합하도록 부착시키는 단계;
    상기 제1 기판의 일부분을 제거하여 상기 SixGe1 -x 층 상에 표면 실리콘층을 잔류시키는 단계;
    마스크 층에 의해 정의된 패턴으로, 상기 표면 실리콘층, 응력받은 SixGe1 -x 층, 상기 절연층을 관통하여 상기 제2 기판 내로 에칭하여, 이에 따라 에칭에서 형성된 하나 이상의 트렌치의 벽들 사이에서 상기 표면 실리콘층의 너비의 적어도 일부분을 횡단하여 상기 표면 실리콘층을 변형시키는 단계; 및
    상기 표면 실리콘층에서 활성 영역을 갖는 집적 회로 소자를 형성하는 단계;
    를 포함하는, 반도체 소자 제조 방법.
  43. 제 42 항에 있어서, 상기 SixGe1 -x 층은 게르마늄 층임을 특징으로 하는, 반도체 소자 제조 방법.
  44. 반도체 소자 제조 방법에 있어서, 상기 방법은
    실리콘을 포함하는 제1 기판을 제공하는 단계;
    SixGe1 -x 층을 상기 제1 기판 상에 증착하는 단계, 여기서 상기 SixGe1 -x 층은 상기 제1 기판보다 더 큰 게르마늄 농도를 가져서 상기 SixGe1 -x 층은 면내 압축 응력 상태에 있음;
    절연층을 갖는 제2 기판을 한쪽 표면 상에 제공하여 상기 제2 기판을 상기 절연층이 상기 SixGe1 -x 층에 결합하도록 부착시키는 단계;
    상기 제2 기판의 일부분을 제거하여 상기 절연층 상에 표면 실리콘층을 잔류시키는 단계;
    마스크 층에 의해 정의된 패턴으로, 상기 표면 실리콘층, 상기 절연층 및 응력받은 SixGe1 -x 층을 관통하여 상기 제1 기판 내로 에칭하여, 이에 따라 에칭에서 형성된 하나 이상의 트렌치의 벽들 사이에서 상기 표면 실리콘층의 너비의 적어도 일부분을 횡단하여 상기 표면 실리콘층을 변형시키는 단계; 및
    상기 표면 실리콘층에서 활성 영역을 갖는 집적 회로 소자를 형성하는 단계;
    를 포함하는, 반도체 소자 제조 방법.
  45. 제 44 항에 있어서, 상기 SixGe1 -x 층은 게르마늄 층임을 특징으로 하는, 반도체 소자 제조 방법.
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