TWI459556B - 具彈性邊緣鬆馳之應變矽 - Google Patents

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Description

具彈性邊緣鬆馳之應變矽
本發明係關於在包含矽及鍺之多層異質結構中的應力及應變層且更明確而言係關於在此類異質結構中所形成之MOS裝置。
應變矽係廣泛地視作一種用於獲得所需積體電路效能進步之重要技術。相對於非應變矽，雙軸、平面內、拉伸應變矽展現增強的平面內電子及電洞遷移率，從而引起改良的n通道及p通道MOS場效電晶體(FET)效能。遷移率增強由於減小的有效載子質量及減小的谷際(聲子)散射之一組合所導致。
應變矽傳統上係藉由先在一矽基板上生長一較厚矽鍺合金(SiGe)層來獲得。該SiGe層係生長至一厚度，足以使該SiGe層係在其表面處鬆弛至一不受應變條件。該SiGe表面之平面內晶格參數係類似於一相同組成物的塊狀SiGe晶體。SiGe合金具有大於矽之晶格參數。因此，該SiGe層之鬆弛表面提供一大於矽之平面內晶格參數的平面內晶格參數。一後續細薄矽層係磊晶生長在該SiGe層之鬆弛表面上。該細薄矽磊晶層採取該SiGe之更大平面內晶格參數並在一應變狀態下生長，在晶體晶格內的鍵在生長平面內伸長。此方法(有時稱之為基板應變矽或"虛擬基板"技術)在一SiGe層之鬆弛表面上生長一細薄假晶矽層。
該鬆弛SiGe之特定平面內晶格參數係其組成物(原子鍺分率或莫耳分率)及所實現鬆弛度(理想上100%)之一函數。矽及鍺分別具有晶格參數5.43及5.66，並根據魏加氏定律(Vegard's law)，SiGe具有線性內插於該些值之間的一晶格參數，與其組成物內的原子鍺分率成比例。在該SiGe表面上磊晶生長的一細薄矽層採用更大的平面內晶格間距(該磊晶生長係假晶態)，並因此受到平面內拉伸應變。理想上，該應變矽及鬆弛SiGe晶格在其界面係連貫且在該界面處沒有失配錯位。由於正方扭曲，故在該SiGe層上生長的矽層在正交、平面外方向上展現一減小的晶格間距。
只要應變矽層不超過一"臨界厚度"用於應變鬆弛並稍加注意，拉伸應變係透過一般CMOS製造的各種植入及熱處理步驟來維持在應變矽層內。
應變SiGe還一直作為用於增強遷移率p通道MOS電晶體的一通道層而受到廣泛地研究。在受到一平面內壓縮應變的矽層內，平面內電洞遷移率係明顯改良。然而，儘管許多工作花在SiGe p通道MOSFET上，但此類裝置仍未被引入CMOS製造，至少部分由於難以在一SiGe層上形成一裝置品質的閘極氧化物。一種用於解決此問題之方法係使用一細薄矽層來覆蓋SiGe，該矽層之厚度足以避免閘極氧化物界面之鍺污染，但足夠細薄以最小化額外貢獻至有效閘極氧化物厚度。
在半導體產業中一應變SiGe層還用作一種在npn異質接面基極電晶體(HBT)中形成基極層之方法而為人所熟知。在HBT中，該SiGe基極層之目的係增強少數載子(電子)從射極至基極之發射。由此的射極效率改良會為高頻(RF)應用引起增加的電流增益及整體增益截止頻率(fT )。在具有遞級SiGe基極層之雙極電晶體中，效能係藉由減小基極過渡時間的內建漂移場來改良，從而引起改良的fT 。在一npn HBT之p型SiGe基極層內的任何電洞遷移率改良對於電晶體效能之重要性居次，但可能有益於減小基極電阻並因此增加RF整體功率增益頻率fmax 。
使用鬆弛SiGe作為一"虛擬基板"來應變一隨後沈積的磊晶矽層不可避免地需要在該SiGe層內接受一極高的錯位密度，因為該SiGe鬆弛機制係本質上塑性。換言之，在該SiGe層內的鬆弛在產生釋放應變的失配錯位過程中發生。在一矽基板上的一細薄SiGe層不會受到鬆弛並展現很少的失配錯位。若SiGe層係比"臨界厚度"更厚，則應變晶格會受到塑性變形且應力係藉由失配錯位之成核與傳播來釋放。某些分率的失配錯位會引起線錯位(至少104 至105 cm－2 )，其係透過上面應變矽層來傳播。新罕布夏州Salem市的Amberwave Systems公司商用的一目前技術生長遞級(遞增)鍺分率的一較厚(厚於一微米)SiGe層，藉由化學機械研磨(CMP)來平坦化所產生的SiGe表面並在生長最後假晶應變矽層之前生長一恆定組成物細薄SiGe層。在錯位SiGe層上生長恆定組成物SiGe層係希望將該等失配錯位局部化至更深的SiGe層。迄今，此策略一直無法排除線錯位傳播到後續生長的應變矽層內。線錯位表示被延伸的缺陷並在MOSFET中引起多個不期望的後果，包括源極/汲極接面洩漏、通道遷移率減小、臨界電壓可變性及在短通道MOSFET中引起潛在的汲極至源極短路之強化擴散路徑。
用於"虛擬基板"技術之較厚SiGe層具有一比矽低得多的導熱率。由此，在鬆弛SiGe虛擬基板上的應變矽MOSFET類似於絕緣物上矽(SOI)裝置展現自我加熱效應。自我加熱對於MOSFET效能具有有害後果，例如增加截止狀態洩漏電流及導致減小驅動電流的遷移率減小。
一較厚鬆弛SiGe層傾向於具有較差的表面形態，在其上生長一細薄主動矽層(其將容納MOSFET通道)。此點會導致引入一CMP步驟以重新建立一平坦表面，從而增加虛擬基板生產之成本。
依據傳統製程形成應變矽基板所使用之一較厚(例如2至3微米)遞級SiGe層之生長具有明顯的成本額外負擔。此外，因為在生成一較厚塑性鬆弛層時固有的表面形態劣化，故需要一CMP步驟，跟隨另一磊晶生長週期以形成一細薄、緩衝SiGe層及最後應變矽層。參考本發明下面所述的該等較佳策略可避免形成一較厚遞級SiGe層及執行一CMP步驟之成本。此應表示一80至90%的基板處理成本減小。
本發明之一方面提供一種具有複數個n通道MOSFET形成於一基板上的半導體裝置。該基板包含矽。該等n－MOSFET裝置之各裝置包含形成於該基板上的一包含鍺之第一層。該第一層具有一低於一第一厚度之厚度，在該第一厚度下會在該第一層內形成失配錯位。該第一層具有一第一下界面晶格間距，其匹配該基板之一界面區域之一基板界面晶格間距特徵。一包含矽之第二層係形成於該第一層上且該第二層具有一第二下界面晶格間距，其匹配該第一層之一上界面之一第一層上界面晶格間距特徵。一閘極介電層係提供於該第二層上，並將該第二層與一閘極電極分離。在該第一層內的一鍺濃度係大於在該第二層內的一鍺濃度。該第一層與該第二層具有一橫向程度，使得該第二層在該橫向程度上展現橫向拉伸應變。
本發明之另一方面提供一種包括至少一n通道MOSFET之半導體裝置。該半導體裝置包括一基板，其包含矽並具有部分延伸進入該基板內的一或多個淺溝渠隔離結構之第一及第二壁。一基板界面區域延伸於該等第一及第二壁之間。一包含鍺之第一層係提供於該基板界面區域上並在該等第一及第二壁之間延伸一第一間距。該第一層具有一小於一第一厚度之厚度，在該第一厚度下由於該基板與該第一層之間的一晶格錯配會在該第一層內形成失配錯位。一包含矽之第二層係形成於該第一層上並在該等第一及第二壁之間延伸。在該第二層上的一閘極介電層將該第二層與一閘極電極分離，以便該第二層提供一n通道MOSFET裝置之一通道之至少一部分。在該第一層內的一鍺濃度係大於在該第二層內的一鍺濃度，以便該第一層在該基板界面區域內及在該第二層內引發一應變。
本發明之另一方面提供一種藉由在一基板上形成一包含鍺之第一層來製造一半導體裝置之方法。該第一層以一大於該基板之濃度包含鍺，隨著形成具有壓縮應力並具有小於一第一厚度的一厚度，在該第一厚度下該第一層內發生塑性變形。該方法在該第一層上形成一包含矽之第二層，該第一層以一大於該第二層之濃度包含鍺。以一由一遮罩層定義之圖案來蝕刻透過該第二層及該第一層並進入該基板內並解耦該遮罩層與該第二層，以便允許該第一層橫向擴展，從而在該蝕刻製程中形成的一或多個溝渠之壁之間應變該第二層。在該第二層上的一閘極介電層與一閘極係形成以提供一MOS裝置。
平面內拉伸應變可能藉由在一壓縮應變矽鍺(SiGe)合金層頂部生長一矽層並隨後以一允許該壓縮應變之至少一部分從該SiGe層釋放之方式透過該等矽及SiGe層來蝕刻隔離溝渠以在該矽層內引發。
依據本發明之一較佳方面，本發明之實施方案可提供一種適用於製造高效能MOSFET之拉伸應變矽層。一較佳製程在一矽基板上形成一毯覆SiGe層，使得該SiGe層具有一預定位準或更小的一厚度，以便形成的SiGe層採用該矽基板之平面內晶格間距。產生的SiGe層係受到壓縮應變，只要該層之預定厚度不超過引起失配錯位產生之厚度。用於一具有30%鍺之SiGe層的一範例性預定厚度係大約30 nm。因為該SiGe層係未受到鬆弛，故其本質上沒有錯位。一較佳製程繼續在該壓縮應變、未受鬆弛SiGe層上形成一細薄磊晶矽層。該磊晶矽層係隨著形成未受到應變，因為該未受鬆弛SiGe層之平面內晶格間距係與下面矽基板之平面內晶格間距相同。隨後處理鬆弛該SiGe層並因此應變該磊晶矽層。
依據本發明之另一較佳方面，一種分層(層壓)半導體晶圓係藉由標準磊晶技術來製備，該半導體晶圓係由在一矽塊狀基板上的一細薄毯覆SiGe層(10 nm至40 nm)上的一細薄毯覆矽層(4 nm至20 nm)所組成。該製程然後依據一"淺溝渠隔離"(STI)製程來蝕刻淺溝渠。該等溝渠在該磊晶表面矽層內界定裝置主動區域，包括MOSFET之通道。更佳的係，該等溝渠係定位使得該等主動區域在該等溝渠之間具有一橫向程度(例如MOSFET寬度)，其係小得足以鬆弛可橫跨該SiGe層之整個橫向程度而發生。該等溝渠一經切割，且不需要進一步處理，在該SiGe層內的壓縮應變便能夠部分鬆弛，最有利的係採用一彈性製程，從而在該磊晶矽層內引發實質拉伸應變。習知此項技術者應瞭解，在許多現代化組態中，主動裝置區域被一組連續互連溝渠環繞。出於清楚起見，即便此組互連溝渠可視為一單一溝渠，但本文仍將在一主動區域之相對側上的該等蝕刻開口稱為不同溝渠。
在該溝渠側壁表面處所形成之新邊界允許該SiGe層向外延伸並這樣在該SiGe層上方及下方的相鄰矽晶格內引發一拉伸應變。因而，一平面內拉伸應變成分可在該上面矽層內獲得而不需要該SiGe層之塑性鬆弛。藉由此方法而引入頂部矽層之拉伸應變一般可能在其分佈上不均勻，但量值上足以改良平面內電子及電洞遷移率至一所需程度，並因此改良具有至少部分形成於該層內之通道的MOS電晶體之電性效能。
目前流行的淺溝渠隔離處理技術使用一圖案化的氮化矽層同時作為一溝渠蝕刻遮罩與一用於定義填充該溝渠之氧化矽材料之化學機械研磨製程的研磨阻止層。該圖案化氮化物層係藉由一熱氧化物層與該基板分離。熱氧化物及圖案化氮化物之層結構係相當剛硬並可約束上面形成該層結構之基板之形狀。因此，在某些較佳實施方案中，依據本發明之製程可解耦該圖案化氮化物層與下面基板，使該基板更能夠變形並鬆弛應變。例如，此解耦可能藉由移除該圖案化氮化物層來完成以允許鬆弛。或者，該圖案化氮化物層可形成於一可製得順應之材料層上，使得該基板之表面可變形並與該圖案化氮化物層實質上解耦。
本發明之較佳實施方案提供一種在一雙軸拉伸應變狀態下的矽層，而不需形成或使用一較厚鬆弛SiGe層。較佳的係此類實施方案在一矽基板上生長一細薄假晶SiGe層至一小於一臨界厚度之厚度，其中該臨界厚度係正好大於在一矽基板上的SiGe層內維持壓縮應變之最大厚度。然後在該應變SiGe層頂部生長一細薄矽層，使得該細薄矽層係標稱上未受應變，因為在該SiGe層內平面內晶格間距保持相同於該下面塊狀矽基板內的平面內晶格間距。隨著生長，該異質磊晶應變層系統僅在該嵌入SiGe層內支撐應變且本質上不會產生任何失配錯位(即所有異質界面係連貫)。
本發明之一特別較佳方面藉由圖案化並透過該層堆疊蝕刻溝渠來在該異質磊晶層系統內引發應變能量之一重新分佈。在該溝渠蝕刻穿透該等層邊界時刻起，在該SiGe層之晶格內保持的變形能量之部分便由該等相鄰(上方及下方)矽層之晶格所共享。較佳的係使該SiGe層厚得足以在透過該SiGe層蝕刻該等溝渠之後應變該上面矽層至所需程度。
圖1說明在一中間處理階段依據本發明之特定較佳方面處理的一晶圓。在圖1中，一矽基板10經提供具有(例如)一般用於積體電路製造的一厚度及直徑。取決於要形成之特定裝置，該矽基板可在其表面具有一高品質的磊晶矽層或可具有一接近但與該表面隔開之埋入氧化物層。本文不說明該些及其他習知變更。一較佳製程繼續在該矽基板之表面上沈積一矽鍺層12。較佳的係矽鍺層12具有在15%與100%之間的一原子鍺分率且一般會具有在大約20%與30%之間的一原子鍺分率。較佳的係矽鍺層12形成至一足夠厚度以能夠將應變賦予一稍後形成的磊晶矽層，該層厚度係等於或小於在矽鍺之組成物塑性鬆弛之厚度。例如，該製程可形成SiGe層12至一10nm至40nm之厚度，但該些上下限值可能由於原子鍺分率之不同值而變化。下文進一步討論最大所需厚度，其時常在文獻中稱為一"臨界厚度"。
在沈積矽鍺層12之後，一較佳製程在該矽鍺層12之表面上沈積一磊晶層14，使得該層係與下面矽鍺層12成假晶 態。沈積時，較佳的係磊晶層14不受應變，因為該下面矽鍺層係受壓縮應變並具有下面矽基板之晶格間距。磊晶層14較佳的係矽而不含鍺，以允許在磊晶層14上形成高品質的閘極介電質，但磊晶層14可以係矽鍺，具有一低於矽鍺層12之原子鍺分率的原子鍺分率。在此替代例中，較佳的係磊晶層14具有一大約15%至100%之原子鍺分率，低於該該矽鍺層12內的原子鍺分率。磊晶層14係沈積至一足夠厚度，以形成所需主動層，例如n通道MOSFET(n-MOSFET)電晶體之通道，同時仍足夠小以由下面SiGe層12來應變。例如，該製程可形成磊晶層14至一4nm至20nm之厚度。
一較佳製程繼續蝕刻透過磊晶層14及矽鍺層12之溝渠16、18並進入矽基板10。此製程之最終結果係如圖2所示。該等所示溝渠16、18可使用一般用於淺溝渠隔離(STI)之處理來形成並較佳的係形成以部分延伸至矽基板10內。如上所述，該等溝渠可以係一連續溝渠網路之不同部分。該等溝渠之側壁定義該基板之一表面區域20、在基板之表面區域20上的一SiGe層22及在SiGe層22上的一應變之表面矽層24。表面區域20、SiGe層22及表面矽層24均在溝渠16及18之該等側壁之間延伸。如上所述，最佳的係蝕刻該等溝渠允許SiGe層22鬆弛並將其晶格應變能量之一部分轉移成在上方表面矽層24與蝕刻SiGe層22下方的基板之表面區域20內的拉伸應力。
圖3顯示用於圖1異質結構晶圓之一特定實施方案之應力分佈之一模擬，具有一20%原子鍺分率的40nm矽鍺層12與一20nm磊晶層14。隨著形成，SiGe層12具有一-1760 Pa(依據通常慣例一負值指示壓縮應力)的均勻平面內壓縮應力且塊狀矽基板10與磊晶層14實質上不具有任何應力。圖4顯示另一模擬，其中圖3結構具有溝渠蝕刻於其內，該等溝渠分離200nm。因而，該圖4模擬對應於具有一40nm厚度、200nm寬度及20%原子鍺分率之SiGe層22的圖2所示之結構且表面矽層24具有一20nm的厚度。該等溝渠係蝕刻至一400nm的深度，從而透過SiGe層22及表面矽層24並實質上進入該基板內。
如圖4模擬所示，一-1100Pa之壓縮應力保持在SiGe層22內且一+880Pa(或大約0.47%應變)的拉伸應力係在表面矽層24內產生。該圖4模擬顯示該溝渠蝕刻產生一拉伸應變表面矽層。此製程之成功可藉由比較圖5及6來說明。為了方便比較，圖5採用一不同尺度來說明圖4之結構。圖4及5二者說明依據本發明之較佳方面所製造之一結構。圖6顯示一異質結構之一模擬，其中一較厚鬆弛SiGe層(具有20%原子鍺分率)係形成於一塊狀矽基板上。一20nm矽層係藉由在該較厚鬆弛SiGe層上沈積矽而形成於圖6結構內，使得該矽表面層係形成有一拉伸應變。該較厚矽SiGe層係透過彈性及塑性機制來鬆弛，使得該SiGe層表面係較重錯位。部分如圖6所示之製程在該矽表面層內產生大約0.49%的一拉伸應變。
此處所述之結構係參考一或多個層來說明。作為一般情況，層係在一有限空間間隔上藉由組成物或原子莫耳分率的實質變化來區分。邊界與界面係非理想的且在層之間的界面處一般會存在相互擴散與遞級。組成物或原子莫耳分率一般係距標稱層間界面之距離之一函數且少數組成霧之組成物或原子莫耳分率可在本結構中與該等涵蓋組成物一樣透過層以一較低位準延伸。不同製程將會產生不同的成分原子莫耳分率函數。當本文引用一原子莫耳分率時，應充分認為在標稱層厚度上的一成分之原子莫耳分率之平均值。由此，相鄰一矽鍺層所形成之一矽層將不可避免地具有某些位準的鍺併入，即便該矽層係希望不具有任何鍺。因而，標稱上沒有鍺(即標稱上零鍺原子莫耳分率)的一矽層將一般會具有某些較低但可測量的鍺濃度。還應瞭解，在一特定工件中，會存在預期的本文所述之處理及結構變更，包括層之厚度及原子莫耳分率。
顯著地，當考量在一200 nm寬矽層內的引發拉伸應變時，一40 nm厚應變Si0.8 Ge0.2 層(類似於圖5所示)在應變表面矽層時如同一較厚鬆弛Si0.8 Ge0.2 層在傳統製程中(如圖6所示)大約一樣有效。因為依據本發明用於形成圖5結構之更簡單製程，故所實現的實質相等應變分佈指示該圖5方法可由於明顯減小的失配錯位及改良裝置效能方面的相當優點而提供所需的成本減小。
如圖4及5所示之應變重新分配效應可解釋為在形成溝渠時的一應變邊界條件變化。在沈積的毯覆膜中，橫向延伸(半無限)的晶體晶格在該SiGe層內整個維持應變(在晶圓邊緣處的除外)。當溝渠係蝕刻時，新的自由表面無法支撐一正常應變成分。因此，應變係在該等組成物層之間重新分配。先前已在壓縮下維持的SiGe層會橫向鬆弛，從而放棄其某些應變能量給周圍(上方及下方)矽晶格。結果係一具有主導平面內成分之拉伸應變係在相鄰表面區域20及表面矽層24(圖2)內引發而不產生失配錯位。如上所述，不希望在SiGe層22內的應變釋放係完全，特別由於該矽基板與應變之表面矽層24對鬆弛SiGe層22回作一力。本文所使用之術語鬆弛係指一實質鬆弛位準且不需要理想的鬆弛。
依據本發明之較佳方法藉由異質磊晶Si/SiGe/Si層之彈性鬆弛來形成平面內拉伸應變矽。對於該SiGe磊晶層而言，不會超過該臨界厚度，並因此不應存在涉及產生失配錯位之塑性鬆弛。
彈性鬆弛程度係侷限於接近蝕刻溝渠的半導體區域，即該效應係本質上局部化，具有一大約50nm至200nm的一般橫向範圍，視溝渠深度而定。更深的溝渠蝕刻允許在該SiGe層內更完全地釋放該壓縮應變。依據本發明之較佳結構及製程係較適用於長度比例與目前及未來高效能CMOS積體裝置之STI組態。
在溝渠形成之後各種層內的應變分佈係不均勻。例如，平面內應力成分在一蝕刻溝渠所建立之新邊界處必需到達零(應力無法存在於溝渠之空白空間內且應力張量必須係連續)。因此最終應變分佈係強烈地依賴於該等分層結構之幾何形狀，尤其：(1)該磊晶SiGe層及該上面矽層之相對厚度；(2)該等隔離溝渠之壁之間距(即該矽主動區域之橫向程度)及(3)該等隔離溝渠之深度。此外，一非幾何形狀因素、該SiGe層之原子鍺分率係系統內應變之一重要決定要素。
一般而言，在該上面矽層內的雙軸拉伸應變量可能會由於一或多個以下步驟而增加：(1)生長一更厚SiGe層；(2)生長一更細薄矽覆蓋層；(3)將該等隔離溝渠之間距減小至一下限，超過該下限該上面矽層內的應變會開始下降(減小主動區域之橫向程度)；(4)增加該等隔離溝渠之深度(STI)及(5)增加該SiGe層內鍺之原子鍺分率(莫耳分率或濃度)。一重要約束係該SiGe磊晶層不能超過其用於塑性應變鬆弛及形成失配錯位之臨界厚度。即，自然沈積的SiGe層具有小於發生塑性應變鬆弛並出現高位準失配錯位之厚度的一厚度。同義而言，臨界厚度係發生SiGe層之塑性變形的在一異質結構內用於一SiGe層之厚度，部分如急劇增加超過每平方公分103 至104 之一最小位準的失配錯位之位準所示。此臨界厚度取決於各種因素，包括在基板(一般但不一定為矽)與隨後形成的SiGe層之間的原子鍺分率差異。
決定在一完整裝置內應變時的另一考量係用於填充該等蝕刻溝渠之材料以及用於蝕刻並用於填充該等溝渠之製程。在最傳統的STI CMOS製程中，溝渠係首先與一熱氧化物排成一直線，然後沈積填充材料(一般為二氧化矽)且在某些情況下加以退火。此填充技術一般會在系統內引起額外的壓縮應變，該應變係轉移至主動層內。線性疊加法則適用於應力，故在採用傳統STI填充方案之情況下，其將會在矽層內的拉伸應變頂部會類似地強加一額外壓縮成分。大體上，在主動矽層內的淨應變將會更加拉伸。此外，在此項技術中應瞭解，可在退火時藉由修改用於襯墊、介電質填充及密化退火之製程條件來最小化該STI填充製程所引發之壓縮應力。
依據本發明之一較佳製程涉及在由一矽基板、一壓縮應變假晶SiGe層及一細薄鬆弛矽表面層所組成之一異質磊晶層系統內形成淺溝渠。在傳統淺溝渠隔離(STI)技術中，一硬遮罩(一般為氮化矽)係用於圖案化該等溝渠。開始於圖1所示之矽基板10、壓縮應變之SiGe層12及磊晶層14結構，一製程可藉由一般通過熱氧化或化學汽相沈積(CVD)來形成一墊氧化物30，隨後以圖7所示之方式藉由CVD來沈積一氮化矽層32來進行。氮化矽層32及墊氧化物層30二者係圖案化以形成氧化物遮罩34及氮化物遮罩36。使用氮化物遮罩36作為一硬遮罩進行蝕刻形成圖8所示之結構。氮化物遮罩36不僅用作一用於蝕刻該等溝渠之反應性離子蝕刻(RIE)遮罩，而且還用作一用於平坦化填充該等溝渠之氧化物之化學機械研磨之一硬阻止。由於此點，傳統STI製程適當位置留下圖案化的氮化物遮罩36及氧化物遮罩34。
另一方面，在適當位置留下氮化物遮罩36可在蝕刻該等溝渠時展現彈性應變釋放，傾向於引起在蝕刻SiGe層22內保持壓縮應變並引起表面矽層24不應變至一所需程度。在尤其較佳的具體實施例中，該STI製程係修改以更有效率 地允許彈性應變鬆弛。可行的修改包括一氮化物STI襯墊或一更順應的墊氧化物。例如，在該STI蝕刻係完成之後，可移除該氮化物硬遮罩。較佳的係該硬遮罩係移除且彈性應變鬆弛係允許不受禁止地發生。然後一更細薄的氮化物"襯墊"層係保形地沈積在該STI拓撲上。此氮化矽襯墊層係用作在使用(例如)高密度電漿化學汽相沈積來沈積一絕緣體(例如二氧化矽)之後使用的CMP平坦化之研磨阻止。該氮化物層係隨後藉由一適當蝕刻製程從該主動區域之頂部表面移除並保留在該等溝渠側壁及溝渠底部上。
在一用於解耦該氮化物層與表面矽層24之不同策略中，比較熱氧化物，可在該氮化物硬遮罩與表面矽層24之間使用一更順應的氧化物層。此變更係如圖9所示。在此替代例中，該氮化物硬遮罩係沈積在一氧化物層上，例如硼磷矽玻璃(BPSG)或順應或可按需要製得順應之其他材料。圖案化形成該氮化物遮罩，其係藉由一BPSG氧化物或其他順應層40而與表面矽層24分離。在該等溝渠係蝕刻之後，該氮化物遮罩係留在適當位置且該裝配件較佳的係加熱至一大約800℃或在某些情況下更高(例如850℃)的溫度並持續一大約2小時的期間，使該BPSG順應，從而允許應變之表面矽層24並彈性鬆弛SiGe層22應變。與傳統STI處理相一致的繼續處理形成該等STI隔離結構。因為該SiGe層22已經受到鬆弛，故隨後填充溝渠不會阻止SiGe層22之鬆弛及表面矽層24之應變。
較佳的係執行進一步的處理以形成n-MOSFET裝置且需 要時形成p通道MOSFET(p-MOSFET)裝置及CMOS電路。一n-MOSFET裝置之一範例係如圖10所示。如所示，部分鬆弛SiGe層22係提供於矽基板10上且應變之表面矽層24覆蓋SiGe層22。閘極介電質50將閘極電極52與表面矽層24分離。n型源極及汲極電極係提供於表面矽層24之任一端上，使得表面矽層24完全或至少部分地用作所示n-MOSFET裝置之通道區域。在所示組態中，淺溝渠隔離結構58、60係形成於該等源極及汲極區域54、56之末端處。所述n-MOSFET裝置可與各種類型的p-MOSFET一起使用並用於各種CMOS裝置，包括CMOS裝置，其包括具有不同類型應變或未應變主動區域之p-MOSFET裝置。
另一考量係該等平面內應力成分對載子遷移率的不同影響。對於電子(在n-MOSFET中)，一般應明白，沿n-MOSFET之長度及寬度軸需要拉伸應變，該等n-MOSFET係沿一(100)定向基板之<110>軸對齊。即，對於n-MOSFET，壓電係數係使得遷移率由於雙軸拉伸應變而增加。然而，對於電洞，對於一類似定向的p-MOSFET，僅沿寬度軸需要拉伸應變且在此類p-MOSFET中沿長度軸需要單軸壓縮應變。此點在90nm製造技術節點已引起在p-MOSFET之源極及汲極區域內使用選擇性生長的SiGe插入物以在矽通道區域內引發所需單軸壓縮應變。
出於改良依據本發明之p通道MOSFET之電性效能之目的，可選擇性移除p-MOSFET內的應變矽上層之部分，使得該些裝置之通道係主要形成於一壓縮應變SiGe層內。壓縮應變SiGe藉由增加電洞之有效通道遷移率來改良p－MOSFET之特性。在選擇性移除之後應留下足夠的矽以允許形成一適度純淨的二氧化矽層以用作閘極介電質。為了個別最佳化該等p－MOSFET及n－MOSFET裝置，該頂部應變矽層可生長至一最佳厚度以獲得最大n通道效能，並然後藉由遮罩生長一適當厚度的犧牲氧化物層來在p－MOSFET裝置之主動區域上選擇性地加以細薄化。對於p－MOSFET裝置，在該壓縮SiGe層上的更細薄矽確保大多數通道電洞電荷係包含於該壓縮SiGe層內，從而可比上面應變矽具有一更高的電洞遷移率。
p－MOSFET裝置可受益於在該拉伸應變矽表面層下面的一壓縮應變SiGe層內形成其通道。在形成該等隔離溝渠之後在該SiGe層內保留某些程度的平面內壓縮應變。沿寬度軸引導的在該SiGe層內的壓縮應變(橫向壓縮應變)之量值及分佈實質上取決於該等隔離溝渠沿該寬度軸之分離。同樣地，沿長度軸引導的在該SiGe層內的壓縮應變(縱向壓縮應變)之量值及分佈實質上取決於該等溝渠沿該長度軸之分離。因此可在電晶體佈局設計中操縱在SiGe層內的橫向及縱向壓縮應變之個別量。
若為了在縱向方向上最大化電洞遷移率，較佳的係在縱向方向上最大化壓縮應變，則p通道電晶體較佳的係設計以沿該長度軸具有該等溝渠之一更大分離，以便沿長度方向最小化SiGe層內壓縮應變之彈性鬆弛。若為了在縱向方向上最大化電洞遷移率，較佳的係在橫向方向上最小化壓縮應變，則p通道電晶體較佳的係設計以沿該寬度軸具有該等溝渠之一最小分離，以便沿橫向方向在SiGe層內最有效地減小壓縮應變。若一p通道MOSFET係需要沿橫向方向在SiGe內具有最小壓縮應變，但一有效寬度大於最小寬度，則可藉由形成多個並聯組態的最小寬度p通道MOSFET或等效地形成具有一通道形成於多個狹窄、溝渠有界區域內的一單一p通道MOSFET來獲得。
依據本發明之較佳結構及方法可提供一種其通道在頂部矽層內並沿該寬度軸具有拉伸應力之p－MOSFET裝置。在STI邊緣處，橫向應力不可避免地傾向於零量值。因而，在其他佈局及電路設計考量之約束內，一般需要最佳化通道寬度，以最大化彈性鬆弛所影響之通道寬度分率，並因此最大化矽在其上具有一平行該寬度軸導引之一實質拉伸應變成分的通道寬度之分率。此原則一般同時適用於n－MOSFET與p－MOSFET。對比n－MOSFET，對於其雙軸平面內拉伸應變係較佳，為了改良的p－MOSFET效能，較佳的係橫向單軸拉伸應變組合縱向單軸壓縮應變。若無法在該應變矽通道層內獲得縱向單軸壓縮應力，則可在p通道MOSFET內至少最小化縱向拉伸應變成分。在p通道內最小化縱向拉伸應變之方式可為：藉由設計p通道MOSFET沿長度軸具有足夠大的其隔離溝渠間距來，以便由於邊緣鬆弛機制而避免在矽p通道內的一實質縱向拉伸應力成分。
本發明之替代性實施方案可在一p－MOSFET內提供在沿通道長度引導的在頂部矽層內的單軸壓縮應力，同時仍在該p－MOSFET通道之寬度方向上獲得一拉伸應變。較佳實施方案可較有益地使用藉由在p－MOSFET之源極及汲極區域內的凹陷內選擇性生長磊晶SiGe層來在p通道內施加壓縮應力之技術。由於應力係線性疊加，故此動作之淨效應與傳統壓縮SiGe源極/汲極實施方案相同。因而選擇性SiGe源極及汲極插入技術可有效率地應用於本發明之實施方案，以與在塊狀矽CMOS技術中施加SiGe源極及汲極應力源(插入物)非常相同的方式來沿一p－MOSFET長度引發一單軸壓縮應力。該等凹陷SiGe區域係優先磊晶生長在一未應變矽基板上，以便最有效率地將單軸壓縮應力賦予該通道區域。相比之下，在凹陷SiGe源極及汲極應力源係磊晶生長在鬆弛SiGe虛擬基板上之情況下，如同傳統製造的磊晶應變矽之情況，該等凹陷SiGe源極及汲極應力源之效用可能實質上減小。
在為該等選擇性生長磊晶SiGe源極/汲極插入物在該等p－MOSFET通道末端處蝕刻凹陷之製程中，沿該矽通道長度導引的幾乎全部拉伸應變將由於邊緣鬆弛而移除(假定閘極長度係相對於頂部矽層厚度極短)。儘管應在n通道MOSFET中避免此點，但此鬆弛可有利於p通道(電洞)遷移率。依據本發明之一較佳方面，在曝露未應變矽基板上的SiGe後續連貫生長將在通道內賦予最大的單軸壓縮應力。在該等源極及汲極SiGe插入物區域係生長在蝕刻透過至下面矽基板之凹陷內之情況下，由該等凹陷的選擇性生長SiGe源極及汲極插入物區域所引發之應力將類似於在一傳統塊狀矽製程中選擇性生長SiGe源極及汲極插入物區域所引發之應力。此點係因為在該等SiGe源極及汲極插入物區域係連貫地生長在一鬆弛矽範本上之情況下，該等SiGe源極及汲極插入物區域會引發最大應力。對於其中存在一鬆弛SiGe虛擬基板之一使用傳統應變矽之類似製程而言並不真實。在一SiGe虛擬基板上生長凹陷SiGe源極/汲極層可能不會在矽通道內引起最大的單軸壓縮應力。依據本發明，在另一方面，壓縮應力可能使用該SiGe源極/汲極插入物技術來引入，同時沿橫向(寬度)方向維持拉伸應變之優點。如前述，仍有可能在壓縮應變SiGe層內形成p通道裝置。此選項不需要凹陷的選擇生長SiGe源極及汲極區域。
一對上述製程之修改可摻雜該SiGe層，使其可用作一電性"接地平面"。在一接地平面MOSFET中，該接地平面層與該MOSFET之源極係共同地接觸並電連接。接地平面MOSFET可靜電上表現得類似完全空乏絕緣物上矽(SOI)裝置，其中"虛擬SOI"之厚度係該接地平面上方的矽層厚度的兩倍。在一具體實施例中，該磊晶SiGe層可以係原位摻雜p類型，使用硼位準為一大於每cm3 1x1019 個原子。此層適用於製造接地平面用於具有裝置通道形成於上面應變矽層內之一接地平面n通道FET(GP－n－通道FET)。為了製造一GP－p－通道FET，該SiGe接地平面層將會係反摻雜n型。該反摻雜可藉由離子植入一施體物種(例如砷或磷)來實現，跟隨一適當的退火週期。由於砷及磷在SiGe內增強擴散，故在植入輪廓峰值係位於SiGe層內之情況下，該等摻雜物會在高溫下由於擴散而重新分佈以形成一與該SiGe層共同定位的近似矩形脈衝狀輪廓。該等施體物種之植入劑量係選擇以在該SiGe層內獲得一近似均勻摻雜濃度，其等於該層內最初原位受體摻雜濃度的兩倍。依此方式，作為原位摻雜p型的一SiGe層將會使用一大約每cm3 1x1019 個原子的一淨施體濃度反摻雜成n型。
該等SiGe及矽磊晶層之任一者或二者均可在其組成物(原子分率)中包括在範圍0%至1.0%內的一較小碳百分比。在該矽磊晶層內的碳增加該矽層內的拉伸應變量，所有其他因素均相等。在壓縮應變Ge或SiGe層中的碳減小該層內的應變，但允許在臨界厚度約束下併入更大的鍺莫耳分率。碳還可引入任一層內，以便減小受體摻雜物(主要係硼)之擴散。
應在二維下的應力模擬中看出，在該表面矽層內引發的應變係不均勻。特定言之，應力/應變之平面內(模擬中的xx)成分在主動區域邊緣處變為零並隨著遠離該邊緣而增加。期望在該矽層內的應變隨著進一步遠離該邊緣而恢復為零，其中該系統恢復成類似於該毯覆膜(即所有應變能量均包含於該SiGe層內)。此點導致以下結論，即應變輪廓係裝置幾何形狀之一較強函數，包括平面內幾何形狀(本質上由電晶體佈局所決定)及垂直幾何形狀(磊晶層厚度及組合物及STI深度)。即，對於一具有一給定層厚度及組成物集之Si/SiGe/Si層，並對於一給定溝渠深度及輪廓，應變會根據橫向主動區域尺寸而假定一特定輪廓。當考量一真實三維裝置時，情形係較複雜，因為沿主動區域之長度(L)、寬度(W)及深度軸所引發之晶格扭曲之複雜相互作用。
在某些方式上，應變之佈局依賴性可視為一問題。但此問題已經存在，不論產業是否將已其視為一般情況。產業已認識到STI製程引發應變(例如由於填充氧化物之襯墊氧化及密化)對裝置特徵的重要性。臨界電壓(VT )與峰值汲極電流(ION )係發現以不明顯的方式依賴於佈局且咸信STI引發的應變係一主要因素。傳統應變矽由於邊緣鬆弛而受到應變之類似空間依賴性影響。邊緣鬆弛可能有充分理由成為應變矽MOSFET之效能損失的一根本原因，當其係比例縮放到較小尺寸時會觀察到此點。本文所報告之簡單模擬指示，當主動區域尺寸係較小時磊晶內建應變係較大程度上釋放。邊緣鬆弛可能使磊晶應變矽技術之實施方案複雜化，但在明白根本機制之情況下，其可用於透過細緻的磊晶層結構及隔離溝渠工程而有利於產生良好結果。
上述提供之簡單圖片用作邊緣鬆弛問題之一圖示。如所述，情形係由於考量主動區域長度尺寸而進一步複雜，主動區域長度尺寸可能大於寬度，視一特定CMOS技術之設計規則而定。
一MOSFET之有效主動區域長度取決於其在一電路佈局中所處之位置。例如，在一NAND閘極中，n通道FET可能沿一連續主動區域串聯擺開且在頂部及底部FET內的縱向應變將會由於邊緣鬆弛而最受影響而在中間FET中的縱向應變將較少受到影響。此外，邊緣鬆弛會在堆疊頂部影響FET之汲極末端且在堆疊底部處主要影響FET之源極端。此點較為明顯，因為當考量其對驅動電流的影響時，遷移率可能在一電晶體之源極處比在汲極處更重要。更佳的係在採用應變矽技術之CMOS裝置之佈局設計中將幾何形狀及其他效應考慮在內。
實施本文所述之結構及製程可提供許多好處，包括在層內不存在失配錯位或一較大的失配錯位減小，從而引起在待製造主動裝置之磊晶矽層內可忽略地產生線錯位缺陷。預期由於減小的裝置效能可變性而引起之更高良率。本文所述之結構及方法不需要一較厚鬆弛SiGe層。避免使用並形成一較厚鬆弛SiGe層可明顯減小晶圓製造之成本。比較傳統較厚SiGe"虛擬基板"技術，不使用一較厚SiGe層還改良對塊狀基板之導熱性。預期減小的主動裝置自我加熱。
已根據特定較佳具體實施例說明本發明。習知此項技術者應瞭解，對本文所述之特定較佳具體實施例可作各種修改及變更而不違反本發明之教導。因此，希望本發明不侷限於本文所述之特定較佳具體實施例，相反本發明係由所附申請專利範圍來定義。
10‧‧‧矽基板
12‧‧‧矽鍺層
14‧‧‧磊晶層
16‧‧‧溝渠
18‧‧‧溝渠
20‧‧‧表面區域
22‧‧‧SiGe層
24‧‧‧表面矽層
30‧‧‧墊氧化物
32‧‧‧氮化矽層
34‧‧‧氧化物遮罩
36‧‧‧氮化物遮罩
40‧‧‧順應層
50‧‧‧閘極介電質
52‧‧‧閘極電極
54‧‧‧源極區域
56‧‧‧汲極區域
58‧‧‧淺溝渠隔離結構
60‧‧‧淺溝渠隔離結構
圖1示意性地顯示依據本發明之一方面之一異質結構晶圓。
圖2示意性地顯示在進一步處理之後的圖1之晶圓。
圖3顯示用於與圖1所示相一致之一異質結構晶圓之應力分佈。
圖4顯示在圖2相一致之進一步處理之後與圖1及3相一致之晶圓之應力分佈。
圖5及6提供用於藉由依據本發明之一製程(圖5)所製作之一應變矽表面層與使用傳統較厚、鬆弛矽鍺製程(圖6)所形成之一應變矽表面層的一應力分佈之比較。
圖7說明在進一步處理之後圖1之異質結構晶圓。
圖8說明在進一步處理之後圖7之異質結構晶圓。
圖9說明一用於在圖7晶圓上形成一淺溝渠隔離結構之替代性製程。
圖10說明依據本發明之較佳具體實施例之一MOS裝置。
10‧‧‧矽基板
12‧‧‧矽鍺層
14‧‧‧磊晶層

Claims (20)

  1. 一種包含至少一MOSFET之半導體裝置，該半導體裝置包含：一基板(10、20)，其包含矽並具有部分延伸進入該基板(10、20)之一或多個溝渠結構(16、18)之第一及第二壁，一基板界面區域延伸於該等第一及第二壁之間；一包含鍺之第一層(22)，其在該基板界面區域上，該第一層在該等第一及第二壁之間延伸一第一間距；一包含矽之第二層(24)，其形成於該第一層上，該第二層延伸於該等第一及第二壁之間；以及在該第二層(24)上的一閘極介電層(50)，其將該第二層與一閘極電極(52)分離，使得該第二層(24)提供該MOSFET裝置之一通道之至少一部分，其中在該第一層(22)內的一鍺濃度係大於在該第二層的一鍺濃度，該半導體裝置進一步特徵在於：該MOSFET裝置係一n通道裝置，該第一層(22)具有一小於一第一厚度之厚度，在該第一厚度下由於在該第一層(22)與該基板(20)之間的一晶格錯配而在該第一層(22)內形成失配錯位，以及該第一層(22)在該等第一及第二壁之間的一橫向程度上在該基板界面區域內及在該第二層(24)內引發一應變。
  2. 如請求項1之裝置，其中該第一層(22)具有一匹配該基板界面區域之一基板界面平面內晶格間距特徵之第一下界面晶格間距，且該第二層(24)具有一匹配該第一層之一上界面之一第一層上界面平面內晶格間距特徵之第二下界面平面內晶格間距。
  3. 如請求項1之裝置，其中該第一層(22)及該第二層(24)之橫向程度係藉由一或多個淺溝渠隔離結構(58、60)之第一及第二壁來界定，該等第一及第二壁之各壁穿過該第二層(24)及該第一層(22)，且該一或多個淺溝渠隔離結構(58、60)包含絕緣材料，該第一層(22)之橫向程度延伸於該等第一及第二壁之間。
  4. 如請求項3之裝置，其中該第一層(22)係在該橫向程度上不均勻地部分鬆弛，且在該第二層(24)內的應變係在該等第一及第二淺溝渠隔離結構(58、60)之間的一程度上不均勻。
  5. 3或4之裝置，其中該第一層(22)沿該MOSFET之長度軸或寬度軸之橫向程度係小於200 nm。
  6. 3或4之裝置，其中該第一層(22)之鍺原子分率係20%或遠大於該第二層(24)之鍺原子分率，該第一層(22)之鍺原子分率係在大約20%與100%之間，且該第二層(24)之鍺原子分率係大約0%。
  7. 3或4之裝置，其進一步包含具有一源極區域及一汲極區域之至少一p通道MOS場效電晶體，該等源極及汲極區域經調適以施加壓縮應力至該p通道MOS場效電晶體之通道。
  8. 如請求項7之裝置，其中該等源極及汲極區域包含矽鍺，其位於該基板內的一未應變表面上方並且與其相接觸。
  9. 一種製造一半導體裝置之方法，該方法包含：在一基板(20)上形成一包含鍺之第一層(22)，該第一層以一大於該基板(20)之濃度包含鍺；在該第一層(22)上形成一包含矽之第二層(24)，該第一層(22)以一高於該第二層(24)之濃度包含鍺；以及在該第二層(24)上形成一閘極介電層(50)及一閘極(52)以用於一MOS場效電晶體，該方法進一步特徵在於：該第一層(22)係形成以具有壓縮應力並具有一小於一第一厚度之厚度，在該第一厚度下在該第一層(22)內會發生塑性變形，以一至少部分定義該MOS場效電晶體之一通道之圖案蝕刻透過該第一層(22)及該第二層(24)並進入該基板內，該蝕刻讓該第一層(22)橫向擴展，從而在藉由該蝕刻所形成之一或多個開口之壁之間應變該第二層(24)。
  10. 如請求項9之方法，其中該蝕刻形成一溝渠，隨後以一絕緣體填充該溝渠而作為一淺溝渠隔離結構(58、60)之部分。
  11. 如請求項9之方法，其中該蝕刻不均勻地並在200 nm或更小的該第二層(24)之一橫向程度上應變該第二層(24)。
  12. 如請求項9之方法，其中該第二層(24)之橫向程度係使得在該蝕刻期間該第一層(22)轉移應變能量至一與該基板(20)之界面並至該第二層(24)。
  13. 如請求項9之方法，其中該第一層(22)係橫跨該圖案之一橫向程度不均勻地應變並且不完全地鬆弛。
  14. 如請求項9之方法，其進一步包含形成具有一源極區域及一汲極區域之至少一第二MOS場效電晶體，該等源極及汲極區域經調適以施加應力至該第二MOS場效電晶體之通道。
  15. 如請求項14之方法，其中該第二MOS場效電晶體係一p通道MOS場效電晶體，且該等源極及汲極區域施加壓縮應力至該p通道MOS場效電晶體之通道。
  16. 如請求項14之方法，其中該等源極及汲極區域係藉由蝕刻開口以曝露該基板並在該等開口內磊晶生長一半導體層來形成。
  17. 如請求項16之方法，其中該半導體層係矽鍺。
  18. 如請求項9之方法，其中該蝕刻包括在一中間層(40)上形成一遮罩層(36)，該中間層(40)係順應持續至少一段時間以允許該第一層(22)回應用於形成該一或多個溝渠之蝕刻而橫向擴展。
  19. 如請求項18之方法，其中該中間層(40)係一在加熱時變成順應之氧化物。
  20. 如請求項9至18或19之方法，其中該第一層(22)之鍺原子分率係20%或遠大於該第二層(24)之鍺原子分率，該第一層(22)之鍺原子分率係在大約20%與100%之間，而該第二層(24)之鍺原子分率係大約0%。
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