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Gebiet der vorliegenden Erfindung
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Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und betrifft insbesondere die Herstellung von Halbleitergebieten
mit unterschiedlichen Eigenschaften, etwa unterschiedlichen Ladungsträgerbeweglichkeiten
in Kanalgebieten eines Feldeffekttransistors, auf einem einzelnen
Substrat.
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BESCHREIBUNG DES STANDS DER
TECHNIK
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Die
Herstellung integrierter Schaltungen erfordert die Ausbildung einer
großen
Anzahl von Schaltungselementen auf einer gegebenen Chipfläche gemäß einer
spezifizierten Schaltungsanordnung. Im Allgemeinen werden mehrere
Prozesstechnologien gegenwärtig
eingesetzt, wobei für
komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen,
die MOS-Technologie gegenwärtig der
vielversprechendste Ansatz auf Grund der überlegenen Eigenschaften im
Hinblick auf die Betriebsgeschwindigkeit und/oder die Leistungsaufnahme und/oder
die Kosteneffizienz ist. Während
der Herstellung komplexer integrierter Schaltungen unter Einsatz
der MOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren
und/oder p-Kanaltransistoren auf einem Substrat ausgebildet, das
eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor
weist, unabhängig
davon, ob ein n-Kanaltransistor oder p-Kanaltransistor betrachtet wird,
sogenannte PN-Übergänge auf,
die durch eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers dotierten
Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist,
gebildet wird, Die Leitfähigkeit
des Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals, wird
durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet
und davon durch eine dünne
Gateisolierschicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei
der Ausbildung eines leitenden Kanals auf Grund des Anlegens einer
geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration,
der Beweglichkeit der Ladungsträger
und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Source- und dem Drain-Gebiet ab. der auch als Kanallänge bezeichnet wird.
Somit ist in Verbindung mit der Fähigkeit, schnell einen leitenden
Kanal unterhalb der isolierenden Schicht beim Anlegen der Steuerspannung
an die Gateelektrode zu erzeugen, das Leistungsverhalten der MOS-Transistoren im Wesentlichen
von der Leitfähigkeit
des Kanalgebiets bestimmt. Somit macht das Reduzieren der Kanallänge – und damit verknüpft die
Verringerung des Kanalwiderstands – die Kanallänge zu einem
wichtigen Entwurfskriterium zum Erreichen einer Zunahme der Betriebsgeschwindigkeit
der integrierten Schaltungen.
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Die
andauernde Reduzierung der Transistorabmessungen zieht jedoch eine
Reihe von damit verknüpften
Problemen nach sich, die es zu lösen gilt,
um nicht die durch das stetige Verkleinern der Kanallänge von
MOS-Transistoren gewonnenen Vorteile unnötig aufzuheben. Ein wichtiges
Problem in dieser Hinsicht ist die Entwicklung verbesserter Photolithographie-
und Ätzstrategien,
um zuverlässig
und reproduzierbar Schaltungselemente mit kritischen Abmessungen,
etwa die Gateelektrode der Transistoren, für eine neue Schaltungsgeneration
herzustellen. Ferner sind äußerst anspruchsvolle
Dotierstoffprofile in der vertikalen Richtung sowie in der lateralen
Richtung in den Drain-und Sourcegebieten erforderlich, um den geringen
Schicht- und Kontaktwiderstand in Verbindung mit einer gewünschten
Kanalsteuerbarkeit bereitzustellen. Ferner ist die vertikale Lage
der PN-Übergänge in Bezug
auf die Gateisolationsschicht ebenso ein kritisches Entwurfskriterium im
Hinblick auf die Steuerung der Leckströme. Daher erfordert eine Verringerung
der Kanallänge
auch ein Reduzieren der Tiefe der Drain- und Sourcegebiete in Bezug
auf die Grenzfläche,
die zwischen der Gateisolationsschicht und dem Kanalgebiet ausgebildet
ist, wodurch anspruchsvolle Implantationstechniken nötig sind.
Gemäß anderer
Lösungsvorschläge werden
epitaktisch gewachsene Gebiete mit einem spezifizierten Versatz
zu der Gateelektrode ausgebildet, die auch als erhöhte Drain-
und Sourcegebiete bezeichnet werden, um eine erhöhte Leitfähigkeit der erhöhten Drain-
und Sourcegebiete bereitzustellen, wobei gleichzeitig ein flacher
PN-Übergang
in Bezug auf Gateisolationsschicht bewahrt bleibt.
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Da
die ständige
Größenreduzierung
der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung
und möglicherweise
die Neuentwicklung äußerst komplexer
Prozesstechniken, die die oben genannten Prozessschritte betreffen,
erforderlich macht, wurde auch vorgeschlagen, das Leistungsverhalten
der Transistorelemente durch Vergrößern der Ladungsträgerbeweglichkeit
in dem Kanalgebiet für
eine gegebene Kanallänge
zu erhöhen,
wodurch die Möglichkeit
geschaffen wird, eine Leistungsverbesserung zu erreichen, die vergleichbar
ist mit dem Fortschritt zu einer künftigen Technologie, während viele
der obigen Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft wären, vermieden
werden können.
Im Prinzip können
zumindest zwei Mechanismen in Kombination oder separat verwendet
werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu verbessern.
Zunächst
kann die Dotierstoffkonzentration in dem Kanalgebiet verringert
werden, wodurch Streuereignisse der Ladungsträger reduziert und damit die
Leitfähigkeit
erhöht
wird. Das Verringern der Dotierstoffkonzentration in dem Kanalgebiet
beeinflusst jedoch deutlich die Schwellwertspannung des Transistorbauelements,
wodurch gegenwärtig
eine Verringerung der Dotierstoffkonzentration eine wenig attraktive
Lösung
erscheint, sofern nicht andere Mechanismen entwickelt werden, um
eine gewünschte Schwellwertspannung
einzustellen. Zum zweiten kann die Gitterstruktur, typischerweise
eine (100) Oberflächenorientierung,
in dem Kanalgebiet modifiziert werden, indem beispielsweise eine
Zugspannung oder eine Druckspannung erzeugt wird, um damit eine
entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu
einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise
erhöht
das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit
von Elektronen, wobei Abhängigkeit
von der Größe und der
Richtung der Zugverformung ein Anstieg der Beweglichkeit von 120
% oder mehr erreichbar ist, das sich wiederum direkt auf einen entsprechenden
Anstieg der Leitfähigkeit überträgt. Andererseits
kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch
die Möglichkeit
geboten wird, das Leistungsverhalten von p-Transistoren zu verbessern.
Die Einführung
der Spannungs- oder Verformungsbearbeitungstechniken in die Herstellung
integrierter Schaltungen ist ein äußerst vielversprechender Ansatz
für weitere
Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue" Art eines Halbleitermaterials
betrachtet werden kann, die die Herstellung schneller leistungsfähiger Halbleiterbauelemente
ermöglicht,
ohne dass teure Halbleitermaterialien und Herstellungstechniken
erforderlich sind.
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Folglich
wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht
oder Silizium/Kohlenstoff-Schicht in oder unterhalb des Kanalgebiets
einzufügen,
um damit Zugspannung oder Druckspannung zu erzeugen, die zu einer
entsprechenden Verformung führen
kann. Obwohl das Transistorverhalten durch das Einführen von
spannungserzeugenden Schichten in oder unterhalb des Kanalgebiets
deutlich verbessert werden kann, so ist dennoch ein erheblicher
Aufwand zu betreiben, um die Herstellung entsprechender Spannungsschichten
in die konventionelle und gut bewährte MOS-Technik einzubinden.
Beispielsweise müssen
zusätzliche
epitaktische Wachstumstechniken entwickelt und in den Prozessablauf
eingebaut werden, um die germanium- oder kohlenstoffenthaltenden
Span nungsschichten an geeigneten Stellen in oder unterhalb des Kanalgebiets
auszubilden. Somit wird die Prozesskomplexität deutlich erhöht, wodurch
auch die Herstellungskosten und die Gefahr für eine Verringerung der Produktionsausbeute
ansteigen.
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Daher
wird in anderen Lösungsvorschlägen eine
externe Spannung, die beispielsweise durch darüber liegende Schichten, Abstandselementen
und dergleichen erzeugt wird, verwendet in dem Versuch, eine gewünschte Verformung
innerhalb des Kanalgebiets zu erzeugen. Jedoch unterliegt der Prozess
des Erzeugens der Verformung in dem Kanalgebiet durch Ausüben einer
spezifizierten externen Spannung einer äußerst ineffizienten Umwandlung
der externen Spannung in eine Verformung in dem Kanalgebiet, da das
Kanalgebiet stark an die vergrabene Isolationsschicht in SOI-(Silizium auf Isolator)
Bauelementen oder an das verbleibende Volumenmaterial des Siliziums
in Vollsubstratbauelementen gebunden ist. Obwohl daher deutliche
Vorteile gegenüber
dem oben erläuterten
Vorgehen, in dem zusätzliche
Spannungsschichten innerhalb des Kanalgebiets erforderlich sind,
bereitgestellt werden, lässt
die relativ geringe erzielte Verformung den zuletzt genannten Ansatz als
wenig attraktiv erscheinen.
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In
jüngster
Vergangenheit wurde vorgeschlagen, sogenannte Hybridsubstrate bereitzustellen,
die Siliziumgebiete mit zwei unterschiedlichen Orientierungen enthalten,
d. h. eine (100) Oberflächenorientierung
und eine (110) Oberflächenorientierung
auf Grund der gut bekannten Tatsache, dass die Löcherbeweglichkeit in (110)
Silizium ungefähr
2,5 × größer als
die Beweglichkeit in (100) Silizium ist. Somit könnte durch
Bereitstellen eines (110) Kanalgebiets für P-Kanaltransistoren
in CMOS-Schaltungen, während
die (100) Orientierung, die eine erhöhte Elektronenbeweglichkeit
in den Kanalgebieten der n-Kanaltransistoren liefert, beibehalten
wird, das Leistungsverhalten der Schaltungen, die beide Transistorarten enthalten,
deutlich für
eine gegebene Transistorarchitektur verbessert werden. Jedoch kann
die Einführung
zweier Arten von Kristallorientierungen in einem einzelnen Substrat
weitere komplexe Prozessschritte erfordern, wodurch diese Technik
möglicherweise wenig
flexibel in Verbindung mit gegenwärtig gut etablierten CMOS-Techniken
ist.
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US 6 750 486 62 beschreibt
ein gattungsgemäßes Verfahren
für P-Kanal-
und N-Kanal- Transistoren, die auf einem gemeinsamen Substrat gebildet sind,
wobei die Drain- und Sourcegebiete des N-Kanaltransistors and des P-Kanaltransistors
in unterschiedlich ausgebildeten Halbleitermaterialien angeordnet
sind.
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In „High Performance
CMOS Fabricated an Hybrid Substrate With Different Crystal Orientations", IEDM 03-453, M.
Yand et al. ist ein Aufbau beschrieben, in welchem Hybrid-Siliziumsubstrate
verwendet warden, um CMOS-Bauelemente mit angepasster Kristallorientierung
herzustellen, so dass sich insbesondere für P-Kanaltransistoren eine
Durchlassstromsteigerung erreichen lässt.
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US 4 933 298 zeigt ein Verfahren
zur Herstellung von Siliziuminseln mit unterschiedlicher Kristallorientierung
auf einem SOI-Substrat. Dabei wird eine Isolierschicht zunächst strukturiert
und anschließend mit
Silizium beschichtet, das durch Laser geschmolzen und mit unterschiedlichen
Orientierungen abhängig
von der Strukturierung der Isolierschicht rekristallisiert wird.
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US 5 384 473 zeigt ein Halbleiterelement
mit zwei unterschiedlichen Oberflächen zur Herstellung von Transistoren,
so dass die Transistoren auf der Grundlage geeigneter Kristallorientierungen
hergestellt werden können.
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Angesichts
der oben beschriebenen Situation besteht ein Bedarf für eine flexible
Technik, die ein effizientes Erhöhen
der Ladungsträgerbeweglichkeit in
unterschiedlichen Substratbereichen ermöglicht, während ein hohes Maß an Kompatibilität mit gegenwärtigen Prozesstechniken
bereitgestellt wird.
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Überblick über die Erfindung
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die die Herstellung unterschiedlicher kristalliner Halbleitergebiete
mit unterschiedlichen Eigenschaften, etwa einer unterschiedlichen
kristallographischen Orientierung und/oder unterschiedlichen Verformungseigenschaften,
und dergleichen, auf einem gemeinsamen Substrat ermöglicht,
wobei dies durch Bilden eines dielektrischen Gebiets innerhalb einer
Halbleiterschicht und Ausbilden einer zweiten Halbleiterschicht
darauf mittels Scheibenverbundtechniken erfolgt. Dabei können die Eigenschaften
der ersten und der zweiten Halbleiterschicht individuell auf unterschiedlichen
Substraten eingestellt werden und/oder weiter modifiziert werden,
nachdem die zweite Halbleiterschicht mit dem dielektrischen Gebiet
verbunden ist.
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Erfindungsgemäß wird die
Aufgabe durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst.
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Weitere
vorteilhafte Ausführungsformen
sind in den abhängigen
Ansprüchen
beschrieben.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird;
es zeigen:
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1a-h
schematisch Querschnittsansichten diverser Herstellungsphasen bei
der Ausbildung eines Substrats und eines Halbleiterbauelements mit zwei
unterschiedlichen kristallinen Halbleitergebieten mit unterschiedlichen
Eigenschaften gemäß anschaulicher
Ausführungsformen;
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1i schematisch
das Substrat, das gemäß den vorhergehenden
Ausführungsformen
hergestellt ist, wobei mindestens eine dritte kristalline Halbleiterschicht
mit einer dritten Ei genschaft, die sich von der ersten und der zweiten
Eigenschaft unterscheidet, vorgesehen ist;
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1j schematisch
eine Querschnittsansicht eines Halbleiterbauelements mit zwei unterschiedlichen
Arten von kristallinen Halbleitergebieten, auf denen Transistorelemente
gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung ausgebildet sind;
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2 schematisch
ein Substrat mit einer Halbleiterschicht mit einer Verformungspufferschicht, auf
der eine verformte Halbleiterschicht durch Epitaxie nach dem Verbinden
mit einer zweiten Halbleiterschicht gemäß Ausführungsformen der vorliegenden Erfindung
gebildet werden kann;
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3 schematisch
ein Substrat mit einer darauf ausgebildeten Verformungspufferschicht,
einer zweiten Halbleiterschicht und einer Isolationsschicht, wobei
die Isolationsschicht mit einem weiteren Substrat gemäß weiteren
anschaulichen Ausführungsformen
der vorliegenden Erfindung zu verbinden ist; und
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4a bis 4b schematisch
ein Halbleiterbauteil während
diverser Herstellungsphasen, wobei eine verformte erste Halbleiterschicht
in Gegenwart einer zweiten Halbleiterschicht durch Epitaxie unter
Anwendung einer epitaktisch gewachsenen Verformungspufferschicht
gebildet wird, die nachfolgend relaxiert.
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Detaillierte Beschreibung
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Die
vorliegende Erfindung beruht auf dem Konzept der Erfinder, dass
ein dielektrisches Gebiet in einer ersten Halbleiterschicht gebildet
werden kann, das als ein Platzhalter dienen kann, über dem eine
zweite Halbleiterschicht mittels Scheibenverbundtechniken zu bilden
ist. In speziellen Ausführungsformen
wird die Herstellung des dielektrischen Gebiets durch gut etablierte
STI (Flachgrabenisolations-) Prozesse erreicht, wobei in einigen
speziellen Ausführungsformen
Isolationsgräben,
die in der ersten Halbleiterschicht für die weitere Bearbeitung des Bauteils
erforderlich sind, gleichzeitig mit dem dielektrischen Gebiet in
der ersten Halbleiterschicht gebildet werden können. Mit Bezug zu den Zeichnungen werden
nunmehr weitere anschauliche Ausführungsformen der vorliegenden
Erfindung detaillierter beschrieben.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100,
das ein Basis- oder Hantierungssubstrat 101 umfasst, das
eine Trägermaterialschicht 102 und
eine Isolationsschicht 103 enthalten kann. in einigen Ausführungsformen kann
das Hantierungssubstrat 101 vollständig aus einem kristallinen
Halbleitermaterial, etwa Silizium, mit einer spezifizierten kristallographischen
Orientierung aufgebaut sein. Beispielsweise kann das Hantierungssubstrat 101 ohne
die Isolationsschicht 103 ein kristallines Siliziumsubtrat
mit einer (100) Orientierung oder einer (110)
Orientierung repräsentieren,
da diese Orientierungen eine erhöhte
Ladungsträgerbeweglichkeit
für NMOS-Bauelemente
bzw. PMOS-Bauelemente
liefern. Das Halbleiterbauelement 100 umfasst ferner eine
erste kristalline Halbleiterschicht 104, die über dem
Hantierungssubstrat 101 ausgebildet ist. In der gezeigten
Ausführungsform
kann der Schichtstapel 102, 103 und 104 ein SOI-(Silizium
auf Isolator) Substrat repräsentieren, wobei
die Isolationsschicht 103 eine vergrabene Oxidschicht oder
eine andere geeignete dielektrische Schicht repräsentieren kann. Wenn das Hantierungssubstrat 101 ein
kristallines Vollsubstrat repräsentieren
soll, kann die erste Halbleiterschicht 104 einen oberen
Schichtbereich davon repräsentieren
oder kann in Form einer epitaktisch gewachsenen Halbleiterschicht
vorgesehen werden. Ferner ist zu beachten, dass die vorliegende
Erfindung besonders vorteilhaft ist, wenn die erste kristalline
Halbleiterschicht 104 Silizium aufweist, da der Hauptanteil
moderner integrierter Schaltungen gegenwärtig auf der Grundlage von
Silizium hergestellt wird. Jedoch können die Prinzipien der vorliegenden
Erfindung in einfacher Weise auf beliebige Halbleitermaterialien
angewendet werden, die für
die Herstellung komplexer Schaltungen als geeignet erachtet werden.
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Die
erste Halbleiterschicht 104 zeichnet sich durch mindestens
eine spezifische Eigenschaft, etwa die Art des Halbleitermaterials,
dessen kristallographische Orientierung, ein gewisses Maß an Verformung,
ein gewisser Pegel an Dotierstoffkonzentration und dergleichen aus.
in speziellen Ausführungsformen
ist die erste Halbleiterschicht 104 durch mindestens seine
kristallographische Orientierung definiert und kann in speziellen
Beispielen kristallines Silizium repräsentieren mit einer Oberflächeorientierung
(100) oder (110). Über der ersten Halbleiterschicht 104 ist
eine dielektrische Schicht 105 gebildet, die in Form eines
Schichtstapels mit dielektrischen Schichten 106 und 107 vorgesehen
sein kann. Beispielsweise kann die dielektrische Schicht 105 die Schichten 106 und 107 in
Form einer Siliziumoxidschicht bzw. einer Siliziumnitridschicht
enthalten. Die dielektrische Schicht 105 kann selbstverständlich eine
einzelne Schicht eines Materials sein oder kann zusätzliche
Schichten oder Schichten mit unterschiedlichen Materialzusammensetzungen
repräsentieren
und kann insbesondere eine antireflektierende Beschichtung (ARC)
enthalten, die optische Eigenschaften so aufweist, um die Rückreflektion
in einem nachfolgenden Photolithographieschritt zu reduzieren. Eine
Lackmaske 108 mit einer darin gebildeten Öffnung 109 mit
Abmessungen, die im Wesentlichen den Abmessungen einer Vertiefung
entsprechen, die in der ersten Halbleiterschicht 104 auszubilden
ist, ist über
der dielektrischen Schicht 105 ausgebildet. In speziellen
Ausführungsformen
kann die Lackmaske 108 eine oder mehrere Öffnungen 110 aufweisen,
die so bemessen und positioniert sind, dass die mindestens eine Öffnung 110 der
Position und Größe eines
Isolationsgrabens entspricht, der zur Herstellung von Schaltungselementen
in und auf der ersten Halbleiterschicht 104 in einem späteren Herstellungsstadium
erforderlich ist.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,
wie es in 1a gezeigt ist, kann die folgende
Prozesse aufweisen. Das Hantierungssubstrat 101 mit der
ersten Halbleiterschicht 104 kann von Scheibenherstellern
bezogen werden oder kann durch gut etablierte Scheibenverbundtechniken
hergestellt werden. Danach wird die dielektrische Schicht 105 durch
Oxidation und/oder Abscheidetechniken, abhängig von der Struktur der dielektrischen
Schicht 105, gebildet. Beispielsweise kann die Schicht 106,
wenn diese in Form einer Oxidschicht vorgehen ist, durch thermische
Oxidation und/oder fortschrittliche Abscheidetechniken, etwa plasmaunterstützte chemische
Dampfabscheidung (CVD) gebildet werden. Die Schicht 107,
wenn diese in Form einer Siliziumnitridschicht vorgesehen ist, kann
durch gut etablierte plasmaunterstützte CVD-Techniken gebildet
werden. Die Lackmaske 108 kann entsprechend gut etablierter
Photolithographie- Techniken
hergestellt werden, die das Abscheiden eines geeigneten Photolacks
durch Aufschleudertechniken und dergleichen gefolgt von Vorbackschritten,
Belichtungsschritten, nachgeschalteten Erwärmungsschritten und Entwicklungsschritten
mit einschließen,
die typischerweise in einem STI-Herstellungsprozess angewendet werden.
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1b zeigt
schematisch das Halbleiterbauelement 100 in einem weiteren
fortgeschrittenen Herstellungsstadium. Das Halbleiterbauelement 100 umfasst
eine Vertiefung 111, die in der ersten Halbleiterschicht 104 ausgebildet
ist, und gegebenenfalls einen Isolationsgraben 112. Ferner
sind die Vertiefung 111 und der Isolationsgraben 112 im
Wesentlichen vollständig
mit einem dielektrischen Material gefüllt, das in Form einer dielektrischen
Schicht 113 vorgesehen ist, das die Vertiefung 111,
den Isolationsgraben 112 und die verbleibenden Bereiche 104a der ersten
Halbleiterschicht 104 bedeckt. Die Vertiefung 111 und
der Isolationsgraben 112, falls dieser vorgesehen ist,
können
durch gut etablierte Ätztechniken gebildet
werden, die äußerst anisotrope
Trockenätzprozesse
zum Entfernen der Schicht 107, 105 und schließlich zum Ätzen der
ersten Halbleiterschicht 104 enthalten. Vorzugsweise werden
die Vertiefung 111 und der Isolationsgraben 113 bis
hinunter zu der Isolationsschicht 103 so gebildet, um eine
verbesserte elektrische Isolierung für Schaltungselemente bereitzustellen,
die in und auf den Bereichen 104a und über der Vertiefung 111 zu
bilden sind. Jedoch kann, wie zuvor erläutert ist, das Hantierungssubstrat 101 ein
Halbleitervollsubstrat repräsentieren
und die Vertiefung 111 und der Isolationsgraben 112 können bis zu
einer spezifizierten Tiefe in das Vollsubstrat entsprechend den
Bauteilerfordernissen geätzt
werden. Danach wird die dielektrische Schicht 113 durch
moderne Abscheidtechniken abgeschieden, die ein im Wesentlichen
vollständiges
Füllen
der Vertiefung 111 und des Isolationsgrabens 112 ermöglichen.
Da die Vertiefung 111 eine deutlich größere Abmessung als der Isolationsgraben 112 aufweist,
führen
entsprechende Techniken, die zuverlässig den Isolationsgraben 112 in Übereinstimmung
mit fortschrittlichen STI-Herstellungstechniken
auffüllen,
auch zum zuverlässigen
Füllen
der Vertiefung 111. Wenn die dielektrische Schicht 113 aus
Siliziumdioxid aufgebaut ist, kann thermisches CVD auf der Grundlage
von TEOS und Sauerstoff und/oder Ozon oder ein CVD-Prozess mit hochdichtem
Plasma, möglicherweise
in Verbindung mit plasmaunterstützten CVD-Techniken
eingesetzt werden, um die dielektrische Schicht 113 zu
bilden.
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Danach
kann das überschüssige Material der
dielektrischen Schicht 113 entfernt werden, um dadurch
auch die Oberflächentopographie
mittels chemisch-mechanischen Polierens (CMP) einzuebnen. Während des
Polierens der Schicht 113 kann die dielektrische Schicht 107 als
eine CMP-Stoppschicht auf Grund der größeren Härte dieser Schicht – wenn diese
als eine Siliziumnitridschicht vorgesehen ist – im Vergleich zu der dielektrischen
Schicht 113 dienen. Folglich kann eine im Wesentlichen
eingeebnete Obeflächentopographie
mit lediglich geringen Dickenvariationen über die Oberfläche hinweg erhalten
werden. Danach kann der Rest der Schicht 107 durch einen
selektiven Ätzprozess
entfernt werden, um damit die Schicht 106 freizulegen.
Es sollte jedoch beachtet werden, dass in anderen Ausführungsformen
die Schicht 106 weggelassen werden kann und nach dem Entfernen
des Rests der Schicht 107 die Halbleiterbereiche 104a freigelegt
sind. Danach kann eine dünne
Oxidschicht durch thermische Oxidation oder Abscheidung gebildet
werden. In anderen Ausführungsformen
können
die freigelegten Halbleiterbereiche 104a unbedeckt bleiben,
um eine dielektrische Schicht durch Scheibenverbund von einem zweiten
Substrat zu empfangen, wie dies später beschrieben ist.
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1c zeigt
schematisch das Halbleiterbauelement 100, wobei die Vertiefung 111 mit
dem dielektrischen Material der Schicht 113 gefüllt ist,
wodurch ein dielektrisches Gebiet 111a gebildet wird, und
wobei der Isolationsgraben 112 ebenso mit dem dielektrischen
Material der Schicht 113 gefüllt ist, wodurch eine Isolationsstruktur 112a gebildet
ist. Ferner weist das Bauelement 100 eine im Wesentlichen
eingeebnete Oberfläche 114a auf,
die eine Oberflächenschicht
mit Siliziumdioxid repräsentieren
kann, wenn die Schichten 106 und 113 Siliziumdioxidschichten repräsentieren,
wie zuvor erläutert
ist, kann die im Wesentlichen eingeebnete Oberfläche 114 auch durch
vollständiges
Freilegen der Bereiche 104a gebildet werden, beispielsweise
durch vollständiges Weglassen
der Schicht 106 oder durch selektives Entfernen der Schicht 106 und,
damit verknüpft, durch
Entfernen von Oberflächenbereichen
des dielektrischen Gebiets 111a der Isolationsstruktur 112a. Im
Hinblick auf bessere Hafteigenschaften wird für die weitere Bearbeitung angenommen,
dass die Oberfläche 114 im
Wesentlichen aus Siliziumdioxid aufgebaut ist.
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Wenn
eine verbesserte Planarität
der Oberfläche 114 als
vorteilhaft erachtet wird, kann nach dem Entfernen des Rests der
Schicht 107 der CMP-Prozess fortgesetzt werden, um die
Schicht 106 oder einen Teil davon zu entfernen. Während dieses
weiteren fortgesetzten CMP-Prozesses können Erosionseffekte, die zu
einer leicht vertieften Oberfläche 114 über der
Vertiefung 111 führen
können,
zumindest zu einem gewissen Maße
kompensiert werden. Ferner kann eine weitere Oxidschicht abgeschieden
oder durch thermische Oxidation hergestellt werden, wodurch Silizium
in den Bereichen 104a konsumiert wird, während der „Oxidpegel" in dem Gebiet 111a beibehalten
wird. Danach kann das Oxid teilweise durch CMP entfernt werden,
wodurch die Oberfläche 114 mit
einem erhöhten
Maß an
Planarität
erhalten wird.
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1d zeigt
schematisch das Halbleiterbauelement 100 vor einem Substratverbundprozess
zum Verbinden eines Gebersubstrats 150 mit der Oberfläche 114.
Das Substrat 150 umfasst ein Basismaterial 153,
das ein dielektrisches Material oder ein kristallines Halbleitermaterial,
auf dem eine zweite kristalline Halbleiterschicht 152 ausgebildet
ist, enthalten kann. Die zweite Halbleiterschicht 152 ist
eine kristalline Schicht und zeichnet sich durch mindestens eine
Eigenschaft, etwa die Art des Halbleitermaterials, dessen kristallographisches
Orientierung, eine Verformung in der Schicht 152 und dergleichen
aus. In einer speziellen Ausführungsform
repräsentiert
die mindestens eine Eigenschaft eine kristallographische Orientierung,
die sich von der kristallographischen Orientierung der ersten Halbleiterschicht 104 unterscheidet.
Daher kann die zweite Halbleiterschicht 152 eine Siliziumschicht
mit einer (110) oder (100) Orientierung repräsentieren,
abhängig
davon, welche Art von Transistorelementen auf und in der zweiten
Halbleiterschicht 152 herzustellen sind. Ferner kann in
einer Ausführungsform
das Substrat 150 eine Isolationsschicht 151, etwa
eine Siliziumdioxidschicht, aufweisen, die auf der zweiten Halbleiterschicht 152 gebildet
ist. Insbesondere ist die Isolationsschicht 151 auf der
zweiten Halbleiterschicht 152 vorgesehen, wenn das Halbleiterbauelement 100 freigelegte
Oberflächen
an den Halbleiterbereichen 104a aufweist, d. h., wenn die
Schichten 107 und 106 im Wesentlichen vollständig so
entfernt sind, dass die Oberfläche
die dielektrischen Bereiche 111a und 112a und
die kristallinen Bereiche 104a aufweist. Des weiteren kann
das Substrat 150 ein Implantationsgebiet 154 bei
einer spezifizierten Tiefe aufweisen, um damit ein Spaltgebiet zu
definieren, um das Basismaterial 153 nach dem Anhaften
des Substrats 150 an der Oberfläche 114 zu entfernen.
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Das
Substrat 150 kann durch Bereitstellen eines kristallinen
Halbleitersubstrats mit der gewünschten
kristallographischen Orientierung und durch Implantieren einer geeigneten
Ionengattung zur Ausbildung des Implantationsgebiets 154 hergestellt
werden. Beispielsweise können
Wasserstoffionen oder Heliumionen mit entsprechenden Implantationsenergien
und Dosiswerten implantiert werden, um die maximale Konzentration
der Ionengattung bei der spezifizierten Tiefe anzuordnen. Wenn die
Isolationsschicht 151 erwünscht ist, kann das kristalline Material 152 oxidiert
werden und/oder ein geeignetes dielektrisches Material kann abgeschieden
werden, wobei vor und nach der Herstellung der Isolationsschicht 151 die
Ionengattung eingeführt
werden kann, um das Implantationsgebiet 154 zu bilden.
Danach wird das Substrat 150 an die Oberfläche 114 angehaftet,
wobei die Schicht 152 oder 151 der Oberfläche 114 zugewandt
ist, indem Druck und Wärme
in Übereinstimmung
mit gut etablierten Verbindungstechniken angewendet werden. In einer
speziellen Ausführungsform
repräsentieren
die Schichten 106 und 151 Siliziumdioxidschichten,
wodurch sich eine ausgezeichnete Haftung ergibt. In einer weiteren Ausführungsform
wird das Substrat 150 an die Schicht 106 angehaftet,
ohne dass die Isolationsschicht 151 vorgesehen ist, wodurch
die zweite Halbleiterschicht 152 unmittelbar auf der dielektrischen Schicht 106 angeordnet
wird. Danach kann eine Wärmebehandlung
zur Ausbildung eines Spaltgebiets an dem Implantationsgebiet 154 ausgeführt werden, oder
es kann eine andere Prozesstechnik angewendet werden, um das Basismaterial 153 von
der zweiten Halbleiterschicht 152 zu entfernen, die an
der Oberfläche 114 anhaftet.
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1e zeigt
schematisch das Halbleiterbauelement 100 nach der Herstellung
der zweiten Halbleiterschicht 152 über dem dielektrischen Gebiet 111a,
der Isolationsstruktur 112a und den Halbleiterbereichen 104a,
wobei eine Lackmaske 115 vorgesehen ist, die einen Teil
der zweiten Halbleiterschicht 152 bedeckt. In einer speziellen
Ausführungsform kann
die Lackmaske 115 eine Öffnung 115a aufweisen,
die so positioniert und dimensioniert ist, um einem Isolationsgraben
zu entsprechen, der in der zweiten Halbleiterschicht 152 entsprechend
den Entwurfserfordernissen zu bilden ist. Es sollte beachtet werden,
dass in einigen Ausführungsformen
ein entsprechender Schichtstapel (nicht gezeigt), etwa der Schichtstapel 105 in 1a,
auf der zweiten Halbleiterschicht 152 gebildet werden kann,
wie dies zu modernen STI-Herstellungstechniken kompatibel ist. Somit
gelten die Kriterien für
diesen optionalen Schichtstapel in gleicher Weise, wie dies zuvor
mit Bezug zu dem Schichtstapel 15 erläutert ist.
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Durch
moderne Photolithographie- und anisotrope Ätztechniken werden Bereiche
der zweiten Halbleiterschicht 152, die nicht von der Lackmaske 115 bedeckt
sind, entfernt. Danach kann ein dielektrisches Material, etwa Siliziumnitrid
und/oder Siliziumdioxid durch äußerst konforme
oder auch fließähnliche
Abscheidetechniken abgeschieden werden, um die entfernten Bereiche
der zweiten Halbleiterschicht 152 wieder aufzufüllen. Danach kann
die entsprechende Oberflächentopographie durch
CMP in ähnlicher
Weise eingeebnet werden, wie dies mit Bezug zu 1b beschrieben
ist. Daher kann die Strukturierung der zweiten Halbleiterschicht 152 auf
der Grundlage gut etablierter STI-Fertigungstechniken ausgeführt werden,
wobei in speziellen Ausführungsformen
entsprechende Isolationsstrukturen gleichzeitig in den verbleibenden
Bereichen der Schicht 152 gebildet werden. Weiterhin ist
vorzugsweise die Lackmaske 115 so dimensioniert, um die laterale
Größe des verbleibenden
Bereichs der zweiten Halbleiterschicht 152 so zu bestimmen,
dass entsprechende Isolationsstrukturen so gebildet werden können, um
die verbleibende zweite Halbleiterschicht 152 von den Bereichen 104a und
jeglichen darauf gebildeten Halbleitergebieten zu isolieren, wie
dies später
beschrieben ist.
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1f zeigt
schematisch das Bauelement 100 nach der oben beschriebenen
Prozesssequenz. D. h. das Bauelement 100 umfasst eine eingeebnete dielektrische
Schicht 156 mit einer im Wesentlichen planaren Oberfläche 158,
die Bereiche 152a der zweiten Halbleiterschicht 152 umschließt, wobei
eine Isolationsstruktur 155 dazwischen ausgebildet ist. Ferner
ist eine weitere Isolationsstruktur 157 lateral zwischen
den Bereichen 104a und den Bereichen 152a gebildet.
Die dielektrische Schicht 156 kann aus Siliziumdioxid,
Siliziumnitrid oder einem anderen geeigneten dielektrischen Material
aufgebaut sein. Die dielektrische Schicht 156 kann ferner
eine Beschichtung 160 aufweisen, die beispielsweise aus
Siliziumnitrid, Siliziumdioxid oder dergleichen aufgebaut ist. Es
sollte beachtet werden, dass ein beliebiger STI-Fertigungsprozess
für die
Ausbildung des Bauelements 100, wie es in 1f gezeigt
ist, verwendbar ist. Beispielsweise können Oxidationsprozesse oder sogenannte
Prozesse mit „später Beschichtung" angewendet werden,
um ein gewünschtes
Maß an Eckenrundung
in den Isolationsstrukturen 155 und 157 zu erreichen.
Es sollte auch beachtet werden, dass dies auch für die Herstellung des dielektrischen Gebiets 111a und
der Isolationsstruktur 112a (siehe 1b) gilt.
Ferner ist eine Lackmaske 116 über der dielektrischen Schicht 156 gebildet,
die wiederum in einigen Ausführungsformen
beliebige dielektrische Schichten (nicht gezeigt) enthalten kann,
die zum Ausführen
eines modernen Lithographieprozesses erforderlich sind. Die Lackmaske 116 kann
im Wesentlichen ein inverses Bild der Lackmaske 108 (siehe 1a)
zur Bildung des dielektrischen Gebiets 111a und der Isolationsstruktur 112a repräsentieren.
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Nach
der Herstellung der Lackmaske 116 kann das Bauelement 190 einem
anisotropen Ätzprozess 117 unterzogen
werden, um damit die Bereiche 104a der ersten Halbleiterschicht 104 freizulegen. Hierbei
kann die Schicht 160, falls diese vorgesehen ist, als eine erste Ätzstoppschicht
nach der Entfernung des Volumenmaterials der Schicht 156 dienen. Nach
dem Öffnen
der Schicht 157 kann der Ätzprozess 117 fortgesetzt
werden, um die Schichten 151 und 106 zumindest
teilweise zu öffnen.
Während
dieses komplexen Ätzschrittes
sorgt die Ätzstoppschicht 160 für einen
im Wesentlichen gleichförmigen Ätzverlauf,
da die Ätzfront
nach dem Anhalten an der Schicht 160 die Bereiche 104a über diverse
Bereiche des Substrat hinweg im Wesentlichen gleichzeitig erreicht.
In anderen Fällen
kann, nachdem die Ätzfront 117 auf
und in der Schicht 160 angehalten hat, die Schicht 160 geöffnet werden
und ein Teil der Schichten 151 und 106 kann durch
anisotropes Ätzen
entfernt werden, wobei der verbleibende Teil durch einen entsprechend
gestalteten nasschemischen Ätzprozess
entfernt werden kann, wodurch die freigelegten Oberflächenbereiche
der Bereiche 104a auch gereinigt werden können. Während dieses
Nassätzprozesses
kann auch ein gewisser Anteil der freigelegten Bereiche 104a abgetragen
werden, wodurch auch Oberflächenkontaminationsstoffe
verringert werden, die einen nachfolgenden selektiven Epitaxieprozess
negativ beeinflussen können.
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1g zeigt
schematisch das Halbleiterbauelement 100 mit epitaktisch
gewachsenen kristallinen Halbleitergebieten 104b, die über den
Bereichen 104a mittels eines selektiven Epitaxieprozesses
gebildet sind. In einem selektiven Epitaxiewachstumsprozess werden
die Abscheideparameter so eingestellt, um ein Anhaften des abgeschiedenen
Halbleitermaterials an exponierten Oberflächenbereichen des darunter
liegenden kristallinen Halbleitermaterials zu erreichen, wobei das
Anhaften an den dielektrischen Materialien, etwa der Oberfläche 158,
zu schwach ist, um permanent ein Material darauf abzuscheiden. Entsprechende
Abscheiderezepte für
einen selektiven Epitaxieprozess, insbesondere für Silizium, sind im Stand der
Technik gut etabliert. In einer speziellen Ausführungsform sind die Wachstumsparameter
so eingestellt, um eine Dicke der aufgewachsenen Bereiche 104b zu
erreichen, die als 104c bezeichnet ist, und die im Wesentlichen
den gleichen Höhenpegel
in Bezug auf die Bereiche 152a liefert. Ein passende Auswahl
der Prozessparameter kann einfach erreicht werden, da die Abscheiderate während des
Epitaxieprozesses im Voraus gut bekannt ist, und die Dicke der Schichten 151,
falls diese vorgesehen sind, der Schicht 106 und der zweiten Halbleiterschicht 152 im
Voraus bekannt sein kann oder leicht durch gut etablierte linieninterne
Messtechniken bestimmbar ist.
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1h zeigt
schematisch das Halbleiterbauelement 100 nach dem Abtragen
von Oberflächenbereichen
der Schicht 156 und nach dem Entfernen der Schicht 160,
falls diese vorge sehen ist, um damit die Bereiche 152a der
zweiten Halbleiterschicht 152 freizulegen. Somit weist
das Bauelement 100 die ersten kristallinen Halbleitergebiete 104b auf,
die durch mindestens eine erste Eigenschaft, etwa eine kristallographische
Orientierung, gekennzeichnet sind, und das Bauelement weist ferner
die zweiten kristallinen Halbleitergebiete 152a auf, die
durch mindestens eine Eigenschaft gekennzeichnet sind, die sich
von der ersten Eigenschaft unterscheidet. Ferner ist die Isolationsstruktur 157 lateral
zwischen den ersten Halbleitergebieten 104b und den zweiten
Halbleitergebieten 152a angeordnet, wodurch eine zuverlässige elektrische
Isolierung zwischen den beiden Arten von Halbleitergebieten erreicht
wird. Ferner können gemäß den Entwurfserfordernissen
die ersten Halbleitergebiete 104b in Kombination mit den
entsprechenden Gebieten 104a voneinander durch die entsprechende
Isolationsstruktur 112a getrennt sein. In ähnlicher
Weise können
die zweiten Halbleitergebiete 152a durch die entsprechende
Isolationsstruktur 155 entsprechend den Entwurfserfordernissen
getrennt werden. Beispielsweise können die ersten Halbleitergebiete 104b ein
kristallines Siliziumgebiet mit einer (100) Oberflächenorientierung
repräsentieren,
während
die zweiten Halbleitergebiete 152a ein Siliziumgebiet mit
einer (110) Oberflächenorientierung
repräsentieren
können.
Somit können
die Gebiete 104b vorzugsweise für die Herstellung von n-Kanaltransistoren
verwendet werden, während
die Gebiete 152a vorzugsweise für die Ausbildung von p-Kanaltransistoren
verwendbar sind. Selbstverständlich
können
in anderen Ausführungsformen
die Gebiete 104b (110) Siliziumgebiete repräsentieren, während die
Gebiete 152a (100) Siliziumgebiete repräsentieren
können.
In einigen Ausführungsformen können sich
die Bereiche 104b und 152a alternativ oder zusätzlich in
anderen Eigenschaften, etwa der Art des Halbleitermaterials, der
Dotierstoffkonzentration, der inneren Verformung und dergleichen
unterscheiden. Wie zuvor erläutert
ist, wird die Verformungsbearbeitungstechnologie für Kanalgebiete
zunehmend wichtig und somit können
die Gebiete 104b und/oder 152a so gebildet werden,
um darin entsprechende Verformungskomponenten aufzuweisen. Entsprechende
Techniken zum Erzeugen von Verformung ist dem Gebiet 104b und/oder 152a werden
mit Bezug zu den 2, 3 und 4 beschrieben.
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Es
gilt also: Das Halbleiterbauelement 100 kann als ein Substrat
zur Herstellung von Halbleiterschaltungselementen darauf betrachtet
werden, das zumindest zwei unterschiedliche Arten kristalliner Halbleitergebiete
bereitstellt, wobei die speziellen Eigenschaften der mindestens
zwei unterschiedlichen Halbleitergebiete zumindest teilweises im
Voraus einstell bar sind, ohne dass Herstellungsprozesse erforderlich
sind, die das andere kristalline Halbleitergebiet beeinflussen.
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1i zeigt
schematisch das Halbleitebauelement 100 gemäß einer
weiteren anschaulichen Ausführungsform,
in der zumindest ein weiteres kristallines Halbleitergebiet ausgebildet
ist, das eine Eigenschaft aufweist, die sich von den Eigenschaften der
Gebiete 104b und 152a unterscheidet. Das Bauelement 100 umfasst
ein zweites dielektrisches Gebiet 120, das beispielsweise
in einem der Gebiete 104b entsprechend den Bauteilerfordernissen
ausgebildet ist. Ferner kann eine dielektrische Schicht 118 über dem
zweiten dielektrischen Gebiet 120 und über den Schichten 152a und 104b ausgebildet
sein, wobei eine dritte kristalline Halbleiterschicht 119 darauf
gebildet ist. Bezüglich
der dielektrischen Schicht 118 und der dritten Halbleiterschicht 119 gelten
im Wesentlichen die gleichen Kriterien, wie sie zuvor mit Bezug
zu der ersten und der zweiten Halbleiterschicht 104 bzw. 152 und
den entsprechenden dielektrischen Schichten 105 und 151 erläutert sind,
mit der Ausnahme, dass mindestens eine Eigenschaft der dritten kristallinen
Halbleiterschicht 119 sich von der ersten und der zweiten
Eigenschaft unterscheidet. Die dritte Halbleiterschicht 119 kann
durch Scheibenverbundtechniken hergestellt werden, wie dies auch
mit Bezug zu 1d beschrieben ist. Auf diese
Weise können
eine Vielzahl unterschiedlicher Arten kristalliner Halbleitergebiete
auf einem einzelnen Substrat hergestellt werden, wodurch die Möglichkeit
geboten wird, die Materialerfordernisse selbst äußerst anspruchsvoller Anwendungen
zu erfüllen.
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1j zeigt
schematisch das Halbleiterbauelement 100, wenn von dem
Bauelement ausgegangen wird, wie es in 1h gezeigt
ist, und nachdem mehrere Herstellungsprozesse ausgeführt sind,
um erste Schaltungselemente 159, die durch Feldeffekttransistoren
repräsentiert
sind, in und auf den Bereichen 104, und zweite Schaltungselemente 158,
die durch Feldeffekttransistoren repräsentiert sind, in und auf den
Bereichen 152a zu bilden. Die Transistoren 159 und 158 können entsprechende
Kanalgebiete 159a und 158a aufweisen, deren Ladungsträgerbeweglichkeit
im Wesentlichen durch die Bereiche 104b bzw. 152a bestimmt
ist. Wenn daher von dem Bauelement oder dem Substrat 100,
wie es in 1h gezeigt ist, ausgegangen
wird, können
im Wesentlichen konventionelle CMOS-Herstellungsprozesse ohne größere Modifizierung
angewendet werden, wobei dennoch eine deutliche Verbesserung des Schaltungsverhaltens
auf Grund der speziell gestalteten Kanalgebiete 158a und 159a,
die individuell eine größere Ladungsträgerbeweglichkeit
für p- Kanaltransistoren
bzw. n-Kanaltransistoren liefern, erreicht werden. Es sollte jedoch
beachtet werden, dass die bisher beschriebene Herstellungssequenz in
einfacher Weise an beliebige gegenwärtig eingesetzt MOS-Technologien
angepasst werden kann, und ebenso mit neu entwickelten Herstellungsprozesses
und künftigen
Bauteiltechnologien kombiniert werden kann. Insbesondere liefert
die vorliegende Erfindung ein hohes Maß an Flexibilität für die Integration
der Herstellung von Halbleitersubstraten mit unterschiedlichen kristallinen
Gebieten in spezielle aktuelle oder künftige Integrationsschemata.
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2 zeigt
schematisch ein Halbleiterbauelement 200, das die Herstellung
eines kristallinen Halbleitergebiets mit einer spezifizierten Verformung ermöglicht.
In 2 umfasst das Halbleiterbauelement 200 im
Wesentlichen die gleichen Komponenten, die bereits mit Bezug zu 1a beschrieben sind,
wobei identische Komponenten durch die gleichen Bezugszeichen belegt
sind, mit der Ausnahme einer führenden „2" anstelle einer führenden „1". Somit weist das
Halbleiterbauelement 200 das Hantierungssubstrat 201 auf,
das beispielsweise die Schicht 202 und die Isolationsschicht 203 enthält. Darauf
gebildet ist die erste Halbleiterschicht 204, über der
die dielektrische Schichten 206 und 207 angeordnet
sind, woran sich die Lackmaske 208 mit den Öffnungen 209 und 210 anschließt. Ferner
ist eine kristalline Verformungspufferschicht 204s auf der
Halbleiterschicht 204 vorgesehen. Die Verformungspufferschicht 204s kann
aus einem entspannten Halbleitermaterial mit einem leicht modifizierten Gitterabstand
im Vergleich zu der darunter liegenden Halbleiterschicht 204 aufgebaut
sein. Beispielsweise kann die Verformungspufferschicht 204s Silizium/Germanium
oder Silizium/Kohlenstoff oder dergleichen aufweisen, wobei ein
spezifiziertes Verhältnis
der Elemente so ausgewählt
ist, um die gewünschte
Verformung zu erreichen. Das Halbleiterbauelement 200 kann
in der gleichen Weise hergestellt werden, wie dies mit Bezug zu 1 beschrieben ist, wobei die Verformungspufferschicht 204s durch
epitaktisches Wachsen auf der Schicht 204 mit einem anschließenden Relaxationsprozess
gebildet werden kann, der das Abscheiden einer geeigneten Ionengattung,
etwa Helium, in der Halbleiterschicht 204 in der Nähe der Schicht 204s und
eine nachfolgende Wärmebehandlung
beinhaltet. Während
dieser Wärmebehandlung
kann das Helium Hohlräume und
damit Versetzungsschleifen und Versetzungsplätze verursachen, um damit ein
Entspannen der Verformungspufferschicht 204s zu ermöglichen,
wodurch diese ihren natürlichen
Gitterabstand annimmt.
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Die
weitere Bearbeitung des Substrats 200 kann so fortgesetzt
werden, wie dies mit Bezug zu den 1 d
bis 1h beschrieben ist, wobei der epitaktische Wachstumsprozess,
der mit Bezug zu 1g beschrieben ist, dann zu
einem entsprechend verformten Siliziumgebiet führt (siehe die Gebiete 104b in 1g).
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3 zeigt
schematisch ein Substrat 350, das an ein Bauelement, etwa
das Bauelement, das entsprechend den Ausführungsformen hergestellt ist, wie
sie mit Bezug zu den 1a bis 1b beschrieben
sind, oder an ein Bauelement 200, das mit Bezug zu 2 beschrieben
ist, angehaftet werden soll. Komponenten, die im Wesentlichen identisch
zu den Komponenten des Substrats 150 (siehe 1b) sind,
werden mit den gleichen Bezugszeichen belegt, mit Ausnahme einer
führenden „3" anstelle einer führenden „1". D. h., das Substrat 350 umfasst
das Basismaterial 353, eine zweite Halbleiterschicht 352, die über dem
Basismaterial 353 gebildet ist, und eine Isolationsschicht 351,
die auf der zweiten Halbleiterschicht 352 gebildet ist.
Ferner ist eine Verformungspufferschicht 352s zwischen
dem Basismaterial 353 und der zweiten Halbleiterschicht 352 ausgebildet. Die
Verformungspufferschicht 352s kann ein entspanntes Halbleitermaterial
mit einer ähnlichen
kristallinen Struktur wie das Basismaterial 353 aufweisen,
wobei die zweite Halbleiterschicht 352 eine verformte kristalline
Struktur auf Grund eines epitaktischen Wachstumsprozess auf der
Verformungspufferschicht 352s besitzt. Beispielsweise kann
die Verformungspufferschicht 352s aus Silizium/Germanium oder
Silizium/Kohlenstoff und dergleichen aufgebaut sein, wobei das kristalline
Basismaterial 353 Silizium ist. Nach dem Herstellen des
Substrats 350 kann dieses mit einem entsprechenden Bauelement,
etwa dem in 1c gezeigten Bauelement 100 verbunden werden
und danach kann das Basismaterial 353 und die Verformungspufferschicht 352s entfernt
werden, wodurch die verformte zweite Halbleiterschicht 352 zurückbleibt,
die stark an die darunter liegende Isolationsschicht 351 gebunden
ist. Danach kann die weitere Bearbeitung so fortgesetzt werden,
wie dies mit Bezug zu 1e beschrieben ist.
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Es
gilt also, die mit Bezug zu den 2 und 3 beschriebenen
Ausführungsformen
ermöglichen
die Herstellung unterschiedlicher kristalliner Halbleitergebiete,
die jeweils eine speziell gestaltete Verformung aufweisen, um damit
die entsprechende Ladungsträgerbeweglichkeit
weiter zu modifizieren.
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4a zeigt
schematisch ein Halbleiterbauelement 400 während einer
Herstellungsphase zur Erzeugung einer spezifizierten Verformung
in einem Halbleitergebiet. Das Halbleiterbauelement 400 kann im
Wesentlichen die gleichen Komponenten aufweisen, wie sie zuvor mit
Bezug zu 1f beschrieben sind, die hierbei
mit den gleichen Bezugszeichen mit Ausnahme einer führenden „4" anstelle einer führenden „1" belegt sind. D.
h., das Halbleiterbauelement 400 umfasst das Substrat 401 mit
den Schichten 402 und 403, die darauf ausgebildet
die kristallinen Bereiche 404a aufweisen, die durch eine
erste Eigenschaft gekennzeichnet sind. Ferner sind die kristallinen
Bereiche 452a mit einer zweiten, unterschiedlichen Eigenschaft über dem
dielektrischen Gebiet 411a gebildet, wobei die kristallinen
Bereiche 452a voneinander durch die Isolationsstruktur 455 und
von den Bereichen 404a durch die Isolationsstruktur 457 getrennt
sind. Des weiteren sind die kristallinen Bereiche 404a durch
die Isolationsstrukturen 412a getrennt. Ferner ist eine
Verformungspufferschicht 404s auf den Bereichen 404a ausgebildet,
und ein Implantationsgebiet 460 ist in den Bereichen 404a ausgebildet,
wobei das Implantationsgebiet 460 eine geeignete Gattung,
etwa Helium, in einer geeigneten Konzentration aufweist. Das Halbleiterbauelement 400 kann
in Übereinstimmung
mit Prozessen hergestellt werden, wie sie auch mit Bezug zu den 1a bis 1f beschrieben
sind, wobei zusätzlich
nach dem Freilegen der Bereiche 404a die Verformungspufferschicht 404s durch
selektive Epitaxietechniken, beispielsweise auf der Grundlage von
Silizium/Germanium oder Silizium/Kohlenstoff gebildet werden kann, wenn
die Bereiche 404a Silizium aufweisen. Das Implantationsgebiet 460 kann
durch Ionenimplantation von beispielsweise Heliumionen mit einer
spezifizierten Dosis, einer Implantationszeit und Implantationsenergie
hergestellt werden. Danach wird das Bauelement 400 wärmbehandelt,
um die Verformungspufferschicht 404s zu entspannen, d.
h. um eine Vielzahl von Versetzungsschleifen und Plätze innerhalb
der Bereiche 404a zu erzeugen, um damit die Spannung in
der Schicht 404s zu relaxieren, die dann in ihre natürliche Gitterkonfiguration übergeht.
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4b zeigt
schematisch das Halbleiterbauelement 400 nach einem weiteren
selektiven Epitaxieprozess, wodurch entsprechende verformte Halbleitergebiete 404b auf
der Verformungspufferschicht 404s gebildet werden. Somit
kann eine spezifizierte Verformung in den Gebieten 404b durch
Einstellen der Verformungspufferschicht 404s geschaffen
werden, ohne dass im Wesentlichen die Eigenschaften der Halbleitergebiete 452a beeinflusst
werden.
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Es
gilt also: Die vorliegende Erfindung stellt eine Technik bereit,
die das Ausbilden mehrerer unterschiedlicher kristalliner Halbleitergebiete
auf einem einzelnen Substrat ermöglicht,
wobei mindestens eine Eigenschaft jedes kristallinen Halbleitergebiets
so gestaltet sein kann, um spezielle Entwurfserfordernisse zu erfüllen. Insbesondere
unterschiedliche kristallographische Orientierungen können auf einem
einzelnen Substrat realisiert werden, wodurch die Möglichkeit
zur deutlichen Verbesserung der Ladungsträgerbeweglichkeit von Transistorelementen geschaffen
wird, die in den entsprechenden kristallinen Halbleitergebieten
hergestellt werden. Die vorliegende Erfindung erlaubt ferner auch,
jedes kristalline Halbleitergebiet speziell so zu gestalten, dass
dieses eine spezifizierte Verformung enthalten kann, um damit das
Bauteilverhalten zusätzlich
oder alternativ zur Anpassung der kristallographischen Orientierung noch
weiter zu verbessern. In ähnlicher
Weise können
unterschiedliche Halbleitermaterialien auf einem einzelnen Substrat
verwendet werden, wobei die Präparierung
der Materialien zumindest teilweise in individueller Weise für mindestens
ein Material möglich
ist. Die vorliegende Erfindung kann nicht nur auf die Herstellung
unterschiedlicher Arten von Transistorelementen angewendet werden,
sondern ermöglicht
auch die Ausbildung unterschiedlicher Arten kristalliner Gebiete über das
gesamte Substrat hinweg, wodurch die Möglichkeit zur Verbesserung
der Herstellungsgleichförmigkeit über das
Substrat hinweg geboten wird. Beispielsweise kann mit der Zunahme
der Substratdurchmesser bei der Halbleiterherstellung die Substratgleichförmigkeit
von Prozessen, die im ganzen Substrat stattfinden, etwa Elektroplattieren,
Abscheiden, CMP und dergleichen, möglicherweise nicht mehr für eine gewünschte minimale Toleranz
ausreichend sein. Hierbei können
die Halbleitereigenschaften, etwa die Verformung und dergleichen
auf globale Substratungleichförmigkeiten angepasst
werden, um integrierte Schaltungschips mit im Wesentlichen gleichförmigen Leistungsverhalten
herzustellen. Dabei können
gut etablierte Prozesstechnologien, etwa STI-Herstellungssequenzen eingesetzt
werden, um die einzelnen unterschiedlichen Halbleitergebiete zu
bilden.