JP5268305B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置の作製方法と、該作製方法を用いる製造装置に関する。本発明は特に貼り合わせＳＯＩ技術に関するものであって、絶縁膜を間に挟んで単結晶若しくは多結晶の半導体膜を基板に貼り合わせることで得られるＳＯＩ基板を用いた、半導体装置の作製方法及び製造装置に関する。
半導体集積回路に対する高集積化、高速化、高機能化、低消費電力化への要求が厳しさを増しており、その実現に向け、バルクのトランジスタに替わる有力な手段としてＳＯＩ基板を用いたトランジスタが注目されている。ＳＯＩ基板を用いたトランジスタはバルクのトランジスタと比較すると、半導体膜が絶縁膜上に形成されているので、寄生容量が低減され、基板に流れる漏れ電流の発生を抑えることができ、高速化、低消費電力化がより期待できる。そして活性層として用いる半導体膜を薄くできるので、短チャネル効果を抑制し、よって素子の微細化、延いては半導体集積回路の高集積化を実現することができる。
ＳＯＩ基板の作製方法の一つに、スマートカットに代表されるＵＮＩＢＯＮＤ、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、絶縁膜を介して半導体膜を基板に貼り合わせる方法がある。上記の貼り合わせ方法を用いることで、単結晶の半導体膜を用いた高機能な集積回路を安価なガラス基板上に形成することができる。
ＳＯＩ基板を用いた半導体装置の一例として、本出願人によるものが知られている（特許文献１参照）。
特開２０００−０１２８６４号公報
ＳＯＩ基板を用いた半導体素子における移動度の、更なる向上を図るためには、半導体膜の結晶の方位も重要なポイントである。しかしｐ型の半導体だと、多数キャリアである正孔の移動度が最も高くなる結晶の方位が｛１１０｝面であるが、ｎ型の半導体だと、多数キャリアである電子の移動度が最も高くなる結晶の方位が｛１００｝面であり、より移動度を高めることができる方位が一致していない。よって、ＣＭＯＳを用いた集積回路を作製する場合、単一の方位を有する半導体膜では、ＳＯＩ基板を用いて作製される半導体素子の移動度をより高めることが難しい。
また、フラットパネルディスプレイ等の半導体装置の製造に用いられているガラス基板は、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）と年々大型化が進んでおり、今後は第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進むと予測されている。ところが、半導体基板の一つであるシリコン基板は、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）のものが一般的であり、ガラス基板に比べるとそのサイズは飛躍的に小さい。よって、半導体基板をガラス基板に貼り合わせることでＳＯＩ基板を作製する場合、ガラス基板が大型化されるにつれて、その面積に応じて必要となる半導体基板の枚数が多くなり、生産コストを削減することができない。
本発明は上述した問題に鑑み、移動度を向上させることができる、ＳＯＩ基板を用いた半導体装置の作製方法、及び該作製方法を用いる製造装置の提案を課題とする。
また、本発明は上述した問題に鑑み、生産コストを削減することができる半導体装置の作製方法、及び該作製方法を用いる製造装置の提案を課題とする。
上記問題を解決するために、本発明の半導体装置の作製方法の一つでは、ボンド基板（半導体基板）をベース基板（支持基板）に貼り合わせた後に、該ボンド基板を劈開させて半導体膜を形成するのではなく、先にボンド基板を複数箇所において劈開することで複数の第１の半導体膜（マザーアイランド）を形成してから、該複数の第１の半導体膜をベース基板に貼り合わせる。そして、上記複数の第１の半導体膜をそれぞれ部分的にエッチングすることで、１つの第１の半導体膜から単数または複数の第２の半導体膜（アイランド）を形成し、該第２の半導体膜を用いて半導体素子を作製する。複数の第１の半導体膜は、半導体素子が有する第２の半導体膜がレイアウトされるべき領域を少なくともカバーするように、上記レイアウトに合わせてベース基板に貼り合わせる。
また、本発明の半導体装置の作製方法の一つでは、複数のボンド基板を用いて形成された複数の半導体膜を、一つのベース基板に貼り合わせる。さらに、複数のボンド基板のうち、少なくとも一つのボンド基板は、他のボンド基板と異なる結晶面方位を有するようにし、よって、一つのベース基板上に形成される複数の半導体膜の少なくとも一つは、他の半導体膜と結晶面方位が異なるようにする。そして、半導体膜の結晶面方位に合わせて、該半導体膜を用いて形成される半導体素子の有する極性を決める。例えば｛１００｝面を有する半導体膜を用いて、電子が多数キャリアであるｎチャネル型の素子を形成し、例えば｛１１０｝面を有する半導体膜を用いて、正孔が多数キャリアであるｐチャネル型の素子を形成する。
なお、｛１００｝面を有する半導体膜を用いて形成される複数の半導体素子は、全てｎチャネル型である必要はない。｛１００｝面を有する半導体膜を用いて形成される複数の半導体素子は、少なくとも１つがｎチャネル型の素子を含んでいれば良く、より望ましくは、ｎチャネル型の素子を、ｐチャネル型の素子よりも多く含んでいれば良い。また、｛１１０｝面を有する半導体膜を用いて形成される複数の半導体素子は、全てｐチャネル型である必要はない。｛１１０｝面を有する半導体膜を用いて形成される複数の半導体素子は、少なくとも１つがｐチャネル型の素子を含んでいれば良く、より望ましくは、ｐチャネル型の素子を、ｎチャネル型の素子よりも多く含んでいれば良い。
また、本発明の半導体装置の製造装置の一つは、ボンド基板の劈開により形成される複数の半導体膜の一つを拾い上げるコレット（保持具）と、コレットの位置を制御するコレット駆動部と、ボンド基板を支持するステージと、ベース基板を保持するステージと、ステージの位置を制御するステージ駆動部と、コレットの位置情報及びステージの位置情報に従って、コレット駆動部とステージ駆動部の動作を制御するＣＰＵとを少なくとも有する。
本発明の半導体装置の作製方法の一つでは、第２の半導体膜がレイアウトされるべき領域を少なくともカバーするように、複数の第１の半導体膜をベース基板に貼り合わせれば良いので、上記レイアウトに合わせて、複数の第１の半導体膜どうしの間隔をあけることができる。最終的に第２の半導体膜がレイアウトされる面積は、ベース基板全体の面積に比べて飛躍的に小さいため、本発明の一の構成のように、第２の半導体膜のレイアウトに合わせて複数の第１の半導体膜を間隔をあけて貼り合わせることで、ベース基板全面に半導体膜を貼り合わせる場合に比べて、必要となるボンド基板の枚数を最小限に抑えることができる。
また、半導体素子の有する極性に合わせて各半導体膜の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な半導体装置を提供することができる。
また、本発明の半導体装置の製造装置の一つでは、一つのボンド基板から形成される複数の半導体膜を、半導体膜のマスク情報に従って適宜ベース基板に貼り合わせることができる。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の半導体装置の作製方法の一つについて説明する。
まず図１（Ａ）に示すように、ボンド基板１００上に絶縁膜１０１を形成する。ボンド基板１００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板１００として用いることができる。またボンド基板１００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
絶縁膜１０１は、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜１０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施の形態では、酸化珪素を絶縁膜１０１として用いる。
酸化珪素を絶縁膜１０１として用いる場合、絶縁膜１０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜１０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜１０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜１０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜１０１として用いても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
次に図１（Ｂ）に示すように、ボンド基板１００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを注入し、ボンド基板１００の表面から一定の深さの領域に、微少ボイドを有する欠陥層１０２を形成する。欠陥層１０２が形成される位置は、上記注入の加速電圧によって決まる。そして欠陥層１０２の位置により、ボンド基板１００から形成される半導体膜１０６、半導体膜１０８の厚さが決まるので、注入の加速電圧は上記半導体膜１０６、半導体膜１０８の厚さを考慮して行う。また上記注入の加速電圧のみならず、絶縁膜１０１の膜厚によっても、欠陥層１０２の位置を変えることができる。例えば、絶縁膜１０１の膜厚をより大きくすることで、半導体膜１０６、半導体膜１０８の膜厚をより小さくすることができる。半導体膜１０６、半導体膜１０８の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板１００に注入する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０１６／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンのイオン注入を行う。
なお、欠陥層１０２を形成する上記工程において、ボンド基板１００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを注入するので、ボンド基板１００の表面が粗くなってしまい、ボンド基板１００から形成される半導体膜と、該半導体膜に接するゲート絶縁膜との界面準位密度にばらつきが生じてしまう場合がある。絶縁膜１０１を設けることで、水素又は希ガス、或いは水素と希ガスのイオンを注入する際にボンド基板１００の表面が保護され、ボンド基板１００の表面が荒れるのを防ぎ、上記界面準位密度にばらつきが生じるのを防ぐことができる。
次に、ボンド基板１００を部分的に除去する。本実施の形態では、図１（Ｃ）に示すように、マスク１０４を用い、絶縁膜１０１と共にボンド基板１００を部分的にエッチングにより除去し、複数の凸部１０３を有するボンド基板１００を形成する。
ボンド基板１００は、複数の凸部１０３のボンド基板１００に対して垂直方向（深さ方向）における幅ｄが、欠陥層１０２の深さと同じか、それ以上の大きさを有する。なお、複数の凸部１０３のボンド基板１００に対して垂直方向（深さ方向）における幅ｄは、必ずしも一定である必要はなく、場所によって異なる値を有していても良い。具体的に、幅ｄは、半導体膜１０６の厚さを考慮して、例えば１０ｎｍ以上、好ましくは２００ｎｍ以上とする。
なお、ボンド基板１００は、反りや撓みを有している場合や、端部に弱冠丸みを帯びている場合がある。そして、ボンド基板１００から半導体膜を剥離するために水素又は希ガス、或いは水素イオン又は希ガスイオンを注入する際、ボンド基板１００の端部において上記ガスまたはイオンの注入を十分に行うことができない場合もある。そのため、ボンド基板１００の端部に位置する部分は、半導体膜を剥離させるのが難しい。よって、ボンド基板１００が有する複数の凸部１０３は、ボンド基板１００の縁から所定の間隔を有するよう、離れた位置に形成するのが望ましい。ボンド基板１００の縁から所定の間隔を有するよう、離れた位置に凸部１０３を形成することで、再現性良く劈開による半導体膜の形成を行うことができる。例えば、最も端部に位置する凸部１０３と、ボンド基板１００の縁との間隔は、数十μｍ乃至数十ｍｍとすると良い。
次に、マスク１０４を除去した後、熱処理を行うことにより、欠陥層１０２において隣接する微少ボイドどうしが結合して、微少ボイドの体積が増大する。その結果、欠陥層１０２においてボンド基板１００が劈開し、凸部１０３の一部であった半導体膜１０６が、絶縁膜１０１と共に、ボンド基板１００から剥離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えば良い。
なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。上記誘電加熱による熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波をボンド基板１００に照射することで行うことができる。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、欠陥層において隣接する微少ボイドどうしを結合させ、最終的にボンド基板１００を劈開させることができる。
そして、図１（Ｄ）に示すように、コレット１０５を半導体膜１０６上に形成された絶縁膜１０１に固着させ、半導体膜１０６をボンド基板１００から引き離す。上記熱処理によるボンド基板１００の劈開が不完全である場合でも、コレット１０５を用いて力を加えることで、半導体膜１０６をボンド基板１００から完全に剥離させることができる。コレット１０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、凸部１０３の一つに選択的に固着させることができる手段を用いる。図１（Ｄ）では、コレット１０５として真空チャックを用いる場合を例示している。
また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。低温凝固剤は、例えばＭＷ−１（株式会社エミネントサプライ製）を用いることができる。ＭＷ−１は、凝固点が１７度であり、それ以下の温度（好ましくは、１０度以下）で接着効果を有し、１７度以上（好ましくは２５度程度）では接着効果を有さない。
なお、ボンド基板１００を劈開させる前に、ボンド基板１００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
次に、図２（Ａ）に示すように、半導体膜１０６の剥離により露出した面がベース基板１０７側を向くように、半導体膜１０６とベース基板１０７とを貼り合わせる。本実施の形態では、ベース基板１０７上に絶縁膜１１４が形成されており、絶縁膜１１４と半導体膜１０６とが接合することで、半導体膜１０６とベース基板１０７とを貼り合わせることができる。半導体膜１０６と絶縁膜１１４とを接合させた後、該接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板１０７は様々なものを用いることが可能である。例えばベース基板１０７としては、アルミノシリケートガラスバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板１０７として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む金属基板をベース基板１０７として用いても良い。
なお、ベース基板１０７は、その表面に絶縁膜１１４が必ずしも形成されていなくとも良い。絶縁膜１１４が形成されていない場合でも、ベース基板１０７と半導体膜１０６とを接合させることは可能である。ただし、ベース基板１０７の表面に絶縁膜１１４を形成しておくことで、ベース基板１０７から半導体膜１０６に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。
絶縁膜１１４を形成する場合、ベース基板１０７ではなく絶縁膜１１４が半導体膜１０６と接合するので、ベース基板１０７として用いることができる基板の種類がさらに広がる。プラスチック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであれば、絶縁膜１１４を形成する場合において、ベース基板１０７として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
なお、半導体膜１０６をベース基板１０７に貼り合わせる前または貼り合わせた後に、半導体膜１０６の剥離により露出した面に、レーザ光の照射による熱アニールを施しても良い。半導体膜１０６をベース基板１０７に貼り合わせる前に熱アニールを施すと、剥離により露出した面が平坦化され、接合の強度をより高めることができる。また、半導体膜１０６をベース基板１０７に貼り合わせた後に熱アニールを施すと、半導体膜１０６が一部溶解し、接合の強度をより高めることができる。
レーザ光の照射による熱アニールを行う場合、半導体に選択的に吸収される固体レーザの基本波または第２高調波のレーザ光を照射することが望ましい。例えば、連続発振のＹＡＧレーザから射出された出力１００Ｗのレーザ光を用いる。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜１０６の剥離により露出した面に照射する。このときのエネルギー密度は１ｋＷ／ｃｍ２〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。
連続発振の気体レーザとして、Ａｒレーザ、Ｋｒレーザなどを用いることが出来る。また連続発振の固体レーザとして、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＧｄＶＯ４、Ｙ２Ｏ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどを用いることが出来る。またパルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。
また、半導体膜１０６をベース基板１０７上に接合のみによって貼り合わせるのではなく、半導体膜１０６に１０ＭＨｚ〜１ＴＨｚ程度の高周波数の振動を加えることで、半導体膜１０６とベース基板１０７の間に摩擦熱を生じさせ、該熱により半導体膜１０６を部分的に溶解させ、半導体膜１０６をベース基板１０７に貼り合わせるようにしても良い。
なお、ＭＷ−１を低温凝固剤として用いる場合、まず低温凝固剤が接着効果を有しない温度（例えば２５度程度）において、マイクロニードルの先端に付着した低温凝固剤を、凸部１０３上の絶縁膜１０１に接触させる。次に、低温凝固剤が接着効果を有する温度（例えば５度程度）まで温度を下げて、低温凝固剤を凝固させることで、マイクロニードルと凸部１０３上の絶縁膜１０１とを固着させる。そして、ボンド基板１００から引き離した半導体膜１０６を、ベース基板１０７に貼り合わせた後、再び接着効果を有しない温度（例えば２５度程度）まで低温凝固剤の温度を高めることで、マイクロニードルを半導体膜１０６から引き離すことができる。
次に図２（Ｂ）に示すように、半導体膜１０６を形成するボンド基板１００とは異なる結晶面方位を有するボンド基板１００から、半導体膜１０６と同様の手法を用いて半導体膜１０８を剥離し、ベース基板１０７に貼り合わせる。
半導体中における多数キャリアの移動度は、結晶面方位によって異なる。よって、形成する半導体素子に適した結晶面方位を有するボンド基板１００を、適宜選択して半導体膜１０６または半導体膜１０８を形成すればよい。例えば半導体膜１０６を用いてｎ型の半導体素子を形成するならば、｛１００｝面を有する半導体膜１０６を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。また、例えば半導体膜１０８を用いてｐ型の半導体素子を形成するならば、｛１１０｝面を有する半導体膜１０８を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。そして、半導体素子としてトランジスタを形成するならば、チャネルの向きと結晶面方位とを考慮し、半導体膜１０６または半導体膜１０８の貼り合わせの方向を定めるようにする。
なお、上述したように、ボンド基板１００は、反りや撓みを有している場合や、端部に弱冠丸みを帯びている場合がある。また、ボンド基板１００から半導体膜を剥離するために水素又は希ガス、或いは水素イオン又は希ガスイオンを注入する際、ボンド基板１００の端部において上記ガスまたはイオンの注入を十分に行うことができない場合もある。そのため、ボンド基板１００の端部に位置する部分は、半導体膜を剥離させるのが難しく、ボンド基板をベース基板に貼り合わせた後にボンド基板を劈開して半導体膜を形成する場合、半導体膜間の間隔が数ｍｍ〜数ｃｍとなってしまう。しかし、本発明では、ボンド基板１００をベース基板１０７に貼り合わせる前に、ボンド基板１００を劈開させて半導体膜１０６と半導体膜１０８を形成している。よって、半導体膜１０６と半導体膜１０８をベース基板１０７に貼り合わせる際、半導体膜１０６と半導体膜１０８の間隔を、数十μｍ程度に小さく抑えることができ、半導体膜１０６と半導体膜１０８の隙間をまたぐように半導体装置を作製することが容易となる。
次に図２（Ｃ）に示すように、半導体膜１０６及び半導体膜１０８上に形成されている絶縁膜１０１を除去する。図２（Ｃ）には、半導体膜１０６及び半導体膜１０８の断面図に加えて、半導体膜１０６及び半導体膜１０８の上面図も示す。図２（Ｃ）に示す断面図は、上面図の破線Ａ−Ａ’における断面に相当する。
次に、図３（Ａ）に示すように、半導体膜１０６と半導体膜１０８を部分的にエッチングすることで、半導体膜１０６から半導体膜１０９を、半導体膜１０８から半導体膜１１０を形成する。図３（Ａ）には、半導体膜１０９及び半導体膜１１０の断面図に加えて、半導体膜１０９及び半導体膜１１０の上面図も示す。図３（Ａ）に示す断面図は、上面図の破線Ａ−Ａ’における断面に相当する。半導体膜１０６及び半導体膜１０８をさらにエッチングすることで、半導体膜１０６及び半導体膜１０８の端部において接合の強度が不十分である領域を、除去することができる。
なお、本実施の形態では、一つの半導体膜１０６をエッチングすることで１つの半導体膜１０９を形成し、一つの半導体膜１０８をエッチングすることで１つの半導体膜１１０を形成しているが、本発明はこの構成に限定されない。例えば、一つの半導体膜１０６をエッチングすることで複数の半導体膜１０９を形成しても良いし、一つの半導体膜１０８をエッチングすることで複数の半導体膜１１０を形成しても良い。
図３（Ａ）に示すように半導体膜１０９及び半導体膜１１０が形成された後、図３（Ｂ）に示すように半導体膜１０９及び半導体膜１１０の表面を平坦化しても良い。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜１０９及び半導体膜１１０とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。半導体膜１０９及び半導体膜１１０の厚さは、上記平坦化により薄膜化される。上記平坦化は、エッチングにより形成された半導体膜１０９及び半導体膜１１０に施しても良いし、エッチングする前の半導体膜１０６及び半導体膜１０８に施しても良い。
なお、劈開により露出される半導体膜の表面と、ゲート絶縁膜とが接するように、半導体膜をベース基板に貼り合わせることもできる。ただし、本実施の形態のように、劈開により露出される半導体膜の表面をベース基板側に向けると、より平坦性の高い側の表面がゲート絶縁膜に接するため、半導体膜とゲート絶縁膜の間の界面準位密度を低く、なおかつ均一にすることができる。よって、ゲート絶縁膜に接する半導体膜の表面を平坦化するための研磨を省略、もしくは研磨時間を短縮化することができ、コストを抑えスループットを向上させることができる。
また、半導体膜１０９及び半導体膜１１０、或いはエッチングを行う前の半導体膜１０６及び半導体膜１０８にエネルギービームを照射して、結晶欠陥を補修しても良い。エネルギービームは、半導体に選択的に吸収されるもの、例えばレーザ光を用いるのが望ましい。レーザ光は、エキシマレーザなどの気体レーザ、ＹＡＧレーザなどの固体レーザを光源として用いることができる。レーザ光の波長は、紫外光から近赤外光であることが好ましく、波長１９０ｎｍ〜２０００ｎｍの領域のレーザ光を用いるのが望ましい。その他、ハロゲンランプ若しくはキセノンランプなどを用いたフラッシュランプアニールを、結晶欠陥の補修のために用いても良い。
なお本実施の形態では、欠陥層１０２の形成により半導体膜１０６と半導体膜１０８とを、ボンド基板１００からそれぞれ剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いても良い。
上記工程を経て形成された半導体膜１０９、半導体膜１１０を用い、図３（Ｂ）に示すようにトランジスタ１１１〜１１３などの各種半導体素子を形成することが出来る。
なお、図１乃至図３では、マザーアイランドに相当する複数の半導体膜１０６と半導体膜１０８とが全て同程度の大きさを有する例を示しているが、本発明はこの構成に限定されない。サイズまたは形状の異なる複数の半導体膜１０６と半導体膜１０８とを劈開により形成し、それぞれをベース基板１０７に貼り合わせるようにしても良い。図４に、ボンド基板１００から形状またはサイズの異なる半導体膜１０６ａ、半導体膜１０６ｂ、半導体膜１０６ｃを形成し、ベース基板１０７に貼り合わせている様子を示す。
半導体膜１０６ａは矩形を有しており、例えばベース基板１０７のうち、後に半導体表示装置の画素部１３０となる領域に貼り合わされる。半導体膜１０６ａをエッチングすることで、画素部１３０に配置される表示素子の駆動を制御するトランジスタまたは容量素子等の半導体素子が有する半導体膜を形成することができる。
半導体膜１０６ｂは、一方の辺が他方の辺よりも数倍以上長い矩形を有している。半導体膜１０６ｂは、例えばベース基板１０７のうち、後に半導体表示装置の信号線駆動回路１３１となる領域に貼り合わされる。半導体膜１０６ｂをエッチングすることで、信号線駆動回路１３１に配置されるトランジスタ、容量素子またはダイオード等の半導体素子が有する半導体膜を形成することができる。
半導体膜１０６ｃは、半導体膜１０６ａよりもサイズの小さい矩形を有している。半導体膜１０６ｃは、例えばベース基板１０７のうち、後に半導体表示装置の走査線駆動回路１３２となる領域のうち、最終出力のバッファが形成される領域に貼り合わされる。半導体膜１０６ｃをエッチングすることで、走査線駆動回路１３２のバッファに配置されるトランジスタ等の半導体素子が有する半導体膜を形成することができる。
このように、ベース基板１０７において半導体膜１０６ａ、半導体膜１０６ｂ、半導体膜１０６ｃを貼り合わせる位置は、半導体素子のマスク図面の情報を元に決めることができる。
なお、図４では１つのボンド基板１００から半導体膜１０６ａ、半導体膜１０６ｂ、半導体膜１０６ｃを剥離する例について示しているが、ボンド基板は２つ以上用いていても良い。
また図４では、画素部１３０において、複数の半導体膜１０６ａが縦方向及び横方向に複数配置されているが、本発明はこの構成に限定されない。
図５（Ａ）に、１つの半導体膜１８０１から、走査線方向に配列されている画素のトランジスタに用いられている半導体膜１８０２を形成する場合の、半導体膜１８０１と半導体膜１８０２のレイアウトを示す。図５（Ａ）では、半導体膜１８０１と半導体膜１８０２のレイアウトに加えて、走査線１８０３が形成される領域を破線で、信号線１８０４が形成される領域を破線で示す。
各画素１８０５は、走査線１８０３の一つと、信号線１８０４の一つと、半導体膜１８０２を有するトランジスタとを少なくとも有する。該トランジスタは、走査線駆動回路から走査線１８０３に与えられる信号に従ってスイッチングを行い、該トランジスタがオンになると、信号線駆動回路から信号線１８０４に与えられるビデオ信号が画素１８０５に入力される。
半導体膜１８０１は、走査線１８０３方向に配列されている画素１８０５において、後に半導体膜１８０２が形成される領域と重なっている。なお、結晶性、内部応力などのトランジスタの動作特性に影響を与えうる特性が半導体膜１８０１どうしで異なっていたとしても、任意の１フレーム期間において、一の信号線を有する画素に同じ極性のビデオ信号が入力され、隣り合う信号線を有する画素どうしで逆の極性のビデオ信号が入力されるソースライン反転駆動を行うことで、ビデオ信号に従って階調を表示する表示素子の輝度のばらつきをおさえることができる。
また、図５（Ａ）では１つの走査線１８０３を有する画素１８０５において、後に半導体膜１８０２が形成される領域と、一つの半導体膜１８０１とが重なっている例を示しているが、本発明はこの構成に限定されない。複数の走査線１８０３を有する画素１８０５において、後に半導体膜１８０２が形成される領域と、一つの半導体膜１８０１とが重なっていても良い。
図５（Ｂ）に、１つの半導体膜１８１１から、信号線方向に配列されている画素のトランジスタに用いられている半導体膜１８１２を形成する場合の、半導体膜１８１１と半導体膜１８１２のレイアウトを示す。図５（Ｂ）では、半導体膜１８１１と半導体膜１８１２のレイアウトに加えて、走査線１８１３が形成される領域を破線で、信号線１８１４が形成される領域を破線で示す。
各画素１８１５は、走査線１８１３の一つと、信号線１８１４の一つと、半導体膜１８１２を有するトランジスタとを少なくとも有する。該トランジスタは、走査線駆動回路から走査線１８１３に与えられる信号に従ってスイッチングを行い、該トランジスタがオンになると、信号線駆動回路から信号線１８１４に与えられるビデオ信号が画素１８１５に入力される。
半導体膜１８１１は、信号線１８１４方向に配列されている画素１８１５において、後に半導体膜１８１２が形成される領域と重なっている。なお、結晶性、内部応力などのトランジスタの動作特性に影響を与えうる特性が半導体膜１８１１どうしで異なっていたとしても、任意の１フレーム期間において、一の走査線を有する画素に同じ極性のビデオ信号が入力され、隣り合う走査線を有する画素どうしで逆の極性のビデオ信号が入力されるソースライン反転駆動を行うことで、ビデオ信号に従って階調を表示する表示素子の輝度のばらつきをおさえることができる。
また、図５（Ｂ）では１つの信号線１８１４を有する画素１８１５において、後に半導体膜１８１２が形成される領域と、一つの半導体膜１８１１とが重なっている例を示しているが、本発明はこの構成に限定されない。複数の信号線１８１４を有する画素１８１５において、後に半導体膜１８１２が形成される領域と、一つの半導体膜１８１１とが重なっていても良い。
図６（Ａ）に、１つの半導体膜１８２１から、１つの画素のトランジスタに用いられている半導体膜１８２２を形成する場合の、半導体膜１８２１と半導体膜１８２２のレイアウトを示す。図６（Ａ）では、半導体膜１８２１と半導体膜１８２２のレイアウトに加えて、走査線１８２３が形成される領域を破線で、信号線１８２４が形成される領域を破線で示す。
各画素１８２５は、走査線１８２３の一つと、信号線１８２４の一つと、半導体膜１８２２を有するトランジスタとを少なくとも有する。該トランジスタは、走査線駆動回路から走査線１８２３に与えられる信号に従ってスイッチングを行い、該トランジスタがオンになると、信号線駆動回路から信号線１８２４に与えられるビデオ信号が画素１８２５に入力される。
半導体膜１８２１は、１つの画素１８２５において、後に半導体膜１８２２が形成される領域と重なっている。上記構成により、結晶性、内部応力などのトランジスタの動作特性に影響を与えうる特性が半導体膜１８２１どうしで異なっていたとしても、ビデオ信号に従って階調を表示する表示素子の輝度のばらつきをおさえることができる。
図６（Ｂ）に、１つの半導体膜１８３１から、信号線方向に複数配列され、なおかつ走査線方向に複数配列されている画素のトランジスタに用いられている半導体膜１８３２を形成する場合の、半導体膜１８３１と半導体膜１８３２のレイアウトを示す。図６（Ｂ）では、半導体膜１８３１と半導体膜１８３２のレイアウトに加えて、走査線１８３３が形成される領域を破線で、信号線１８３４が形成される領域を破線で示す。
各画素１８３５は、走査線１８３３の一つと、信号線１８３４の一つと、半導体膜１８３２を有するトランジスタとを少なくとも有する。該トランジスタは、走査線駆動回路から走査線１８３３に与えられる信号に従ってスイッチングを行い、該トランジスタがオンになると、信号線駆動回路から信号線１８３４に与えられるビデオ信号が画素１８３５に入力される。
半導体膜１８３１は、複数の走査線１８１３及び複数の信号線１８１４を有する複数の画素１８３５において、後に半導体膜１８３２が形成される領域と重なっている。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施の形態の半導体装置の作製方法では、半導体素子に用いられる半導体膜（アイランド）のレイアウトに合わせて、間隔をあけて複数の半導体膜（マザーアイランド）を貼り合わせることができるので、ベース基板全面に半導体膜を貼り合わせる場合に比べて、必要となるボンド基板の枚数を最小限に抑えることができる。また、半導体素子の有する極性に合わせて半導体膜の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な半導体装置を提供することができる。
なお本発明は、マイクロプロセッサ、画像処理回路などの集積回路や、質問器とデータの送受信が非接触でできるＲＦタグ、半導体表示装置等、ありとあらゆる半導体装置の作製に用いることができる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。
（実施の形態２）
本実施の形態では、本発明の製造装置の構成について説明する。
図７（Ａ）に、本発明の製造装置の構成を一例として示す。図７（Ａ）に示す製造装置は、ボンド基板９０１を載置するステージ９０２と、ベース基板９０３を載置するステージ９０４とを有する。なお図７（Ａ）では、ボンド基板９０１とベース基板９０３とを、互いに異なるステージに載置する例を示しているが、本発明はこの構成に限定されない。ボンド基板９０１とベース基板９０３とを同一のステージに載置することも可能である。
また図７（Ａ）では、１つのボンド基板９０１を載置するための１つのステージ９０２を示しているが、本発明はこの構成に限定されない。例えば本発明の製造装置は、一つのボンド基板９０１を載置するためのステージ９０２を複数有していても良いし、ステージ９０２上に複数のボンド基板９０１が載置できるようにしても良い。
さらに図７（Ａ）に示す製造装置は、ボンド基板９０１の劈開により形成される半導体膜に固着し、なおかつ該半導体膜をベース基板９０３の所定の位置に貼り合わせるコレット９０５を有する。コレット９０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、半導体膜の一つに選択的に固着させることができる手段を用いる。
また図７（Ａ）に示す製造装置は、上記コレット９０５の位置を制御するコレット駆動部９０６と、ステージ９０２、ステージ９０４の位置を制御するステージ駆動部９０７と、コレットの位置情報またはステージの位置情報に従って、コレット駆動部９０６とステージ駆動部９０７の動作を制御するＣＰＵ９０８とを少なくとも有する。
コレットの位置情報またはステージの位置情報は、ボンド基板９０１のどの位置に形成される半導体膜を、ベース基板９０３上のどの位置に貼り合わせるか、といった位置情報を元に作製することができる。なお、ボンド基板９０１の位置合わせまたはベース基板９０３の位置合わせを行うために、図７（Ａ）に示す製造装置に、ＣＣＤ（電荷結合素子）などの撮像素子を有するカメラを設けても良い。
また、ステージ９０２上に、ボンド基板９０１が有する熱を吸収または発散させるためのヒートシンクを設け、コレット９０５としてマイクロニードルの先端に低温凝固剤を付着させたものを用いる場合において、ヒートシンクを用いることでボンド基板９０１の温度を効率的に下げることができる。
また本発明の製造装置は、ボンド基板９０１から半導体膜を拾い上げた後に、上記半導体膜を裏返すための反転装置を有していても良い。図７（Ｂ）に、図７（Ａ）に示した製造装置に反転装置９０９を付加した形態を示す。反転装置９０９は、反転用コレット９１０を有しており、該反転用コレット９１０により半導体膜を拾い上げて一時的に保持することができる。コレット９０５は、反転用コレット９１０に保持されている半導体膜の、反転用コレット９１０が固着している面とは反対側の面に固着することで、反転用コレット９１０から半導体膜を受け取ることができる。
次に、図７（Ａ）に示したボンド基板９０１、ステージ９０２、ベース基板９０３、ステージ９０４、コレット９０５、コレット駆動部９０６、ステージ駆動部９０７の位置関係と具体的な構成を示すために、図８にそれらの斜視図を示す。なお図８では、ステージ９０２の動作を制御するステージ駆動部９０７ａと、ステージ９０４の動作を制御するステージ駆動部９０７ｂとを用いている例を示している。
ＣＰＵ９０８からの指示に従い、ステージ駆動部９０７ａは、Ｘ方向またはＸ方向と交わるＹ方向にステージ９０２を移動させる。なおステージ駆動部９０７ａが、Ｘ方向またはＹ方向に加え、Ｘ方向及びＹ方向によって形成される平面とは異なる平面に存在するＺ方向に、ステージ９０２を移動させるようにしても良い。同様にステージ駆動部９０７ｂは、Ｘ方向またはＸ方向と交わるＹ方向にステージ９０４を移動させる。ステージ駆動部９０７ｂは、Ｘ方向またはＹ方向に加え、Ｘ方向及びＹ方向によって形成される平面とは異なる平面に存在するＺ方向に、ステージ９０４を移動させるようにしても良い。
またコレット９０５は、ボンド基板９０１の劈開によって形成される複数の半導体膜の一つを拾い上げる。そしてコレット駆動部９０６は、半導体膜を保持した状態のコレット９０５を、ボンド基板９０１からベース基板９０３まで移送する。なお図８では、１つのコレット９０５がボンド基板９０１とベース基板９０３の間を行き来している例を示しているが、コレット９０５は複数用いられていても良い。複数のコレット９０５を用いる場合、各コレット９０５の動作を独立して制御するためにコレット駆動部９０６を複数用意しても良いし、全てのコレット９０５を１つのコレット駆動部９０６で制御しても良い。
次に、図８において複数のステージ９０２用いた場合の形態を、図９に示す。図９では、ステージ９０２ａ、ステージ９０２ｂ、ステージ９０２ｃを用いている例を示しており、全てのステージ９０２ａ、ステージ９０２ｂ、ステージ９０２ｃが、ステージ駆動部９０７ａによって制御されている。なお、ステージ９０２ａ、ステージ９０２ｂ、ステージ９０２ｃの動作を独立して制御するために、ステージ駆動部９０７ａを複数用意しても良い。
また図９では、ステージ９０２ａ上にボンド基板９０１ａ、ステージ９０２ｂ上にボンド基板９０１ｂ、ステージ９０２ｃ上にボンド基板９０１ｃが、それぞれ載置されている様子を示す。ボンド基板９０１ａ、ボンド基板９０１ｂ、ボンド基板９０１ｃの結晶面方位は、異なっていても、同じであっても良い。
また図９では、コレット９０５は、ボンド基板９０１ａ、ボンド基板９０１ｂ、ボンド基板９０１ｃの劈開によって形成される複数の半導体膜の一つを拾い上げている。コレット駆動部９０６は、半導体膜を保持した状態のコレット９０５を、ボンド基板９０１ａ、ボンド基板９０１ｂ、ボンド基板９０１ｃからベース基板９０３まで移送する。なお図９では、１つのコレット９０５が、ボンド基板９０１ａ、ボンド基板９０１ｂ、ボンド基板９０１ｃとベース基板９０３の間を行き来している例を示しているが、ボンド基板９０１ａ、ボンド基板９０１ｂ、ボンド基板９０１ｃのそれぞれに、少なくとも１つのコレット９０５の対応するように、コレット９０５を複数用いても良い。
本発明の製造装置は、一つのボンド基板９０１から形成される複数の半導体膜を、適宜ベース基板９０３上の所望の位置に移送し、貼り合わせることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１に示した作製方法において、エッチングによりボンド基板に凸部を形成する代わりに、ドーピングを用いてボンド基板に欠陥層を形成する、本発明の半導体装置の作製方法の一つについて説明する。
まず図１０（Ａ）に示すように、ボンド基板２００上に絶縁膜２０１を形成する。ボンド基板２００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板２００として用いることができる。またボンド基板２００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
絶縁膜２０１は、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜２０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施の形態では、酸化珪素を絶縁膜２０１として用いる。
酸化珪素を絶縁膜２０１として用いる場合、絶縁膜２０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜２０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜２０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜２０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜２０１として用いても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
次に図１０（Ｂ）に示すように、ボンド基板２００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを注入し、ボンド基板２００の表面から一定の深さの領域に、微少ボイドを有する欠陥層２０２を形成する。欠陥層２０２が形成される位置は、上記注入の加速電圧によって決まる。そして欠陥層２０２の位置により、ボンド基板２００から形成される半導体膜２０６の厚さが決まるので、注入の加速電圧は上記半導体膜２０６の厚さを考慮して行う。また上記注入の加速電圧のみならず、絶縁膜２０１の膜厚によっても、欠陥層２０２の位置を変えることができる。例えば、絶縁膜２０１の膜厚をより大きくすることで、半導体膜２０６の膜厚をより小さくすることができる。半導体膜２０６の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板２００に注入する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０１６／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンのイオン注入を行う。
なお、欠陥層２０２を形成する上記工程において、ボンド基板２００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを注入するので、ボンド基板２００の表面が粗くなってしまい、ボンド基板２００から形成される半導体膜と、該半導体膜に接するゲート絶縁膜との界面準位密度にばらつきが生じてしまう場合がある。絶縁膜２０１を設けることで、水素又は希ガス、或いは水素と希ガスのイオンを注入する際にボンド基板２００の表面が保護され、ボンド基板２００の表面が荒れるのを防ぎ、上記界面準位密度にばらつきが生じるのを防ぐことができる。
次に、絶縁膜２０１上にマスク２１０を形成し、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンをボンド基板２００に選択的に注入し、微少ボイドを有する欠陥層２１１を形成する。欠陥層２１１を形成する場合、欠陥層２０２を形成する場合よりも、注入するガスまたはイオンのドーズ量を多くするか、もしくはより大きい質量を有するガスまたはイオンを注入する。上記構成により、ボンド基板２００の深さ方向における欠陥層２１１の幅を広くすることができる。例えば水素をボンド基板２００に注入する場合、ドーズ量は５×１０１７乃至５×１０１８／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１×１０１８／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンのイオン注入を行う。
欠陥層２１１のボンド基板２００に対して垂直方向（深さ方向）における幅ｄは、欠陥層２０２の深さと同じか、それ以上の大きさを有することが望ましい。具体的に、幅ｄは、半導体膜２０６の厚さを考慮して、例えば１０ｎｍ以上、好ましくは２００ｎｍ以上とする。
なお、ボンド基板２００は、反りや撓みを有している場合や、端部に弱冠丸みを帯びている場合がある。そして、ボンド基板２００から半導体膜を剥離するためにガスまたはイオンを注入する際、ボンド基板２００の端部において水素イオンの注入を十分に行うことができない場合もある。そのため、ボンド基板２００の端部に位置する部分は、半導体膜を剥離させるのが難しい。よって、欠陥層２１１を、ボンド基板２００の端部においても形成することが望ましい。ボンド基板２００の端部に欠陥層２１１を形成することで、端部の劈開しにくい箇所を避けて、再現性良く劈開による半導体膜の形成を行うことができる。例えば、端部に位置する欠陥層２１１の、幅ｄに対して垂直方向における幅は、数十μｍ乃至数十ｍｍとすると良い。
次に、マスク２１０を除去した後に熱処理を行うことにより、欠陥層２０２及び欠陥層２１１において隣接する微少ボイドどうしが結合して、微少ボイドの体積が増大する。その結果、欠陥層２０２及び欠陥層２１１においてボンド基板２００が劈開し、半導体膜２０６が絶縁膜２０１と共に、ボンド基板２００から剥離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えば良い。
なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。上記誘電加熱による熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波をボンド基板２００に照射することで行うことができる。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、欠陥層において隣接する微少ボイドどうしを結合させ、最終的にボンド基板２００を劈開させることができる。
そして、図１０（Ｄ）に示すように、コレット２０５を半導体膜２０６上に形成された絶縁膜２０１に固着させ、半導体膜２０６をボンド基板２００から引き離す。上記熱処理によるボンド基板２００の劈開が不完全である場合でも、コレット２０５を用いて力を加えることで、半導体膜２０６をボンド基板２００から完全に剥離させることができる。コレット２０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、半導体膜２０６の一つに選択的に固着させることができる手段を用いる。図１０（Ｄ）では、コレット２０５として真空チャックを用いる場合を例示している。
なお、ボンド基板２００を劈開させる前に、ボンド基板２００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。低温凝固剤は、例えばＭＷ−１（株式会社エミネントサプライ製）を用いることができる。
以下、実施の形態１と同様の作製方法を経て、本発明の半導体装置を作製することができる。
（実施の形態４）
本実施の形態では、本発明の半導体装置の作製方法の一つについて説明する。
まず図１１（Ａ）に示すように、ボンド基板３００上に絶縁膜３０１を形成する。ボンド基板３００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板３００として用いることができる。またボンド基板３００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
絶縁膜３０１は、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜３０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施の形態では、ボンド基板１００に近い側から、窒素よりも酸素の含有量が高い窒化酸化珪素、酸素よりも窒素の含有量が高い窒化酸化珪素の順に積層された絶縁膜３０１を用いる。
酸化珪素を絶縁膜３０１として用いる場合、絶縁膜３０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜３０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜３０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜３０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜３０１として用いても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
次に、ボンド基板３００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを注入し、ボンド基板３００の表面から一定の深さの領域に、微少ボイドを有する欠陥層３０２を形成する。欠陥層３０２が形成される位置は、上記注入の加速電圧によって決まる。そして欠陥層３０２の位置により、ボンド基板３００から形成される半導体膜３０６、半導体膜３０８の厚さが決まるので、注入の加速電圧は上記半導体膜３０６、半導体膜３０８の厚さを考慮して行う。また上記注入の加速電圧のみならず、絶縁膜３０１の膜厚によっても、欠陥層３０２の位置を変えることができる。例えば、絶縁膜３０１の膜厚をより大きくすることで、半導体膜３０６、半導体膜３０８の膜厚をより小さくすることができる。半導体膜３０６、半導体膜３０８の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板３００に注入する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０１６／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンのイオン注入を行う。
なお、欠陥層３０２を形成する上記工程において、ボンド基板３００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを注入するので、ボンド基板３００の表面が粗くなってしまい、ベース基板３０７との間における接合で十分な強度が得られない場合がある。絶縁膜３０１を設けることで、水素又は希ガス、或いは水素と希ガスのイオンを注入する際にボンド基板３００の表面が保護され、ベース基板３０７とボンド基板３００の間における接合を良好に行うことが出来る。
次に図１１（Ｂ）に示すように、絶縁膜３０１上に絶縁膜３２０を形成する。絶縁膜３２０は、絶縁膜３０１と同様に、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜３２０は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜３２０として用いても良い。本実施の形態では、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜３２０として用いる。
なお絶縁膜３０１または絶縁膜３２０に窒化珪素、窒化酸化珪素などのバリア性の高い絶縁膜を用いることで、アルカリ金属やアルカリ土類金属などの不純物が、ベース基板３０７から、ベース基板３０７上に形成される半導体膜３０６及び半導体膜３０８に入るのを防ぐことができる。
なお本実施の形態では、欠陥層３０２を形成した後に絶縁膜３２０を形成しているが、絶縁膜３２０は必ずしも設ける必要はない。ただし絶縁膜３２０は欠陥層３０２を形成した後に形成されるので、欠陥層３０２を形成する前に形成される絶縁膜３０１よりも、その表面の平坦性は高い。よって、絶縁膜３２０を形成することで、後に行われる接合の強度をより高めることができる。
次に、ボンド基板３００を部分的に除去する。本実施の形態では、図１１（Ｃ）に示すように、マスク３０４を用い、絶縁膜３０１と共にボンド基板３００を部分的にエッチングにより除去し、複数の凸部３０３を有するボンド基板３００を形成する。
ボンド基板３００は、複数の凸部３０３のボンド基板３００に対して垂直方向（深さ方向）における幅ｄが、欠陥層３０２の深さと同じか、それ以上の大きさを有する。なお、複数の凸部３０３のボンド基板３００に対して垂直方向（深さ方向）における幅ｄは、必ずしも一定である必要はなく、場所によって異なる値を有していても良い。具体的に、幅ｄは、半導体膜３０６の厚さを考慮して、例えば１０ｎｍ以上、好ましくは２００ｎｍ以上とする。
なお、ボンド基板３００は、反りや撓みを有している場合や、端部に弱冠丸みを帯びている場合がある。そして、ボンド基板３００から半導体膜を剥離するために水素又は希ガス、或いは水素イオン又は希ガスイオンを注入する際、ボンド基板３００の端部において上記ガスまたはイオンの注入を十分に行うことができない場合もある。そのため、ボンド基板３００の端部に位置する部分は、半導体膜を剥離させるのが難しい。よって、ボンド基板３００が有する複数の凸部３０３は、ボンド基板３００の縁から所定の間隔を有するよう、離れた位置に形成するのが望ましい。ボンド基板３００の縁から所定の間隔を有するよう、離れた位置に凸部３０３を形成することで、再現性良く劈開による半導体膜の形成を行うことができる。例えば、最も端部に位置する凸部３０３と、ボンド基板３００の縁との間隔は、数十μｍ乃至数十ｍｍとすると良い。
次に、マスク３０４を除去した後、ボンド基板３００を保持手段３２１に固着させる。ボンド基板３００の固着は、凸部３０３が保持手段３２１側を向くように行う。保持手段３２１として、後の熱処理に耐えることができ、なおかつ複数の凸部３０３と重なるように固着させることができる大型の真空チャックまたはメカニカルチャック、具体的には多孔質真空チャック、非接触式真空チャックなどを用いることができる。本実施の形態では、真空チャックを保持手段３２１として用いる例を示す。
次に、熱処理を行うことにより、欠陥層３０２において隣接する微少ボイドどうしが結合して、微少ボイドの体積が増大する。その結果、図１２（Ａ）に示すように、欠陥層３０２においてボンド基板３００が劈開し、凸部３０３の一部であった半導体膜３０６が、絶縁膜３０１、絶縁膜３２０、マスク３０４と共に、ボンド基板３００から剥離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えば良い。
なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。上記誘電加熱による熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波をボンド基板３００に照射することで行うことができる。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、欠陥層において隣接する微少ボイドどうしを結合させ、最終的にボンド基板３００を劈開させることができる。
また、ボンド基板３００を劈開させる前に、ボンド基板３００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
そして、図１２（Ｂ）に示すように、コレット３０５を半導体膜３０６の劈開により露出した面に固着させ、半導体膜３０６を保持手段３２１から引き離す。コレット３０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、凸部３０３の一つに選択的に固着させることができる手段を用いる。図１２（Ｂ）では、コレット３０５として真空チャックを用いる場合を例示している。
なお、本実施の形態では、コレット３０５が半導体膜３０６の劈開により露出した面に固着している例を示しているがコレット３０５により傷つくのを防ぐために、絶縁膜などの保護膜を形成しても良い。ただし、上記保護膜は、後にベース基板３０７に半導体膜３０６を貼り合わせた後に、除去する。
また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。低温凝固剤は、例えばＭＷ−１（株式会社エミネントサプライ製）を用いることができる。ＭＷ−１は、凝固点が１７度であり、それ以下の温度（好ましくは、１０度以下）で接着効果を有し、１７度以上（好ましくは２５度程度）では接着効果を有さない。
次に、図１２（Ｃ）に示すように、絶縁膜３２０がベース基板３０７側を向くように、すなわち劈開により露出した面の反対側の面がベース基板３０７側を向くように、半導体膜３０６とベース基板３０７とを貼り合わせる。本実施の形態では、ベース基板３０７上に絶縁膜３１４が形成されており、絶縁膜３１４と絶縁膜３２０とが接合することで、半導体膜３０６とベース基板３０７とを貼り合わせることができる。絶縁膜３１４と絶縁膜３２０とを接合させた後、該接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板３０７は様々なものを用いることが可能である。例えばベース基板３０７としては、アルミノシリケートガラスバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板３０７として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む金属基板をベース基板３０７として用いても良い。
なお、ベース基板３０７は、その表面に絶縁膜３１４が必ずしも形成されていなくとも良い。絶縁膜３１４が形成されていない場合でも、ベース基板３０７と絶縁膜３２０とを接合させることは可能である。ただし、ベース基板３０７の表面に絶縁膜３１４を形成しておくことで、ベース基板３０７から半導体膜３０６に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。
絶縁膜３１４を形成する場合、ベース基板３０７ではなく絶縁膜３１４が絶縁膜３２０と接合するので、ベース基板３０７として用いることができる基板の種類がさらに広がる。プラスチック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであれば、絶縁膜３１４を形成する場合において、ベース基板３０７として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
なお、半導体膜３０６をベース基板３０７に貼り合わせる前に、絶縁膜３２０の表面を研磨しても良い。保持手段３２１が絶縁膜３２０に接触することで絶縁膜３２０の表面に傷が付いた場合でも、研磨によりその表面の平坦性を高めることができるので、接合の強度を確保することができる。
なお、ＭＷ−１を低温凝固剤として用いる場合、まず低温凝固剤が接着効果を有しない温度（例えば２５度程度）において、マイクロニードルの先端に付着した低温凝固剤を、凸部３０３上の絶縁膜３２０に接触させる。次に、低温凝固剤が接着効果を有する温度（例えば５度程度）まで温度を下げて、低温凝固剤を凝固させることで、マイクロニードルと凸部３０３上の絶縁膜３２０とを固着させる。そして、保持手段３２１から引き離した半導体膜３０６を、ベース基板３０７に貼り合わせた後、再び接着効果を有しない温度（例えば２５度程度）まで低温凝固剤の温度を高めることで、マイクロニードルを半導体膜３０６から引き離すことができる。
また図１２（Ｃ）では、半導体膜３０６を形成するボンド基板３００とは異なる結晶面方位を有するボンド基板３００から、半導体膜３０６と同様の手法を用いて半導体膜３０８を剥離し、ベース基板３０７に貼り合わせる。
半導体中における多数キャリアの移動度は、結晶面方位によって異なる。よって、形成する半導体素子に適した結晶面方位を有するボンド基板３００を、適宜選択して半導体膜３０６または半導体膜３０８を形成すればよい。例えば半導体膜３０６を用いてｎ型の半導体素子を形成するならば、｛１００｝面を有する半導体膜３０６を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。また、例えば半導体膜３０８を用いてｐ型の半導体素子を形成するならば、｛１１０｝面を有する半導体膜３０８を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。そして、半導体素子としてトランジスタを形成するならば、チャネルの向きと結晶面方位とを考慮し、半導体膜３０６または半導体膜３０８の貼り合わせの方向を定めるようにする。
なお、上述したように、ボンド基板３００は、反りや撓みを有している場合や、端部に弱冠丸みを帯びている場合がある。また、ボンド基板３００から半導体膜を剥離するために水素又は希ガス、或いは水素イオン又は希ガスイオンを注入する際、ボンド基板３００の端部において上記ガスまたはイオンの注入を十分に行うことができない場合もある。そのため、ボンド基板３００の端部に位置する部分は、半導体膜を剥離させるのが難しく、ボンド基板をベース基板に貼り合わせた後にボンド基板を劈開して半導体膜を形成する場合、半導体膜間の間隔が数ｍｍ〜数ｃｍとなってしまう。しかし、本発明では、ボンド基板３００をベース基板３０７に貼り合わせる前に、ボンド基板３００を劈開させて半導体膜３０６と半導体膜３０８を形成している。よって、半導体膜３０６と半導体膜３０８をベース基板３０７に貼り合わせる際、半導体膜３０６と半導体膜３０８の間隔を、数十μｍ程度に小さく抑えることができ、半導体膜３０６と半導体膜３０８の隙間をまたぐように半導体装置を作製することが容易となる。
次に、半導体膜３０６及び半導体膜３０８の表面を平坦化しても良い。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成される半導体膜３０９及び半導体膜３１０とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。半導体膜３０９及び半導体膜３１０の厚さは、上記平坦化により薄膜化される。上記平坦化は、エッチングにより形成された半導体膜３０９及び半導体膜３１０に施しても良い。
上記作製方法を経ることで、図１３（Ａ）に示すように、半導体膜３０６及び半導体膜３０８をベース基板３０７上に形成することができる。図１３（Ａ）には、半導体膜３０６及び半導体膜３０８の断面図に加えて、半導体膜３０６及び半導体膜３０８の上面図も示す。図１３（Ａ）に示す断面図は、上面図の破線Ａ−Ａ’における断面に相当する。
次に、図１３（Ｂ）に示すように、半導体膜３０６と半導体膜３０８を部分的にエッチングすることで、半導体膜３０６から半導体膜３０９を、半導体膜３０８から半導体膜３１０を形成する。図１３（Ｂ）には、半導体膜３０９及び半導体膜３１０の断面図に加えて、半導体膜３０９及び半導体膜３１０の上面図も示す。図１３（Ｂ）に示す断面図は、上面図の破線Ａ−Ａ’における断面に相当する。半導体膜３０６及び半導体膜３０８をさらにエッチングすることで、半導体膜３０６及び半導体膜３０８の端部において接合の強度が不十分である領域を、除去することができる。
なお、本実施の形態では、一つの半導体膜３０６をエッチングすることで１つの半導体膜３０９を形成し、一つの半導体膜３０８をエッチングすることで１つの半導体膜３１０を形成しているが、本発明はこの構成に限定されない。例えば、一つの半導体膜３０６をエッチングすることで複数の半導体膜３０９を形成しても良いし、一つの半導体膜３０８をエッチングすることで複数の半導体膜３１０を形成しても良い。
なお、半導体膜３０９及び半導体膜３１０、或いはエッチングを行う前の半導体膜３０６及び半導体膜３０８にエネルギービームを照射して、結晶欠陥を補修しても良い。エネルギービームは、半導体に選択的に吸収されるもの、例えばレーザ光を用いるのが望ましい。レーザ光は、エキシマレーザなどの気体レーザ、ＹＡＧレーザなどの固体レーザを光源として用いることができる。レーザ光の波長は、紫外光から近赤外光であることが好ましく、波長１９０ｎｍ〜２０００ｎｍの領域のレーザ光を用いるのが望ましい。その他、ハロゲンランプ若しくはキセノンランプなどを用いたフラッシュランプアニールを、結晶欠陥の補修のために用いても良い。
なお本実施の形態では、欠陥層３０２の形成により半導体膜３０６と半導体膜３０８とを、ボンド基板３００からそれぞれ剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いても良い。
上記工程を経て形成された半導体膜３０９、半導体膜３１０を用い、図１３（Ｃ）に示すようにトランジスタ３１１〜３１３などの各種半導体素子を形成することが出来る。
なお、本実施の形態では、保持手段３２１を用いて複数の半導体膜３０６をボンド基板３００から引き離した後、保持手段３２１から複数の半導体膜３０６をコレット３０５で選択しているが、本発明は構成に限定されない。保持手段３２１またはコレット３０５で、複数の半導体膜３０６を複数まとめてもしくは１つずつボンド基板３００から引き離して平坦性の高い基板上に載置した後、該複数の半導体膜３０６を反転させてからコレット３０５で選択してベース基板に貼り合わせても良い。
本実施の形態の半導体装置の作製方法では、半導体素子に用いられる半導体膜（アイランド）のレイアウトに合わせて、間隔をあけて複数の半導体膜（マザーアイランド）を貼り合わせることができるので、ベース基板全面に半導体膜を貼り合わせる場合に比べて、必要となるボンド基板の枚数を最小限に抑えることができる。また、半導体素子の有する極性に合わせて半導体膜の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な半導体装置を提供することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、本発明の半導体装置が有する各種回路の具体的な構成について、インバータを例に挙げて説明する。インバータの回路図を図１４（Ａ）に、また図１４（Ａ）に示すインバータの上面図を図１４（Ｂ）に、一例として示す。
図１４（Ａ）に示すインバータは、ｐチャネル型のトランジスタ２００１と、ｎチャネル型のトランジスタ２００２とを有する。トランジスタ２００１とトランジスタ２００２は直列に接続されている。具体的には、トランジスタ２００１のドレインと、トランジスタ２００２のドレインが接続されている。そして、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、出力端子ＯＵＴに与えられる。
またトランジスタ２００１のゲートとトランジスタ２００２のゲートは接続されている。そして、入力端子ＩＮに入力された信号の電位は、トランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。トランジスタ２００１のソースにはハイレベルの電圧ＶＤＤが与えられ、トランジスタ２００２のソースにはローレベルの電圧ＶＳＳが与えられる。
図１４（Ａ）に示すインバータを形成するために、本発明の作製方法では、図１４（Ｂ）に示すように、結晶面方位が｛１００｝である半導体膜２０３０と、結晶面方位が｛１１０｝である半導体膜２０３１とをベース基板に貼り合わせる。次に、図１４（Ｃ）に示すように、半導体膜２０３０を部分的にエッチングすることで半導体膜２００８を形成し、また半導体膜２０３１を部分的にエッチングすることで半導体膜２０１０を形成する。
そして図１４（Ｄ）に示すように、半導体膜２００８を用いてｎチャネル型のトランジスタ２００２を形成し、半導体膜２０１０を用いてｐチャネル型のトランジスタ２００１を形成することで、インバータを形成することができる。
具体的に図１４（Ｄ）に示すインバータでは、トランジスタ２００１のドレインと、トランジスタ２００２のドレインは、配線２００３を介して電気的に接続されている。そして配線２００３は配線２００４に接続されている。よって、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、配線２００３及び配線２００４を介して、出力端子ＯＵＴの電位として後段の回路に与えられる。
また図１４（Ｂ）に示すインバータでは、配線２００５の一部がトランジスタ２００１のゲート及びトランジスタ２００２のゲートとして機能している。そして配線２００５に与えられた電位が、入力端子ＩＮの電位としてトランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。そしてトランジスタ２００１のソースには、配線２００６を介して電圧ＶＤＤが与えられ、トランジスタ２００２のソースには、配線２００７を介して電圧ＶＳＳが与えられている。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、本発明の半導体装置が有する各種回路の具体的な構成について、ＮＡＮＤを例に挙げて説明する。ＮＡＮＤの回路図を図１５（Ａ）に、また図１５（Ａ）に示すＮＡＮＤの上面図を図１５（Ｂ）に、一例として示す。
図１５（Ａ）に示すＮＡＮＤは、ｐチャネル型のトランジスタ３００１と、ｐチャネル型のトランジスタ３００２と、ｎチャネル型のトランジスタ３００３と、ｎチャネル型のトランジスタ３００４とを有する。トランジスタ３００１と、トランジスタ３００３と、トランジスタ３００４とは、順に直列に接続されている。またトランジスタ３００１と、トランジスタ３００２とは並列に接続されている。
具体的にトランジスタ３００１のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００２のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００４のソースとドレインは、一方にはローレベルの電圧ＶＳＳが与えられている。トランジスタ３００３のソースとドレインは、一方は出力端子ＯＵＴに接続されている。そして、トランジスタ３００３のソースとドレインの他方と、トランジスタ３００３のソースとドレインの他方とが接続されている。トランジスタ３００１のゲートと、トランジスタ３００３のゲートには、入力端子ＩＮ１の電位が与えられる。またトランジスタ３００２のゲートと、トランジスタ３００４のゲートには、入力端子ＩＮ２の電位が与えられる。
図１５（Ａ）に示すＮＡＮＤを形成するために、本発明の作製方法では、図１５（Ｂ）に示すように、結晶面方位が｛１００｝である半導体膜３０３０と、結晶面方位が｛１１０｝である半導体膜３０３１とをベース基板に貼り合わせる。次に、図１５（Ｃ）に示すように、半導体膜３０３０を部分的にエッチングすることで半導体膜３００６を形成し、また半導体膜３０３１を部分的にエッチングすることで半導体膜３００５を形成する。
そして図１５（Ｄ）に示すように、半導体膜３００６を用いてｎチャネル型のトランジスタ３００３とトランジスタ３００４を形成し、半導体膜３００５を用いてｐチャネル型のトランジスタ３００１とトランジスタ３００２を形成することで、インバータを形成することができる。
図１５（Ｂ）に示すＮＡＮＤでは、直列に接続されているトランジスタ３００１とトランジスタ３００２とが、半導体膜３００５を共有している。また直列に接続されているトランジスタ３００３とトランジスタ３００４とが、半導体膜３００６を共有している。また配線３００７の一部はトランジスタ３００１のゲート及びトランジスタ３００３のゲートとして機能している。そして配線３００７に与えられた電位が、入力端子ＩＮ１の電位としてトランジスタ３００１のゲート及びトランジスタ３００３のゲートに与えられる。配線３００８の一部はトランジスタ３００２のゲート及びトランジスタ３００４のゲートとして機能している。そして配線３００８に与えられた電位が、入力端子ＩＮ２の電位としてトランジスタ３００２のゲート及びトランジスタ３００４のゲートに与えられる。
ハイレベルの電圧ＶＤＤは、配線３００９を介してトランジスタ３００１のソースとドレインの一方、及びトランジスタ３００２のソースとドレインの一方に与えられる。またローレベルの電圧ＶＳＳは、配線３０１０を介してトランジスタ３００４のソースとドレインの一方に与えられる。トランジスタ３００１のソースとドレインの他方、トランジスタ３００２のソースとドレインの他方、及びトランジスタ３００３のソースとドレインの一方は、その電位が配線３０１１及び配線３０１２を介して出力端子ＯＵＴの電位として後段の回路に与えられる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施の形態では、本発明に用いられるトランジスタの具体的な作製方法の一例について説明する。
まず図１６（Ａ）に示すように、ベース基板６０１上に｛１００｝面を有する半導体膜６０３、｛１１０｝面を有する半導体膜６０４を形成する。本実施例では、ベース基板６０１と、半導体膜６０３及び半導体膜６０４との間に、絶縁膜６０２が設けられている場合を例示している。絶縁膜は複数の絶縁膜が積層されることで形成されていても良いし、単層の絶縁膜で形成されていても良い。
半導体膜６０３と半導体膜６０４には、閾値電圧を制御するために不純物が添加されていても良い。例えば、ｐ型を付与する不純物としてボロンを添加する場合、５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加すれば良い。閾値電圧を制御するための不純物の添加は、ベース基板６０１上に半導体膜を貼り合わせる前に行っても良いし、貼り合わせた後に行っても良い。
また半導体膜６０３と半導体膜６０４を形成した後、ゲート絶縁膜６０６を形成する前に水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
次に図１６（Ｂ）に示すように、半導体膜６０３と半導体膜６０４を覆うように、ゲート絶縁膜６０６を形成する。ゲート絶縁膜６０６は、高密度プラズマ処理を行うことにより半導体膜６０３と半導体膜６０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜６０６として用いる。
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４との界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
或いは、半導体膜６０３と半導体膜６０４を熱酸化させることで、ゲート絶縁膜６０６を形成するようにしても良い。また、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜６０６を形成しても良い。
次に図１６（Ｃ）に示すように、ゲート絶縁膜６０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４の上方に電極６０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタル（Ｔａ）を、２層目にタングステン（Ｗ）を用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層目の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とニッケルシリサイド、ｎ型を付与する不純物がドーピングされたＳｉとＷＳｉｘ等も用いることが出来る。
また、本実施の形態では電極６０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。電極６０７は積層された複数の導電膜で形成されていても良い。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
なお電極６０７を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、窒化酸化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、窒化酸化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極６０７を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極６０７を形成しても良い。
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また電極６０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
次に図１６（Ｄ）に示すように、電極６０７をマスクとして一導電型を付与する不純物元素を半導体膜６０３、半導体膜６０４に添加する。本実施の形態では、半導体膜６０３にｐ型を付与する不純物元素（例えばボロン）を、半導体膜６０４にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。なお、ｐ型を付与する不純物元素を半導体膜６０３に添加する際、ｎ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０４に添加する際、ｐ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。或いは、先に半導体膜６０３及び半導体膜６０４にｐ型もしくはｎ型のいずれか一方を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のうちの他方を付与する不純物元素のいずれか一方を添加するようにしても良い。上記不純物の添加により、半導体膜６０３に不純物領域６０８、半導体膜６０４に不純物領域６０９が形成される。
次に、図１７（Ａ）に示すように、電極６０７の側面にサイドウォール６１０を形成する。サイドウォール６１０は、例えば、ゲート絶縁膜６０６及び電極６０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極６０７の側面にサイドウォール６１０が形成される。なお上記異方性エッチングにより、ゲート絶縁膜６０６も部分的にエッチングしても良い。サイドウォール６１０を形成するための絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素膜、酸化珪素膜、窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成することができる。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６１０を形成する工程は、これらに限定されるものではない。
次に図１７（Ｂ）に示すように、電極６０７及びサイドウォール６１０をマスクとして、半導体膜６０３、半導体膜６０４に一導電型を付与する不純物元素を添加する。なお、半導体膜６０３、半導体膜６０４には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、ｐ型を付与する不純物元素を半導体膜６０３に添加する際、ｎ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０４に添加する際、ｐ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
上記不純物元素の添加により、半導体膜６０３に、一対の高濃度不純物領域６１１と、一対の低濃度不純物領域６１２と、チャネル形成領域６１３とが形成される。また上記不純物元素の添加により、半導体膜６０４に、一対の高濃度不純物領域６１４と、一対の低濃度不純物領域６１５と、チャネル形成領域６１６とが形成される。高濃度不純物領域６１１、６１４はソース又はドレインとして機能し、低濃度不純物領域６１２、６１５はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
なお、半導体膜６０４上に形成されたサイドウォール６１０と、半導体膜６０３上に形成されたサイドウォール６１０は、キャリアが移動する方向における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。ｐ型トランジスタとなる半導体膜６０４上のサイドウォール６１０の幅は、ｎ型トランジスタとなる半導体膜６０３上のサイドウォール６１０の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール６１０の幅より長くすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。
次に、ソース及びドレインをさらに低抵抗化するために、半導体膜６０３、半導体膜６０４をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体層中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いれば良い。半導体膜６０３、半導体膜６０４の厚さが薄い場合には、この領域の半導体膜６０３、半導体膜６０４の底部までシリサイド反応を進めても良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射やランプなどの光照射によってシリサイドを形成しても良い。
上述した一連の工程により、ｎチャネル型トランジスタ６１７と、ｐチャネル型トランジスタ６１８とが形成される。なお、ｐ型の半導体だと、多数キャリアである正孔の移動度が最も高くなる結晶の方位が｛１１０｝面であり、ｎ型の半導体だと、多数キャリアである電子の移動度が最も高くなる結晶の方位が｛１００｝面である。よって本発明では、半導体素子の有する極性に合わせて半導体膜の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な半導体装置を提供することができる。
次に図１７（Ｃ）に示すように、トランジスタ６１７、トランジスタ６１８を覆うように絶縁膜６１９を形成する。絶縁膜６１９は必ずしも設ける必要はないが、絶縁膜６１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がトランジスタ６１７、トランジスタ６１８へ侵入するのを防ぐことが出来る。具体的に絶縁膜６１９として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化珪素膜を、絶縁膜６１９として用いる。この場合、上記水素化の工程は、該窒化酸化珪素膜形成後に行っても良い。
次に、トランジスタ６１７、トランジスタ６１８を覆うように、絶縁膜６１９上に絶縁膜６２０を形成する。絶縁膜６２０は、ポリイミド、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６２０を形成しても良い。絶縁膜６２０は、その表面をＣＭＰ法などにより平坦化させても良い。
なお、半導体膜６０３と半導体膜６０４が、実施の形態３で示す方法でベース基板６０１に貼り合わされている場合、半導体膜６０３、半導体膜６０４と、ベース基板６０１との間に、互いに分離している絶縁膜がそれぞれ存在する。しかし、例えば上記ポリイミド、シロキサン系樹脂などを用いて塗布法で絶縁膜６２０を形成することで、分離して存在する上記絶縁膜間に段差が存在していても、絶縁膜６２０の表面の平坦性が損なわれるのを防ぐことができる。よって、絶縁膜６２０の表面に凹凸が生じることで、後に絶縁膜６２０上に形成される導電膜６２１、導電膜６２２が部分的に極端に薄くなる、または最悪の場合段切れを起すのを防ぐことができる。したがって、塗布法で絶縁膜６２０を形成することにより、結果的に本発明を用いて形成される半導体装置の歩留まり及び信頼性を高めることができる。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。
絶縁膜６２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
次に図１８に示すように、半導体膜６０３と半導体膜６０４がそれぞれ一部露出するように絶縁膜６１９及び絶縁膜６２０にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体膜６０３と半導体膜６０４に接する導電膜６２１、６２２を形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
導電膜６２１、６２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜６２１、６２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜６２１、６２２は、上記金属が用いられた膜を単層または複数積層させて形成することが出来る。
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜６２１、６２２を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜６２１、６２２をパターニングで形成するとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させても良い。
導電膜６２１、６２２は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体膜６０３と半導体膜６０４上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜６２１、６２２と、半導体膜６０３及び半導体膜６０４とがそれぞれ良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜６２１、６２２を下層からＴｉ、窒化チタン、Ａｌ−Ｓｉ、Ｔｉ、窒化チタンの５層構造とすることが出来る。
なお、導電膜６２１はｎチャネル型トランジスタ６１７の高濃度不純物領域６１１に接続されている。導電膜６２２はｐチャネル型トランジスタ６１８の高濃度不純物領域６１４に接続されている。
図１８には、ｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８の上面図が示されている。ただし図１８では導電膜６２１、６２２、絶縁膜６１９、絶縁膜６２０を省略した図を示している。
また本実施の形態では、ｎチャネル型トランジスタ６１７とｐチャネル型トランジスタ６１８が、それぞれゲートとして機能する電極６０７を１つずつ有する場合を例示しているが、本発明はこの構成に限定されない。本発明で作製されるトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
また本発明で作製される半導体装置が有するトランジスタは、ゲートプレナー構造を有していても良い。
なお、ＳＯＩ基板が有する半導体膜は、ほぼ単結晶に近いものが得られる。そのため、多結晶の半導体膜と比べて、配向のばらつきが小さいのでトランジスタの閾値電圧のばらつきも小さくすることができる。また、多結晶の半導体膜とは異なり結晶粒界が殆ど見られないので、結晶粒界に起因するリーク電流を抑え、半導体装置の省電力化を実現することができる。さらに、複数のボンド基板を用いることで、例えば結晶面方位が｛１００｝の半導体膜と、結晶面方位が｛１１０｝の半導体膜とを同一のベース基板上に形成することができる。そしてレーザ結晶化により得られる多結晶の半導体膜では、ビームスポット内のエネルギー密度の分布に起因して、半導体膜の表面に突起（リッジ）が現れやすい。しかし、ＳＯＩ基板が有する半導体膜は、レーザ光を照射する必要がない、或いは、貼り合わせにより生じた半導体膜内の欠陥を修復できる程度に、低いエネルギー密度で照射すれば良い。よって、ＳＯＩ基板が有する半導体膜の表面の平坦性は、レーザ結晶化により得られる多結晶の半導体膜に比べて飛躍的に高いため、ＳＯＩ基板が有する半導体膜上に形成されるゲート絶縁膜の膜厚を５ｎｍ乃至５０ｎｍ程度まで薄くすることが可能である。よって、ゲート電圧を抑えつつも高いオン電流を得ることができる。また、レーザ結晶化により得られる多結晶の半導体膜を用いる場合、高い移動度を得るために、レーザ光の走査方向に沿ってトランジスタが有する半導体膜の配置を決める必要があったが、ＳＯＩ基板が有する半導体膜ではその必要がないため、半導体装置の設計における制約が少なくなる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、本発明の半導体装置の一つであるＲＦタグの構成について説明する。図１９（Ａ）は本発明のＲＦタグの一形態を示すブロック図である。図１９（Ａ）においてＲＦタグ５００は、アンテナ５０１と、集積回路５０２とを有している。集積回路５０２は、電源回路５０３、復調回路５０４、変調回路５０５、レギュレータ５０６、制御回路５０７、メモリ５０９を有している。本発明の整流回路は、電源回路５０３、復調回路５０４において用いることができる。
質問器から電波が送られてくると、アンテナ５０１において該電波が交流電圧に変換される。電源回路５０３では、アンテナ５０１からの交流電圧を整流し、電源用の電圧を生成する。電源回路５０３において生成された電源用の電圧は、制御回路５０７とレギュレータ５０６に与えられる。レギュレータ５０６は、電源回路５０３からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路５０２内の復調回路５０４、変調回路５０５、制御回路５０７またはメモリ５０９などの各種回路に供給する。
復調回路５０４は、アンテナ５０１が受信した交流信号を復調して、後段の制御回路５０７に出力する。制御回路５０７は復調回路５０４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、メモリ５０９は一次キャッシュメモリまたは二次キャッシュメモリとして用いることが出来る。また制御回路５０７は、復調回路５０４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、メモリ５０９内の情報の出力、またはメモリ５０９内における命令の内容の保存を行う。制御回路５０７から出力される信号は符号化され、変調回路５０５に送られる。変調回路５０５は該信号に従ってアンテナ５０１が受信している電波を変調する。アンテナ５０１において変調された電波は質問器で受け取られる。そしてＲＦタグ５００から出力された情報を知ることができる。
このようにＲＦタグ５００と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ＫＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することが出来る。電磁結合方式や電磁誘導方式の場合、強い電波にＲＦタグがさらされることで、アンテナに過度に大きい交流電圧が生じてしまう恐れがある。本発明の整流回路を用いることは、過度に大きい交流電圧によって集積回路内の、集積回路において半導体素子が劣化または破壊されるのを防止することができるので、電磁結合方式や電磁誘導方式の場合は特に有効である。
メモリ５０９は不揮発性メモリであっても揮発性メモリであってもどちらでも良い。メモリ５０９として、例えばＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ＦｅＲＡＭなどを用いることが出来る。
本実施例では、アンテナ５０１を有するＲＦタグ５００の構成について説明しているが、本発明のＲＦタグは必ずしもアンテナを有していなくとも良い。また図１９（Ａ）に示したＲＦタグに、発振回路または二次電池を設けても良い。
また図１９（Ａ）では、アンテナを１つだけ有するＲＦタグの構成について説明したが、本発明はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナとの、２つのアンテナを有していても良い。アンテナが１つだと、例えば９５０ＭＨｚの電波で電力の供給と信号の伝送を両方行う場合、遠方まで大電力が伝送され、他の無線機器の受信妨害を起こす可能性がある。そのため、電力の供給は電波の周波数を下げて近距離にて行う方が望ましいが、この場合通信距離は必然的に短くなってしまう。しかしアンテナが２つあると、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。例えば電力を送る際は電波の周波数を１３．５６ＭＨｚとして磁界を用い、信号を送る際は電波の周波数を９５０ＭＨｚとして電界を用いることができる。このように機能合わせてアンテナを使い分けることによって、電力の供給は近距離のみの通信とし、信号の伝送は遠距離も可能なものとすることができる。
本発明の半導体装置の一つであるＲＦタグは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路５０２が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。また、用いられるボンド基板の数を最小限に抑えることができるので、コストを抑え、ＲＦタグ一つあたりの価格を抑えることが可能となる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
次に、本発明の半導体装置の一つであるＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）の構成について説明する。
図１９（Ｂ）に、本実施例のＣＰＵの構成をブロック図で示す。図１９（Ｂ）に示すＣＰＵは、基板８００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）８０１、演算回路用制御部（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）８０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）８０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）８０４、タイミング制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）８０５、レジスタ（Ｒｅｇｉｓｔｅｒ）８０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）８０７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）８０８、メモリ８０９、メモリ用インターフェース８２０を主に有している。メモリ８０９及びメモリ用インターフェース８２０は、別チップに設けても良い。勿論、図１９（Ｂ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース８０８を介してＣＰＵに入力された命令は、命令解析部８０３においてデコードされた後、演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５に入力される。演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５は、デコードされた命令にもとづき、各種制御を行なう。具体的に演算回路用制御部８０２は、演算回路８０１の動作を制御するための信号を生成する。また、割り込み制御部８０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部８０７は、レジスタ８０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ８０６の読み出しや書き込みを行なう。
またタイミング制御部８０５は、演算回路８０１、演算回路用制御部８０２、命令解析部８０３、割り込み制御部８０４、レジスタ制御部８０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部８０５は、基準クロック信号をもとに、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
本発明の半導体装置の一つであるＣＰＵは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。また、用いられるボンド基板の数を最小限に抑えることができるので、コストを抑え、ＣＰＵ一つあたりの価格を抑えることが可能となる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明で作製される半導体装置の一つである、アクティブマトリクス型の半導体表示装置の構成について説明する。
アクティブマトリクス型の発光装置は、各画素に表示素子に相当する発光素子が設けられている。発光素子は自ら発光するため視認性が高く、液晶表示装置で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。本実施例では、発光素子の１つである有機発光素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた発光装置について説明するが、本発明で作製される半導体表示装置は、他の発光素子を用いた発光装置であっても良い。
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明で作製される発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
図２０（Ａ）に、本実施例の発光装置の断面図を示す。図２０（Ａ）に示す発光装置は、駆動回路に用いられるトランジスタ１６０１、トランジスタ１６０２と、画素に用いられる駆動用トランジスタ１６０４、スイッチング用トランジスタ１６０３とを素子基板１６００上に有している。また図２０（Ａ）に示す発光装置は、素子基板１６００上において、画素に発光素子１６０５を有している。
発光素子１６０５は、画素電極１６０６と、電界発光層１６０７と、対向電極１６０８とを有している。画素電極１６０６と対向電極１６０８は、いずれか一方が陽極であり、他方が陰極である。
陽極は、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性酸化物導電材料を用いることができる。また陽極は、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。
なお、陽極として導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、陽極となる導電膜のシート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリン及びまたはその誘導体、ポリピロール及びまたはその誘導体、ポリチオフェン及びまたはその誘導体、これらの２種以上の共重合体などがあげられる。
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。
上記導電性高分子を、単独で導電性組成物として陽極に使用してもよいし、導電性組成物の膜の厚さの均一性、膜強度等の膜特性を調整するために有機樹脂を添加して使用することができる。
有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド６、ポリアミド６，６、ポリアミド１２、ポリアミド１１等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体等が挙げられる。
さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。
アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、前記カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げられる。
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、４級アミン化合物等を挙げることができる。
導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により陽極となる薄膜を形成することができる。
導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。
導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等の湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。
陰極は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を陰極に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。
電界発光層１６０７は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層１６０７におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、画素電極１６０６が陰極だとすると、画素電極１６０６上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極１６０６が陽極に相当する場合は、電界発光層１６０７を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
また電界発光層１６０７は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。
なお、スイッチング用トランジスタ１６０３、駆動用トランジスタ１６０４は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
次に図２０（Ｂ）に、本実施例の液晶表示装置の断面図を示す。図２０（Ｂ）に示す液晶表示装置は、駆動回路に用いられるトランジスタ１６１１、トランジスタ１６１２と、画素においてスイッチング素子として機能するトランジスタ１６１３とを素子基板１６１０上に有している。また図２０（Ｂ）に示す液晶表示装置は、素子基板１６１０と対向基板１６１４の間に液晶セル１６１５を有している。
液晶セル１６１５は、素子基板１６１０に形成された画素電極１６１６と、対向基板１６１４に形成された対向電極１６１７と、画素電極１６１６と対向電極１６１７の間に設けられた液晶１６１８とを有している。画素電極１６１６には、例えば酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることができる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明で作製される半導体表示装置の全体的な構成ついて説明する。図２１に、本発明で作製される半導体表示装置のブロック図を、一例として示す。
図２１に示す半導体表示装置は、画素を複数有する画素部４００と、各画素をラインごとに選択する走査線駆動回路４１０と、選択されたラインの画素へのビデオ信号の入力を制御する信号線駆動回路４２０とを有する。
図２１において信号線駆動回路４２０は、シフトレジスタ４２１、第１のラッチ４２２、第２のラッチ４２３、ＤＡ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換回路４２４を有している。シフトレジスタ４２１には、クロック信号Ｓ−ＣＬＫ、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ４２１は、これらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、第１のラッチ４２２に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えるようにしても良い。
第１のラッチ４２２にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号が順に第１のラッチ４２２に書き込まれ、保持される。なお、第１のラッチ４２２が有する複数の記憶回路に順にビデオ信号を書き込んでも良いが、第１のラッチ４２２が有する複数の記憶回路をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループ数を分割数と呼ぶ。例えば４つの記憶回路ごとにラッチをグループに分けた場合、４分割で分割駆動することになる。
第１のラッチ４２２の全ての記憶回路への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
１ライン期間が終了すると、第２のラッチ４２３に入力されるラッチ信号Ｓ−ＬＳのパルスに従って、第１のラッチ４２２に保持されているビデオ信号が、第２のラッチ４２３に一斉に書き込まれ、保持される。ビデオ信号を第２のラッチ４２３に送出し終えた第１のラッチ４２２には、再びシフトレジスタ４２１からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、第２のラッチ４２３に書き込まれ、保持されているビデオ信号が、ＤＡ変換回路４２４に入力される。
そしてＤＡ変換回路４２４は、入力されたデジタルのビデオ信号をアナログのビデオ信号に変換し、信号線を介して画素部４００内の各画素に入力する。
なお信号線駆動回路４２０は、シフトレジスタ４２１の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。
なお図２１ではＤＡ変換回路４２４の後段に画素部４００が直接接続されているが、本発明はこの構成に限定されない。画素部４００の前段に、ＤＡ変換回路４２４から出力されたビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。
次に、走査線駆動回路４１０の動作について説明する。本発明で作製される半導体表示装置では、画素部４００の各画素に走査線が複数設けられている。走査線駆動回路４１０は選択信号を生成し、該選択信号を複数の各走査線に入力することで、画素をラインごとに選択する。選択信号により画素が選択されると、走査線の一つにゲートが接続されたトランジスタがオンになり、画素へのビデオ信号の入力が行われる。
本発明では、形成される複数の半導体膜間の間隔を小さく抑えることができるので、画素部４００、走査線駆動回路４１０、信号線駆動回路４２０を全て同じベース基板に形成することができる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明で作製された半導体表示装置の外観について、図２２を用いて説明する。図２２（Ａ）は、ベース基板上に形成されたトランジスタ及び発光素子を、ベース基板と封止用基板の間にシール材で封止したパネルの上面図であり、図２２（Ｂ）は、図２２（Ａ）のＡ−Ａ’における断面図に相当する。
ベース基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とを囲むように、シール材４０２０が設けられている。また画素部４００２、信号線駆動回路４００３及び走査線駆動回路４００４の上に、封止用基板４００６が設けられている。よって画素部４００２、信号線駆動回路４００３及び走査線駆動回路４００４は、ベース基板４００１と封止用基板４００６の間において、シール材４０２０により、充填材４００７と共に密封されている。
またベース基板４００１上に設けられた画素部４００２、信号線駆動回路４００３及び走査線駆動回路４００４は、それぞれトランジスタを複数有している。図２２（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８と、画素部４００２に含まれる駆動用トランジスタ４００９及びスイッチング用トランジスタ４０１０とを例示している。
また発光素子４０１１は、駆動用トランジスタ４００９のソース領域またはドレイン領域と接続されている配線４０１７の一部を、その画素電極として用いている。また発光素子４０１１は、画素電極の他に対向電極４０１２と電界発光層４０１３を有している。なお発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、駆動用トランジスタ４００９の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
また信号線駆動回路４００３、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電圧は、図２２（Ｂ）に示す断面図では図示されていないが、引き出し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。
本実施例では、接続端子４０１６が、発光素子４０１１が有する対向電極４０１２と同じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き出し配線４０１５は、駆動用トランジスタ４００９、スイッチング用トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲート電極と、同じ導電膜から形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
なお、封止用基板４００６として、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。但し、発光素子４０１１からの光の取り出し方向に位置する封止用基板４００６は、透光性を有していなければならない。よって封止用基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いることが望ましい。
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができる。本実施例では充填材４００７として窒素を用いる例を示している。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本発明では、より画面サイズの大きい半導体表示装置を低コストで作製することができる。よって、本発明で作製された半導体表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることが好ましい。その他に、本発明で作製された半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、などが挙げられる。これら電子機器の具体例を図２３に示す。
図２３（Ａ）は表示装置であり、筐体５００１、表示部５００２、スピーカー部５００３等を含む。本発明で作製された半導体表示装置は、表示部５００２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。また本発明で作製された半導体装置を、信号処理用の回路として用いても良い。
図２３（Ｂ）はノート型パーソナルコンピュータであり、本体５２０１、筐体５２０２、表示部５２０３、キーボード５２０４、マウス５２０５等を含む。本発明で作製された半導体表示装置は、表示部５２０３に用いることができる。また本発明で作製された半導体装置を、信号処理用の回路として用いても良い。
図２３（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体５４０１、筐体５４０２、表示部５４０３、記録媒体（ＤＶＤ等）読み込み部５４０４、操作キー５４０５、スピーカー部５４０６等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明で作製された半導体表示装置は、表示部５４０３に用いることができる。また本発明で作製された半導体装置を、信号処理用の回路として用いても良い。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 ボンド基板から形成される半導体膜をベース基板に貼り合わせている様子を示す図。 半導体膜のレイアウトを示す図。 半導体膜のレイアウトを示す図。 本発明の製造装置の構成を示す図。 本発明の製造装置の構成を示す図。 本発明の製造装置の構成を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を用いて形成されるインバータの構成を示す図。 本発明の半導体装置の作製方法を用いて形成されるＮＡＮＤの構成を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の作製方法を用いて形成される半導体装置の構成を示す図。 本発明の作製方法を用いて形成される半導体装置の構成を示す図。 本発明の作製方法を用いて形成される半導体装置の構成を示す図。 本発明の作製方法を用いて形成される半導体装置の構成を示す図。 本発明の作製方法を用いて形成される半導体装置を用いた電子機器の図。
符号の説明
１００ ボンド基板
１０１ 絶縁膜
１０２ 欠陥層
１０３ 凸部
１０４ マスク
１０５ コレット
１０６ 半導体膜
１０６ａ 半導体膜
１０６ｂ 半導体膜
１０６ｃ 半導体膜
１０７ ベース基板
１０８ 半導体膜
１０９ 半導体膜
１１０ 半導体膜
１１１ トランジスタ
１１４ 絶縁膜
１３０ 画素部
１３１ 信号線駆動回路
１３２ 走査線駆動回路
２００ ボンド基板
２０１ 絶縁膜
２０２ 欠陥層
２０５ コレット
２０６ 半導体膜
２１０ マスク
２１１ 欠陥層
３００ ボンド基板
３０１ 絶縁膜
３０２ 欠陥層
３０３ 凸部
３０４ マスク
３０５ コレット
３０６ 半導体膜
３０７ ベース基板
３０８ 半導体膜
３０９ 半導体膜
３１０ 半導体膜
３１１ トランジスタ
３１４ 絶縁膜
３２０ 絶縁膜
３２１ 保持手段
４００ 画素部
４１０ 走査線駆動回路
４２０ 信号線駆動回路
４２１ シフトレジスタ
４２２ ラッチ
４２３ ラッチ
４２４ ＤＡ変換回路
５００ ＲＦタグ
５０１ アンテナ
５０２ 集積回路
５０３ 電源回路
５０４ 復調回路
５０５ 変調回路
５０６ レギュレータ
５０７ 制御回路
５０９ メモリ
６０１ ベース基板
６０２ 絶縁膜
６０３ 半導体膜
６０４ 半導体膜
６０６ ゲート絶縁膜
６０７ 電極
６０８ 不純物領域
６０９ 不純物領域
６１０ サイドウォール
６１１ 高濃度不純物領域
６１２ 低濃度不純物領域
６１３ チャネル形成領域
６１４ 高濃度不純物領域
６１５ 低濃度不純物領域
６１６ チャネル形成領域
６１７ トランジスタ
６１８ トランジスタ
６１９ 絶縁膜
６２０ 絶縁膜
６２１ 導電膜
６２２ 導電膜
８００ 基板
８０１ 演算回路
８０２ 演算回路用制御部
８０３ 命令解析部
８０４ 制御部
８０５ タイミング制御部
８０６ レジスタ
８０７ レジスタ制御部
８０８ バスインターフェース
８０９ メモリ
８２０ メモリ用インターフェース
９０１ ボンド基板
９０１ａ ボンド基板
９０１ｂ ボンド基板
９０１ｃ ボンド基板
９０２ ステージ
９０２ａ ステージ
９０２ｂ ステージ
９０２ｃ ステージ
９０３ ベース基板
９０４ ステージ
９０５ コレット
９０６ コレット駆動部
９０７ ステージ駆動部
９０７ａ ステージ駆動部
９０７ｂ ステージ駆動部
９０８ ＣＰＵ
９０９ 反転装置
９１０ 反転用コレット
１６００ 素子基板
１６０１ トランジスタ
１６０２ トランジスタ
１６０３ スイッチング用トランジスタ
１６０４ 駆動用トランジスタ
１６０５ 発光素子
１６０６ 画素電極
１６０７ 電界発光層
１６０８ 対向電極
１６１０ 素子基板
１６１１ トランジスタ
１６１２ トランジスタ
１６１３ トランジスタ
１６１４ 対向基板
１６１５ 液晶セル
１６１６ 画素電極
１６１７ 対向電極
１６１８ 液晶
１８０１ 半導体膜
１８０２ 半導体膜
１８０３ 走査線
１８０４ 信号線
１８０５ 画素
１８１１ 半導体膜
１８１２ 半導体膜
１８１３ 走査線
１８１４ 信号線
１８１５ 画素
１８２１ 半導体膜
１８２２ 半導体膜
１８２３ 走査線
１８２４ 信号線
１８２５ 画素
１８３１ 半導体膜
１８３２ 半導体膜
１８３３ 走査線
１８３４ 信号線
１８３５ 画素
２００１ トランジスタ
２００２ トランジスタ
２００３ 配線
２００４ 配線
２００５ 配線
２００６ 配線
２００７ 配線
２００８ 半導体膜
２０１０ 半導体膜
２０３０ 半導体膜
２０３１ 半導体膜
３００１ トランジスタ
３００２ トランジスタ
３００３ トランジスタ
３００４ トランジスタ
３００５ 半導体膜
３００６ 半導体膜
３００７ 配線
３００８ 配線
３００９ 配線
３０１０ 配線
３０１１ 配線
３０１２ 配線
３０３０ 半導体膜
３０３１ 半導体膜
４００１ ベース基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００６ 封止用基板
４００７ 充填材
４００８ トランジスタ
４００９ 駆動用トランジスタ
４０１０ スイッチング用トランジスタ
４０１１ 発光素子
４０１２ 対向電極
４０１３ 電界発光層
４０１４ 配線
４０１５ 配線
４０１６ 接続端子
４０１７ 配線
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ シール材
５００１ 筐体
５００２ 表示部
５００３ スピーカー部
５２０１ 本体
５２０２ 筐体
５２０３ 表示部
５２０４ キーボード
５２０５ マウス
５４０１ 本体
５４０２ 筐体
５４０３ 表示部
５４０４ 部
５４０５ 操作キー
５４０６ スピーカー部

Claims (6)

  1. 複数の第１の凸部を有する第１のボンド基板を、前記複数の第１の凸部において劈開させることで、複数の第１の半導体膜を形成し、
    複数の第２の凸部を有する第２のボンド基板を、前記複数の第２の凸部において劈開させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、
    前記複数の第２の半導体膜と前記ベース基板とを、前記複数の第１の半導体膜と前記複数の第２の半導体膜との間隔があくように貼り合わせ、
    前記複数の第１の半導体膜と前記複数の第２の半導体膜とをエッチングすることで、複数の第３の半導体膜と複数の第４の半導体膜とを形成することを特徴とする半導体装置の作製方法。
  2. 複数の第１の凸部を有する第１のボンド基板を、前記複数の第１の凸部において劈開させることで、複数の第１の半導体膜を形成し、
    複数の第２の凸部を有する第２のボンド基板を、前記複数の第２の凸部において劈開させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを、前記複数の第１の半導体膜の前記劈開により露出した面が前記ベース基板側を向くように貼り合わせ、
    前記複数の第２の半導体膜と前記ベース基板とを、前記複数の第１の半導体膜と前記複数の第２の半導体膜との間隔があくように、なおかつ前記複数の第２の半導体膜の前記劈開により露出した面が前記ベース基板側を向くように貼り合わせ、
    前記複数の第１の半導体膜と前記複数の第２の半導体膜とをエッチングすることで、複数の第３の半導体膜と複数の第４の半導体膜とを形成することを特徴とする半導体装置の作製方法。
  3. 複数の第１の凸部を有する第１のボンド基板を、前記複数の第１の凸部において劈開させることで、複数の第１の半導体膜を形成し、
    複数の第２の凸部を有する第２のボンド基板を、前記複数の第２の凸部において劈開させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを、前記複数の第１の半導体膜の前記劈開により露出した面の反対側の面が前記ベース基板側を向くように貼り合わせ、
    前記複数の第２の半導体膜と前記ベース基板とを、前記複数の第１の半導体膜と前記複数の第２の半導体膜との間隔があくように、なおかつ前記複数の第２の半導体膜の前記劈開により露出した面の反対側の面が前記ベース基板側を向くように貼り合わせ、
    前記複数の第１の半導体膜と前記複数の第２の半導体膜とをエッチングすることで、複数の第３の半導体膜と複数の第４の半導体膜とを形成することを特徴とする半導体装置の作製方法。
  4. 第１のドーピングにより第１のボンド基板に第１の欠陥層を形成し、
    前記第１のボンド基板を部分的にエッチングすることで、前記第１の欠陥層を有する複数の第１の凸部を形成し、
    前記第１のボンド基板に熱処理を行い、前記第１の欠陥層において前記第１のボンド基板を劈開させることで、複数の第１の半導体膜を形成し、
    第２のドーピングにより第２のボンド基板に第２の欠陥層を形成し、
    前記第２のボンド基板を部分的にエッチングすることで、前記第２の欠陥層を有する複数の第２の凸部を形成し、
    前記第２のボンド基板に熱処理を行い、前記第２の欠陥層において前記第２のボンド基板を劈開させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、
    前記複数の第２の半導体膜と前記ベース基板とを、前記複数の第１の半導体膜と前記複数の第２の半導体膜との間隔があくように貼り合わせ、
    前記複数の第１の半導体膜と前記複数の第２の半導体膜とをエッチングすることで、複数の第３の半導体膜と複数の第４の半導体膜とを形成することを特徴とする半導体装置の作製方法。
  5. 第１のドーピングにより第１のボンド基板に第１の欠陥層を形成し、
    第２のドーピングにより前記第１のボンド基板に第２の欠陥層を選択的に形成し、
    前記第１のボンド基板に熱処理を行い、前記第１の欠陥層及び前記第２の欠陥層において前記第１のボンド基板を劈開させることで、複数の第１の半導体膜を形成し、
    第３のドーピングにより第２のボンド基板に第３の欠陥層を形成し、
    第４のドーピングにより前記第２のボンド基板に第４の欠陥層を選択的に形成し、
    前記第２のボンド基板に熱処理を行い、前記第３の欠陥層及び前記第４の欠陥層において前記第２のボンド基板を劈開させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、
    前記複数の第２の半導体膜と前記ベース基板とを、前記複数の第１の半導体膜と前記複数の第２の半導体膜との間隔があくように貼り合わせ、
    前記複数の第１の半導体膜と前記複数の第２の半導体膜とをエッチングすることで、複数の第３の半導体膜と複数の第４の半導体膜とを形成することを特徴とする半導体装置の作製方法。
  6. 請求項１乃至５のいずれか一において、
    前記複数の第１の半導体膜と前記複数の第２の半導体膜に１０ＭＨｚ〜１ＴＨｚの高周波数の振動を加えることで、前記複数の第１の半導体膜と前記ベース基板との間、及び前記複数の第２の半導体膜と前記ベース基板との間に摩擦熱を生じさせ、前記摩擦熱により前記複数の第１の半導体膜と前記複数の第２の半導体膜を部分的に溶融させて前記複数の第１の半導体膜と前記複数の第２の半導体膜を前記ベース基板に貼り合わせることを特徴とする半導体装置の作製方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2167776B1 (en) * 2007-06-07 2010-09-08 VKR Holding A/S Winding shaft with tubular drive and electronic motion sensor
JP5460984B2 (ja) 2007-08-17 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5268305B2 (ja) 2007-08-24 2013-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5288966B2 (ja) * 2008-09-22 2013-09-11 ユー・ディー・シー アイルランド リミテッド 発光素子及びその製造方法、並びに該発光素子を備えるディスプレイ
WO2011158438A1 (ja) * 2010-06-14 2011-12-22 シャープ株式会社 半導体装置の製造方法、及び表示装置の製造方法
KR101145074B1 (ko) * 2010-07-02 2012-05-11 이상윤 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
CN102719251B (zh) * 2012-06-12 2014-06-11 北京工业大学 一种下转换发光增强复合粉体材料及其制备方法
TWI463620B (zh) 2012-08-22 2014-12-01 矽品精密工業股份有限公司 封裝基板之製法
JP6515537B2 (ja) * 2014-04-08 2019-05-22 セイコーエプソン株式会社 有機ｅｌ装置の製造方法、有機ｅｌ装置、電子機器
JP6390898B2 (ja) * 2014-08-22 2018-09-19 アイシン精機株式会社 基板の製造方法、加工対象物の切断方法、及び、レーザ加工装置
CN110620055B (zh) * 2019-09-23 2021-06-25 九江市海纳电讯技术有限公司 一种rf射频装置的键合方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63169760A (ja) * 1987-01-07 1988-07-13 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0590117A (ja) 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH07297377A (ja) 1994-04-21 1995-11-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
EP1758169A3 (en) 1996-08-27 2007-05-23 Seiko Epson Corporation Exfoliating method, transferring method of thin film device, and thin film device, thin film integrated circuit device, and liquid crystal display device produced by the same
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3432187B2 (ja) 1999-09-22 2003-08-04 シャープ株式会社 半導体装置の製造方法
US20020031909A1 (en) 2000-05-11 2002-03-14 Cyril Cabral Self-aligned silicone process for low resistivity contacts to thin film silicon-on-insulator mosfets
JP4708577B2 (ja) 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
JP4800524B2 (ja) 2001-09-10 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法、及び、製造装置
CN100403543C (zh) * 2001-12-04 2008-07-16 信越半导体株式会社 贴合晶片及贴合晶片的制造方法
JP4151420B2 (ja) 2003-01-23 2008-09-17 セイコーエプソン株式会社 デバイスの製造方法
US6964201B2 (en) * 2003-02-25 2005-11-15 Palo Alto Research Center Incorporated Large dimension, flexible piezoelectric ceramic tapes
JP3927165B2 (ja) 2003-07-03 2007-06-06 株式会社東芝 半導体装置
US6821826B1 (en) 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
DE102004031708B4 (de) * 2004-06-30 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
KR100539271B1 (ko) 2004-07-26 2005-12-27 삼성전자주식회사 휨 방지 재질을 사용하는 반도체 칩의 다이 접착 방법
US7312487B2 (en) * 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
JP4078562B2 (ja) * 2004-08-23 2008-04-23 セイコーエプソン株式会社 圧電薄膜共振子の製造方法、圧電薄膜共振子、周波数フィルタ、発振器の製造方法、発振器、電子回路、および電子機器
JP4838504B2 (ja) * 2004-09-08 2011-12-14 キヤノン株式会社 半導体装置の製造方法
US7298009B2 (en) * 2005-02-01 2007-11-20 Infineon Technologies Ag Semiconductor method and device with mixed orientation substrate
FR2888402B1 (fr) 2005-07-06 2007-12-21 Commissariat Energie Atomique Procede d'assemblage de substrats par depot d'une couche mince de collage d'oxyde ou de nitrure et structure ainsi assemblee
US7696574B2 (en) * 2005-10-26 2010-04-13 International Business Machines Corporation Semiconductor substrate with multiple crystallographic orientations
US7288458B2 (en) * 2005-12-14 2007-10-30 Freescale Semiconductor, Inc. SOI active layer with different surface orientation
JP4380709B2 (ja) 2007-01-31 2009-12-09 セイコーエプソン株式会社 半導体装置の製造方法
KR101461206B1 (ko) 2007-05-17 2014-11-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
JP5460984B2 (ja) 2007-08-17 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
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