JP5294724B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP5294724B2
JP5294724B2 JP2008166942A JP2008166942A JP5294724B2 JP 5294724 B2 JP5294724 B2 JP 5294724B2 JP 2008166942 A JP2008166942 A JP 2008166942A JP 2008166942 A JP2008166942 A JP 2008166942A JP 5294724 B2 JP5294724 B2 JP 5294724B2
Authority
JP
Japan
Prior art keywords
substrate
semiconductor film
bond substrate
bond
convex portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008166942A
Other languages
English (en)
Other versions
JP2009033137A (ja
Inventor
明久 下村
達也 溝井
秀和 宮入
幸一郎 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008166942A priority Critical patent/JP5294724B2/ja
Publication of JP2009033137A publication Critical patent/JP2009033137A/ja
Application granted granted Critical
Publication of JP5294724B2 publication Critical patent/JP5294724B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置の作製方法に関する。本発明は特に貼り合わせＳＯＩ技術に関するものであって、絶縁膜を間に挟んで単結晶若しくは多結晶の半導体膜を基板に貼り合わせることで得られるＳＯＩ基板を用いた、半導体装置の作製方法に関する。
半導体集積回路に対する高集積化、高速化、高機能化、低消費電力化への要求が厳しさを増しており、その実現に向け、バルクのトランジスタに替わる有力な手段としてＳＯＩ基板を用いたトランジスタが注目されている。ＳＯＩ基板を用いたトランジスタはバルクのトランジスタと比較すると、半導体膜が絶縁膜上に形成されているので、寄生容量が低減され、基板に流れる漏れ電流の発生を抑えることができ、高速化、低消費電力化がより期待できる。そして活性層として用いる半導体膜を薄くできるので、短チャネル効果を抑制し、よって素子の微細化、延いては半導体集積回路の高集積化を実現することができる。またＳＯＩ基板を用いたトランジスタは完全にラッチアップフリーであるため、ラッチアップによる発熱で素子が破壊される恐れがない。さらにバルクのトランジスタのようにウェルによる素子分離を行う必要がないため、素子間の距離を短くすることができ、高集積化を実現できるといったメリットをも有している。
ＳＯＩ基板の作製方法の一つに、スマートカット（登録商標）に代表されるＵＮＩＢＯＮＤ（登録商標）、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、絶縁膜を介して半導体膜を基板に貼り合わせる方法がある。上記の貼り合わせ方法を用いることで、単結晶の半導体膜を用いた高機能な集積回路を安価なガラス基板上に形成することができる。
ＳＯＩ基板を用いた半導体装置の一例として、株式会社半導体エネルギー研究所（ＳＥＬ：Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｅｎｅｒｇｙ Ｌａｂｏｒａｔｏｒｙ）によるものが知られている（特許文献１参照）。
特開２０００−０１２８６４号公報
ところで、フラットパネルディスプレイ等の半導体装置の製造に用いられているガラス基板は、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、と年々大型化が進んでおり、今後は第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進むと予測されている。ガラス基板が大型化されることで、１枚のガラス基板からより多くの半導体装置を生産でき、生産コストを削減することができる。
一方、半導体基板の一つであるシリコン基板は、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）のものが一般的であり、ガラス基板に比べるとそのサイズは飛躍的に小さい。よって、半導体基板から大型のガラス基板上に半導体膜を転置する場合、上記転置を複数箇所で行う必要がある。しかし半導体基板は、反りや撓みを有している場合や、端部に若干丸みを帯びている場合がある。また、半導体基板から半導体膜を剥離するために水素イオンを添加する際、端部において水素イオンの添加が十分に行うことができない場合もある。そのため、半導体膜のうち上記端部に位置する部分はガラス基板上に転置するのが難しく、半導体基板どうしが重ならないよう複数箇所で転置を行うと、転置された半導体膜間の隙間が広くなってしまい、該隙間をまたぐように半導体装置を作製することが困難になるという問題があった。
本発明は上述した問題に鑑み、複数箇所に転置される半導体膜どうしの間隔を抑えることを課題とする。
本発明では、半導体基板（ボンド基板）から支持基板（ベース基板）への半導体膜の転置を複数回に渡って行う。そして、先に転置される半導体膜と後に転置される半導体膜とを隣接させる場合、後の転置は、端部が部分的に除去されたボンド基板を用いて行う。後の転置に用いられるボンド基板は、端部が除去された領域の、ボンド基板に対して垂直方向（深さ方向）における幅が、先に転置される半導体膜の膜厚より大きいものとする。また、後の転置においてのみならず、先の転置においても、端部が部分的に除去されたボンド基板を用いても良い。ただし先の転置に用いられるボンド基板は、端部が除去された領域の、ボンド基板に対して垂直方向（深さ方向）における幅が、先に転置される半導体膜の膜厚と同じか、それ以上の大きさを有する。
具体的に上記転置は、ベース基板に第１のボンド基板を接合により貼り合わせた後、第１のボンド基板を分離し、第１のボンド基板の一部である第１の半導体膜を、ベース基板上に残存させるように転置する。次に、端部が部分的に除去されることで凸部が形成された第２のボンド基板を、接合によりベース基板に貼り合わせる。第２のボンド基板をベース基板に貼り合わせる際、該凸部はベース基板側に向いているものとする。第２のボンド基板に対して垂直方向における凸部の第２のボンド基板の幅は、第１の半導体膜の膜厚よりも大きいものとする。また、第２のボンド基板は、先に転置されている第１の半導体膜と、凸部以外の領域において一部重なるように、ベース基板に貼り合わされる。そして、第２のボンド基板を分離し、第２のボンド基板の凸部の一部である第２の半導体膜を、ベース基板上に残存させるように転置する。第２の半導体膜は、第１の半導体膜が転置された領域とは異なる領域に転置されるものとする。
端部が部分的に除去されたボンド基板を用いることで、先に転置された半導体膜に接触しないように、なおかつ先に転置された半導体膜とボンド基板とが部分的に重なるように、後の半導体膜の転置を行うことができる。よって、先に転置された半導体膜と後に転置される半導体膜の間隔を小さく抑えることができ、転置された半導体膜間の隙間をまたぐように半導体装置を作製することができる。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、ボンド基板からベース基板への半導体膜の転置を複数回行う、本発明の半導体装置の作製方法について説明する。
まず図１（Ａ）に示すように、ボンド基板１００上に絶縁膜１０１を形成する。ボンド基板１００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板１００として用いることができる。またボンド基板１００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
絶縁膜１０１は、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜１０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施の形態では、ボンド基板１００に近い側から、窒素よりも酸素の含有量が高い酸化窒化珪素、酸素よりも窒素の含有量が高い窒化酸化珪素の順に積層された絶縁膜１０１を用いる。
例えば酸化珪素を絶縁膜１０１として用いる場合、絶縁膜１０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜１０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜１０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜１０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
また絶縁膜１０１として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
次に図１（Ａ）に示すように、ボンド基板１００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを添加し、ボンド基板１００の表面から一定の深さの領域に、微小ボイドを有する脆化層１０２を形成する。脆化層１０２が形成される位置は、上記添加の加速電圧によって決まる。そして脆化層１０２の位置により、ボンド基板１００からベース基板１０４に転置する半導体膜の厚さが決まるので、添加の加速電圧は上記半導体膜の厚さを考慮して行う。また上記添加の加速電圧のみならず、絶縁膜１０１の膜厚によっても、脆化層１０２の位置を変えることができる。よって、例えば絶縁膜１０１の膜厚をより大きくすることで、半導体膜の膜厚をより小さくすることができる。当該半導体膜の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板１００に添加する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０１６／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンの添加を行う。
なお、脆化層１０２を形成する上記工程において、ボンド基板１００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを添加するので、ボンド基板１００の表面が粗くなってしまい、ベース基板１０４との間における接合で十分な強度が得られない場合がある。絶縁膜１０１を設けることで、水素又は希ガス、或いは水素イオン又は希ガスイオンを添加する際にボンド基板１００の表面が保護され、ベース基板１０４とボンド基板１００の間における接合を良好に行うことが出来る。
次に図１（Ｂ）に示すように、絶縁膜１０１上に絶縁膜１０３を形成する。絶縁膜１０３は、絶縁膜１０１と同様に、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜１０３は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。また絶縁膜１０３として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。本実施の形態では、絶縁膜１０３として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いる。
なお絶縁膜１０１または絶縁膜１０３に窒化珪素、窒化酸化珪素などのバリア性の高い絶縁膜を用いることで、アルカリ金属やアルカリ土類金属などの不純物がベース基板１０４から、ベース基板１０４上に転置される半導体膜１０６ａ及び半導体膜１０６ｂに入るのを防ぐことができる。
なお本実施の形態では、脆化層１０２を形成した後に絶縁膜１０３を形成しているが、絶縁膜１０３は必ずしも設ける必要はない。ただし絶縁膜１０３は脆化層１０２を形成した後に形成されるので、脆化層１０２を形成する前に形成される絶縁膜１０１よりも、その表面の平坦性は高い。よって、絶縁膜１０３を形成することで、後に行われる接合の強度をより高めることができる。
次に、ボンド基板１００の端部を部分的に除去する。本実施の形態では、図１（Ｃ）に示すように、絶縁膜１０１及び絶縁膜１０３の端部と共にボンド基板１００の端部を部分的に除去することで、凸部１０５ａを有するボンド基板１００ａ及び凸部１０５ｂを有するボンド基板１００ｂを形成する。
ボンド基板１００ａは、先の転置に用いられる。そしてボンド基板１００ａの、端部が除去された領域の、ボンド基板１００ａに対して垂直方向（深さ方向）における幅ｄＡが、ボンド基板１００ａから転置される半導体膜１０６ａの膜厚と同じか、それ以上の大きさを有する。またボンド基板１００ｂは、後の転置に用いられる。そしてボンド基板１００ｂの、端部が除去された領域の、ボンド基板１００ｂに対して垂直方向（深さ方向）における幅ｄＢが、先に転置される半導体膜１０６ａの膜厚より大きいものとする。
具体的に、端部が除去された領域の深さ方向における幅ｄＡ、すなわち凸部１０５ａのボンド基板１００ａの垂直方向における幅ｄＡは、半導体膜１０６ａの厚さを考慮して、例えば１０ｎｍ以上、好ましくは２００ｎｍ以上とする。また端部が除去された領域の深さ方向における幅ｄＢ、すなわち凸部１０５ｂのボンド基板１００ｂの垂直方向における幅ｄＢは、半導体膜１０６ａの厚さを考慮して、例えば数μｍ以上、好ましくは１０μｍ以上とする。
また、端部が除去された領域の、ボンド基板１００ａ及びボンド基板１００ｂに対して平行方向における幅は、例えば数ｍｍ乃至数十ｍｍとすると良い。
なお、本実施の形態では、後の転置において用いられるボンド基板１００ｂのみならず、先の転置において用いられるボンド基板１００ａも、端部が部分的に除去されているが、本発明はこの構成に限定されない。本発明では、複数回行われる転置のうち、少なくとも後に行われる転置において、端部が部分的に除去されたボンド基板を用いていれば良い。ただし、半導体膜のうちボンド基板の端部に位置する部分は、ベース基板上に転置するのが難しい。よって、先の転置において用いられるボンド基板１００ａは、端部が部分的に除去されていない場合よりも、端部が部分的に除去されている場合の方が、転置される半導体膜の形状の再現性は高くなる。よって、後に貼り合わせるボンド基板１００ｂの位置合わせを容易にすることができ、半導体膜間の間隔をより小さく抑えることができる。
また本実施の形態では、幅ｄＡが幅ｄＢよりも小さくなっているが、本発明はこの構成に限定されない。幅ｄＡは幅ｄＢと同じであっても良いし、幅ｄＢより大きくても良い。
次に、ボンド基板１００ａ及びボンド基板１００ｂとベース基板１０４とを接合により貼り合わせる前に、ボンド基板１００ａ及びボンド基板１００ｂに水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
そして図２（Ａ）に示すように、凸部１０５ａがベース基板１０４側を向くように、すなわち絶縁膜１０１及び絶縁膜１０３を間に挟むように、ボンド基板１００ａとベース基板１０４とを貼り合わせる。絶縁膜１０３とベース基板１０４とが凸部１０５ａにおいて接合することで、ボンド基板１００ａとベース基板１０４とを貼り合わせることができる。
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板１０４は様々なものを用いることが可能である。例えばベース基板１０４としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板１０４として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む金属基板をベース基板１０４として用いても良い。
なおベース基板１０４とボンド基板１００ａとを貼り合わせた後に、加熱処理又は加圧処理を行っても良い。加熱処理又は加圧処理を行うことで接合の強度を向上させることができる。
ボンド基板１００ａとベース基板１０４とを接合により貼り合わせた後、熱処理を行うことにより、脆化層１０２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、図２（Ｂ）に示すように、脆化層１０２においてボンド基板１００ａが劈開、もしくは分離することで、ボンド基板１００ａの一部であった半導体膜１０６ａがボンド基板１００ａから剥離する。熱処理の温度はベース基板１０４の耐熱温度以下で行うことが好ましく、例えば４００℃乃至６００℃の範囲内で熱処理を行えば良い。この剥離により、半導体膜１０６ａが、絶縁膜１０１及び絶縁膜１０３と共にベース基板１０４上に転置される。その後、絶縁膜１０３とベース基板１０４の接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
次に、図２（Ｃ）に示すように、凸部１０５ｂがベース基板１０４側を向くように、すなわち絶縁膜１０１及び絶縁膜１０３を間に挟むように、ボンド基板１００ｂとベース基板１０４とを貼り合わせる。絶縁膜１０３とベース基板１０４とが凸部１０５ｂにおいて接合することで、ボンド基板１００ｂとベース基板１０４とを貼り合わせることができる。
なお、上記ボンド基板１００ｂの貼り合わせは、先に転置されている半導体膜１０６ａ以外の領域に、凸部１０５ｂが配置されるように行う。破線１０７で囲んだ部分に着目すると分かるように、本発明では、ボンド基板１００ｂの端部が部分的に除去されているので、ボンド基板１００ｂが半導体膜１０６ａに接触することなく、ボンド基板１００ｂと半導体膜１０６ａとが一部重なる程度まで、凸部１０５ｂを半導体膜１０６ａの近くに配置することができる。
なお、接合の形成は、先の転置と同様にファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成されるが、ベース基板１０４とボンド基板１００ｂとを貼り合わせた後に、加熱処理又は加圧処理を行っても良い。加熱処理又は加圧処理を行うことで接合の強度を向上させることができる。
ボンド基板１００ｂとベース基板１０４とを接合により貼り合わせた後、熱処理を行うことにより、脆化層１０２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、図２（Ｄ）に示すように、脆化層１０２においてボンド基板１００ｂが劈開、もしくは分離することで、ボンド基板１００ｂの一部であった半導体膜１０６ｂがボンド基板１００ｂから剥離する。熱処理の温度はベース基板１０４の耐熱温度以下で行うことが好ましく、例えば４００℃乃至６００℃の範囲内で熱処理を行えば良い。この剥離により、半導体膜１０６ｂが、絶縁膜１０１及び絶縁膜１０３と共にベース基板１０４上に転置される。その後、絶縁膜１０３とベース基板１０４の接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
半導体膜１０６ａと半導体膜１０６ｂの結晶面方位は、ボンド基板１００ａとボンド基板１００ｂの面方位によって、それぞれ制御することができる。形成する半導体素子に適した結晶面方位を有するボンド基板１００ａ、ボンド基板１００ｂを、適宜選択して用いればよい。またトランジスタの移動度は半導体膜１０６ａと半導体膜１０６ｂの結晶面方位によって異なる。より移動度の高いトランジスタを得たい場合、チャネルの向きと結晶面方位とを考慮し、ボンド基板１００ａとボンド基板１００ｂの貼り合わせの方向を定めるようにする。
なお、ベース基板１０４は、その表面に絶縁膜が形成されていても良い。この場合、ベース基板１０４とボンド基板１００ａ及びボンド基板１００ｂとの貼り合わせは、ベース基板１０４の表面に形成された絶縁膜と、絶縁膜１０３との接合により行われる。ベース基板１０４の表面に絶縁膜を形成しておくことで、ベース基板１０４から半導体膜１０６ａと半導体膜１０６ｂに、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。
次に、図３（Ａ）に示すように、転置された半導体膜１０６ａ及び半導体膜１０６ｂの表面を平坦化する。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜１０６ａ及び半導体膜１０６ｂとゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。半導体膜１０６ａ及び半導体膜１０６ｂの厚さは、上記平坦化により薄膜化される。
なお本実施の形態では、脆化層１０２の形成により半導体膜１０６ａと半導体膜１０６ｂとを、ボンド基板１００ａとボンド基板１００ｂとからそれぞれ剥離するスマートカット法（登録商標）を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いても良い。
次に、図３（Ｂ）に示すように、平坦化された半導体膜１０６ａ及び半導体膜１０６ｂを所望の形状に加工（パターニング）することで、島状の半導体膜１０８を形成する。なお、素子分離を半導体膜のパターニングにより行うのではなく、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）、トレンチ分離法（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などを用いて行っても良い。
上記工程を経て形成された島状の半導体膜１０８を用い、本発明はトランジスタ等の各種半導体素子を形成することが出来る。
本発明では、端部が部分的に除去されたボンド基板１００ｂを用いることで、先に転置された半導体膜１０６ａに接触しないように、なおかつ先に転置された半導体膜１０６ａとボンド基板１００ｂとが部分的に重なるように、後の半導体膜１０６ｂの転置を行うことができる。よって、先に転置された半導体膜１０６ａと後に転置される半導体膜１０６ｂの間隔を、数十μｍ程度に小さく抑えることができ、転置された半導体膜１０６ａと半導体膜１０６ｂの隙間をまたぐように半導体装置を作製することができる。
なお本発明は、マイクロプロセッサ、画像処理回路などの集積回路や、質問器とデータの送受信が非接触でできるＲＦタグ、半導体表示装置等、ありとあらゆる半導体装置の作製に適用することができる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。
（実施の形態２）
本実施の形態では、ベース基板上に転置する半導体膜の配置について説明する。
図４（Ａ）は、複数のボンド基板２０１が貼り合わされたベース基板２００を、上面から見た図である。複数のボンド基板２０１は、重ならないように、互いに異なる領域に配置される。そして複数の各ボンド基板２０１は、破線で示す凸部２０２を有しており、該凸部２０２がベース基板２００側を向くよう、ベース基板２００に貼り合わされている。
なお図４（Ａ）では、矩形の四隅が切り落とされたような形状を有するボンド基板２０１を用いているが、本発明はこの構成に限定されない。ボンド基板２０１は矩形を有していても良いし、矩形の四隅が丸みを帯びたような形状を有していても良い。ただし、ボンド基板２０１を矩形ではなく、矩形の四隅が切り落とされたような形状、もしくは矩形の四隅が丸みを帯びたような形状にすることで、破線２０３で囲まれた部分の拡大図から分かるように、隅において隣接するボンド基板２０１が有する凸部２０２どうしの距離を、短くすることができる。よって、結果的に、上記隣接するボンド基板２０１からそれぞれ転置される半導体膜間の間隔を小さく抑えることができる。
なお、ボンド基板２０１が面方位または基板の向きを指し示すためのオリフラやフラットを有している場合、これらと重ならないように凸部２０２を形成するのが望ましい。
図４（Ａ）に示すようにボンド基板２０１をベース基板２００上に貼り合わせた後、ボンド基板２０１を分離させることで、図４（Ｂ）に示すように半導体膜２０４をベース基板２００上に転置する。次に、複数のボンド基板２０５をベース基板２００上に貼り合わせる。
ボンド基板２０１と同様に複数のボンド基板２０５は、重ならないように、互いに異なる領域に配置される。また複数の各ボンド基板２０５は、破線で示す凸部２０６を有しており、該凸部２０６がベース基板２００側を向くよう、ベース基板２００に貼り合わされている。そして、ボンド基板２０５と半導体膜２０４とは一部重なっていても良いが、各ボンド基板２０５が有する凸部２０６は、半導体膜２０４が転置されている領域とは異なる領域に配置する。
なお図４（Ｂ）では、ボンド基板２０１と同様に、矩形の四隅が切り落とされたような形状をボンド基板２０５が有しているが、本発明はこの構成に限定されない。ボンド基板２０５は矩形を有していても良いし、矩形の四隅が丸みを帯びたような形状を有していても良い。ただし、ボンド基板２０５を矩形ではなく、矩形の四隅が切り落とされたような形状、もしくは矩形の四隅が丸みを帯びたような形状にすることで、隅において隣接するボンド基板２０５が有する凸部２０６どうしの距離を、短くすることができる。よって、結果的に、上記隣接するボンド基板２０５からそれぞれ転置される半導体膜間の間隔を小さく抑えることができる。
なお、ボンド基板２０５が面方位または基板の向きを指し示すためのオリフラやフラットを有している場合、これらと重ならないように凸部２０６を形成するのが望ましい。
図４（Ｂ）に示すようにボンド基板２０５をベース基板２００上に貼り合わせた後、ボンド基板２０５を分離させることで、図４（Ｃ）に示すように半導体膜２０７をベース基板２００上に転置することができる。
本発明では、端部が部分的に除去されたボンド基板２０５を用いることで、先に転置された半導体膜２０４に接触しないように、なおかつ先に転置された半導体膜２０４とボンド基板２０５とが部分的に重なるように、後の半導体膜２０７の転置を行うことができる。よって、先に転置された半導体膜２０４と後に転置される半導体膜２０７の間隔を、数十μｍ程度に小さく抑えることができ、転置された半導体膜２０４と半導体膜２０７の隙間をまたぐように、半導体装置を作製することができる。
なお、本実施の形態では、後の転置において用いられるボンド基板２０５のみならず、先の転置において用いられるボンド基板２０１も、端部が部分的に除去されているが、本発明はこの構成に限定されない。本発明では、複数回行われる転置のうち、少なくとも後に行われる転置において、端部が部分的に除去されたボンド基板を用いていれば良い。ただし、半導体膜のうちボンド基板の端部に位置する部分は、ベース基板上に再現性良く転置するのが難しい。よって、先の転置において用いられるボンド基板２０１は、端部が部分的に除去されていない場合よりも、端部が部分的に除去されている場合の方が、半導体膜２０４を再現性良く転置することができる。よって、後に貼り合わせるボンド基板２０５の位置合わせを容易にすることができ、半導体膜２０４と半導体膜２０７の間隔をより小さく抑えることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、ベース基板上に転置する半導体膜の配置について説明する。
図５（Ａ）は、円形を有する複数のボンド基板３０１が貼り合わされたベース基板３００を、上面から見た図である。複数のボンド基板３０１は、重ならないように、互いに異なる領域に配置される。そして複数の各ボンド基板３０１は、破線で示す凸部３０２を有しており、該凸部３０２がベース基板３００側を向くよう、ベース基板３００に貼り合わされている。
なお図５（Ａ）では、凸部３０２は、矩形の四隅が切り落とされたような形状を有しているが、本発明はこの構成に限定されない。凸部３０２は、矩形を有していても良いし、矩形の四隅が丸みを帯びたような形状を有していても良い。ただし、凸部３０２を矩形ではなく、矩形の四隅が切り落とされたような形状、もしくは矩形の四隅が丸みを帯びたような形状にすることで、凸部３０２から転置される半導体膜どうしの各隅における位置合わせを容易にすることができる。
なお、ボンド基板３０１が面方位を指し示すためのノッチやフラットを有している場合、これらと重ならないように凸部３０２を形成するのが望ましい。
図５（Ａ）に示すようにボンド基板３０１をベース基板３００上に貼り合わせた後、ボンド基板３０１を凸部３０２において分離させることで、図５（Ｂ）に示すように半導体膜３０４をベース基板３００上に転置する。次に、複数のボンド基板３０５をベース基板３００上に貼り合わせる。
ボンド基板３０１と同様に複数のボンド基板３０５は、重ならないように、互いに異なる領域に配置される。また複数の各ボンド基板３０５は、破線で示す凸部３０６を有しており、該凸部３０６がベース基板３００側を向くよう、ベース基板３００に貼り合わされている。そして、ボンド基板３０５と半導体膜３０４とは一部重なっていても良いが、各ボンド基板３０５が有する凸部３０６は、半導体膜３０４が転置されている領域とは異なる領域に配置する。
なお図５（Ｂ）では、ボンド基板３０５の凸部３０６が矩形を有しているが、本発明はこの構成に限定されない。ボンド基板３０５の凸部３０６は、矩形の四隅が切り落とされたような形状を有していても良いし、矩形の四隅が丸みを帯びたような形状を有していても良い。
図５（Ｂ）に示すようにボンド基板３０５をベース基板３００上に貼り合わせた後、ボンド基板３０５を凸部３０６において分離させることで、図５（Ｃ）に示すように半導体膜３０７をベース基板３００上に転置することができる。
破線３０３で囲まれた部分の拡大図から分かるように、隅において隣接する半導体膜３０４どうしは、凸部３０２と同様に矩形の四隅が切り落とされたような形状を有している。そのため、転置の際に上記半導体膜３０４どうしの各隅における位置合わせを容易にすることができる。
なお、ボンド基板３０５が面方位を指し示すためのノッチやフラットを有している場合、これらと重ならないように凸部３０６を形成するのが望ましい。
本発明では、端部が部分的に除去されたボンド基板３０５を用いることで、先に転置された半導体膜３０４に接触しないように、なおかつ先に転置された半導体膜３０４とボンド基板３０５とが部分的に重なるように、後の半導体膜３０７の転置を行うことができる。よって、先に転置された半導体膜３０４と後に転置される半導体膜３０７の間隔を、数十μｍ程度に小さく抑えることができ、転置された半導体膜３０４と半導体膜３０７の隙間をまたぐように、半導体装置を作製することができる。
なお、本実施の形態では、後の転置において用いられるボンド基板３０５のみならず、先の転置において用いられるボンド基板３０１も、端部が部分的に除去されているが、本発明はこの構成に限定されない。本発明では、複数回行われる転置のうち、少なくとも後に行われる転置において、端部が部分的に除去されたボンド基板を用いていれば良い。ただし、半導体膜のうちボンド基板の端部に位置する部分は、ベース基板上に再現性良く転置するのが難しい。よって、先の転置において用いられるボンド基板３０１は、端部が部分的に除去されていない場合よりも、端部が部分的に除去されている場合の方が、半導体膜３０４を再現性良く転置することができる。よって、後に貼り合わせるボンド基板３０５の位置合わせを容易にすることができ、半導体膜３０４と半導体膜３０７の間隔をより小さく抑えることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、ベース基板上に転置する半導体膜の配置について説明する。
図６（Ａ）は、円形を有する複数のボンド基板４０１が貼り合わされたベース基板４００を、上面から見た図である。複数のボンド基板４０１は、重ならないように、互いに異なる領域に配置される。そして複数の各ボンド基板４０１は、破線で示す凸部４０２を有しており、該凸部４０２がベース基板４００側を向くよう、ベース基板４００に貼り合わされている。なお本実施の形態では、凸部４０２の形状が正六角形である場合を例示している。
なお、ボンド基板４０１が面方位を指し示すためのノッチやフラットを有している場合、これらと重ならないように凸部４０２を形成するのが望ましい。
図６（Ａ）に示すようにボンド基板４０１をベース基板４００上に貼り合わせた後、ボンド基板４０１を凸部４０２において分離させることで、図６（Ｂ）に示すように半導体膜４０４をベース基板４００上に転置する。次に、複数のボンド基板４０５をベース基板４００上に貼り合わせる。
ボンド基板４０１と同様に複数のボンド基板４０５は、重ならないように、互いに異なる領域に配置される。また複数の各ボンド基板４０５は、破線で示す凸部４０６を有しており、該凸部４０６がベース基板４００側を向くよう、ベース基板４００に貼り合わされている。そして、ボンド基板４０５と半導体膜４０４とは一部重なっていても良いが、各ボンド基板４０５が有する凸部４０６は、半導体膜４０４が転置されている領域とは異なる領域に配置する。なお本実施の形態では、凸部４０６の形状が正六角形である場合を例示している。
なお、ボンド基板４０５が面方位を指し示すためのノッチやフラットを有している場合、これらと重ならないように凸部４０６を形成するのが望ましい。
図６（Ｂ）に示すようにボンド基板４０５をベース基板４００上に貼り合わせた後、ボンド基板４０５を凸部４０６において分離させることで、図６（Ｃ）に示すように半導体膜４０７をベース基板４００上に転置することができる。次に、ボンド基板４０８をベース基板４００上に貼り合わせる。
ボンド基板４０８は、破線で示す凸部４０９を有しており、該凸部４０９がベース基板４００側を向くよう、ベース基板４００に貼り合わされている。そして、ボンド基板４０８と半導体膜４０４、半導体膜４０７とは一部重なっていても良いが、ボンド基板４０８が有する凸部４０９は、半導体膜４０４、半導体膜４０７が転置されている領域とは異なる領域に配置する。なお本実施の形態では、凸部４０９の形状が正六角形である場合を例示している。
なお、ボンド基板４０８が面方位を指し示すためのノッチやフラットを有している場合、これらと重ならないように凸部４０９を形成するのが望ましい。
図６（Ｄ）に示すようにボンド基板４０８をベース基板４００上に貼り合わせた後、ボンド基板４０８を凸部４０９において分離させることで、図６（Ｄ）に示すように半導体膜４１０をベース基板４００上に転置することができる。
本発明では、端部が部分的に除去されたボンド基板４０５を用いることで、先に転置された半導体膜４０４に接触しないように、なおかつ先に転置された半導体膜４０４とボンド基板４０５とが部分的に重なるように、後の半導体膜４０７の転置を行うことができる。さらに本発明では、端部が部分的に除去されたボンド基板４０８を用いることで、先に転置された半導体膜４０４、半導体膜４０７に接触しないように、なおかつ先に転置された半導体膜４０４、半導体膜４０７とボンド基板４０８とが部分的に重なるように、後の半導体膜４１０の転置を行うことができる。よって、先に転置された半導体膜４０４と後に転置される半導体膜４０７、半導体膜４１０の間隔を、数十μｍ程度に小さく抑えることができ、転置された半導体膜４０４と半導体膜４０７と半導体膜４１０の隙間をまたぐように、半導体装置を作製することができる。
なお、本実施の形態では、後の転置において用いられるボンド基板４０５、ボンド基板４０８のみならず、先の転置において用いられるボンド基板４０１も、端部が部分的に除去されているが、本発明はこの構成に限定されない。本発明では、複数回行われる転置のうち、少なくとも後に行われる転置において、端部が部分的に除去されたボンド基板を用いていれば良い。ただし、半導体膜のうちボンド基板の端部に位置する部分は、ベース基板上に再現性良く転置するのが難しい。よって、先の転置において用いられるボンド基板４０１は、端部が部分的に除去されていない場合よりも、端部が部分的に除去されている場合の方が、半導体膜４０４を再現性良く転置することができる。よって、後に貼り合わせるボンド基板４０５、ボンド基板４０８の位置合わせを容易にすることができ、半導体膜４０４と半導体膜４０７と半導体膜４１０の間隔をより小さく抑えることができる。
なお本実施の形態では、凸部４０２、凸部４０６、凸部４０９の形状が正六角形である場合を例示しているが、本発明はこの構成に限定されない。凸部４０２、凸部４０６、凸部４０９は、辺の数が３、４、５または７以上の多角形を有していても良いし、円形、楕円形など曲線を含む形状を有していても良い。ただし、凸部４０２、凸部４０６、凸部４０９が、正三角形、正方形、長方形または正六角形を有する場合、半導体膜間に無駄なスペースを作ることなく、ベース基板４００上に敷き詰めるように半導体膜を転置することができる。特に凸部４０２、凸部４０６、凸部４０９が正六角形を有する場合、ベース基板４００上に無駄なく半導体膜を敷き詰められるだけではなく、円形のボンド基板１枚あたりからベース基板上に転置される半導体膜の面積を最大限にすることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、ボンド基板からベース基板への半導体膜の転置を複数回行う、本発明の半導体装置の作製方法について説明する。
まず図７（Ａ）に示すように、ボンド基板５００上に絶縁膜５０１を形成する。ボンド基板５００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板５００として用いることができる。またボンド基板５００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
絶縁膜５０１は、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜５０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施の形態では、ボンド基板５００に近い側から、窒素よりも酸素の含有量が高い酸化窒化珪素、酸素よりも窒素の含有量が高い窒化酸化珪素の順に積層された絶縁膜５０１を用いる。
例えば酸化珪素を絶縁膜５０１として用いる場合、絶縁膜５０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜５０１の表面を酸素プラズマ処理で緻密化しても良い。或いは、ボンド基板５００としてシリコンを用いる場合、ボンド基板５００の表面を熱酸化することで、酸化珪素を用いた絶縁膜５０１を形成することができる。また、窒化珪素を絶縁膜５０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜５０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
また絶縁膜５０１として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
次に図７（Ａ）に示すように、ボンド基板５００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを添加し、ボンド基板５００の表面から一定の深さの領域に、微小ボイドを有する脆化層５０２を形成する。脆化層５０２が形成される位置は、上記添加の加速電圧によって決まる。そして脆化層５０２の位置により、ボンド基板５００からベース基板５０４に転置する半導体膜の厚さが決まるので、添加の加速電圧は上記半導体膜の厚さを考慮して行う。また上記添加の加速電圧のみならず、絶縁膜５０１の膜厚によっても、脆化層５０２の位置を変えることができる。よって、例えば絶縁膜５０１の膜厚をより大きくすることで、半導体膜の膜厚をより小さくすることができる。当該半導体膜の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板５００に添加する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。
なお、脆化層５０２を形成する上記工程において、ボンド基板５００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを添加するので、ボンド基板５００の表面が粗くなってしまい、ベース基板５０４との間における接合で十分な強度が得られない場合がある。絶縁膜５０１を設けることで、水素又は希ガス、或いは水素イオン又は希ガスイオンを添加する際にボンド基板５００の表面が保護され、ベース基板５０４とボンド基板５００の間における接合を良好に行うことが出来る。
次に、ボンド基板５００の端部を部分的に除去する。本実施の形態では、図７（Ｂ）に示すように、絶縁膜５０１の端部と共にボンド基板５００の端部を部分的に除去することで、凸部５０５ａを有するボンド基板５００ａ及び凸部５０５ｂを有するボンド基板５００ｂを形成する。
ボンド基板５００ａは、先の転置に用いられる。そしてボンド基板５００ａの、端部が除去された領域の、ボンド基板５００ａに対して垂直方向（深さ方向）における幅ｄＡが、ボンド基板５００ａから転置される半導体膜５０６ａの膜厚と同じか、それ以上の大きさを有する。またボンド基板５００ｂは、後の転置に用いられる。そしてボンド基板５００ｂの、端部が除去された領域の、ボンド基板５００ｂに対して垂直方向（深さ方向）における幅ｄＢが、先に転置される半導体膜５０６ａの膜厚より大きいものとする。
具体的に、端部が除去された領域の深さ方向における幅ｄＡ、すなわち凸部５０５ａのボンド基板５００ａの垂直方向における幅ｄＡは、半導体膜５０６ａの厚さを考慮して、例えば１０ｎｍ以上、好ましくは２００ｎｍ以上とする。また端部が除去された領域の深さ方向における幅ｄＢ、すなわち凸部５０５ｂのボンド基板５００ｂの垂直方向における幅ｄＢは、半導体膜５０６ａの厚さを考慮して、例えば数μｍ以上、好ましくは１０μｍ以上とする。
また、端部が除去された領域の、ボンド基板５００ａ及びボンド基板５００ｂに対して平行方向における幅は、例えば数ｍｍ乃至数十ｍｍとすると良い。
なお、本実施の形態では、後の転置において用いられるボンド基板５００ｂのみならず、先の転置において用いられるボンド基板５００ａも、端部が部分的に除去されているが、本発明はこの構成に限定されない。本発明では、複数回行われる転置のうち、少なくとも後に行われる転置において、端部が部分的に除去されたボンド基板を用いていれば良い。ただし、半導体膜のうちボンド基板の端部に位置する部分は、ベース基板上に転置するのが難しい。よって、先の転置において用いられるボンド基板５００ａは、端部が部分的に除去されていない場合よりも、端部が部分的に除去されている場合の方が、転置される半導体膜の形状の再現性は高くなる。よって、後に貼り合わせるボンド基板５００ｂの位置合わせを容易にすることができ、転置される半導体膜間の間隔をより小さく抑えることができる。
また本実施の形態では、幅ｄＡが幅ｄＢよりも小さくなっているが、本発明はこの構成に限定されない。幅ｄＡは幅ｄＢと同じであっても良いし、幅ｄＢより大きくても良い。
次に、図７（Ｃ）に示すように、凸部５０５ａ、凸部５０５ｂ上に形成された絶縁膜５０１を除去する。絶縁膜５０１は必ずしも除去する必要はないが、上記脆化層５０２を形成するためのドーピングにより絶縁膜５０１の表面が荒れている場合、絶縁膜５０１を除去することで、より平坦性の高い凸部５０５ａ、凸部５０５ｂの表面を接合に用いることができ、接合の強度をより高めることができる。
また、イオンシャワータイプのイオンドーピング装置を用いて、上述した水素又は希ガス、或いは水素イオン又は希ガスイオンの添加を行う場合、重金属元素などの不純物が絶縁膜５０１内に残存してしまうことがある。絶縁膜５０１を除去することで、上記不純物を絶縁膜５０１と共に取り除くことができる。
また、絶縁膜５０１を除去した後に、凸部５０５ａ及び凸部５０５ｂ上に絶縁膜を形成しても良い。この場合、当該絶縁膜を、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて、１ｎｍ乃至５０ｎｍの膜厚で形成するのが望ましい。また有機シランガスを用いて化学気相成長法により作製される酸化珪素を、当該絶縁膜として用いても良い。当該絶縁膜は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。なお、ヒドロ酸化またはプラズマ酸化を用いて形成された絶縁膜は、気相堆積法を用いて形成された絶縁膜とは異なり、塵埃に起因する表面の凹凸が生じにくく、高い平坦性を得ることができる。よって、ヒドロ酸化またはプラズマ酸化を用いて凸部５０５ａ及び凸部５０５ｂ上に上記絶縁膜を形成することで、後に行われる接合の強度をより高めることができる。
次に、ボンド基板５００ａ及びボンド基板５００ｂとベース基板５０４とを接合により貼り合わせる前に、ボンド基板５００ａ及びボンド基板５００ｂに水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
次に図８（Ａ）に示すように、ベース基板５０４上に絶縁膜５０３を形成する。絶縁膜５０３は、絶縁膜５０１と同様に、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜５０３は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。また絶縁膜５０３として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。
なお絶縁膜５０３に窒化珪素、窒化酸化珪素などのバリア性の高い絶縁膜を用いることで、アルカリ金属やアルカリ土類金属などの不純物がベース基板５０４から、ベース基板５０４上に転置される半導体膜５０６ａ及び半導体膜５０６ｂに入るのを防ぐことができる。
本実施の形態では、絶縁膜５０３として、ベース基板５０４に近い側から、酸素より窒素の含有率が高い窒化酸化珪素膜、窒素より酸素の含有率が高い酸化窒化珪素膜、有機シランガスを用いて化学気相成長法により作製される酸化珪素膜の順に積層された絶縁膜５０３を用いる。
そして図８（Ａ）に示すように、凸部５０５ａがベース基板５０４側を向くように、すなわち絶縁膜５０３を間に挟むように、ボンド基板５００ａとベース基板５０４とを貼り合わせる。絶縁膜５０３とボンド基板５００ａとが凸部５０５ａにおいて接合することで、ボンド基板５００ａとベース基板５０４とを貼り合わせることができる。
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板５０４は様々なものを用いることが可能である。例えばベース基板５０４としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板５０４として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む金属基板をベース基板５０４として用いても良い。
なおベース基板５０４とボンド基板５００ａとを貼り合わせた後に、加熱処理又は加圧処理を行っても良い。加熱処理又は加圧処理を行うことで接合の強度を向上させることができる。
ボンド基板５００ａとベース基板５０４とを接合により貼り合わせた後、熱処理を行うことにより、脆化層５０２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、図８（Ｂ）に示すように、脆化層５０２においてボンド基板５００ａが劈開、もしくは分離することで、ボンド基板５００ａの一部であった半導体膜５０６ａがボンド基板５００ａから剥離する。熱処理の温度はベース基板５０４の耐熱温度以下で行うことが好ましく、例えば４００℃乃至６００℃の範囲内で熱処理を行えば良い。この剥離により、半導体膜５０６ａがベース基板５０４上に転置される。その後、絶縁膜５０３と半導体膜５０６ａの接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
次に、図８（Ｃ）に示すように、凸部５０５ｂがベース基板５０４側を向くように、すなわち絶縁膜５０３を間に挟むように、ボンド基板５００ｂとベース基板５０４とを貼り合わせる。絶縁膜５０３とボンド基板５００ｂとが凸部５０５ｂにおいて接合することで、ボンド基板５００ｂとベース基板５０４とを貼り合わせることができる。
なお、上記ボンド基板５００ｂの貼り合わせは、先に転置されている半導体膜５０６ａ以外の領域に、凸部５０５ｂが配置されるように行う。本発明では、ボンド基板５００ｂの端部が部分的に除去されているので、ボンド基板５００ｂが半導体膜５０６ａに接触することなく、ボンド基板５００ｂと半導体膜５０６ａとが一部重なる程度まで、凸部５０５ｂを半導体膜５０６ａの近くに配置することができる。
なお、接合の形成は、先の転置と同様にファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成されるが、ベース基板５０４とボンド基板５００ｂとを貼り合わせた後に、加熱処理又は加圧処理を行っても良い。加熱処理又は加圧処理を行うことで接合の強度を向上させることができる。
ボンド基板５００ｂとベース基板５０４とを接合により貼り合わせた後、熱処理を行うことにより、脆化層５０２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、図８（Ｄ）に示すように、脆化層５０２においてボンド基板５００ｂが劈開、もしくは分離することで、ボンド基板５００ｂの一部であった半導体膜５０６ｂがボンド基板５００ｂから剥離する。熱処理の温度はベース基板５０４の耐熱温度以下で行うことが好ましく、例えば４００℃乃至６００℃の範囲内で熱処理を行えば良い。この剥離により、半導体膜５０６ｂがベース基板５０４上に転置される。その後、絶縁膜５０３と半導体膜５０６ｂの接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
半導体膜５０６ａと半導体膜５０６ｂの結晶面方位は、ボンド基板５００ａとボンド基板５００ｂの面方位によって、それぞれ制御することができる。形成する半導体素子に適した結晶面方位を有するボンド基板５００ａ、ボンド基板５００ｂを、適宜選択して用いればよい。またトランジスタの移動度は半導体膜５０６ａと半導体膜５０６ｂの結晶面方位によって異なる。より移動度の高いトランジスタを得たい場合、チャネルの向きと結晶面方位とを考慮し、ボンド基板５００ａとボンド基板５００ｂの貼り合わせの方向を定めるようにする。
なお、ベース基板５０４は、その表面に絶縁膜５０３が必ずしも形成されていなくとも良い。この場合、ベース基板５０４とボンド基板５００ａ及びボンド基板５００ｂとの貼り合わせは、ベース基板５０４と、ボンド基板５００ａ及びボンド基板５００ｂとを直接接合することにより行われる。ただし、ベース基板５０４の表面に絶縁膜を形成しておくことで、ベース基板５０４から半導体膜５０６ａと半導体膜５０６ｂに、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。またベース基板５０４の表面に絶縁膜５０３を形成しておくと、接合は絶縁膜５０３とボンド基板５００ａ及びボンド基板５００ｂとの間で行われるので、ベース基板５０４の種類によらず接合を行うことができる。
次に、図９（Ａ）に示すように、転置された半導体膜５０６ａ及び半導体膜５０６ｂの表面を平坦化する。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜５０６ａ及び半導体膜５０６ｂとゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。半導体膜５０６ａ及び半導体膜５０６ｂの厚さは、上記平坦化により薄膜化される。
なお本実施の形態では、脆化層５０２の形成により半導体膜５０６ａと半導体膜５０６ｂとを、ボンド基板５００ａとボンド基板５００ｂとからそれぞれ剥離するスマートカット法（登録商標）を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いても良い。
次に、図９（Ｂ）に示すように、平坦化された半導体膜５０６ａ及び半導体膜５０６ｂを所望の形状に加工（パターニング）することで、島状の半導体膜５０８を形成する。なお、素子分離を半導体膜のパターニングにより行うのではなく、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）、トレンチ分離法（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などを用いて行っても良い。
上記工程を経て形成された島状の半導体膜５０８を用い、本発明はトランジスタ等の各種半導体素子を形成することが出来る。
本発明では、端部が部分的に除去されたボンド基板５００ｂを用いることで、先に転置された半導体膜５０６ａに接触しないように、なおかつ先に転置された半導体膜５０６ａとボンド基板５００ｂとが部分的に重なるように、後の半導体膜５０６ｂの転置を行うことができる。よって、先に転置された半導体膜５０６ａと後に転置される半導体膜５０６ｂの間隔を、数十μｍ程度に小さく抑えることができ、転置された半導体膜５０６ａと半導体膜５０６ｂの隙間をまたぐように半導体装置を作製することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、実施の形態５の図８（Ｄ）まで形成した後、半導体膜５０６ａ、半導体膜５０６ｂ間を埋めるように半導体膜を形成した後、該半導体膜を結晶化する工程について説明する。
まず、実施の形態５の図８（Ｄ）の工程まで終了した後、図１０（Ａ）に示すように、半導体膜５０６ａ及び半導体膜５０６ｂを覆うように、ベース基板５０４上に半導体膜５１０を形成する。ただし本実施の形態では、ボンド基板５００ａ及びボンド基板５００ｂ上の絶縁膜５０１を、図７（Ｃ）の工程にて示すように除去しておくことが望ましい。半導体膜５１０は、半導体膜５０６ａ及び半導体膜５０６ｂの全面を覆っていても良いし、半導体膜５０６ａと半導体膜５０６ｂの隙間を埋めるように、部分的に半導体膜５０６ａ及び半導体膜５０６ｂを覆っていても良い。そして半導体膜５１０は、その膜厚が、半導体膜５０６ａ及び半導体膜５０６ｂと同程度か、それ以上とする。
次に、図１０（Ｂ）に示すように、結晶性を有する半導体膜５０６ａ及び半導体膜５０６ｂを用いて、エピタキシャル成長により半導体膜５１０を結晶化する。半導体膜５１０を結晶化することで、半導体膜５０６ａ、半導体膜５０６ｂ及び半導体膜５１０によって、結晶性を有する半導体膜５１１が形成される。エピタキシャル成長は、熱処理、光照射、電子ビーム照射等により行うことができる。本実施の形態ではレーザを用いて、エピタキシャル成長により半導体膜５１０を結晶化する。
パルス発振のレーザを用いる場合、例えばエキシマレーザならば、１Ｊ／ｃｍ２〜２Ｊ／ｃｍ２のエネルギー密度でレーザ光の照射を行えばよい。また連続発振のレーザを用いる場合、例えばＮｄ：ＹＶＯ４レーザの第２高調波ならば、ビームの幅を半導体膜５０６ａと半導体膜５０６ｂの隙間よりも長くなるように設定し、走査速度１５ｍ／ｓｅｃでレーザ光の照射を行えばよい。
またパルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。
連続発振の気体レーザとして、Ａｒレーザ、Ｋｒレーザなどを用いることが出来る。また連続発振の固体レーザとして、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどを用いることが出来る。
またレーザ光は、半導体膜５０６ａ、半導体膜５０６ｂ及び半導体膜５１０の全面に照射しても良いし、或いは全面ではなく、半導体膜５１０のうち半導体膜５０６ａと半導体膜５０６ｂの間に位置する部分に照射しても良い。
また本実施の形態では、半導体膜５１０において結晶を固相成長させる例について述べたが、本実施の形態はこの構成に限定されない。結晶に用いられる原子を含む気体を加熱させたベース基板５０４上に供給し、半導体膜５０６ａ及び半導体膜５０６ｂから結晶性を有する半導体膜を気相成長させるようにしても良い。
次に、図１０（Ｃ）に示すように、半導体膜５１１を化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより平坦化する。なお、半導体膜５１０のうち半導体膜５０６ａと半導体膜５０６ｂの間に位置する部分だけ結晶化を行った場合、半導体膜５１０のうち半導体膜５０６ａ及び半導体膜５０６ｂ上の結晶化がなされなかった部分は、上記研磨により取り除くことができる。
そして、図１０（Ｄ）に示すように、平坦化された半導体膜５１１を所望の形状に加工（パターニング）することで、島状の半導体膜５１２を形成する。なお、素子分離を半導体膜のパターニングにより行うのではなく、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）、トレンチ分離法（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などを用いて行っても良い。
上記工程を経て形成された島状の半導体膜５１２を用い、本発明はトランジスタ等の各種半導体素子を形成することが出来る。
本実施の形態では、半導体膜５０６ａと半導体膜５０６ｂの間の隙間を埋めるように、半導体膜５１１を形成することができるので、上記隙間に起因する半導体素子のレイアウト上の制約をなくすことができる。また本発明では半導体膜５０６ａと半導体膜５０６ｂの間の隙間を数十μｍ程度に小さく抑えることができるので、上述したエピタキシャル成長による半導体膜５１０の結晶化に要する時間を、短縮することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、実施の形態１、実施の形態６に示した半導体装置の作製方法において用いられる、ボンド基板を分離する方法の一形態について説明する。
まず、ボンド基板に、水素又は希ガス、或いは水素イオン又は希ガスイオンを添加し、ボンド基板の表面から一定の深さの領域に、微小ボイドを有する脆化層を形成する。そして本実施の形態では、ボンド基板とベース基板とを接合により貼り合わせた後、ボンド基板及びベース基板全体に熱処理を施すのではなく、マイクロ波などの高周波による誘電加熱を用いて、ボンド基板に選択的に加熱処理を施す。
上記誘電加熱による加熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波をボンド基板に照射することで行うことができる。本実施の形態では、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、脆化層において隣接する微小ボイドどうしを結合させ、最終的にボンド基板を分離させる。
本実施の形態において、ベース基板は、上記高周波を吸収せずに透過しやすい基板を用いる。例えばベース基板として、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板、シリコンカーバイドなどのセラミック基板、サファイア基板などを用いることが出来る。
ボンド基板を脆化層において分離させるためにボンド基板及びベース基板全体に熱処理を施すと、種類によってはベース基板がシュリンクなどの変質を起こす場合がある。本発明のように、ベース基板上においてボンド基板の分離を複数回に渡って行う場合、ボンド基板を選択的に加熱することで、ベース基板が変質するのを防ぎ、ベース基板の変質に起因して２回目以降の半導体膜の転置に不具合が生じるのを防ぐことができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、本発明に用いられるトランジスタの具体的な作製方法の一例について説明する。
まず図１１（Ａ）に示すように、ベース基板６０１上に島状の半導体膜６０３、島状の半導体膜６０４を形成する。ベース基板６０１と、島状の半導体膜６０３及び島状の半導体膜６０４との間には、絶縁膜６０２が設けられている。絶縁膜６０２は複数の絶縁膜が積層されることで形成されていても良いし、単層の絶縁膜で形成されていても良い。
島状の半導体膜６０３、６０４には、閾値電圧を制御するために不純物元素が添加されていても良い。例えば、ｐ型を付与する不純物元素としてボロンを添加する場合、５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加すれば良い。閾値電圧を制御するための不純物元素の添加は、ベース基板６０１に半導体膜を転置する前に行っても良いし、転置後に行っても良い。
また島状の半導体膜６０３、６０４を形成した後、ゲート絶縁膜６０６を形成する前に水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
次に図１１（Ｂ）に示すように、島状の半導体膜６０３、６０４を覆うように、ゲート絶縁膜６０６を形成する。ゲート絶縁膜６０６は、高密度プラズマ処理を行うことにより島状の半導体膜６０３、６０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜６０６として用いる。
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜６０６と島状の半導体膜６０３、６０４の界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
或いは、島状の半導体膜６０３、６０４を熱酸化させることで、ゲート絶縁膜６０６を形成するようにしても良い。また、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜６０６を形成しても良い。
次に図１１（Ｃ）に示すように、ゲート絶縁膜６０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、島状の半導体膜６０３、６０４の上方に電極６０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタル（Ｔａ）を、２層目にタングステン（Ｗ）を用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物元素がドーピングされた珪素とＮｉＳｉ（ニッケルシリサイド）、ｎ型を付与する不純物元素がドーピングされたＳｉとＷＳｉｘ等も用いることが出来る。
また、本実施の形態では電極６０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。電極６０７は積層された複数の導電膜で形成されていても良い。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
なお電極６０７を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、酸化窒化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極６０７を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極６０７を形成しても良い。
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また電極６０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
次に図１１（Ｄ）に示すように、電極６０７をマスクとして一導電型を付与する不純物元素を半導体膜６０３、６０４に添加する。本実施の形態では、半導体膜６０４にｐ型を付与する不純物元素（例えばボロン）を、半導体膜６０３にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。なお、ｐ型を付与する不純物元素を半導体膜６０４に添加する際、ｎ型の不純物元素が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０３に添加する際、ｐ型の不純物元素が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。或いは、先に半導体膜６０３及び半導体膜６０４にｐ型もしくはｎ型のいずれか一方を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のうちの他方を付与する不純物元素を添加するようにしても良い。上記不純物元素の添加により、半導体膜６０３に不純物領域６０８、半導体膜６０４に不純物領域６０９が形成される。
次に、図１２（Ａ）に示すように、電極６０７の側面にサイドウォール６１０を形成する。サイドウォール６１０は、例えば、ゲート絶縁膜６０６及び電極６０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極６０７の側面にサイドウォール６１０が形成される。なお上記異方性エッチングにより、ゲート絶縁膜６０６も部分的にエッチングしても良い。サイドウォール６１０を形成するための絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素膜、酸化珪素膜、酸化窒化珪素膜または窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成することができる。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６１０を形成する工程は、これらに限定されるものではない。
次に図１２（Ｂ）に示すように、電極６０７及びサイドウォール６１０をマスクとして、半導体膜６０３、６０４に一導電型を付与する不純物元素を添加する。なお、半導体膜６０３、６０４には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、ｐ型を付与する不純物元素を半導体膜６０４に添加する際、ｎ型の不純物元素が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０３に添加する際、ｐ型の不純物元素が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
上記不純物元素の添加により、半導体膜６０３に、一対の高濃度不純物領域６１１と、一対の低濃度不純物領域６１２と、チャネル形成領域６１３とが形成される。また上記不純物元素の添加により、半導体膜６０４に、一対の高濃度不純物領域６１４と、一対の低濃度不純物領域６１５と、チャネル形成領域６１６とが形成される。高濃度不純物領域６１１、６１４はソース又はドレインとして機能し、低濃度不純物領域６１２、６１５はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
なお、半導体膜６０４上に形成されたサイドウォール６１０と、半導体膜６０３上に形成されたサイドウォール６１０は、キャリアが移動する方向における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。ｐ型トランジスタとなる半導体膜６０４上のサイドウォール６１０の幅は、ｎ型トランジスタとなる半導体膜６０３上のサイドウォール６１０の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソース及びドレインを形成するために添加されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール６１０の幅より長くすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。
次に、ソース及びドレインをさらに低抵抗化するために、半導体膜６０３、６０４をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体膜中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いれば良い。半導体膜６０３、６０４の厚さが薄い場合には、この領域の半導体膜６０３、６０４の底部までシリサイド反応を進めても良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射やランプなどの光照射によってシリサイドを形成しても良い。
上述した一連の工程により、ｎチャネル型トランジスタ６１７と、ｐチャネル型トランジスタ６１８とが形成される。
次に図１２（Ｃ）に示すように、トランジスタ６１７、６１８を覆うように絶縁膜６１９を形成する。絶縁膜６１９は必ずしも設ける必要はないが、絶縁膜６１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がトランジスタ６１７、６１８へ侵入するのを防ぐことが出来る。具体的に絶縁膜６１９として、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の酸化窒化珪素膜を、絶縁膜６１９として用いる。この場合、上記水素化の工程は、該酸化窒化珪素膜形成後に行っても良い。
次に、トランジスタ６１７、６１８を覆うように、絶縁膜６１９上に絶縁膜６２０を形成する。絶縁膜６２０は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６２０を形成しても良い。絶縁膜６２０は、その表面をＣＭＰ法または液体ジェット研磨などにより平坦化させても良い。
なお、島状の半導体膜６０３と島状の半導体膜６０４が、異なるタイミングで転置された半導体膜から形成されている場合、作製方法によっては、島状の半導体膜６０３と島状の半導体膜６０４の間において、図１２（Ｃ）に示すように絶縁膜６０２が分離していることがある。しかし、例えば上記ポリイミド、シロキサン系樹脂などを用いて塗布法で絶縁膜６２０を形成することで、絶縁膜６０２の間に形成される段差により、絶縁膜６２０の表面の平坦性が損なわれるのを防ぐことができる。よって、絶縁膜６０２とベース基板６０１の間の段差により、絶縁膜６２０の表面に凹凸が生じることで、後に絶縁膜６２０上に形成される導電膜６２１、導電膜６２２が部分的に極端に薄くなる、または最悪の場合段切れを起すのを防ぐことができる。したがって、塗布法で絶縁膜６２０を形成することにより、結果的に本発明を用いて形成される半導体装置の歩留まり及び信頼性を高めることができる。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。
絶縁膜６２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
次に図１３に示すように、島状の半導体膜６０３、６０４がそれぞれ一部露出するように絶縁膜６１９及び絶縁膜６２０にコンタクトホールを形成する。そして、該コンタクトホールを介して島状の半導体膜６０３、６０４に接する導電膜６２１、６２２を形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
導電膜６２１、６２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜６２１、６２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜６２１、６２２は、上記金属が用いられた膜を単層または複数積層させて形成することが出来る。
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜６２１、６２２を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜６２１、６２２をパターニングで形成するとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５重量％程度のＣｕを混入させても良い。
導電膜６２１、６２２は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、島状の半導体膜６０３、６０４上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜６２１、６２２と島状の半導体膜６０３、６０４が良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜６２１、６２２を下層からＴｉ、窒化チタン、Ａｌ−Ｓｉ、Ｔｉ、窒化チタンの５層構造とすることが出来る。
なお、導電膜６２１はｎチャネル型トランジスタ６１７の高濃度不純物領域６１１に接続されている。導電膜６２２はｐチャネル型トランジスタ６１８の高濃度不純物領域６１４に接続されている。
図１３には、ｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８の上面図が示されている。ただし図１３では導電膜６２１、６２２、絶縁膜６１９、絶縁膜６２０を省略した図を示している。
また本実施の形態では、ｎチャネル型トランジスタ６１７とｐチャネル型トランジスタ６１８が、それぞれゲートとして機能する電極６０７を１つずつ有する場合を例示しているが、本発明はこの構成に限定されない。本発明で作製されるトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
また本発明で作製される半導体装置が有するトランジスタは、ゲートプレナー構造を有していても良い。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、１枚のベース基板に複数回に渡って半導体膜を転置し、半導体装置の一つである半導体表示装置を形成する手順について説明する。
まず図１４（Ａ）に示すように、ベース基板１８００上に複数のボンド基板１８０１を接合により貼り合わせる。次に図１４（Ｂ）に示すように、ボンド基板１８０１から半導体膜１８０２をベース基板１８００上に転置した後、複数のボンド基板１８０３を接合によりベース基板１８００上に貼り合わせる。なおボンド基板１８０３は、その端部が部分的に除去されることにより凸部が形成されており、凸部がベース基板１８００側を向くように、ベース基板１８００上に貼り合わされる。そして、図１４（Ｃ）に示すように、ボンド基板１８０３から半導体膜１８０４をベース基板１８００上に転置する。
そして、ベース基板１８００上に転置された半導体膜１８０２及び半導体膜１８０４を用いた半導体素子を形成することで、図１４（Ｄ）に示すような半導体表示装置の素子基板を形成することができる。なお、素子基板とは、画素の駆動を制御する半導体素子が形成された基板に相当する。階調を表示するための表示素子は、液晶セルのように素子基板と対向基板の間に形成されていても良いし、発光素子のように素子基板側に形成されていても良い。素子基板も、本発明の半導体装置の範疇に含まれる。
本発明では、先に転置される半導体膜１８０２と、後に転置される半導体膜１８０４の間隔を、数十μｍ程度に小さく抑えることができ、転置された半導体膜１８０２と半導体膜１８０４の隙間をまたぐように半導体装置を作製することができる。
図１５（Ａ）に、半導体膜１８０２と半導体膜１８０４の隙間をまたぐように形成された液晶表示装置の、画素の拡大図を一例として示す。図１５（Ａ）は画素１８０５と隣接する周辺画素の上面図であり、図１５（Ｂ）は図１５（Ａ）に示した上面図の破線Ａ−Ａ’における断面図に相当する。
画素１８０５は、走査線１８１０と、信号線１８１１と、スイッチング素子として機能するトランジスタ１８１２と、画素電極１８１３とを少なくとも有している。また、領域１８０６は半導体膜１８０２が転置される領域であり、領域１８０７は半導体膜１８０４が転置される領域であり、領域１８０８が半導体膜１８０２と半導体膜１８０４の間の隙間に相当する領域である。
画素１８０５が有するトランジスタ１８１２は、領域１８０６に転置された半導体膜１８０２をパターニングすることで形成される島状の半導体膜１８１４を有している。そして画素１８０５は、領域１８０８と重なっている。ただし図１５に示す液晶表示装置では、トランジスタどうしの距離が、領域１８０８の幅よりも長いので、領域１８０８と重なるように画素１８０５を形成することができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、本発明で作製される半導体装置の一つである、アクティブマトリクス型の半導体表示装置の構成について説明する。
アクティブマトリクス型の発光装置は、各画素に表示素子に相当する発光素子が設けられている。発光素子は自ら発光するため視認性が高く、液晶表示装置で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。本実施例では、発光素子の１つである有機発光素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた発光装置について説明するが、本発明で作製される半導体表示装置は、他の発光素子を用いた発光装置であっても良い。
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明で作製される発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
図１６（Ａ）に、本実施例の発光装置の断面図を示す。図１６（Ａ）に示す発光装置は、駆動回路に用いられるトランジスタ１６０１、トランジスタ１６０２と、画素に用いられる駆動用トランジスタ１６０４、スイッチング用トランジスタ１６０３とを素子基板１６００上に有している。また図１６（Ａ）に示す発光装置は、素子基板１６００上において、画素に発光素子１６０５を有している。
発光素子１６０５は、画素電極１６０６と、電界発光層１６０７と、対向電極１６０８とを有している。画素電極１６０６と対向電極１６０８は、いずれか一方が陽極であり、他方が陰極である。
陽極は、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性酸化物導電材料を用いることができる。また陽極は、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。
なお、陽極として導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、陽極となる導電膜のシート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリン及びまたはその誘導体、ポリピロール及びまたはその誘導体、ポリチオフェン及びまたはその誘導体、これらの２種以上の共重合体などがあげられる。
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。
上記導電性高分子を、単独で導電性組成物として陽極に使用してもよいし、導電性組成物の膜の厚さの均一性、膜強度等の膜特性を調整するために有機樹脂を添加して使用することができる。
有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド６、ポリアミド６，６、ポリアミド１２、ポリアミド１１等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体等が挙げられる。
さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。
アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、前記カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げられる。
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、４級アミン化合物等を挙げることができる。
導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により陽極となる薄膜を形成することができる。
導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。
導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等の湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。
陰極は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を陰極に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。
電界発光層１６０７は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層１６０７におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、画素電極１６０６が陰極だとすると、画素電極１６０６上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極１６０６が陽極に相当する場合は、電界発光層１６０７を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
また電界発光層１６０７は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。
なお、スイッチング用トランジスタ１６０３、駆動用トランジスタ１６０４は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
次に図１６（Ｂ）に、本実施例の液晶表示装置の断面図を示す。図１６（Ｂ）に示す液晶表示装置は、駆動回路に用いられるトランジスタ１６１１、トランジスタ１６１２と、画素においてスイッチング素子として機能するトランジスタ１６１３とを素子基板１６１０上に有している。また図１６（Ｂ）に示す液晶表示装置は、素子基板１６１０と対向基板１６１４の間に液晶セル１６１５を有している。
液晶セル１６１５は、素子基板１６１０に形成された画素電極１６１６と、対向基板１６１４に形成された対向電極１６１７と、画素電極１６１６と対向電極１６１７の間に設けられた液晶１６１８とを有している。画素電極１６１６には、例えば酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることができる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明で作製される半導体表示装置の全体的な構成ついて説明する。図１７に、本発明で作製される半導体表示装置のブロック図を、一例として示す。
図１７に示す半導体表示装置は、画素を複数有する画素部９００と、各画素をラインごとに選択する走査線駆動回路９１０と、選択されたラインの画素へのビデオ信号の入力を制御する信号線駆動回路９２０とを有する。
図１７において信号線駆動回路９２０は、シフトレジスタ９２１、第１のラッチ９２２、第２のラッチ９２３、ＤＡ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換回路９２４を有している。シフトレジスタ９２１には、クロック信号Ｓ−ＣＬＫ、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ９２１は、これらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、第１のラッチ９２２に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えるようにしても良い。
第１のラッチ９２２にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号が順に第１のラッチ９２２に書き込まれ、保持される。なお、第１のラッチ９２２が有する複数の記憶回路に順にビデオ信号を書き込んでも良いが、第１のラッチ９２２が有する複数の記憶回路をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループ数を分割数と呼ぶ。例えば記憶回路ごとにラッチを４つのグループに分けた場合、４分割で分割駆動することになる。
第１のラッチ９２２の全ての記憶回路への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
１ライン期間が終了すると、第２のラッチ９２３に入力されるラッチ信号Ｓ−ＬＳのパルスに従って、第１のラッチ９２２に保持されているビデオ信号が、第２のラッチ９２３に一斉に書き込まれ、保持される。ビデオ信号を第２のラッチ９２３に送出し終えた第１のラッチ９２２には、再びシフトレジスタ９２１からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、第２のラッチ９２３に書き込まれ、保持されているビデオ信号が、ＤＡ変換回路９２４に入力される。
そしてＤＡ変換回路９２４は、入力されたデジタルのビデオ信号をアナログのビデオ信号に変換し、信号線を介して画素部９００内の各画素に入力する。
なお信号線駆動回路９２０は、シフトレジスタ９２１の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。
なお図１７ではＤＡ変換回路９２４の後段に画素部９００が直接接続されているが、本発明はこの構成に限定されない。画素部９００の前段に、ＤＡ変換回路９２４から出力されたビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。
次に、走査線駆動回路９１０の動作について説明する。本発明で作製される半導体表示装置では、画素部９００の各画素に走査線が複数設けられている。走査線駆動回路９１０は選択信号を生成し、該選択信号を複数の各走査線に入力することで、画素をラインごとに選択する。選択信号により画素が選択されると、走査線の一つにゲートが接続されたトランジスタがオンになり、画素へのビデオ信号の入力が行われる。
本発明では、転置される複数の半導体膜間の間隔を小さく抑えることができるので、画素部９００、走査線駆動回路９１０、信号線駆動回路９２０を全て同じベース基板に形成することができる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明で作製された半導体表示装置の外観について、図１８を用いて説明する。図１８（Ａ）は、ベース基板上に形成されたトランジスタ及び発光素子を、ベース基板と封止用基板の間にシール材で封止したパネルの上面図であり、図１８（Ｂ）は、図１８（Ａ）のＡ−Ａ’における断面図に相当する。
ベース基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とを囲むように、シール材４０２０が設けられている。また画素部４００２、信号線駆動回路４００３及び走査線駆動回路４００４の上に、封止用基板４００６が設けられている。よって画素部４００２、信号線駆動回路４００３及び走査線駆動回路４００４は、ベース基板４００１と封止用基板４００６の間において、シール材４０２０により、充填材４００７と共に密封されている。
またベース基板４００１上に設けられた画素部４００２、信号線駆動回路４００３及び走査線駆動回路４００４は、それぞれトランジスタを複数有している。図１８（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８と、画素部４００２に含まれる駆動用トランジスタ４００９及びスイッチング用トランジスタ４０１０とを例示している。
また発光素子４０１１は、駆動用トランジスタ４００９のソース領域またはドレイン領域と接続されている配線４０１７の一部を、その画素電極として用いている。また発光素子４０１１は、画素電極の他に対向電極４０１２と電界発光層４０１３を有している。なお発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、駆動用トランジスタ４００９の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
また信号線駆動回路４００３、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電圧は、図１８（Ｂ）に示す断面図では図示されていないが、引き出し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。
本実施例では、接続端子４０１６が、発光素子４０１１が有する対向電極４０１２と同じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き出し配線４０１５は、駆動用トランジスタ４００９、スイッチング用トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲート電極と、同じ導電膜から形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
なお、封止用基板４００６として、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。但し、発光素子４０１１からの光の取り出し方向に位置する封止用基板４００６は、透光性を有していなければならない。よって封止用基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いることが望ましい。
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができる。本実施例では充填材４００７として窒素を用いる例を示している。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本発明では、より画面サイズの大きい半導体表示装置を低コストで作製することができる。よって、本発明で作製された半導体表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることが好ましい。その他に、本発明で作製された半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、などが挙げられる。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は表示装置であり、筐体２００１、表示部２００２、スピーカー部２００３等を含む。本発明で作製された半導体表示装置は、表示部２００２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。また本発明で作製された半導体装置を、信号処理用の回路として用いても良い。
図１９（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、マウス２２０５等を含む。本発明で作製された半導体表示装置は、表示部２２０３に用いることができる。また本発明で作製された半導体装置を、信号処理用の回路として用いても良い。
図１９（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部２４０３、記録媒体（ＤＶＤ等）読み込み部２４０４、操作キー２４０５、スピーカー部２４０６等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明で作製された半導体表示装置は、表示部２４０３に用いることができる。また本発明で作製された半導体装置を、信号処理用の回路として用いても良い。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
本発明の半導体装置の作製方法を示す断面図。 本発明の半導体装置の作製方法を示す断面図。 本発明の半導体装置の作製方法を示す断面図。 本発明の半導体装置の作製方法を示す上面図。 本発明の半導体装置の作製方法を示す上面図。 本発明の半導体装置の作製方法を示す上面図。 本発明の半導体装置の作製方法を示す断面図。 本発明の半導体装置の作製方法を示す断面図。 本発明の半導体装置の作製方法を示す断面図。 本発明の半導体装置の作製方法を示す断面図。 本発明の半導体装置の作製方法を示す断面図。 本発明の半導体装置の作製方法を示す断面図。 本発明の半導体装置の作製方法を示す断面図。 本発明の半導体表示装置の作製方法を示す斜視図。 本発明を用いて作製された半導体表示装置の画素の上面図及び断面図。 本発明を用いて作製された半導体表示装置の画素の断面図。 本発明を用いて作製された半導体表示装置の構成を示すブロック図。 本発明を用いて作製された半導体表示装置の上面図及び断面図。 本発明を用いて作製された半導体装置を用いた電子機器の図。
符号の説明
１００ ボンド基板
１００ａ ボンド基板
１００ｂ ボンド基板
１０１ 絶縁膜
１０２ 脆化層
１０３ 絶縁膜
１０４ ベース基板
１０５ａ 凸部
１０５ｂ 凸部
１０６ａ 半導体膜
１０６ｂ 半導体膜
１０７ 破線
１０８ 半導体膜

Claims (16)

  1. 第１のボンド基板をベース基板上に貼り合わせた後、前記第１のボンド基板を分離することで、前記第１のボンド基板の一部である第１の半導体膜を前記ベース基板上に設け、
    端部が部分的に除去されることで凸部が形成された第２のボンド基板を、前記凸部以外の領域において前記第２のボンド基板が前記第１の半導体膜と重なるように、前記ベース基板上に貼り合わせた後、前記第２のボンド基板を分離することで、前記凸部の一部である第２の半導体膜を前記ベース基板上に設けることを特徴とする半導体装置の作製方法。
  2. 第１のボンド基板をベース基板上に貼り合わせた後、前記第１のボンド基板を分離することで、前記第１のボンド基板の一部である第１の半導体膜を前記ベース基板上に設け、
    端部が部分的に除去されることで凸部が形成された第２のボンド基板を、前記凸部以外の領域において前記第２のボンド基板が前記第１の半導体膜と重なるように、前記ベース基板上に貼り合わせた後、前記第２のボンド基板を分離することで、前記凸部の一部である第２の半導体膜を前記ベース基板上に設け、
    前記第２のボンド基板に対して垂直方向における前記凸部の幅は、前記第１の半導体膜の膜厚より大きいことを特徴とする半導体装置の作製方法。
  3. 第１のボンド基板をベース基板上に貼り合わせた後、前記第１のボンド基板を分離することで、前記第１のボンド基板の一部である第１の半導体膜を前記ベース基板上に設け、
    端部が部分的に除去されることで凸部が形成された第２のボンド基板を、前記凸部以外の領域において前記第２のボンド基板が前記第１の半導体膜と重なるように、前記ベース基板上に貼り合わせた後、前記第２のボンド基板を分離することで、前記凸部の一部である第２の半導体膜を前記ベース基板上に設け、
    少なくとも前記第１の半導体膜と前記第２の半導体膜の間に第３の半導体膜を形成し、
    エピタキシャル成長により前記第３の半導体膜を結晶化することを特徴とする半導体装置の作製方法。
  4. 請求項１乃至請求項３のいずれか１項において、
    前記第１のボンド基板上には、ヒドロ酸化またはプラズマ酸化を用いて絶縁膜が形成されており、
    前記第１のボンド基板は、前記絶縁膜を間に挟むように、前記ベース基板上に貼り合わされることを特徴とする半導体装置の作製方法。
  5. 請求項１及至請求項４のいずれか１項において、
    前記凸部上には、ヒドロ酸化またはプラズマ酸化を用いて絶縁膜が形成されており、
    前記第２のボンド基板は、前記絶縁膜を間に挟むように、前記ベース基板上に貼り合わされることを特徴とする半導体装置の作製方法。
  6. 端部が部分的に除去されることで第１の凸部が形成された第１のボンド基板をベース基板上に貼り合わせた後、前記第１のボンド基板を分離することで、前記第１の凸部の一部である第１の半導体膜を前記ベース基板上に設け、
    端部が部分的に除去されることで第２の凸部が形成された第２のボンド基板を、前記第２の凸部以外の領域において前記第２のボンド基板が前記第１の半導体膜と重なるように、前記ベース基板上に貼り合わせた後、前記第２のボンド基板を分離することで、前記第２の凸部の一部である第２の半導体膜を前記ベース基板上に設けることを特徴とする半導体装置の作製方法。
  7. 端部が部分的に除去されることで第１の凸部が形成された第１のボンド基板をベース基板上に貼り合わせた後、前記第１のボンド基板を分離することで、前記第１の凸部の一部である第１の半導体膜を前記ベース基板上に設け、
    端部が部分的に除去されることで第２の凸部が形成された第２のボンド基板を、前記第２の凸部以外の領域において前記第２のボンド基板が前記第１の半導体膜と重なるように、前記ベース基板上に貼り合わせた後、前記第２のボンド基板を分離することで、前記第２の凸部の一部である第２の半導体膜を前記ベース基板上に設け、
    前記第２のボンド基板に対して垂直方向における前記第２の凸部の幅は、前記第１の半導体膜の膜厚より大きいことを特徴とする半導体装置の作製方法。
  8. 端部が部分的に除去されることで第１の凸部が形成された第１のボンド基板をベース基板上に貼り合わせた後、前記第１のボンド基板を分離することで、前記第１の凸部の一部である第１の半導体膜を前記ベース基板上に設け、
    端部が部分的に除去されることで第２の凸部が形成された第２のボンド基板を、前記第２の凸部以外の領域において前記第２のボンド基板が前記第１の半導体膜と重なるように、前記ベース基板上に貼り合わせた後、前記第２のボンド基板を分離することで、前記第２の凸部の一部である第２の半導体膜を前記ベース基板上に設け、
    少なくとも前記第１の半導体膜と前記第２の半導体膜の間に第３の半導体膜を形成し、
    エピタキシャル成長により前記第３の半導体膜を結晶化することを特徴とする半導体装置の作製方法。
  9. 請求項６乃至請求項８のいずれか１項において、
    前記第１の凸部上には、ヒドロ酸化またはプラズマ酸化を用いて絶縁膜が形成されており、
    前記第１のボンド基板は、前記絶縁膜を間に挟むように、前記ベース基板上に貼り合わされることを特徴とする半導体装置の作製方法。
  10. 請求項６乃至請求項９のいずれか１項において、
    前記第２の凸部上には、ヒドロ酸化またはプラズマ酸化を用いて絶縁膜が形成されており、
    前記第２のボンド基板は、前記絶縁膜を間に挟むように、前記ベース基板上に貼り合わされることを特徴とする半導体装置の作製方法。
  11. 端部が部分的に除去されることで第１の凸部が形成された第１のボンド基板をベース基板上に貼り合わせた後、前記第１のボンド基板を分離することで、前記第１の凸部の一部である第１の半導体膜を前記ベース基板上に設け、
    端部が部分的に除去されることで第２の凸部が形成された第２のボンド基板を、前記第２の凸部以外の領域において前記第２のボンド基板が前記第１の半導体膜と重なるように、前記ベース基板上に貼り合わせた後、前記第２のボンド基板を分離することで、前記第２の凸部の一部である第２の半導体膜を前記ベース基板上に設け、
    端部が部分的に除去されることで第３の凸部が形成された第３のボンド基板を、前記第３の凸部以外の領域において前記第３のボンド基板が前記第１の半導体膜及び前記第２の半導体膜と重なるように、前記ベース基板上に貼り合わせた後、前記第３のボンド基板を分離することで、前記第３の凸部の一部である第３の半導体膜を前記ベース基板上に設け、
    前記第１の凸部、前記第２の凸部及び前記第３の凸部は、正六角形を有することを特徴とする半導体装置の作製方法。
  12. 端部が部分的に除去されることで第１の凸部が形成された第１のボンド基板をベース基板上に貼り合わせた後、前記第１のボンド基板を分離することで、前記第１の凸部の一部である第１の半導体膜を前記ベース基板上に設け、
    端部が部分的に除去されることで第２の凸部が形成された第２のボンド基板を、前記第２の凸部以外の領域において前記第２のボンド基板が前記第１の半導体膜と重なるように、前記ベース基板上に貼り合わせた後、前記第２のボンド基板を分離することで、前記第２の凸部の一部である第２の半導体膜を前記ベース基板上に設け、
    端部が部分的に除去されることで第３の凸部が形成された第３のボンド基板を、前記第３の凸部以外の領域において前記第３のボンド基板が前記第１の半導体膜及び前記第２の半導体膜と重なるように、前記ベース基板上に貼り合わせた後、前記第３のボンド基板を分離することで、前記第３の凸部の一部である第３の半導体膜を前記ベース基板上に設け、
    前記第２のボンド基板に対して垂直方向における前記第２の凸部の幅と、前記第３のボンド基板に対して垂直方向における前記第３の凸部の幅とは、前記第１の半導体膜の膜厚より大きく、
    前記第１の凸部、前記第２の凸部及び前記第３の凸部は、正六角形を有することを特徴とする半導体装置の作製方法。
  13. 請求項１１または請求項１２において、
    前記第１の凸部上には、ヒドロ酸化またはプラズマ酸化を用いて絶縁膜が形成されており、
    前記第１のボンド基板は、前記絶縁膜を間に挟むように、前記ベース基板上に貼り合わされることを特徴とする半導体装置の作製方法。
  14. 請求項１１乃至請求項１３のいずれか１項において、
    前記第２の凸部上には、ヒドロ酸化またはプラズマ酸化を用いて絶縁膜が形成されており、
    前記第２のボンド基板は、前記絶縁膜を間に挟むように、前記ベース基板上に貼り合わされることを特徴とする半導体装置の作製方法。
  15. 請求項１１乃至請求項１４のいずれか１項において、
    前記第３の凸部上には、ヒドロ酸化またはプラズマ酸化を用いて絶縁膜が形成されており、
    前記第３のボンド基板は、前記絶縁膜を間に挟むように、前記ベース基板上に貼り合わされることを特徴とする半導体装置の作製方法。
  16. 請求項１乃至請求項１５のいずれか１項において、
    前記第１のボンド基板の分離は、ドーピングにより前記第１のボンド基板に脆化層を形成した後、マイクロ波による誘電加熱を用いて前記第１のボンド基板を選択的に加熱することで、前記脆化層において行われることを特徴とする半導体装置の作製方法。
JP2008166942A 2007-06-28 2008-06-26 半導体装置の作製方法 Expired - Fee Related JP5294724B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008166942A JP5294724B2 (ja) 2007-06-28 2008-06-26 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007170087 2007-06-28
JP2007170087 2007-06-28
JP2008166942A JP5294724B2 (ja) 2007-06-28 2008-06-26 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2009033137A JP2009033137A (ja) 2009-02-12
JP5294724B2 true JP5294724B2 (ja) 2013-09-18

Family

ID=40161088

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008166942A Expired - Fee Related JP5294724B2 (ja) 2007-06-28 2008-06-26 半導体装置の作製方法

Country Status (7)

Country Link
US (1) US8283238B2 (ja)
EP (1) EP2174343A1 (ja)
JP (1) JP5294724B2 (ja)
KR (1) KR101404781B1 (ja)
CN (1) CN101743616B (ja)
TW (1) TWI435418B (ja)
WO (1) WO2009001836A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8871139B2 (en) 2009-06-24 2014-10-28 Ben-Gurion University Of The Negev Research And Development Authority Manufacturing transparent yttrium aluminum garnet by spark plasma sintering

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8431451B2 (en) * 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5507063B2 (ja) * 2007-07-09 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8236668B2 (en) 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
FR2924275B1 (fr) * 2007-11-27 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'un dispositif d'affichage electronique recouvert d'une plaque de protection
US8048773B2 (en) * 2009-03-24 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
BRPI1006058B1 (pt) 2009-11-25 2024-01-23 Anitox Corporation Método de fermentação de um amido a etanol e caldo de fermentação
TW201237963A (en) 2011-03-08 2012-09-16 Univ Nat Chiao Tung Method of semiconductor manufacturing process
JP2013082995A (ja) * 2011-09-26 2013-05-09 Hitachi Kokusai Electric Inc 半導体装置の製造方法、半導体装置および基板処理装置
US9073930B2 (en) 2012-02-17 2015-07-07 Merck Sharp & Dohme Dipeptidyl peptidase-IV inhibitors for the treatment or prevention of diabetes
EP2874622A4 (en) 2012-07-23 2015-12-30 Merck Sharp & Dohme TREATMENT OF DIABETES WITH DIPEPTIDYLPEPTIDASE IV INHIBITORS
AU2013296470B2 (en) 2012-08-02 2016-03-17 Merck Sharp & Dohme Corp. Antidiabetic tricyclic compounds
US9453038B2 (en) 2012-12-17 2016-09-27 Merck Sharp & Dohme Corp. Glucokinase activator compounds, compositions containing such compounds, and methods of treatment
WO2015051496A1 (en) 2013-10-08 2015-04-16 Merck Sharp & Dohme Corp. Antidiabetic tricyclic compounds
EP3209682B1 (en) 2014-10-24 2020-12-30 Merck Sharp & Dohme Corp. Co-agonists of the glucagon and glp-1 receptors
TW201625635A (zh) 2014-11-21 2016-07-16 默沙東藥廠 作為可溶性鳥苷酸環化酶活化劑之三唑并吡基衍生物
US10245264B2 (en) 2015-05-27 2019-04-02 Merck Sharp & Dohme Corp. Substituted imidazo[1,2-a]pyrazines as soluble guanylate cyclase activators
WO2016191335A1 (en) 2015-05-28 2016-12-01 Merck Sharp & Dohme Corp. Imidazo-pyrazinyl derivatives useful as soluble guanylate cyclase activators
US10800826B2 (en) 2015-10-05 2020-10-13 Merck Sharp & Dohme Corp. Antibody peptide conjugates that have agonist activity at both the glucagon and glucagon-like peptide 1 receptors
WO2017107052A1 (en) 2015-12-22 2017-06-29 Merck Sharp & Dohme Corp. Soluble guanylate cyclase stimulators
US11137504B2 (en) * 2016-02-05 2021-10-05 General Electric Company Tiled radiation detector
WO2017197555A1 (en) 2016-05-16 2017-11-23 Merck Sharp & Dohme Corp. Fused pyrazine derivatives useful as soluble guanylate cyclase stimulators
WO2017201683A1 (en) 2016-05-25 2017-11-30 Merck Sharp & Dohme Corp. Substituted tetrahydroisoquinoline compounds useful as gpr120 agonists
DE102016006295A1 (de) 2016-05-27 2017-11-30 Azur Space Solar Power Gmbh Leuchtdiode
US11008313B2 (en) 2016-09-20 2021-05-18 Merck Sharp & Dohme Corp. Substituted 1-methyl-1,2,3,4-tetrahydroisoquinoline molecules as PCSK9 allosteric binders
WO2018093698A1 (en) 2016-11-18 2018-05-24 Merck Sharp & Dohme Corp. Indole derivatives useful as inhibitors of diacylglyceride o-acyltransferase 2
WO2018107415A1 (en) 2016-12-15 2018-06-21 Merck Sharp & Dohme Corp. Hydroxy isoxazole compounds useful as gpr120 agonists
JP7295888B2 (ja) * 2018-05-30 2023-06-21 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 半導体層を半導体基板から取り外す方法
JOP20190150A1 (ar) 2018-06-21 2019-12-21 Merck Sharp & Dohme مركبات مناهضة لـ pcsk9
WO2021041770A1 (en) 2019-08-30 2021-03-04 Merck Sharp & Dohme Corp. Pcsk9 antagonist compounds
EP3842061A1 (en) 2019-12-23 2021-06-30 Merck Sharp & Dohme Corp. Stapled triazole co-agonists of the glucagon and glp-1 receptors
EP3842060A1 (en) 2019-12-23 2021-06-30 Merck Sharp & Dohme Corp. Stapled lactam co-agonists of the glucagon and glp-1 receptors
EP3842449A1 (en) 2019-12-23 2021-06-30 Merck Sharp & Dohme Corp. Stapled olefin co-agonists of the glucagon and glp-1 receptors
WO2021236401A1 (en) 2020-05-18 2021-11-25 Merck Sharp & Dohme Corp. Novel diacylglyceride o-acyltransferase 2 inhibitors
MX2023003842A (es) 2020-10-08 2023-04-14 Merck Sharp & Dohme Llc Preparacion de derivados de benzoimidazolona como nuevos inhibidores de la diacilglicerol o-aciltransferasa 2.
KR20240050369A (ko) 2021-08-19 2024-04-18 머크 샤프 앤드 돔 엘엘씨 Pcsk9 활성과 관련된 상태를 치료하기 위한 화합물
TW202404574A (zh) 2022-06-15 2024-02-01 美商默沙東有限責任公司 用於捕捉介白素-1 β之環狀肽

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461943A (en) 1987-09-02 1989-03-08 Seiko Epson Corp Semiconductor device and manufacture thereof
JP2560765B2 (ja) * 1988-01-20 1996-12-04 富士通株式会社 大面積半導体基板の製造方法
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
JP2814161B2 (ja) * 1992-04-28 1998-10-22 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置およびその駆動方法
JPH09252100A (ja) * 1996-03-18 1997-09-22 Shin Etsu Handotai Co Ltd 結合ウェーハの製造方法及びこの方法により製造される結合ウェーハ
JPH10135479A (ja) * 1996-09-03 1998-05-22 Toshiba Corp 薄膜トランジスタアレイ、およびこれを用いた画像表示装置
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP4379943B2 (ja) 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
US6242324B1 (en) * 1999-08-10 2001-06-05 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating singe crystal materials over CMOS devices
AU4510801A (en) * 1999-12-02 2001-06-18 Teraconnect, Inc. Method of making optoelectronic devices using sacrificial devices
US6774010B2 (en) * 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
JP3960762B2 (ja) 2001-07-19 2007-08-15 シャープ株式会社 表示装置およびその製造方法
JP3785067B2 (ja) * 2001-08-22 2006-06-14 株式会社東芝 半導体素子の製造方法
US7052974B2 (en) * 2001-12-04 2006-05-30 Shin-Etsu Handotai Co., Ltd. Bonded wafer and method of producing bonded wafer
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
JP4182323B2 (ja) * 2002-02-27 2008-11-19 ソニー株式会社 複合基板、基板製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4103447B2 (ja) * 2002-04-30 2008-06-18 株式会社Ｉｈｉ 大面積単結晶シリコン基板の製造方法
US6953736B2 (en) * 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
FR2842651B1 (fr) * 2002-07-17 2005-07-08 Procede de lissage du contour d'une couche utile de materiau reportee sur un substrat support
US6818529B2 (en) * 2002-09-12 2004-11-16 Applied Materials, Inc. Apparatus and method for forming a silicon film across the surface of a glass substrate
JP2004134675A (ja) 2002-10-11 2004-04-30 Sharp Corp Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
KR100902244B1 (ko) * 2002-12-31 2009-06-11 엘지디스플레이 주식회사 박막 트랜지스터형 액정 표시 장치
US7399681B2 (en) * 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
US7256104B2 (en) * 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
US6767802B1 (en) * 2003-09-19 2004-07-27 Sharp Laboratories Of America, Inc. Methods of making relaxed silicon-germanium on insulator via layer transfer
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
US7271076B2 (en) * 2003-12-19 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film integrated circuit device and manufacturing method of non-contact type thin film integrated circuit device
JP4759919B2 (ja) 2004-01-16 2011-08-31 セイコーエプソン株式会社 電気光学装置の製造方法
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
US7472296B2 (en) * 2004-02-20 2008-12-30 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit, semiconductor device and ID chip
WO2005088704A1 (en) * 2004-03-12 2005-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7199397B2 (en) * 2004-05-05 2007-04-03 Au Optronics Corporation AMOLED circuit layout
US7329440B2 (en) * 2004-11-09 2008-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal composition and liquid crystal electro-optical device
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
KR101216377B1 (ko) 2004-12-06 2012-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2007008897A1 (en) * 2005-07-12 2007-01-18 The Arizona Board Of Regents, A Body Corporate Acting On Behalf Of Arizona State University Microwave-induced ion cleaving and patternless transfer of semiconductor films
US7655566B2 (en) * 2005-07-27 2010-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7674687B2 (en) * 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US7691730B2 (en) * 2005-11-22 2010-04-06 Corning Incorporated Large area semiconductor on glass insulator
US7288458B2 (en) 2005-12-14 2007-10-30 Freescale Semiconductor, Inc. SOI active layer with different surface orientation
US20070228463A1 (en) * 2006-04-03 2007-10-04 Jun Cai Self-aligned complementary ldmos
US20070281440A1 (en) * 2006-05-31 2007-12-06 Jeffrey Scott Cites Producing SOI structure using ion shower
US7608521B2 (en) * 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
US8153513B2 (en) * 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
US7825007B2 (en) * 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
KR101634970B1 (ko) * 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
CN101681807B (zh) * 2007-06-01 2012-03-14 株式会社半导体能源研究所 半导体器件的制造方法
CN101681843B (zh) * 2007-06-20 2012-05-09 株式会社半导体能源研究所 半导体装置的制造方法
US7776718B2 (en) * 2007-06-25 2010-08-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor substrate with reduced gap size between single-crystalline layers
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
JP5507063B2 (ja) * 2007-07-09 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5325404B2 (ja) * 2007-09-21 2013-10-23 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8871139B2 (en) 2009-06-24 2014-10-28 Ben-Gurion University Of The Negev Research And Development Authority Manufacturing transparent yttrium aluminum garnet by spark plasma sintering

Also Published As

Publication number Publication date
CN101743616B (zh) 2012-02-22
US20090004823A1 (en) 2009-01-01
CN101743616A (zh) 2010-06-16
EP2174343A1 (en) 2010-04-14
TWI435418B (zh) 2014-04-21
WO2009001836A1 (en) 2008-12-31
TW200917426A (en) 2009-04-16
KR101404781B1 (ko) 2014-06-12
JP2009033137A (ja) 2009-02-12
US8283238B2 (en) 2012-10-09
KR20100047849A (ko) 2010-05-10

Similar Documents

Publication Publication Date Title
JP5294724B2 (ja) 半導体装置の作製方法
JP5507063B2 (ja) 半導体装置の作製方法
JP5205012B2 (ja) 表示装置及び当該表示装置を具備する電子機器
JP5460984B2 (ja) 半導体装置の作製方法
JP7466012B2 (ja) 半導体装置
JP5268305B2 (ja) 半導体装置の作製方法
JP5728049B2 (ja) 半導体装置
JP5255801B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130530

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130604

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130611

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees