KR20100047849A - 반도체 장치의 제조 방법 - Google Patents

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타츠야 미조이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 복수 개소로 전치(轉置)되는 반도체막들간의 간격이 억제되는 반도체 장치의 제작 방법을 제공한다.
본드 기판으로부터 베이스 기판으로의 반도체막의 전치를 복수회에 걸쳐 행한다. 그리고 먼저 전치되는 반도체막과 후에 전치되는 반도체막을 인접시키는 경우, 후의 전치는 단부가 부분적으로 제거된 본드 기판을 이용하여 행한다. 후의 전치에 이용되는 본드 기판은, 단부가 제거된 영역의, 본드 기판에 대하여 수직 방향에서의 폭이 먼저 전치되는 반도체막의 막 두께보다 큰 것으로 한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, SOI(Silicon　On　Insulator) 기판을 이용한 반도체 장치의 제작 방법에 관한 것이다. 본 발명은 특히 본딩 SOI 기술에 관한 것이며, 절연막을 사이에 끼우고 단결정 혹은 다결정의 반도체막을 기판에 부착시킴으로써 얻어지는 SOI 기판을 이용한 반도체 장치의 제작 방법에 관한 것이다.
반도체 집적회로에 대한 고집적화, 고속화, 고기능화, 저소비 전력화에 대한 요구가 점점 더 증대되고 있고, 그것을 실현하기 위하여, 벌크의 트랜지스터로 바뀌는 유력한 수단으로서 SOI 기판을 이용한 트랜지스터가 주목받고 있다. SOI 기판을 이용한 트랜지스터는 벌크의 트랜지스터와 비교하면, 반도체막이 절연막 위에 형성되어 있으므로, 기생 용량이 저감되어, 기판에 흐르는 누출 전류의 발생을 억제할 수 있어, 보다 더 고속화, 저소비 전력화를 기대할 수 있다. 그리고, 활성층으로서 이용하는 반도체막을 얇게 할 수 있으므로, 단채널 효과를 억제하고, 따라서 소자의 미세화, 나아가서는 반도체 집적회로의 고집적화를 실현할 수 있다. 또한, SOI 기판을 이용한 트랜지스터는 완전히 래치 업 프리(latch-up free)이기 때문에, 래치 업에 의한 발열로 소자가 파괴될 우려가 없다. 더욱이, 벌크의 트랜지스터와 같이 웰에 의한 소자 분리를 행할 필요가 없기 때문에, 소자간의 거리를 짧게 할 수 있어, 고집적화를 실현할 수 있다는 메리트도 가지고 있다.
SOI 기판의 제작 방법의 하나로, 스마트 컷(등록상표)으로 대표되는 UNIBOND(등록상표), ELTRAN(Epitaxial　Layer　Transfer), 유전체 분리법, PACE(Plasma　Assisted　Chemical　Etching)법 등의, 절연막을 통하여 반도체막을 기판에 부착시키는 방법이 있다. 상기 부착 방법을 이용함으로써, 단결정의 반도체막을 이용한 고기능의 집적회로를 저렴한 유리 기판 위에 형성할 수 있다.
SOI 기판을 이용한 반도체 장치의 일례로서, 주식회사 반도체 에너지 연구소(SEL: Semiconductor　Energy　Laboratory)에 의한 것이 알려져 있다(특허문헌 1: 일본국공개특허 제 2000-012864 호 공보).
[발명의 개시]
[발명이 해결하고자 하는 과제]
그런데, 플랫 패널 디스플레이 등의 반도체 장치의 제조에 이용되고 있는 유리 기판은, 제7 세대(1900 mm×2200 mm), 제8 세대(2160 mm×2460 mm)와 같이 해가 갈수록 대형화가 진행되고 있고, 앞으로는 제9 세대(2400 mm×2800 mm, 2450 mm×3050 mm), 제10 세대(2950 mm×3400 mm)로 대면적화가 진행될 것이라 예측되고 있다. 유리 기판이 대형화됨에 따라, 1장의 유리 기판으로부터 보다 많은 반도체 장치를 생산할 수 있어, 생산 비용을 삭감할 수 있다.
한편, 반도체 기판의 하나인 실리콘 기판은, 직경 5 인치(125 mm), 직경 6 인치(150 mm), 직경 8 인치(200 mm), 직경 12 인치(300 mm)의 것이 일반적이고, 유리 기판에 비하면 그 사이즈는 비약적으로 작다. 따라서, 반도체 기판으로부터 대형의 유리 기판 위로 반도체막을 전치(轉置)하는 경우, 상기 전치를 복수 개소에서 행할 필요가 있다. 그러나, 반도체 기판은, 휘거나 변형되는 경우나, 단부가 약간 둥그스름한 경우가 있다. 또한, 반도체 기판으로부터 반도체막을 박리하기 위해 수소 이온을 첨가할 때, 단부에서 수소 이온의 첨가를 충분히 행할 수 없는 경우도 있다. 그 때문에, 반도체막 중 상기 단부에 위치하는 부분은 유리 기판 위로 전치하는 것이 어렵고, 반도체 기판들끼리 중첩되지 않도록 복수 개소에서 전치를 행하면, 전치된 반도체막 사이의 간극이 넓어지게 되어, 이 간극에 영향을 받지 않는 반도체 장치를 제작하는 것이 곤란하게 된다는 문제가 있었다.
본 발명은 상술한 문제를 감안하여, 복수 개소로 전치되는 반도체막들간의 간격을 억제하는 것을 과제로 한다.
본 발명에서는, 반도체 기판(본드 기판)으로부터 지지 기판(베이스 기판)으로의 반도체막의 전치를 복수회에 걸쳐 행한다. 그리고 먼저 전치되는 반도체막과 후에 전치되는 반도체막을 인접시키는 경우, 후의 전치는 단부가 부분적으로 제거된 본드 기판을 이용하여 행한다. 후의 전치에 이용되는 본드 기판은 단부가 제거된 영역의 본드 기판에 대하여 수직 방향(깊이 방향)에서의 폭이, 먼저 전치되는 반도체막의 막 두께보다 큰 것으로 한다. 또한, 후의 전치에서뿐만 아니라, 앞의 전치에서도, 단부가 부분적으로 제거된 본드 기판을 이용해도 좋다. 단, 앞의 전치에 이용되는 본드 기판은 단부가 제거된 영역의 본드 기판에 대하여 수직 방향(깊이 방향)에서의 폭이, 먼저 전치되는 반도체막의 막 두께와 같거나, 그 이상의 크기를 가진다.
구체적으로, 상기 전치는, 베이스 기판에 제1 본드 기판을 접합에 의해 부착시킨 후, 제1 본드 기판을 분리하고, 제1 본드 기판의 일부인 제1 반도체막을 베이스 기판 위에 잔존시키도록 전치한다. 다음에, 단부가 부분적으로 제거됨으로써 볼록부가 형성된 제2 본드 기판을 접합에 의해 베이스 기판에 부착시킨다. 제2 본드 기판을 베이스 기판에 부착시킬 때, 이 볼록부는 베이스 기판측을 향하고 있는 것으로 한다. 제2 본드 기판에 대하여 수직 방향에서 볼록부의 제2 본드 기판의 폭은, 제1 반도체막의 막 두께보다 큰 것으로 한다. 또한, 제2 본드 기판은 먼저 전치된 제1 반도체막과 볼록부 이외의 영역에서 일부 겹치도록, 베이스 기판에 부착된다. 그리고, 제2 본드 기판을 분리하여, 제2 본드 기판의 볼록부의 일부인 제2 반도체막을 베이스 기판 위에 잔존시키도록 전치한다. 제2 반도체막은 제1 반도체막이 전치된 영역과는 다른 영역으로 전치되는 것으로 한다.
단부가 부분적으로 제거된 본드 기판을 이용함으로써, 먼저 전치된 반도체막에 접촉하지 않고, 또한, 먼저 전치된 반도체막과 본드 기판이 부분적으로 중첩되도록, 후의 반도체막의 전치를 행할 수 있다. 따라서, 먼저 전치된 반도체막과 후에 전치되는 반도체막의 간격을 작게 억제할 수 있어, 전치된 반도체막 사이의 간극에 영향을 받지 않는 반도체 장치를 제작할 수 있다.
도 1(A) 내지 도 1(C)는 본 발명의 반도체 장치의 제작 방법을 나타낸 단면도.
도 2(A) 내지 도 2(D)는 본 발명의 반도체 장치의 제작 방법을 나타낸 단면도.
도 3(A) 및 도 3(B)는 본 발명의 반도체 장치의 제작 방법을 나타낸 단면도.
도 4(A) 내지 도 4(D)는 본 발명의 반도체 장치의 제작 방법을 나타낸 상면도.
도 5(A) 내지 도 5(C)는 본 발명의 반도체 장치의 제작 방법을 나타낸 상면도.
도 6(A) 내지 도 6(D)는 본 발명의 반도체 장치의 제작 방법을 나타낸 상면도.
도 7(A) 내지 도 7(C)는 본 발명의 반도체 장치의 제작 방법을 나타낸 단면도.
도 8(A) 내지 도 8(D)는 본 발명의 반도체 장치의 제작 방법을 나타낸 단면도.
도 9(A) 및 도 9(B)는 본 발명의 반도체 장치의 제작 방법을 나타낸 단면도.
도 10(A) 내지 도 10(D)는 본 발명의 반도체 장치의 제작 방법을 나타낸 단면도.
도 11(A) 내지 도 10(D)는 본 발명의 반도체 장치의 제작 방법을 나타낸 단면도.
도 12(A) 내지 도 12(C)는 본 발명의 반도체 장치의 제작 방법을 나타낸 단면도.
도 13은 본 발명의 반도체 장치의 제작 방법을 나타낸 단면도.
도 14(A) 내지 도 14(D)는 본 발명의 반도체 표시 장치의 제작 방법을 나타낸 사시도.
도 15(A) 및 도 15(B)는 본 발명을 이용하여 제작된 반도체 표시 장치의 화소의 상면도 및 단면도.
도 16(A) 및 도 16(B)는 본 발명을 이용하여 제작된 반도체 표시 장치의 화소의 단면도.
도 17은 본 발명을 이용하여 제작된 반도체 표시 장치의 구성을 나타낸 블럭도.
도 18(A) 및 도 18(B)는 본 발명을 이용하여 제작된 반도체 표시 장치의 상면도 및 단면도.
도 19(A) 내지 도 19(C)는 본 발명을 이용하여 제작된 반도체 장치를 이용한 전자기기의 도면.
[발명을 실시하기 위한 최선의 형태]
이하, 본 발명의 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
[실시형태 1]
본 실시형태에서는, 본드 기판으로부터 베이스 기판으로의 반도체막의 전치를 복수회 행하는 본 발명의 반도체 장치의 제작 방법에 대하여 설명한다.
먼저, 도 1(A)에 나타낸 바와 같이, 본드 기판(100) 위에 절연막(101)을 형성한다. 본드 기판(100)으로서 실리콘, 게르마늄 등의 단결정 반도체 기판 또는 다결정 반도체 기판을 이용할 수 있다. 그 외에, 갈륨 비소, 인듐 인 등의 화합물 반도체로 형성된 단결정 반도체 기판 또는 다결정 반도체 기판을, 본드 기판(100)으로서 이용할 수 있다. 또한, 본드 기판(100)으로서 결정 격자에 변형을 가지는 실리콘, 실리콘에 대하여 게르마늄이 첨가된 실리콘 게르마늄 등의 반도체 기판을 이용하여도 좋다. 변형을 가지는 실리콘은 실리콘보다 격자 정수가 큰 실리콘 게르마늄 또는 질화규소 위에서의 성막에 의해 형성할 수 있다.
절연막(101)은 산화규소, 질화산화규소, 산화질화규소, 질화규소 등의 절연성을 가지는 재료를 이용하여 형성한다. 절연막(101)은 단수의 절연막을 이용한 것이어도, 복수의 절연막을 적층하여 이용한 것이어도 좋다. 예를 들면, 본 실시형태에서는, 본드 기판(100)에 가까운 측으로부터, 질소보다 산소의 함유량이 많은 산화질화규소, 산소보다 질소의 함유량이 많은 질화산화규소의 순으로 적층된 절연막(101)을 이용한다.
예를 들면, 산화규소를 절연막(101)으로서 이용하는 경우, 절연막(101)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합 가스를 이용하여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD 등의 기상 성장법에 의해 형성할 수 있다. 이 경우, 절연막(101)의 표면을 산소 플라즈마 처리에 의해 치밀화해도 좋다. 또한, 질화규소를 절연막(101)으로서 이용하는 경우, 실란과 암모니아의 혼합 가스를 이용하여, 플라즈마 CVD 등의 기상 성장법에 의해 형성할 수 있다. 또한, 질화산화규소를 절연막(101)으로서 이용하는 경우, 실란과 암모니아의 혼합 가스, 또는 실란과 산화질소의 혼합 가스를 이용하여, 플라즈마 CVD 등의 기상 성장법에 의해 형성할 수 있다.
또한, 절연막(101)으로서, 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 산화규소를 이용하여도 좋다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란 (TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란 (SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다.
다음에, 도 1(A)에 나타낸 바와 같이, 본드 기판(100)에 화살표로 나타낸 바와 같이 수소 또는 희가스, 혹은 수소 이온 또는 희가스 이온을 첨가하고, 본드 기판(100)의 표면으로부터 일정한 깊이의 영역에, 미소(微小) 보이드를 가지는 취화층(脆化層)(102)을 형성한다. 취화층(102)이 형성되는 위치는, 상기 첨가된 가속 전압에 의해 결정된다. 그리고, 취화층(102)의 위치에 따라, 본드 기판(100)으로부터 베이스 기판(104)으로 전치하는 반도체막의 두께가 결정되므로, 첨가의 가속 전압은 상기 반도체막의 두께를 고려하여 행한다. 또한, 상기 첨가된 가속 전압뿐만 아니라, 절연막(101)의 막 두께에 따라서도, 취화층(102)의 위치를 바꿀 수 있다. 따라서, 예를 들면, 절연막(101)의 막 두께를 보다 크게 함으로써, 반도체막의 막 두께를 보다 작게 할 수 있다. 이 반도체막의 두께는, 예를 들면, 10 nm 내지 200 nm, 바람직하게는 10 nm 내지 50 nm의 두께로 한다. 예를 들면, 수소를 본드 기판(100)에 첨가하는 경우, 도즈량은 1×1016 내지 1×1017/cm2로 하는 것이 바람직하다. 본 실시형태에서는, 도즈량을 1.75×1016/cm2, 가속 전압을 40 kV로 하고, 수소 또는 수소 이온의 첨가를 행한다.
또한, 취화층(102)을 형성하는 상기 공정에서, 본드 기판(100)에 높은 농도의 수소 또는 희가스, 혹은 수소 이온 또는 희가스 이온을 첨가하므로, 본드 기판(100)의 표면이 거칠게 되어, 베이스 기판(104)과의 사이에서의 접합으로 충분한 강도를 얻을 수 없는 경우가 있다. 절연막(101)을 형성함으로써, 수소 또는 희가스, 혹은 수소 이온 또는 희가스 이온을 첨가할 때, 본드 기판(100)의 표면이 보호되어, 베이스 기판(104)과 본드 기판(100) 사이에서의 접합을 양호하게 행할 수 있다.
다음에 도 1(B)에 나타낸 바와 같이, 절연막(101) 위에 절연막(103)을 형성한다. 절연막(103)은, 절연막(101)과 마찬가지로, 산화규소, 질화산화규소, 산화질화규소, 질화규소 등의 절연성을 가지는 재료를 이용하여 형성한다. 절연막(103)은 단수의 절연막을 이용한 것이어도, 복수의 절연막을 적층하여 이용한 것이어도 좋다. 또한, 절연막(103)으로서, 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 산화규소를 이용하여도 좋다. 본 실시형태에서는, 절연막(103)으로서, 유기 실란 가스를 이용하고, 화학 기상 성장법에 의해 제작되는 산화규소를 이용한다.
또한, 절연막(101) 또는 절연막(103)에 질화규소, 질화산화규소 등의 배리어성이 높은 절연막을 이용함으로써, 알칼리 금속이나 알칼리토류 금속 등의 불순물이 베이스 기판(104)으로부터, 베이스 기판(104) 위로 전치되는 반도체막(106a) 및 반도체막(106b)에 들어가는 것을 막을 수 있다.
또한, 본 실시형태에서는, 취화층(102)을 형성한 후에 절연막(103)을 형성하고 있지만, 절연막(103)은 반드시 형성할 필요는 없다. 단, 절연막(103)은 취화층(102)을 형성한 후에 형성되므로, 취화층(102)을 형성하기 전에 형성되는 절연막(101)보다, 그 표면의 평탄성은 높다. 따라서, 절연막(103)을 형성함으로써, 후에 행해지는 접합의 강도를 보다 높일 수 있다.
다음에, 본드 기판(100)의 단부를 부분적으로 제거한다. 본 실시형태에서는, 도 1(C)에 나타낸 바와 같이, 절연막(101) 및 절연막(103)의 단부와 함께 본드 기판(100)의 단부를 부분적으로 제거함으로써, 볼록부(105a)를 가지는 본드 기판(100a) 및 볼록부(105b)를 가지는 본드 기판(100b)을 형성한다.
본드 기판(100a)은 앞의 전치에 이용된다. 그리고 본드 기판(100a)의 단부가 제거된 영역의 본드 기판(100a)에 대하여 수직 방향(깊이 방향)에서의 폭(dA)이, 본드 기판(100a)으로부터 전치되는 반도체막(106a)의 막 두께와 같거나, 그 이상의 크기를 가진다. 또한, 본드 기판(100b)은 후의 전치에 이용된다. 그리고 본드 기판(100b)의 단부가 제거된 영역의 본드 기판(100b)에 대하여 수직 방향(깊이 방향)에서의 폭(dB)이, 먼저 전치되는 반도체막(106a)의 막 두께보다 큰 것으로 한다.
구체적으로, 단부가 제거된 영역의 깊이 방향에서의 폭(dA), 즉 볼록부(105a)의 본드 기판(100a)의 수직 방향에서의 폭(dA)은, 반도체막(106a)의 두께를 고려하여, 예를 들면, 10 nm 이상, 바람직하게는 200 nm 이상으로 한다. 또한, 단부가 제거된 영역의 깊이 방향에서의 폭(dB), 즉 볼록부(105b)의 본드 기판(100b)의 수직 방향에서의 폭(dB)은, 반도체막(106a)의 두께를 고려하여, 예를 들면, 수 ㎛ 이상, 바람직하게는 10 ㎛ 이상으로 한다.
또한, 단부가 제거된 영역의 본드 기판(100a) 및 본드 기판(100b)에 대하여 평행 방향에서의 폭은, 예를 들면, 수 mm 내지 수십 mm로 하면 좋다.
또한, 본 실시형태에서는, 후의 전치에서 이용되는 본드 기판(100b)뿐만 아니라, 앞의 전치에서 이용되는 본드 기판(100a)도, 단부가 부분적으로 제거되어 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명에서는, 복수회 행해지는 전치 중, 적어도 후에 행해지는 전치에서, 단부가 부분적으로 제거된 본드 기판을 이용하고 있으면 된다. 단, 반도체막 중 본드 기판의 단부에 위치하는 부분은, 베이스 기판 위로 전치하는 것이 어렵다. 따라서, 앞의 전치에서 이용되는 본드 기판(100a)은, 단부가 부분적으로 제거되어 있지 않은 경우보다 단부가 부분적으로 제거되어 있는 경우가 전치되는 반도체막의 형상의 재현성은 높아진다. 따라서, 후에 부착시키는 본드 기판(100b)의 위치 맞춤을 용이하게 할 수 있어, 반도체막 사이의 간격을 보다 작게 억제할 수 있다.
또한, 본 실시형태에서는, 폭(dA)이 폭(dB)보다 작게 되어 있지만, 본 발명은 이 구성에 한정되는 것은 아니다. 폭(dA)은 폭(dB)과 같아도 좋고, 폭(dB)보다 커도 좋다.
다음에, 본드 기판(100a) 및 본드 기판(100b)과 베이스 기판(104)을 접합에 의해 부착시키기 전에, 본드 기판(100a) 및 본드 기판(100b)에 수소화 처리를 행하도록 해도 좋다. 수소화 처리는, 예를 들면, 수소 분위기 중에서 350℃, 2시간 정도 행한다.
그리고, 도 2(A)에 나타낸 바와 같이, 볼록부(105a)가 베이스 기판(104)측을 향하도록, 즉 절연막(101) 및 절연막(103)을 사이에 끼우도록, 본드 기판(100a)과 베이스 기판(104)을 부착시킨다. 절연막(103)과 베이스 기판(104)이 볼록부(105a)에서 접합함으로써, 본드 기판(100a)과 베이스 기판(104)을 부착시킬 수 있다.
접합의 형성은 반데르발스(van der Waals)력을 이용하여 행해지고 있기 때문에, 실온에서도 강고한 접합이 형성된다. 또한, 상기 접합은 저온에서 행하는 것이 가능하기 때문에, 베이스 기판(104)은 다양한 것을 이용하는 것이 가능하다. 예를 들면, 베이스 기판(104)으로서는, 알루미노 실리케이트 유리, 바륨 붕규산 유리, 알루미노 붕규산 유리 등의 유리 기판 외에, 석영 기판, 사파이어 기판 등의 기판을 이용할 수 있다. 또한, 베이스 기판(104)으로서 실리콘, 갈륨 비소, 인듐 인 등의 반도체 기판 등을 이용할 수 있다. 혹은, 스테인리스 스틸 기판을 포함하는 금속 기판을 베이스 기판(104)으로서 이용해도 좋다.
또한, 베이스 기판(104)과 본드 기판(100a)을 부착시킨 후에, 가열 처리 또는 가압 처리를 행하여도 좋다. 가열 처리 또는 가압 처리를 행함으로써 접합의 강도를 향상시킬 수 있다.
본드 기판(100a)과 베이스 기판(104)을 접합에 의해 부착시킨 후, 열처리를 행함으로써, 취화층(102)에서 인접하는 미소 보이드들이 결합하여, 미소 보이드의 체적이 증대된다. 그 결과, 도 2(B)에 나타낸 바와 같이, 취화층(102)에서 본드 기판(100a)이 벽개(劈開), 혹은 분리함으로써, 본드 기판(100a)의 일부였던 반도체막(106a)이 본드 기판(100a)으로부터 박리된다. 열처리의 온도는 베이스 기판(104)의 내열 온도 이하에서 행하는 것이 바람직하고, 예를 들면, 400℃ 내지 600℃의 범위 내에서 열처리를 행하면 좋다. 이 박리에 의해, 반도체막(106a)이 절연막(101) 및 절연막(103)과 동시에 베이스 기판(104) 위로 전치된다. 그 후, 절연막(103)과 베이스 기판(104)의 접합을 더욱 강고하게 하기 위해, 400℃ 내지 600℃의 열처리를 행하는 것이 바람직하다.
다음에, 도 2(C)에 나타낸 바와 같이, 볼록부(105b)가 베이스 기판(104)측을 향하도록, 즉 절연막(101) 및 절연막(103)을 사이에 끼우도록, 본드 기판(100b)과 베이스 기판(104)을 부착시킨다. 절연막(103)과 베이스 기판(104)이 볼록부(105b)에서 접합함으로써, 본드 기판(100b)과 베이스 기판(104)을 부착시킬 수 있다.
또한, 상기 본드 기판(100b)의 부착은, 먼저 전치된 반도체막(106a) 이외의 영역에, 볼록부(105b)가 배치되도록 행한다. 파선(107)으로 둘러싼 부분에 주목하면 알 수 있는 바와 같이, 본 발명에서는, 본드 기판(100b)의 단부가 부분적으로 제거되어 있으므로, 본드 기판(100b)이 반도체막(106a)에 접촉하는 일 없이, 본드 기판(100b)과 반도체막(106a)이 일부 겹치는 정도까지, 볼록부(105b)를 반도체막(106a)의 가까이에 배치할 수 있다.
또한, 접합의 형성은, 앞의 전치와 마찬가지로, 반데르발스력을 이용하여 행해지고 있기 때문에, 실온에서도 강고한 접합이 형성되지만, 베이스 기판(104)과 본드 기판(100b)을 부착시킨 후에, 가열 처리 또는 가압 처리를 행하여도 좋다. 가열 처리 또는 가압 처리를 행함으로써 접합의 강도를 향상시킬 수 있다.
본드 기판(100b)과 베이스 기판(104)을 접합에 의해 부착시킨 후, 열처리를 행함으로써, 취화층(102)에서 인접하는 미소 보이드들끼리 결합하여, 미소 보이드의 체적이 증대된다. 그 결과, 도 2(D)에 나타낸 바와 같이, 취화층(102)에서 본드 기판(100b)이 벽개, 혹은 분리함으로써, 본드 기판(100b)의 일부였던 반도체막(106b)이 본드 기판(100b)으로부터 박리된다. 열처리의 온도는 베이스 기판(104)의 내열 온도 이하에서 행하는 것이 바람직하고, 예를 들면, 400℃ 내지 600℃의 범위 내에서 열처리를 행하면 좋다. 이 박리에 의해, 반도체막(106b)이 절연막(101) 및 절연막(103)과 함께 베이스 기판(104) 위로 전치된다. 그 후, 절연막(103)과 베이스 기판(104)의 접합을 더욱 강고하게 하기 위해, 400℃ 내지 600℃의 열처리를 행하는 것이 바람직하다.
반도체막(106a)과 반도체막(106b)의 결정 면방위는, 본드 기판(100a)과 본드 기판(100b)의 면방위에 의해, 각각 제어할 수 있다. 형성하는 반도체 소자에 적합한 결정 면방위를 가지는 본드 기판(100a), 본드 기판(100b)을 적절히 선택하여 이용하면 좋다. 또한, 트랜지스터의 이동도는 반도체막(106a)과 반도체막(106b)의 결정 면방위에 따라 다르다. 보다 이동도가 높은 트랜지스터를 얻고자 하는 경우, 채널의 방향과 결정 면방위를 고려하여, 본드 기판(100a)과 본드 기판(100b)의 부착의 방향을 정하도록 한다.
또한, 베이스 기판(104)은, 그 표면에 절연막이 형성되어 있어도 좋다. 이 경우, 베이스 기판(104)과 본드 기판(100a) 및 본드 기판(100b)과의 부착은, 베이스 기판(104)의 표면에 형성된 절연막과, 절연막(103)과의 접합에 의해 행해진다. 베이스 기판(104)의 표면에 절연막을 형성해 둠으로써, 베이스 기판(104)으로부터 반도체막(106a)과 반도체막(106b)에, 알칼리 금속이나 알칼리토류 금속 등의 불순물이 들어가는 것을 막을 수 있다.
다음에, 도 3(A)에 나타낸 바와 같이, 전치된 반도체막(106a) 및 반도체막(106b)의 표면을 평탄화한다. 평탄화는 반드시 필수는 아니지만, 평탄화를 행함으로써, 후에 형성되는 트랜지스터에서 반도체막(106a) 및 반도체막(106b)과 게이트 절연막의 계면의 특성을 향상시킬 수 있다. 구체적으로 평탄화는, 화학적 기계적 연마(CMP: Chemical　Mechanical　Polishing) 또는 액체 제트 연마 등에 의해, 행할 수 있다. 반도체막(106a) 및 반도체막(106b)의 두께는, 상기 평탄화에 의해 박막화된다.
또한, 본 실시형태에서는 취화층(102)의 형성에 의해 반도체막(106a)과 반도체막(106b)을, 본드 기판(100a)과 본드 기판(100b)으로부터 각각 박리하는 스마트 컷법(등록상표)을 이용하는 경우에 대하여 나타내지만, ELTRAN(Epitaxial　Layer　Transfer), 유전체 분리법, PACE(Plasma　Assisted　Chemical　Etching)법 등의 다른 부착법을 이용해도 좋다.
다음에, 도 3(B)에 나타낸 바와 같이, 평탄화된 반도체막(106a) 및 반도체막(106b)을 소망의 형상으로 가공(패터닝)함으로써, 섬 형상의 반도체막(108)을 형성한다. 또한, 소자 분리를 반도체막의 패터닝에 의해 행하는 것이 아니라, 선택 산화법(LOCOS: Local　Oxidation　of　Silicon), 트렌치 분리법(STI: Shallow Trench　Isolation) 등을 이용하여 행하여도 좋다.
상기 공정을 거쳐 형성된 섬 형상의 반도체막(108)을 이용하여, 본 발명은 트랜지스터 등의 각종 반도체 소자를 형성할 수 있다.
본 발명에서는, 단부가 부분적으로 제거된 본드 기판(100b)을 이용함으로써, 먼저 전치된 반도체막(106a)에 접촉하지 않고, 또한, 먼저 전치된 반도체막(106a)과 본드 기판(100b)이 부분적으로 중첩되도록, 후의 반도체막(106b)의 전치를 행할 수 있다. 따라서, 먼저 전치된 반도체막(106a)과 후에 전치되는 반도체막(106b)의 간격을, 수십 ㎛ 정도로 작게 억제할 수 있어, 전치된 반도체막(106a)과 반도체막(106b)의 간극에 영향을 받지 않는 반도체 장치를 제작할 수 있다.
또한, 본 발명은, 마이크로 프로세서, 화상 처리 회로 등의 집적회로나, 질문기와 데이터의 송수신을 비접촉으로 할 수 있는 RF 태그, 반도체 표시 장치 등, 모든 종류의 반도체 장치의 제작에 적용할 수 있다. 반도체 표시 장치에는, 액정 표시 장치, 유기 발광소자(OLED)로 대표되는 발광소자를 각 화소에 구비한 발광 장치, DMD(Digital　Micromirror　Device), PDP(Plasma　Display　Panel), FED(Field Emission　Display) 등이나, 반도체막을 이용한 회로 소자를 구동 회로에 가지고 있는 그 외의 반도체 표시 장치가 그 범주에 포함된다.
[실시형태 2]
본 실시형태에서는, 베이스 기판 위로 전치하는 반도체막의 배치에 대하여 설명한다.
도 4(A)는, 복수의 본드 기판(201)이 부착된 베이스 기판(200)을 상면에서 본 도면이다. 복수의 본드 기판(201)은 중첩되지 않도록, 서로 다른 영역에 배치된다. 그리고 복수의 각 본드 기판(201)은 파선으로 나타낸 볼록부(202)를 가지고 있고, 이 볼록부(202)가 베이스 기판(200)측을 향하도록, 베이스 기판(200)에 부착되어 있다.
또한, 도 4(A)에서는, 직사각형의 네 귀퉁이가 잘려진 듯한 형상을 가지는 본드 기판(201)을 이용하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본드 기판(201)은 직사각형이어도 좋고, 직사각형의 네 귀퉁이가 둥그스름한 형상을 가지고 있어도 좋다. 단, 본드 기판(201)을 직사각형이 아니고, 직사각형의 네 귀퉁이가 잘려진 듯한 형상, 혹은 직사각형의 네 귀퉁이를 둥그스름한 형상으로 함으로써, 파선(203)으로 둘러싸인 부분의 확대도로부터 알 수 있는 바와 같이, 귀퉁이에서 인접하는 본드 기판(201)이 가지는 볼록부(202)들간의 거리를 짧게 할 수 있다. 따라서, 결과적으로, 상기 인접하는 본드 기판(201)으로부터 각각 전치되는 반도체막 사이의 간격을 작게 억제할 수 있다.
또한, 본드 기판(201)이 면방위 또는 기판의 방향을 나타내기 위한 오리엔테이션 플랫이나 플랫을 가지고 있는 경우, 이들과 중첩되지 않도록 볼록부(202)를 형성하는 것이 바람직하다.
도 4(A)에 나타낸 바와 같이 본드 기판(201)을 베이스 기판(200) 위에 부착시킨 후, 본드 기판(201)을 분리시킴으로써, 도 4(B)에 나타낸 바와 같이 반도체막(204)을 베이스 기판(200) 위로 전치한다. 다음에, 복수의 본드 기판(205)을 베이스 기판(200) 위에 부착시킨다.
본드 기판(201)과 마찬가지로 복수의 본드 기판(205)은 중첩되지 않도록 서로 다른 영역에 배치된다. 또한, 복수의 각 본드 기판(205)은 파선으로 나타낸 볼록부(206)를 가지고 있고, 이 볼록부(206)가 베이스 기판(200)측을 향하도록, 베이스 기판(200)에 부착되어 있다. 그리고, 본드 기판(205)과 반도체막(204)은 일부 중첩되어 있어도 좋지만, 각 본드 기판(205)이 가지는 볼록부(206)는 반도체막(204)이 전치되어 있는 영역과는 다른 영역에 배치한다.
또한, 도 4(B)에서는, 본드 기판(201)과 마찬가지로, 직사각형의 네 귀퉁이가 잘려진 듯한 형상을 본드 기판(205)이 가지고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본드 기판(205)은 직사각형이어도 좋고, 직사각형의 네 귀퉁이가 둥그스름한 형상이어도 좋다. 단, 본드 기판(205)을 직사각형이 아니라, 직사각형의 네 귀퉁이가 잘려진 듯한 형상, 혹은 직사각형의 네 귀퉁이가 둥그스름한 형상으로 함으로써, 귀퉁이에서 인접하는 본드 기판(205)이 가지는 볼록부(206)들간의 거리를 짧게 할 수 있다. 따라서, 결과적으로, 상기 인접하는 본드 기판(205)으로부터 각각 전치되는 반도체막 사이의 간격을 작게 억제할 수 있다.
또한, 본드 기판(205)이 면방위 또는 기판의 방향을 나타내기 위한 오리엔탈 플랫이나 플랫을 가지고 있는 경우, 이것들과 중첩되지 않도록 볼록부(206)를 형성하는 것이 바람직하다.
도 4(B)에 나타낸 바와 같이 본드 기판(205)을 베이스 기판(200) 위에 부착시킨 후, 본드 기판(205)을 분리시킴으로써, 도 4(C)에 나타낸 바와 같이 반도체막(207)을 베이스 기판(200) 위로 전치할 수 있다.
본 발명에서는, 단부가 부분적으로 제거된 본드 기판(205)을 이용함으로써, 먼저 전치된 반도체막(204)에 접촉하지 않고, 또한, 먼저 전치된 반도체막(204)과 본드 기판(205)이 부분적으로 중첩되도록, 후의 반도체막(207)의 전치를 행할 수 있다. 따라서, 먼저 전치된 반도체막(204)과 후에 전치되는 반도체막(207)의 간격을, 수십 ㎛ 정도로 작게 억제할 수 있고, 전치된 반도체막(204)과 반도체막(207)의 간극에 영향을 받지 않는 반도체 장치를 제작할 수 있다.
또한, 본 실시형태에서는, 후의 전치에서 이용되는 본드 기판(205)뿐만 아니라, 앞의 전치에서 이용되는 본드 기판(201)도, 단부가 부분적으로 제거되어 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명에서는, 복수회 행해지는 전치 중, 적어도 후에 행해지는 전치에서, 단부가 부분적으로 제거된 본드 기판을 이용하고 있으면 된다. 단, 반도체막 중 본드 기판의 단부에 위치하는 부분은, 베이스 기판 위에 재현성 좋게 전치하는 것이 어렵다. 따라서, 앞의 전치에서 이용되는 본드 기판(201)은, 단부가 부분적으로 제거되어 있지 않은 경우보다, 단부가 부분적으로 제거되어 있는 경우가, 반도체막(204)을 재현성 좋게 전치할 수 있다. 따라서, 후에 부착시키는 본드 기판(205)의 위치 맞춤을 용이하게 할 수 있어, 반도체막(204)과 반도체막(207)의 간격을 보다 작게 억제할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 3]
본 실시형태에서는, 베이스 기판 위로 전치하는 반도체막의 배치에 대하여 설명한다.
도 5(A)는, 원형을 가지는 복수의 본드 기판(301)이 부착된 베이스 기판(300)을 상면에서 본 도면이다. 복수의 본드 기판(301)은 중첩되지 않도록, 서로 다른 영역에 배치된다. 그리고 복수의 각 본드 기판(301)은 파선으로 나타낸 볼록부(302)를 가지고 있고, 이 볼록부(302)가 베이스 기판(300)측을 향하도록, 베이스 기판(300)에 부착되어 있다.
또한, 도 5(A)에서는, 볼록부(302)는 직사각형의 네 귀퉁이가 잘려진 듯한 형상을 가지고 있지만, 본 발명은 이 구성에 한정되지 않는다. 볼록부(302)는 직사각형이어도 좋고, 직사각형의 네 귀퉁이가 둥그스름한 형상을 가지고 있어도 좋다. 단, 볼록부(302)를 직사각형이 아니라, 직사각형의 네 귀퉁이가 잘려진 듯한 형상, 혹은 직사각형의 네 귀퉁이가 둥그스름한 형상으로 함으로써, 볼록부(302)로부터 전치되는 반도체막들간의 각 귀퉁이에서의 위치 맞춤을 용이하게 할 수 있다.
또한, 본드 기판(301)이 면방위를 나타내기 위한 노치나 플랫을 가지고 있는 경우, 이것들과 중첩되지 않도록 볼록부(302)를 형성하는 것이 바람직하다.
도 5(A)에 나타낸 바와 같이 본드 기판(301)을 베이스 기판(300) 위에 부착시킨 후, 본드 기판(301)을 볼록부(302)에서 분리시킴으로써, 도 5(B)에 나타낸 바와 같이 반도체막(304)을 베이스 기판(300) 위로 전치한다. 다음에, 복수의 본드 기판(305)을 베이스 기판(300) 위에 부착시킨다.
본드 기판(301)과 마찬가지로 복수의 본드 기판(305)은, 중첩되지 않도록, 서로 다른 영역에 배치된다. 또한, 복수의 각 본드 기판(305)은, 파선으로 나타낸 볼록부(306)를 가지고 있고, 이 볼록부(306)가 베이스 기판(300)측을 향하도록, 베이스 기판(300)에 부착되어 있다. 그리고, 본드 기판(305)과 반도체막(304)은 일부 중첩되어 있어도 좋지만, 각 본드 기판(305)이 가지는 볼록부(306)는 반도체막(304)이 전치되어 있는 영역과는 다른 영역에 배치한다.
또한, 도 5(B)에서는, 본드 기판(305)의 볼록부(306)가 직사각형을 가지고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본드 기판(305)의 볼록부(306)는 직사각형의 네 귀퉁이가 잘려진 듯한 형상을 가지고 있어도 좋고, 직사각형의 네 귀퉁이가 둥그스름한 형상을 가지고 있어도 좋다.
도 5(B)에 나타낸 바와 같이 본드 기판(305)을 베이스 기판(300) 위에 부착시킨 후, 본드 기판(305)을 볼록부(306)에서 분리시킴으로써, 도 5(C)에 나타낸 바와 같이 반도체막(307)을 베이스 기판(300) 위로 전치할 수 있다.
파선(303)으로 둘러싸인 부분의 확대도로부터 알 수 있는 바와 같이, 귀퉁이에서 인접하는 반도체막(304)들은, 볼록부(302)와 마찬가지로 직사각형의 네 귀퉁이가 잘려진 듯한 형상을 가지고 있다. 그 때문에, 전치 시에 상기 반도체막(304)들의 각 귀퉁이에서의 위치 맞춤을 용이하게 할 수 있다.
또한, 본드 기판(305)이 면방위를 나타내기 위한 노치나 플랫을 가지고 있는 경우, 이것들과 중첩되지 않도록 볼록부(306)를 형성하는 것이 바람직하다.
본 발명에서는, 단부가 부분적으로 제거된 본드 기판(305)을 이용함으로써, 먼저 전치된 반도체막(304)에 접촉하지 않고, 또한, 먼저 전치된 반도체막(304)과 본드 기판(305)이 부분적으로 중첩되도록, 후의 반도체막(307)의 전치를 행할 수 있다. 따라서, 먼저 전치된 반도체막(304)과 후에 전치되는 반도체막(307)의 간격을, 수십 ㎛ 정도로 작게 억제할 수 있고, 전치된 반도체막(304)과 반도체막(307)의 간극에 영향을 받지 않는 반도체 장치를 제작할 수 있다.
또한, 본 실시형태에서는, 후의 전치에서 이용되는 본드 기판(305)뿐만 아니라, 앞의 전치에서 이용되는 본드 기판(301)도, 단부가 부분적으로 제거되어 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명에서는, 복수회 행해지는 전치 중, 적어도 후에 행해지는 전치에서, 단부가 부분적으로 제거된 본드 기판을 이용하고 있으면 된다. 단, 반도체막 중 본드 기판의 단부에 위치하는 부분은, 베이스 기판 위에 재현성 좋게 전치하는 것이 어렵다. 따라서, 앞의 전치에서 이용되는 본드 기판(301)은, 단부가 부분적으로 제거되어 있지 않은 경우보다, 단부가 부분적으로 제거되어 있는 경우가 반도체막(304)을 재현성 좋게 전치할 수 있다. 따라서, 후에 부착시키는 본드 기판(305)의 위치 맞춤을 용이하게 할 수 있어, 반도체막(304)과 반도체막(307)의 간격을 보다 작게 억제할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 4]
본 실시형태에서는, 베이스 기판 위로 전치하는 반도체막의 배치에 대하여 설명한다.
도 6(A)는, 원형을 가지는 복수의 본드 기판(401)이 부착된 베이스 기판(400)을 상면에서 본 도면이다. 복수의 본드 기판(401)은 중첩되지 않도록, 서로 다른 영역에 배치된다. 그리고 복수의 각 본드 기판(401)은 파선으로 나타낸 볼록부(402)를 가지고 있고, 이 볼록부(402)가 베이스 기판(400)측을 향하도록, 베이스 기판(400)에 부착되어 있다. 또한, 본 실시형태에서는 볼록부(402)의 형상이 정육각형인 경우를 예시하고 있다.
또한, 본드 기판(401)이 면방위를 나타내기 위한 노치나 플랫을 가지고 있는 경우, 이것들과 중첩되지 않도록 볼록부(402)를 형성하는 것이 바람직하다.
도 6(A)에 나타낸 바와 같이 본드 기판(401)을 베이스 기판(400) 위에 부착시킨 후, 본드 기판(401)을 볼록부(402)에서 분리시킴으로써, 도 6(B)에 나타낸 바와 같이 반도체막(404)을 베이스 기판(400) 위로 전치한다. 다음에, 복수의 본드 기판(405)을 베이스 기판(400) 위에 부착시킨다.
본드 기판(401)과 마찬가지로 복수의 본드 기판(405)은 중첩되지 않도록 서로 다른 영역에 배치된다. 또한, 복수의 각 본드 기판(405)은 파선으로 나타낸 볼록부(406)를 가지고 있고, 이 볼록부(406)가 베이스 기판(400)측을 향하도록 베이스 기판(400)에 부착되어 있다. 그리고, 본드 기판(405)과 반도체막(404)은 일부 중첩되어 있어도 좋지만, 각 본드 기판(405)이 가지는 볼록부(406)는, 반도체막(404)이 전치되어 있는 영역과는 다른 영역에 배치한다. 또한, 본 실시형태에서는, 볼록부(406)의 형상이 정육각형인 경우를 예시하고 있다.
또한, 본드 기판(405)이 면방위를 나타내기 위한 노치나 플랫을 가지고 있는 경우, 이것들과 중첩되지 않도록 볼록부(406)를 형성하는 것이 바람직하다.
도 6(B)에 나타낸 바와 같이 본드 기판(405)을 베이스 기판(400) 위에 부착시킨 후, 본드 기판(405)을 볼록부(406)에서 분리시킴으로써, 도 6(C)에 나타낸 바와 같이 반도체막(407)을 베이스 기판(400) 위로 전치할 수 있다. 다음에, 본드 기판(408)을 베이스 기판(400) 위에 부착시킨다.
본드 기판(408)은, 파선으로 나타낸 볼록부(409)를 가지고 있고, 이 볼록부(409)가 베이스 기판(400)측을 향하도록, 베이스 기판(400)에 부착되어 있다. 그리고, 본드 기판(408)과 반도체막(404), 반도체막(407)은 일부 중첩되어 있어도 좋지만, 본드 기판(408)이 가지는 볼록부(409)는 반도체막(404), 반도체막(407)이 전치되어 있는 영역과는 다른 영역에 배치한다. 또한, 본 실시형태에서는, 볼록부(409)의 형상이 정육각형인 경우를 예시하고 있다.
또한, 본드 기판(408)이 면방위를 나타내기 위한 노치나 플랫을 가지고 있는 경우, 이것들과 중첩되지 않도록 볼록부(409)를 형성하는 것이 바람직하다.
도 6(D)에 나타낸 바와 같이 본드 기판(408)을 베이스 기판(400) 위에 부착시킨 후, 본드 기판(408)을 볼록부(409)에서 분리시킴으로써, 도 6(D)에 나타낸 바와 같이 반도체막(410)을 베이스 기판(400) 위로 전치할 수 있다.
본 발명에서는, 단부가 부분적으로 제거된 본드 기판(405)을 이용함으로써, 먼저 전치된 반도체막(404)에 접촉하지 않고, 또한, 먼저 전치된 반도체막(404)과 본드 기판(405)이 부분적으로 중첩되도록, 후의 반도체막(407)의 전치를 행할 수 있다. 또한, 본 발명에서는, 단부가 부분적으로 제거된 본드 기판(408)을 이용함으로써, 먼저 전치된 반도체막(404), 반도체막(407)에 접촉하지 않고, 또한, 먼저 전치된 반도체막(404), 반도체막(407)과 본드 기판(408)이 부분적으로 중첩되도록, 후의 반도체막(410)의 전치를 행할 수 있다. 따라서, 먼저 전치된 반도체막(404)과 후에 전치되는 반도체막(407), 반도체막(410)의 간격을 수십 ㎛ 정도로 작게 억제할 수 있고, 전치된 반도체막(404)과 반도체막(407)과 반도체막(410)의 간극에 영향을 받지 않는 반도체 장치를 제작할 수 있다.
또한, 본 실시형태에서는, 후의 전치에서 이용되는 본드 기판(405), 본드 기판(408)뿐만 아니라, 앞의 전치에서 이용되는 본드 기판(401)도, 단부가 부분적으로 제거되어 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명에서는, 복수회 행해지는 전치 중, 적어도 후에 행해지는 전치에서, 단부가 부분적으로 제거된 본드 기판을 이용하고 있으면 된다. 단, 반도체막 중 본드 기판의 단부에 위치하는 부분은, 베이스 기판 위에 재현성 좋게 전치하는 것이 어렵다. 따라서, 앞의 전치에서 이용되는 본드 기판(401)은, 단부가 부분적으로 제거되어 있지 않은 경우보다, 단부가 부분적으로 제거되어 있는 경우가, 반도체막(404)을 재현성 좋게 전치할 수 있다. 따라서, 후에 부착시키는 본드 기판(405), 본드 기판(408)의 위치 맞춤을 용이하게 할 수 있고, 반도체막(404)과 반도체막(407)과 반도체막(410)의 간격을 보다 작게 억제할 수 있다.
또한, 본 실시형태에서는, 볼록부(402), 볼록부(406), 볼록부(409)의 형상이 정육각형인 경우를 예시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 볼록부(402), 볼록부(406), 볼록부(409)는, 변의 수가 3, 4, 5 또는 7 이상인 다각형이어도 좋고, 원형, 타원형 등 곡선을 포함하는 형상을 가지고 있어도 좋다. 단, 볼록부(402), 볼록부(406), 볼록부(409)가, 정삼각형, 정방형, 장방형 또는 정육각형의 형상을 가지는 경우, 반도체막 사이에 불필요한 스페이스를 만드는 일 없이, 베이스 기판(400) 위에 펼쳐지도록 반도체막을 전치할 수 있다. 특히 볼록부(402), 볼록부(406), 볼록부(409)가 정육각형의 형상을 가지는 경우, 베이스 기판(400) 위에 불필요한 공간을 만들지 않고 반도체막을 펼쳐질 수 있을 뿐만 아니라, 원형의 본드 기판 1장당으로부터 베이스 기판 위로 전치되는 반도체막의 면적을 최대한으로 할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 5]
본 실시형태에서는, 본드 기판으로부터 베이스 기판으로의 반도체막의 전치를 복수회 행하는 본 발명의 반도체 장치의 제작 방법에 대하여 설명한다.
먼저, 도 7(A)에 나타낸 바와 같이, 본드 기판(500) 위에 절연막(501)을 형성한다. 본드 기판(500)으로서, 실리콘, 게르마늄 등의 단결정 반도체 기판 또는 다결정 반도체 기판을 이용할 수 있다. 그 외에, 갈륨 비소, 인듐 인 등의 화합물 반도체로 형성된 단결정 반도체 기판 또는 다결정 반도체 기판을 본드 기판(500)으로서 이용할 수 있다. 또한, 본드 기판(500)으로서, 결정 격자에 변형을 가지는 실리콘, 실리콘에 대하여 게르마늄이 첨가된 실리콘 게르마늄 등의 반도체 기판을 이용하여도 좋다. 변형을 가지는 실리콘은, 실리콘보다 격자 정수가 큰 실리콘 게르마늄 또는 질화규소 위에서의 성막에 의해 형성할 수 있다.
절연막(501)은, 산화규소, 질화산화규소, 질화규소 등의 절연성을 가지는 재료를 이용하여 형성한다. 절연막(501)은 단수의 절연막을 이용한 것이어도, 복수의 절연막을 적층하여 이용한 것이어도 좋다. 예를 들면, 본 실시형태에서는 본드 기판(500)에 가까운 쪽으로부터, 질소보다 산소의 함유량이 많은 산화질화규소, 산소보다 질소의 함유량이 많은 질화산화규소의 순으로 적층된 절연막(501)을 이용한다.
예를 들면, 산화규소를 절연막(501)으로서 이용하는 경우, 절연막(501)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합 가스를 이용하여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD 등의 기상 성장법에 의해 형성할 수 있다. 이 경우, 절연막(501)의 표면을 산소 플라즈마 처리로 치밀화해도 좋다. 혹은, 본드 기판(500)으로서 실리콘을 이용하는 경우, 본드 기판(500)의 표면을 열산화함으로써, 산화규소를 이용한 절연막(501)을 형성할 수 있다. 또한, 질화규소를 절연막(501)으로서 이용하는 경우, 실란과 암모니아의 혼합 가스를 이용하여, 플라즈마 CVD 등의 기상 성장법에 의해 형성할 수 있다. 또한, 질화산화규소를 절연막(501)으로서 이용하는 경우, 실란과 암모니아의 혼합 가스, 또는 실란과 산화질소의 혼합 가스를 이용하여, 플라즈마 CVD 등의 기상 성장법에 의해 형성할 수 있다.
또한, 절연막(501)으로서, 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 산화규소를 이용하여도 좋다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다.
다음에, 도 7(A)에 나타낸 바와 같이, 본드 기판(500)에, 화살표로 나타낸 바와 같이 수소 또는 희가스, 혹은 수소 이온 또는 희가스 이온을 첨가하여, 본드 기판(500)의 표면으로부터 일정한 깊이의 영역에, 미소 보이드를 가지는 취화층(502)을 형성한다. 취화층(502)이 형성되는 위치는, 상기 첨가의 가속 전압에 의해 정해진다. 그리고 취화층(502)의 위치에 따라, 본드 기판(500)으로부터 베이스 기판(504)으로 전치하는 반도체막의 두께가 정해지므로, 첨가의 가속 전압은 상기 반도체막의 두께를 고려하여 행한다. 또한, 상기 첨가의 가속 전압뿐만 아니라, 절연막(501)의 막 두께에 따라서도, 취화층(502)의 위치를 바꿀 수 있다. 따라서, 예를 들면, 절연막(501)의 막 두께를 보다 크게 함으로써, 반도체막의 막 두께를 보다 작게 할 수 있다. 이 반도체막의 두께는, 예를 들면, 10 nm 내지 200 nm, 바람직하게는 10 nm 내지 50 nm의 두께로 한다. 예를 들면, 수소를 본드 기판(500)에 첨가하는 경우, 도즈량은 1×1016 내지 1×1017/cm2로 하는 것이 바람직하다.
또한, 취화층(502)을 형성하는 상기 공정에서, 본드 기판(500)에 높은 농도의 수소 또는 희가스, 혹은 수소 이온 또는 희가스 이온을 첨가하므로, 본드 기판(500)의 표면이 거칠게 되어, 베이스 기판(504)과의 사이에서의 접합으로 충분한 강도를 얻을 수 없는 경우가 있다. 절연막(501)을 형성함으로써, 수소 또는 희가스, 혹은 수소 이온 또는 희가스 이온을 첨가할 때에 본드 기판(500)의 표면이 보호되어, 베이스 기판(504)과 본드 기판(500) 사이에서의 접합을 양호하게 행할 수 있다.
다음에, 본드 기판(500)의 단부를 부분적으로 제거한다. 본 실시형태에서는, 도 7(B)에 나타낸 바와 같이, 절연막(501)의 단부와 함께 본드 기판(500)의 단부를 부분적으로 제거함으로써, 볼록부(505a)를 가지는 본드 기판(500a) 및 볼록부(505b)를 가지는 본드 기판(500b)을 형성한다.
본드 기판(500a)은 앞의 전치에 이용된다. 그리고 본드 기판(500a)의 단부가 제거된 영역의 본드 기판(500a)에 대하여 수직 방향(깊이 방향)에서의 폭(dA)이 본드 기판(500a)으로부터 전치되는 반도체막(506a)의 막 두께와 같거나, 그 이상의 크기를 가진다. 또한, 본드 기판(500b)은 후의 전치에 이용된다. 그리고 본드 기판(500b)의 단부가 제거된 영역의 본드 기판(500b)에 대하여 수직 방향(깊이 방향)에서의 폭(dB)이 먼저 전치되는 반도체막(506a)의 막 두께보다 큰 것으로 한다.
구체적으로, 단부가 제거된 영역의 깊이 방향에서의 폭(dA), 즉 볼록부(505a)의 본드 기판(500a)의 수직 방향에서의 폭(dA)은 반도체막(506a)의 두께를 고려하여, 예를 들면, 10 nm 이상, 바람직하게는 200 nm 이상으로 한다. 또한, 단부가 제거된 영역의 깊이 방향에서의 폭(dB), 즉 볼록부(505b)의 본드 기판(500b)의 수직 방향에서의 폭(dB)은 반도체막(506a)의 두께를 고려하여, 예를 들면, 수 ㎛ 이상, 바람직하게는 10 ㎛ 이상으로 한다.
또한, 단부가 제거된 영역의 본드 기판(500a) 및 본드 기판(500b)에 대하여 평행 방향에서의 폭은, 예를 들면, 수 mm 내지 수십 mm로 하면 좋다.
또한, 본 실시형태에서는, 후의 전치에서 이용되는 본드 기판(500b)뿐만 아니라, 앞의 전치에서 이용되는 본드 기판(500a)도 단부가 부분적으로 제거되어 있지만, 본 발명은 이 구성에 한정되는 것은 아니다. 본 발명에서는, 복수회 행해지는 전치 중, 적어도 후에 행해지는 전치에서, 단부가 부분적으로 제거된 본드 기판을 이용하고 있으면 된다. 단, 반도체막 중 본드 기판의 단부에 위치하는 부분은, 베이스 기판 위로 전치하는 것이 어렵다. 따라서, 앞의 전치에서 이용되는 본드 기판(500a)은, 단부가 부분적으로 제거되어 있지 않은 경우보다 단부가 부분적으로 제거되어 있는 경우가 전치되는 반도체막의 형상의 재현성은 높아진다. 따라서, 후에 부착시키는 본드 기판(500b)의 위치 맞춤을 용이하게 할 수 있고, 전치되는 반도체막 사이의 간격을 보다 작게 억제할 수 있다.
또한, 본 실시형태에서는, 폭(dA)이 폭(dB)보다 작게 되어 있지만, 본 발명은 이 구성에 한정되지 않는다. 폭(dA)은 폭(dB)과 같아도 좋고, 폭(dB)보다 커도 좋다.
다음에, 도 7(C)에 나타낸 바와 같이, 볼록부(505a), 볼록부(505b) 위에 형성된 절연막(501)을 제거한다. 절연막(501)은 반드시 제거할 필요는 없지만, 상기취화층(502)을 형성하기 위한 도핑에 의해 절연막(501)의 표면이 거칠어진 경우, 절연막(501)을 제거함으로써, 보다 평탄성이 높은 볼록부(505a), 볼록부(505b)의 표면을 접합에 이용할 수 있어, 접합의 강도를 보다 높일 수 있다.
또한, 이온 샤워 타입의 이온 도핑 장치를 이용하여, 상술한 수소 또는 희가스, 혹은 수소 이온 또는 희가스 이온의 첨가를 행하는 경우, 중금속 원소 등의 불순물이 절연막(501) 내에 잔존하는 경우가 있다. 절연막(501)을 제거함으로써, 상기 불순물을 절연막(501)과 함께 없앨 수 있다.
또한, 절연막(501)을 제거한 후에, 볼록부(505a) 및 볼록부(505b) 위에 절연막을 형성해도 좋다. 이 경우, 이 절연막을 산화규소, 질화산화규소, 질화규소 등의 절연성을 가지는 재료를 이용하여, 1 nm 내지 50 nm의 막 두께로 형성하는 것이 바람직하다. 또한, 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 산화규소를 이 절연막으로서 이용해도 좋다. 이 절연막은, 단수의 절연막을 이용한 것이어도, 복수의 절연막을 적층하여 이용한 것이어도 좋다. 또한, 하이드로 산화 또는 플라즈마 산화를 이용하여 형성된 절연막은, 기상 퇴적법을 이용하여 형성된 절연막과는 달리, 먼지에 기인하는 표면의 요철이 생기기 어렵고, 높은 평탄성을 얻을 수 있다. 따라서, 하이드로 산화 또는 플라즈마 산화를 이용하여 볼록부(505a) 및 볼록부(505b) 위에 상기 절연막을 형성함으로써, 후에 행해지는 접합의 강도를 보다 높일 수 있다.
다음에, 본드 기판(500a) 및 본드 기판(500b)과 베이스 기판(504)을 접합에 의해 부착시키기 전에, 본드 기판(500a) 및 본드 기판(500b)에 수소화 처리를 행하도록 해도 좋다. 수소화 처리는, 예를 들면, 수소 분위기 중에서 350℃, 2시간 정도 행한다.
다음에, 도 8(A)에 나타낸 바와 같이, 베이스 기판(504) 위에 절연막(503)을 형성한다. 절연막(503)은 절연막(501)과 마찬가지로, 산화규소, 질화산화규소, 질화규소 등의 절연성을 가지는 재료를 이용하여 형성한다. 절연막(503)은 단수의 절연막을 이용한 것이어도, 복수의 절연막을 적층하여 이용한 것이어도 좋다. 또한, 절연막(503)으로서, 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 산화규소를 이용하여도 좋다.
또한, 절연막(503)에 질화규소, 질화산화규소 등의 배리어성이 높은 절연막을 이용함으로써, 알칼리 금속이나 알칼리토류 금속 등의 불순물이 베이스 기판(504)으로부터, 베이스 기판(504) 위로 전치되는 반도체막(506a) 및 반도체막(506b)에 들어가는 것을 막을 수 있다.
본 실시형태에서는, 절연막(503)으로서, 베이스 기판(504)에 가까운 쪽으로부터, 산소보다 질소의 함유율이 높은 질화산화규소막, 질소보다 산소의 함유율이 높은 산화질화규소막, 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 산화규소막의 순으로 적층된 절연막(503)을 이용한다.
그리고 도 8(A)에 나타낸 바와 같이, 볼록부(505a)가 베이스 기판(504)측을 향하도록, 즉 절연막(503)을 사이에 끼우도록, 본드 기판(500a)과 베이스 기판(504)을 부착시킨다. 절연막(503)과 본드 기판(500a)이 볼록부(505a)에서 접합함으로써, 본드 기판(500a)과 베이스 기판(504)을 부착시킬 수 있다.
접합의 형성은 반데르발스력을 이용하여 행해지고 있기 때문에, 실온에서도 강고한 접합이 형성된다. 또한, 상기 접합은 저온에서 행하는 것이 가능하기 때문에, 베이스 기판(504)은 다양한 것을 이용하는 것이 가능하다. 예를 들면, 베이스 기판(504)으로서는, 알루미노 실리케이트 유리, 바륨 붕규산 유리, 알루미노 붕규산 유리 등의 유리 기판 외에, 석영 기판, 사파이어 기판 등의 기판을 이용할 수 있다. 또한, 베이스 기판(504)으로서, 실리콘, 갈륨 비소, 인듐 인 등의 반도체 기판 등을 이용할 수 있다. 혹은, 스테인리스 스틸 기판을 포함하는 금속 기판을 베이스 기판(504)으로서 이용해도 좋다.
또한, 베이스 기판(504)과 본드 기판(500a)을 부착시킨 후에, 가열 처리 또는 가압 처리를 행하여도 좋다. 가열 처리 또는 가압 처리를 행함으로써 접합의 강도를 향상시킬 수 있다.
본드 기판(500a)과 베이스 기판(504)을 접합에 의해 부착시킨 후, 열처리를 행함으로써, 취화층(502)에서 인접하는 미소 보이드들끼리 결합하여, 미소 보이드의 체적이 증대된다. 그 결과, 도 8(B)에 나타낸 바와 같이, 취화층(502)에서 본드 기판(500a)이 벽개, 혹은 분리함으로써, 본드 기판(500a)의 일부였던 반도체막(506a)이 본드 기판(500a)으로부터 박리한다. 열처리의 온도는 베이스 기판(504)의 내열 온도 이하에서 행하는 것이 바람직하고, 예를 들면, 400℃ 내지 600℃의 범위 내에서 열처리를 행하면 좋다. 이 박리에 의해, 반도체막(506a)이 베이스 기판(504) 위로 전치된다. 그 후, 절연막(503)과 반도체막(506a)의 접합을 더욱 강고하게 하기 위해, 400℃ 내지 600℃의 열처리를 행하는 것이 바람직하다.
다음에, 도 8(C)에 나타낸 바와 같이, 볼록부(505b)가 베이스 기판(504)측을 향하도록, 즉 절연막(503)을 사이에 끼우도록, 본드 기판(500b)과 베이스 기판(504)을 부착시킨다. 절연막(503)과 본드 기판(500b)이 볼록부(505b)에서 접합함으로써, 본드 기판(500b)과 베이스 기판(504)을 부착시킬 수 있다.
또한, 상기 본드 기판(500b)의 부착은, 먼저 전치된 반도체막(506a) 이외의 영역에 볼록부(505b)가 배치되도록 행한다. 본 발명에서는, 본드 기판(500b)의 단부가 부분적으로 제거되어 있으므로, 본드 기판(500b)이 반도체막(506a)에 접촉하는 일 없이, 본드 기판(500b)과 반도체막(506a)이 일부 겹치는 정도까지, 볼록부(505b)를 반도체막(506a) 가까이에 배치할 수 있다.
또한, 접합의 형성은, 앞의 전치와 마찬가지로 반데르발스력을 이용하여 행해지고 있기 때문에, 실온에서도 강고한 접합이 형성되지만, 베이스 기판(504)과 본드 기판(500b)을 부착시킨 후에, 가열 처리 또는 가압 처리를 행해도 좋다. 가열 처리 또는 가압 처리를 행함으로써 접합의 강도를 향상시킬 수 있다.
본드 기판(500b)과 베이스 기판(504)을 접합에 의해 부착시킨 후, 열처리를 행함으로써, 취화층(502)에서 인접하는 미소 보이드들끼리 결합하여, 미소 보이드의 체적이 증대된다. 그 결과, 도 8(D)에 나타낸 바와 같이, 취화층(502)에서 본드 기판(500b)이 벽개, 혹은 분리함으로서, 본드 기판(500b)의 일부였던 반도체막(506b)이 본드 기판(500b)으로부터 박리된다. 열처리의 온도는 베이스 기판(504)의 내열 온도 이하에서 행하는 것이 바람직하고, 예를 들면, 400℃ 내지 600℃의 범위 내에서 열처리를 행하면 좋다. 이 박리에 의해, 반도체막(506b)이 베이스 기판(504) 위로 전치된다. 그 후, 절연막(503)과 반도체막(506b)의 접합을 더욱 강고하게 하기 위해, 400℃ 내지 600℃의 열처리를 행하는 것이 바람직하다.
반도체막(506a)과 반도체막(506b)의 결정 면방위는, 본드 기판(500a)과 본드 기판(500b)의 면방위에 의해, 각각 제어할 수 있다. 형성하는 반도체 소자에 적합한 결정 면방위를 가지는 본드 기판(500a), 본드 기판(500b)을 적절히 선택하여 이용하면 좋다. 또한, 트랜지스터의 이동도는 반도체막(506a)과 반도체막(506b)의 결정 면방위에 따라 다르다. 보다 이동도가 높은 트랜지스터를 얻고자 하는 경우, 채널의 방향과 결정 면방위를 고려하여, 본드 기판(500a)과 본드 기판(500b)의 부착의 방향을 정하도록 한다.
또한, 베이스 기판(504)은 그 표면에 절연막(503)이 반드시 형성되어 있지 않아도 좋다. 이 경우, 베이스 기판(504)과 본드 기판(500a) 및 본드 기판(500b)과의 부착은, 베이스 기판(504)과 본드 기판(500a) 및 본드 기판(500b)을 직접 접합함으로써 행해진다. 단, 베이스 기판(504)의 표면에 절연막을 형성해 둠으로써, 베이스 기판(504)으로부터 반도체막(506a)과 반도체막(506b)에, 알칼리 금속이나 알칼리토류 금속 등의 불순물이 들어가는 것을 막을 수 있다. 또한, 베이스 기판(504)의 표면에 절연막(503)을 형성해 두면, 접합은 절연막(503)과 본드 기판(500a) 및 본드 기판(500b)과의 사이에서 행해지므로, 베이스 기판(504)의 종류에 상관없이 접합을 행할 수 있다.
다음에, 도 9(A)에 나타낸 바와 같이, 전치된 반도체막(506a) 및 반도체막(506b)의 표면을 평탄화한다. 평탄화는 반드시 필수는 아니지만, 평탄화를 행함으로써, 후에 형성되는 트랜지스터에서 반도체막(506a) 및 반도체막(506b)과 게이트 절연막의 계면의 특성을 향상시킬 수 있다. 구체적으로, 평탄화는 화학적 기계적 연마(CMP: Chemical　Mechanical　Polishing) 또는 액체 제트 연마 등에 의해 행할 수 있다. 반도체막(506a) 및 반도체막(506b)의 두께는, 상기 평탄화에 의해 박막화된다.
또한, 본 실시형태에서는, 취화층(502)의 형성에 의해 반도체막(506a)과 반도체막(506b)을, 본드 기판(500a)과 본드 기판(500b)으로부터 각각 박리하는 스마트 컷법(등록상표)을 이용하는 경우에 대하여 나타내지만, ELTRAN(Epitaxial　Layer　Transfer), 유전체 분리법, PACE(Plasma　Assisted　Chemical　Etching)법 등의 다른 부착법을 이용해도 좋다.
다음에, 도 9(B)에 나타낸 바와 같이, 평탄화된 반도체막(506a) 및 반도체막(506b)을 소망의 형상으로 가공(패터닝)함으로써, 섬 형상의 반도체막(508)을 형성한다. 또한, 소자 분리를 반도체막의 패터닝에 의해 행하는 것이 아니라, 선택 산화법(LOCOS: Local　Oxidation　of　Silicon), 트렌치 분리법(STI: Shallow　Trench　Isolation) 등을 이용하여 행하여도 좋다.
상기 공정을 거쳐 형성된 섬 형상의 반도체막(508)을 이용하여, 본 발명은 트랜지스터 등의 각종 반도체 소자를 형성할 수 있다.
본 발명에서는, 단부가 부분적으로 제거된 본드 기판(500b)을 이용함으로써, 먼저 전치된 반도체막(506a)에 접촉하지 않고, 또한, 먼저 전치된 반도체막(506a)과 본드 기판(500b)가 부분적으로 중첩되도록, 후의 반도체막(506b)의 전치를 행할 수 있다. 따라서, 먼저 전치된 반도체막(506a)과 후에 전치되는 반도체막(506b)의 간격을 수십 ㎛ 정도로 작게 억제할 수 있어, 전치된 반도체막(506a)과 반도체막(506b)의 간극에 영향을 받지 않는 반도체 장치를 제작할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 6]
본 실시형태에서는, 실시형태 5의 도 8(D)까지 형성한 후, 반도체막(506a), 반도체막(506b) 사이를 묻도록 반도체막을 형성한 후, 이 반도체막을 결정화하는 공정에 대하여 설명한다.
먼저, 실시형태 5의 도 8(D)의 공정까지 종료한 후, 도 10(A)에 나타낸 바와 같이, 반도체막(506a) 및 반도체막(506b)을 덮도록, 베이스 기판(504) 위에 반도체막(510)을 형성한다. 단, 본 실시형태에서는, 본드 기판(500a) 및 본드 기판(500b) 위의 절연막(501)을, 도 7(C)의 공정에서 나타낸 바와 같이 제거해 두는 것이 바람직하다. 반도체막(510)은 반도체막(506a) 및 반도체막(506b)의 전면을 덮고 있어도 좋고, 반도체막(506a)과 반도체막(506b)의 간극을 묻도록, 부분적으로 반도체막(506a) 및 반도체막(506b)을 덮고 있어도 좋다. 그리고 반도체막(510)은 그 막 두께가, 반도체막(506a) 및 반도체막(506b)과 동일한 정도이거나, 그 이상으로 한다.
다음에, 도 10(B)에 나타낸 바와 같이, 결정성을 가지는 반도체막(506a) 및 반도체막(506b)을 이용하여, 에피택셜 성장에 의해 반도체막(510)을 결정화한다. 반도체막(510)을 결정화함으로써, 반도체막(506a), 반도체막(506b) 및 반도체막(510)에 의해, 결정성을 가지는 반도체막(511)이 형성된다. 에피택셜 성장은 열처리, 광조사, 전자빔 조사 등에 의해 행할 수 있다. 본 실시형태에서는 레이저를 이용하여, 에피택셜 성장에 의해 반도체막(510)을 결정화한다.
펄스 발진의 레이저를 이용하는 경우, 예를 들면, 엑시머 레이저라면, 1 J/cm2∼2 J/cm2의 에너지 밀도로 레이저광의 조사를 행하면 좋다. 또한, 연속 발진의 레이저를 이용하는 경우, 예를 들면, Nd : YVO4 레이저의 제2 고조파라면, 빔의 폭을 반도체막(506a)과 반도체막(506b)의 간극보다 길어지도록 설정하고, 주사 속도 15 m/sec로 레이저광의 조사를 행하면 좋다.
또한, 펄스 발진의 레이저로서, 예를 들면, Ar 레이저, Kr 레이저, 엑시머 레이저, CO2 레이저, YAG 레이저, Y2O3 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti : 사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저를 이용할 수 있다.
연속 발진의 기체 레이저로서, Ar 레이저, Kr 레이저 등을 이용할 수 있다. 또한, 연속 발진의 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 포르스테라이트(Mg2SiO4) 레이저, GdVO4 레이저, Y2O3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti : 사파이어 레이저 등을 이용할 수 있다.
또한, 레이저광은, 반도체막(506a), 반도체막(506b) 및 반도체막(510)의 전면에 조사해도 좋고, 혹은 전면이 아니고, 반도체막(510) 중 반도체막(506a)과 반도체막(506b)의 사이에 위치하는 부분에 조사해도 좋다.
또한, 본 실시형태에서는, 반도체막(510)에서 결정을 고상 성장시키는 예에 대하여 설명했지만, 본 실시형태는 이 구성에 한정되지 않는다. 결정에 이용되는 원자를 포함하는 기체를 가열시킨 베이스 기판(504) 위에 공급하여, 반도체막(506a) 및 반도체막(506b)으로부터 결정성을 가지는 반도체막을 기상 성장시키도록 해도 좋다.
다음에, 도 10(C)에 나타낸 바와 같이, 반도체막(511)을 화학적 기계적 연마(CMP: Chemical　Mechanical　Polishing) 또는 액체 제트 연마 등에 의해 평탄화한다. 또한, 반도체막(510) 중 반도체막(506a)과 반도체막(506b)의 사이에 위치하는 부분만큼 결정화를 행한 경우, 반도체막(510) 중 반도체막(506a) 및 반도체막(506b) 위의 결정화가 이루어지지 않았던 부분은, 상기 연마에 의해 없앨 수 있다.
그리고 도 10(D)에 나타낸 바와 같이, 평탄화된 반도체막(511)을 소망의 형상으로 가공(패터닝)함으로써, 섬 형상의 반도체막(512)을 형성한다. 또한, 소자 분리를 반도체막의 패터닝에 의해 행하는 것이 아니라, 선택 산화법(LOCOS: Local Oxidation　of　Silicon), 트렌치 분리법(STI: Shallow　Trench　Isolation) 등을 이용하여 행하여도 좋다.
상기 공정을 거쳐 형성된 섬 형상의 반도체막(512)을 이용하여, 본 발명은 트랜지스터 등의 각종 반도체 소자를 형성할 수 있다.
본 실시형태에서는, 반도체막(506a)과 반도체막(506b)의 사이의 간극을 묻도록, 반도체막(511)을 형성할 수 있으므로, 상기 간극에 기인하는 반도체 소자의 레이아웃상의 제약을 없앨 수 있다. 또한, 본 발명에서는 반도체막(506a)과 반도체막(506b)의 사이의 간극을 수십 ㎛ 정도로 작게 억제할 수 있으므로, 상술한 에피택셜 성장에 의한 반도체막(510)의 결정화에 필요로 하는 시간을 단축할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 7]
본 실시형태에서는, 실시형태 1, 실시형태 6에 나타낸 반도체 장치의 제작 방법에서 이용되는 본드 기판을 분리하는 방법의 일 형태에 대하여 설명한다.
먼저, 본드 기판에, 수소 또는 희가스, 혹은 수소 이온 또는 희가스 이온을 첨가하여, 본드 기판의 표면으로부터 일정한 깊이의 영역에, 미소 보이드를 가지는 취화층을 형성한다. 그리고 본 실시형태에서는, 본드 기판과 베이스 기판을 접합에 의해 부착시킨 후, 본드 기판 및 베이스 기판 전체에 열처리를 하는 것이 아니라, 마이크로파 등의 고주파에 의한 유전 가열을 이용하여, 본드 기판에 선택적으로 가열 처리를 실시한다.
상기 유전 가열에 의한 가열 처리는, 고주파 발생 장치에서 생성된 주파수 300 MHz 내지 3 THz의 고주파를 본드 기판에 조사함으로써 행할 수 있다. 본 실시형태에서는, 2.45 GHz의 마이크로파를 900 W, 14분간 조사함으로써, 취화층에서 인접하는 미소 보이드들을 결합시켜, 최종적으로 본드 기판을 분리시킨다.
본 실시형태에서, 베이스 기판은 상기 고주파를 흡수하지 않고 투과하기 쉬운 기판을 이용한다. 예를 들면, 베이스 기판으로서, 알루미노 실리케이트 유리, 바륨 붕규산 유리, 알루미노 붕규산 유리 등의 유리 기판, 실리콘 카바이드 등의 세라믹 기판, 사파이어 기판 등을 이용할 수 있다.
본드 기판을 취화층에서 분리시키기 위하여 본드 기판 및 베이스 기판 전체에 열처리를 실시하면, 종류에 따라서는 베이스 기판이 쉬링크 등의 변질을 일으키는 경우가 있다. 본 발명과 같이, 베이스 기판 위에서 본드 기판의 분리를 복수회에 걸쳐 행하는 경우, 본드 기판을 선택적으로 가열함으로써, 베이스 기판이 변질하는 것을 방지하고, 베이스 기판의 변질에 기인하여 2번째 이후의 반도체막의 전치에 문제가 생기는 것을 방지할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 8]
본 실시형태에서는, 본 발명에 이용되는 트랜지스터의 구체적인 제작 방법의 일례에 대하여 설명한다.
먼저, 도 11(A)에 나타낸 바와 같이, 베이스 기판(601) 위에 섬 형상의 반도체막(603), 섬 형상의 반도체막(604)을 형성한다. 베이스 기판(601)과, 섬 형상의 반도체막(603) 및 섬 형상의 반도체막(604)과의 사이에는, 절연막(602)이 형성되어 있다. 절연막(602)은 복수의 절연막이 적층됨으로써 형성되어 있어도 좋고, 단층의 절연막으로 형성되어 있어도 좋다.
섬 형상의 반도체막(603, 604)에는, 스레시홀드 전압을 제어하기 위하여 불순물 원소가 첨가되어 있어도 좋다. 예를 들면, p형을 부여하는 불순물 원소로서 붕소를 첨가하는 경우, 5×1017 cm-3 이상 1×1018 cm-3 이하의 농도로 첨가하면 좋다. 스레시홀드 전압을 제어하기 위한 불순물 원소의 첨가는, 베이스 기판(601)에 반도체막을 전치하기 전에 행하여도 좋고, 전치 후에 행하여도 좋다.
또한, 섬 형상의 반도체막(603, 604)을 형성한 후, 게이트 절연막(606)을 형성하기 전에 수소화 처리를 행하여도 좋다. 수소화 처리는, 예를 들면, 수소 분위기 중에서 350℃, 2시간 정도 행한다.
다음에 도 11(B)에 나타낸 바와 같이, 섬 형상의 반도체막(603, 604)을 덮도록, 게이트 절연막(606)을 형성한다. 게이트 절연막(606)은, 고밀도 플라즈마 처리를 행함으로써 섬 형상의 반도체막(603, 604)의 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들면, He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용하여 행한다. 이 경우 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해, 반도체막의 표면을 산화 또는 질화함으로써, 1∼20 nm, 바람직하게는 5∼10 nm의 절연막이 반도체막에 접하도록 형성된다. 이 5∼10 nm의 절연막을 게이트 절연막(606)으로서 이용한다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행되기 때문에, 게이트 절연막(606)과 섬 형상의 반도체막(603, 604)의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 반도체막을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 편차를 억제할 수 있다. 또한, 반도체막이 결정성을 가지는 경우, 고밀도 플라즈마 처리를 이용하여 반도체막의 표면을 고상 반응으로 산화시킴으로써, 결정립계에서만 산화가 빠르게 진행되는 것을 억제하여, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 형성된 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는, 특성의 편차를 억제할 수 있다.
혹은, 섬 형상의 반도체막(603, 604)을 열산화시킴으로써, 게이트 절연막(606)을 형성하도록 해도 좋다. 또한, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화규소, 산화질화규소, 질화산화규소, 질화규소, 산화하프늄, 산화알루미늄 또는 산화탄탈을 포함하는 막을 단층, 또는 적층시킴으로써, 게이트 절연막(606)을 형성해도 좋다.
다음에, 도 11(C)에 나타낸 바와 같이, 게이트 절연막(606) 위에 도전막을 형성한 후, 이 도전막을 소정의 형상으로 가공(패터닝)함으로써, 섬 형상의 반도체막(603, 604)의 상방에 전극(607)을 형성한다. 도전막의 형성에는 CVD법, 스퍼터링법 등을 이용할 수 있다. 도전막은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등을 이용할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금을 이용해도 좋고, 상기 금속을 포함하는 화합물을 이용해도 좋다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정 규소 등의 반도체를 이용하여 형성해도 좋다.
2개의 도전막의 조합으로서, 첫번째층에 질화탄탈 또는 탄탈(Ta)을, 두번째층에 텅스텐(W)을 이용할 수 있다. 상기 예 이외에, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티탄 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에서, 열활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들면, n형을 부여하는 불순물 원소가 도핑된 규소와 NiSi(니켈 실리사이드), n형을 부여하는 불순물 원소가 도핑된 Si와 WSix 등도 이용할 수 있다.
또한, 본 실시형태에서는 전극(607)을 단층의 도전막으로 형성하고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 전극(607)은 적층된 복수의 도전막으로 형성되어 있어도 좋다. 3개 이상의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 전극(607)을 형성할 때에 이용하는 마스크로서, 레지스트 대신에 산화규소, 산화질화규소 등을 마스크로서 이용해도 좋다. 이 경우, 패터닝하여 산화규소, 산화질화규소 등의 마스크를 형성하는 공정이 더해지지만, 에칭시에서의 마스크의 막감소가 레지스트보다 적기 때문에, 소망의 폭을 가지는 전극(607)을 형성할 수 있다. 또한, 마스크를 이용하지 않고, 액적 토출법을 이용하여 선택적으로 전극(607)을 형성해도 좋다.
또한, 액적 토출법이란, 소정의 조성물을 포함하는 액적을 작은 구멍으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 전극(607)은, 도전막을 형성한 후, ICP(Inductively　Coupled　Plasma: 유도 결합형 플라즈마) 에칭법을 이용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써, 소망의 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화규소 혹은 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 혹은 불화질소 등의 불소계 가스 또는 산소를 적절히 이용할 수 있다.
다음에, 도 11(D)에 나타낸 바와 같이, 전극(607)을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 반도체막(603, 604)에 첨가한다. 본 실시형태에서는, 반도체막(604)에 p형을 부여하는 불순물 원소(예를 들면, 붕소)를, 반도체막(603)에 n형을 부여하는 불순물 원소(예를 들면, 인 또는 비소)를 첨가한다. 또한, p형을 부여하는 불순물 원소를 반도체막(604)에 첨가할 때, n형의 불순물 원소가 첨가되는 반도체막(603)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 반대로 n형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때, p형의 불순물 원소가 첨가되는 반도체막(604)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 혹은, 먼저 반도체막(603) 및 반도체막(604)에 p형 혹은 n형 중 어느 한쪽을 부여하는 불순물 원소를 첨가한 후, 한쪽의 반도체막에만 선택적으로 높은 농도로 p형 혹은 n형 중 다른 한쪽을 부여하는 불순물 원소를 첨가하도록 해도 좋다. 상기 불순물 원소의 첨가에 의해, 반도체막(603)에 불순물 영역(608), 반도체막(604)에 불순물 영역(609)이 형성된다.
다음에, 도 12(A)에 나타낸 바와 같이, 전극(607)의 측면에 사이드 월(610)을 형성한다. 사이드 월(610)은, 예를 들면, 게이트 절연막(606) 및 전극(607)을 덮도록 새로 절연막을 형성하여, 수직 방향을 주체로 한 이방성 에칭에 의해, 새로 형성된 이 절연막을 부분적으로 에칭함으로써, 형성할 수 있다. 상기 이방성 에칭에 의해, 새로 형성된 절연막이 부분적으로 에칭되어, 전극(607)의 측면에 사이드 월(610)이 형성된다. 또한, 상기 이방성 에칭에 의해, 게이트 절연막(606)도 부분적으로 에칭해도 좋다. 사이드 월(610)을 형성하기 위한 절연막은, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소막, 산화규소막, 산화질화규소막 또는 질화산화규소막이나, 유기 수지 등의 유기 재료를 포함하는 막을 단층 또는 적층하여 형성할 수 있다. 본 실시형태에서는, 막 두께 100 nm의 산화규소막을 플라즈마 CVD법에 의해 형성한다. 또한, 에칭 가스로서는, CHF3와 헬륨의 혼합 가스를 이용할 수 있다. 또한, 사이드 월(610)을 형성하는 공정은, 이것들에 한정되는 것은 아니다.
다음에, 도 12(B)에 나타낸 바와 같이, 전극(607) 및 사이드 월(610)을 마스크로 하여, 반도체막(603, 604)에 일 도전형을 부여하는 불순물 원소를 첨가한다. 또한, 반도체막(603, 604)에는, 각각 앞의 공정에서 첨가한 불순물 원소와 같은 도전형의 불순물 원소를 보다 높은 농도로 첨가한다. 또한, p형을 부여하는 불순물 원소를 반도체막(604)에 첨가할 때, n형의 불순물 원소가 첨가되는 반도체막(603)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 반대로 n형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때, p형의 불순물 원소가 첨가되는 반도체막(604)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다.
상기 불순물 원소의 첨가에 의해, 반도체막(603)에, 한 쌍의 고농도 불순물 영역(611)과, 한 쌍의 저농도 불순물 영역(612)과, 채널 형성 영역(613)이 형성된다. 또한, 상기 불순물 원소의 첨가에 의해, 반도체막(604)에 한 쌍의 고농도 불순물 영역(614)과, 한 쌍의 저농도 불순물 영역(615)과, 채널 형성 영역(616)이 형성된다. 고농도 불순물 영역(611, 614)은 소스 또는 드레인으로서 기능하고, 저농도 불순물 영역(612, 615)은 LDD(Lightly　Doped　Drain) 영역으로서 기능한다.
또한, 반도체막(604) 위에 형성된 사이드 월(610)과, 반도체막(603) 위에 형성된 사이드 월(610)은, 캐리어가 이동하는 방향에서의 폭이 같아지도록 형성해도 좋지만, 이 폭이 다르게 되도록 형성해도 좋다. p형 트랜지스터가 되는 반도체막(604) 위의 사이드 월(610)의 폭은, n형 트랜지스터가 되는 반도체막(603) 위의 사이드 월(610)의 폭보다 길게 하면 좋다. 왜냐하면, p형 트랜지스터에서 소스 및 드레인을 형성하기 위해 첨가되는 붕소는 확산되기 쉽고, 단채널 효과를 야기하기 쉽기 때문이다. p형 트랜지스터에서, 사이드 월(610)의 폭보다 길게 함으로써, 소스 및 드레인에 고농도의 붕소를 첨가하는 것이 가능하게 되어, 소스 및 드레인을 저저항화할 수 있다.
다음에, 소스 및 드레인을 더욱 저저항화하기 위하여, 반도체막(603, 604)을 실리사이드화함으로써, 실리사이드층을 형성해도 좋다. 실리사이드화는, 반도체막에 금속을 접촉시켜, 가열 처리, GRTA법, LRTA법 등에 의해, 반도체막 중의 규소와 금속을 반응시켜 행한다. 실리사이드층으로서는, 코발트 실리사이드 혹은 니켈 실리사이드를 이용하면 좋다. 반도체막(603, 604)의 두께가 얇은 경우에는, 이 영역의 반도체막(603, 604)의 바닥부까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화에 이용하는 금속의 재료로서, 티탄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 이용할 수 있다. 또한, 레이저 조사나 램프 등의 광조사에 의해 실리사이드를 형성해도 좋다.
상술한 일련의 공정에 의해, n 채널형 트랜지스터(617)와 p 채널형 트랜지스터(618)가 형성된다.
다음에 도 12(C)에 나타낸 바와 같이, 트랜지스터(617, 618)를 덮도록 절연막(619)을 형성한다. 절연막(619)은 반드시 형성할 필요는 없지만, 절연막(619)을 형성함으로써, 알칼리 금속이나 알칼리토류 금속 등의 불순물이 트랜지스터(617, 618)에 침입하는 것을 막을 수 있다. 구체적으로, 절연막(619)으로서, 질화규소, 질화산화규소, 산화질화규소, 질화알루미늄, 산화알루미늄, 산화규소 등을 이용하는 것이 바람직하다. 본 실시형태에서는, 막 두께 600 nm 정도의 산화질화규소막을, 절연막(619)으로서 이용한다. 이 경우, 상기 수소화의 공정은, 이 산화질화규소막 형성 후에 행하여도 좋다.
다음에, 트랜지스터(617, 618)를 덮도록, 절연막(619) 위에 절연막(620)을 형성한다. 절연막(620)은, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, 산화규소, 질화규소, 산화질화규소, 질화산화규소, PSG(인 유리: Phospho Silicate Glass), BPSG(인 붕소 유리: borophosphosilicate glass), 알루미나 등을 이용할 수 있다. 실록산계 수지는, 치환기에 수소 외에, 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 1종을 가지고 있어도 좋다. 또한, 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(620)을 형성해도 좋다. 절연막(620)은 그 표면을 CMP법 또는 액체 제트 연마 등에 의해 평탄화시켜도 좋다.
또한, 섬 형상의 반도체막(603)과 섬 형상의 반도체막(604)이, 다른 타이밍에서 전치된 반도체막으로 형성되어 있는 경우, 제작 방법에 따라서는, 섬 형상의 반도체막(603)과 섬 형상의 반도체막(604)의 사이에서, 도 12(C)에 나타낸 바와 같이 절연막(602)이 분리되어 있는 경우가 있다. 그러나, 예를 들면, 상기 폴리이미드, 실록산계 수지 등을 이용하여 도포법으로 절연막(620)을 형성함으로써, 절연막(602)의 사이에 형성되는 단차에 의해, 절연막(620)의 표면의 평탄성이 손상되는 것을 막을 수 있다. 따라서, 절연막(602)과 베이스 기판(601)의 사이의 단차에 의해, 절연막(620)의 표면에 요철이 생김으로써, 후에 절연막(620) 위에 형성되는 도전막(621), 도전막(622)이 부분적으로 극단적으로 얇아진다, 또는, 최악의 경우 단이 끊기는 것을 막을 수 있다. 따라서, 도포법으로 절연막(620)을 형성함으로써, 결과적으로 본 발명을 이용하여 형성되는 반도체 장치의 수율 및 신뢰성을 높일 수 있다.
또한, 실록산계 수지는, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기로 수소 외에, 불소, 알킬기, 또는 방향족 탄화수소 중, 적어도 1종을 가지고 있어도 좋다.
절연막(620)의 형성에는, 그 재료에 따라, CVD법, 스퍼터법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
다음에 도 13에 나타낸 바와 같이, 섬 형상의 반도체막(603, 604)이 각각 일부 노출되도록 절연막(619) 및 절연막(620)에 콘택트홀을 형성한다. 그리고, 이 콘택트홀을 통하여 섬 형상의 반도체막(603, 604)에 접하는 도전막(621, 622)을 형성한다. 콘택트홀 개구 시의 에칭에 이용되는 가스는, CHF3와 He의 혼합 가스를 이용했지만, 이것에 한정되는 것은 아니다.
도전막(621, 622)은, CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 구체적으로, 도전막(621, 622)으로서, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si) 등을 이용할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금을 이용해도 좋고, 상기 금속을 포함하는 화합물을 이용해도 좋다. 도전막(621, 622)은, 상기 금속이 이용된 막을 단층 또는 복수 적층시켜 형성할 수 있다.
알루미늄을 주성분으로 하는 합금의 예로서, 알루미늄을 주성분으로 하여 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하여, 니켈과, 탄소 또는 규소의 한쪽 또는 양쪽 모두를 포함하는 것도 예로 들 수 있다. 알루미늄이나 알루미늄 실리콘은 저항값이 낮고, 저렴하기 때문에, 도전막(621, 622)을 형성하는 재료로서 최적이다. 특히 알루미늄 실리콘(Al-Si)막은, 도전막(621, 622)을 패터닝으로 형성할 때, 레지스트 베이크에서의 힐록의 발생을 알루미늄막에 비해 방지할 수 있다. 또한, 규소(Si) 대신에, 알루미늄막에 0.5 중량% 정도의 Cu를 혼입시켜도 좋다.
도전막(621, 622)은, 예를 들면, 배리어막과 알루미늄 실리콘(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄 실리콘(Al-Si)막과 질화티탄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막은, 티탄, 티탄의 질화물, 몰리브덴 또는 몰리브덴의 질화물을 이용하여 형성된 막이다. 알루미늄 실리콘(Al-Si)막을 사이에 끼우도록 배리어막을 형성하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 보다 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄을 이용하여 배리어막을 형성하면, 섬 형상의 반도체막(603, 604) 위에 얇은 산화막이 형성되어 있었다고 해도, 배리어막에 포함되는 티탄이 이 산화막을 환원하여, 도전막(621, 622)과 섬 형상의 반도체막(603, 604)이 양호한 콘택트를 취할 수 있다. 또한, 배리어막을 복수 적층하도록 하여 이용해도 좋다. 그 경우, 예를 들면, 도전막(621, 622)을 하층으로부터 Ti, 질화티탄, Al-Si, Ti, 질화티탄의 5층 구조로 할 수 있다.
또한, 도전막(621)은 n 채널형 트랜지스터(617)의 고농도 불순물 영역(611)에 접속되어 있다. 도전막(622)은 p 채널형 트랜지스터(618)의 고농도 불순물 영역(614)에 접속되어 있다.
도 13에는, n 채널형 트랜지스터(617) 및 p 채널형 트랜지스터(618)의 상면도를 나타내고 있다. 단, 도 13에서는 도전막(621, 622), 절연막(619), 절연막(620)을 생략한 도면을 나타내고 있다.
또한, 본 실시형태에서는, n 채널형 트랜지스터(617)와 p 채널형 트랜지스터(618)가, 각각 게이트로서 기능하는 전극(607)을 하나씩 가지는 경우를 예시하고 있지만, 본 발명은 이 구성에 한정되는 것은 아니다. 본 발명으로 제작되는 트랜지스터는 게이트로서 기능하는 전극을 복수 가지고, 또한, 이 복수의 전극이 전기적으로 접속되어 있는 멀티 게이트 구조를 가지고 있어도 좋다.
또한, 본 발명으로 제작되는 반도체 장치가 가지는 트랜지스터는, 게이트 플래너 구조를 가지고 있어도 좋다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시예 1]
본 실시예에서는, 1장의 베이스 기판에 복수회에 걸쳐 반도체막을 전치하고, 반도체 장치의 하나인 반도체 표시 장치를 형성하는 수순에 대하여 설명한다.
먼저, 도 14(A)에 나타낸 바와 같이, 베이스 기판(1800) 위에 복수의 본드 기판(1801)을 접합에 의해 부착시킨다. 다음에 도 14(B)에 나타낸 바와 같이, 본드 기판(1801)으로부터 반도체막(1802)을 베이스 기판(1800) 위로 전치한 후, 복수의 본드 기판(1803)을 접합에 의해 베이스 기판(1800) 위에 부착시킨다. 또한, 본드 기판(1803)은, 그 단부가 부분적으로 제거됨으로써 볼록부가 형성되어 있고, 볼록부가 베이스 기판(1800)측을 향하도록, 베이스 기판(1800) 위에 부착된다. 그리고, 도 14(C)에 나타낸 바와 같이, 본드 기판(1803)으로부터 반도체막(1804)을 베이스 기판(1800) 위로 전치한다.
그리고 베이스 기판(1800) 위로 전치된 반도체막(1802) 및 반도체막(1804)을 이용한 반도체 소자를 형성함으로써, 도 14(D)에 나타낸 바와 같은 반도체 표시 장치의 소자 기판을 형성할 수 있다. 또한, 소자 기판이란, 화소의 구동을 제어하는 반도체 소자가 형성된 기판에 상당한다. 계조를 표시하기 위한 표시 소자는, 액정 셀과 같이 소자 기판과 대향 기판의 사이에 형성되어 있어도 좋고, 발광소자와 같이 소자 기판측에 형성되어 있어도 좋다. 소자 기판도 본 발명의 반도체 장치의 범주에 포함된다.
본 발명에서는, 먼저 전치되는 반도체막(1802)과, 후에 전치되는 반도체막(1804)의 간격을, 수십 ㎛ 정도로 작게 억제할 수 있어, 전치된 반도체막(1802)과 반도체막(1804)의 간극에 영향을 받지 않는 반도체 장치를 제작할 수 있다.
도 15(A)에, 반도체막(1802)과 반도체막(1804)의 간극에 영향을 받지 않도록 형성된 액정 표시 장치의 화소의 확대도를 일례로서 나타낸다. 도 15(A)는 화소(1805)와 인접하는 주변 화소의 상면도이며, 도 15(B)는 도 15(A)에 나타낸 상면도의 파선 A-A'에서의 단면도에 상당한다.
화소(1805)는, 주사선(1810)과 신호선(1811)과 스위칭 소자로서 기능하는 트랜지스터(1812)와, 화소 전극(1813)을 적어도 가지고 있다. 또한, 영역(1806)은 반도체막(1802)이 전치되는 영역이며, 영역(1807)은 반도체막(1804)이 전치되는 영역이며, 영역(1808)이 반도체막(1802)과 반도체막(1804)의 사이의 간극에 상당하는 영역이다.
화소(1805)가 가지는 트랜지스터(1812)는, 영역(1806)으로 전치된 반도체막(1802)을 패터닝함으로써 형성되는 섬 형상의 반도체막(1814)을 가지고 있다. 그리고 화소(1805)는 영역(1808)과 중첩되어 있다. 단, 도 15에 나타낸 액정 표시 장치에서는, 트랜지스터들간의 거리가, 영역(1808)의 폭보다 길기 때문에, 영역(1808)과 겹치도록 화소(1805)를 형성할 수 있다.
본 실시예는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시예 2]
본 실시예에서는, 본 발명으로 제작되는 반도체 장치의 하나인, 액티브 매트릭스형의 반도체 표시 장치의 구성에 대하여 설명한다.
액티브 매트릭스형의 발광 장치는, 각 화소에 표시 소자에 상당하는 발광소자가 형성되어 있다. 발광소자는 스스로 발광하기 때문에 시인성이 높고, 액정 표시 장치에서 필요한 백 라이트가 필요하지 않고 박형화에 최적임과 동시에, 시야각에도 제한이 없다. 본 실시예에서는, 발광소자의 하나인 유기 발광소자(OLED: Organic　Light　Emitting　Diode)를 이용한 발광 장치에 대하여 설명하지만, 본 발명으로 제작되는 반도체 표시 장치는, 다른 발광소자를 이용한 발광 장치이어도 좋다.
OLED는, 전장을 인가함으로써 발생하는 발광(Electroluminescence)을 얻을 수 있는 재료를 포함하는 층(이하, 전계 발광층이라고 기재함)과, 양극층과, 음극층을 가지고 있다. 전계 발광에는, 일중항 여기 상태로부터 기저 상태로 복귀할 때의 발광(형광)과 삼중항 여기 상태로부터 기저 상태로 복귀할 때의 발광(인광)이 있지만, 본 발명으로 제작되는 발광 장치는, 상술한 발광 중, 어느 한쪽의 발광을 이용하여도 좋고, 또는 양쪽 모두의 발광을 이용하여도 좋다.
도 16(A)에, 본 실시예의 발광 장치의 단면도를 나타낸다. 도 16(A)에 나타낸 발광 장치는, 구동 회로에 이용되는 트랜지스터(1601), 트랜지스터(1602)와, 화소에 이용되는 구동용 트랜지스터(1604), 스위칭용 트랜지스터(1603)를 소자 기판(1600) 위에 가지고 있다. 또한, 도 16(A)에 나타낸 발광 장치는, 소자 기판(1600) 위에서, 화소에 발광소자(1605)를 가지고 있다.
발광소자(1605)는, 화소 전극(1606)과 전계 발광층(1607)과 대향 전극(1608)을 가지고 있다. 화소 전극(1606)과 대향 전극(1608)은, 어느 한쪽이 양극이며, 다른 한쪽이 음극이다.
양극은, 산화규소를 포함하는 인듐 주석 산화물(ITSO), 인듐 주석 산화물(ITO), 산화아연(ZnO), 산화인듐 아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등의 투광성 산화물 도전 재료를 이용할 수 있다. 또한, 양극은, 투광성 산화물 도전 재료 외에, 예를 들면, 질화티탄, 질화지르코늄, Ti, W, Ni, Pt, Cr, Ag, Al 등의 하나 또는 복수로 이루어지는 단층막 외에, 질화티탄막과 알루미늄을 주성분으로 하는 막과의 적층, 질화티탄막과 알루미늄을 주성분으로 하는 막과 질화티탄막과의 3층 구조 등을 이용할 수 있다. 단, 투광성 산화물 도전 재료 이외의 재료로 양극측으로부터 광을 취출하는 경우, 광이 투과하는 정도의 막 두께(바람직하게는, 5 nm∼30 nm 정도)로 형성한다.
또한, 양극으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용할 수도 있다. 도전성 조성물은, 양극이 되는 도전막의 시트 저항이 10000 Ω／□ 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 포함되는 도전성 고분자의 저항율이 0.1 Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, π 전자 공액계 도전성 고분자로서, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 이들의 2종 이상의 공중합체 등을 들 수 있다.
공액 도전성 고분자의 구체적인 예로서는, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-하이드록시피롤), 폴리(3-메틸-4-하이드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥톡시피롤), 폴리(3-카르복실피롤), 폴리(3-메틸-4-카르복실피롤), 폴리 N-메틸피롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥톡시티오펜), 폴리(3-카르복실티오펜), 폴리(3-메틸-4-카르복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린술폰산), 폴리(3-아닐린술폰산) 등을 들 수 있다.
상기 도전성 고분자를 단독으로 도전성 조성물로서 양극으로 사용해도 좋고, 도전성 조성물의 막 두께의 균일성, 막 강도 등의 막 특성을 조정하기 위해 유기 수지를 첨가하여 사용할 수 있다.
유기 수지로서는, 도전성 고분자와 상용 또는 혼합 분산 가능하다면 열경화성 수지이어도 좋고, 열가소성 수지이어도 좋고, 광경화성 수지이어도 좋다. 예를 들면, 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트 등의 폴리에스테르계 수지, 폴리이미드, 폴리아미드이미드 등의 폴리이미드계 수지, 폴리아미드 6, 폴리아미드 6,6, 폴리아미드 12, 폴리아미드 11 등의 폴리아미드 수지, 폴리불화비닐리덴, 폴리불화비닐, 폴리테트라플루오로에틸렌, 에틸렌테트라플루오로에틸렌코폴리머, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 폴리비닐알코올, 폴리비닐에테르, 폴리비닐부티랄, 폴리초산비닐, 폴리염화비닐 등의 비닐 수지, 에폭시 수지, 크실렌 수지, 아라미드 수지, 폴리우레탄계 수지, 폴리우레아계 수지, 멜라민 수지, 페놀계 수지, 폴리에테르, 아크릴계 수지 및 이들의 공중합체 등을 들 수 있다.
또한, 도전성 조성물의 전기 전도도를 조정하기 위하여, 도전성 조성물에 억셉터성 또는 도너성 도펀트를 도핑함으로써, 공액 도전성 고분자의 공액 전자의 산화 환원 전위를 변화시켜도 좋다.
억셉터성 도펀트로서는, 할로겐 화합물, 루이스산, 프로톤산, 유기 시아노 화합물, 유기 금속 화합물 등을 사용할 수 있다. 할로겐 화합물로서는, 염소, 브롬, 요오드, 염화요오드, 브롬화요오드, 불화요오드 등을 들 수 있다. 루이스산으로서는 오불화인, 오불화비소, 오불화안티몬, 삼불화붕소, 삼염화붕소, 삼브롬화붕소 등을 들 수 있다. 프로톤산으로서는, 염산, 황산, 초산, 인산, 붕불화수소산, 불화수소산, 과염소산 등의 무기산과, 유기 카르본산, 유기 술폰산 등의 유기산을 들 수 있다. 유기 카르본산 및 유기 술폰산으로서는, 상기 카르본산 화합물 및 술폰산 화합물을 사용할 수 있다. 유기 시아노 화합물로서는, 공액 결합에 2개 이상의 시아노기를 포함하는 화합물을 사용할 수 있다. 예를 들면, 테트라시아노에틸렌, 테트라시아노에틸렌옥사이드, 테트라시아노벤젠, 테트라시아노퀴노디메탄, 테트라시아노아자나프탈렌 등을 들 수 있다.
도너성 도펀트로서는, 알칼리 금속, 알칼리토류 금속, 4급 아민 화합물 등을 들 수 있다.
도전성 조성물을, 물 또는 유기용제(알코올계 용제, 케톤계 용제, 에스테르계 용제, 탄화수소계 용제, 방향족계 용제 등)에 용해시켜, 습식법에 의해 양극이 되는 박막을 형성할 수 있다.
도전성 조성물을 용해하는 용매로서는, 특별히 한정되는 것은 아니고, 상기한 도전성 고분자 및 유기 수지 등의 고분자 수지 화합물을 용해하는 것을 이용하면 좋고, 예를 들면, 물, 메탄올, 에탄올, 프로필렌 카보네이트, N-메틸피롤리돈, 디메틸포름아미드, 디메틸아세트아미드, 시클로헥사논, 아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 톨루엔 등의 단독 혹은 혼합 용제에 용해하면 좋다.
도전성 조성물의 성막은 위에서 설명한 바와 같이 용매에 용해한 후, 도포법, 코팅법, 액적 토출법(잉크젯법이라고도 함), 인쇄법 등의 습식법을 이용하여 성막할 수 있다. 용매의 건조는, 열처리를 행하여도 좋고, 감압 하에서 행하여도 좋다. 또한, 유기 수지가 열경화성인 경우에는, 더욱 가열 처리를 행하고, 광경화성인 경우에는, 광 조사 처리를 행하면 좋다.
음극은, 일반적으로 일 함수가 작은 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등을 이용할 수 있다. 구체적으로는, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리토류 금속, 및 이것들을 포함하는 합금(Mg : Ag, Al : Li 등) 외에, Yb나 Er 등의 희토류 금속을 이용하여 형성할 수도 있다. 또한, 전자 주입성이 높은 재료를 포함하는 층을 음극에 접하도록 형성함으로써, 알루미늄이나, 투광성 산화물 도전 재료 등을 이용한 통상의 도전막도 이용할 수 있다.
전계 발광층(1607)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋고, 각층에는 유기 재료뿐만 아니라 무기 재료가 포함되어 있어도 좋다. 전계 발광층(1607)에서의 루미네슨스에는, 일중항 여기 상태로부터 기저 상태로 복귀할 때의 발광(형광)과 삼중항 여기 상태로부터 기저 상태로 복귀할 때의 발광(인광)이 포함된다. 복수의 층으로 구성되어 있는 경우, 화소 전극(1606)이 음극이라고 하면, 화소 전극(1606) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순으로 적층한다. 또한, 화소 전극(1606)이 양극에 상당하는 경우에는 전계 발광층(1607)을 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순으로 적층하여 형성한다.
또한, 전계 발광층(1607)은, 고분자계 유기 화합물, 중분자계 유기 화합물(승화성을 가지지 않고, 연쇄하는 분자의 길이가 10 ㎛ 이하인 유기 화합물), 저분자계 유기 화합물, 무기 화합물 중 어느 것을 이용하여도, 액적 토출법으로 형성하는 것이 가능하다. 또한, 중분자계 유기 화합물, 저분자계 유기 화합물, 무기 화합물은 증착법으로 형성해도 좋다.
또한, 스위칭용 트랜지스터(1603), 구동용 트랜지스터(1604)는, 싱글 게이트 구조가 아니라, 더블 게이트 구조나 트리플 게이트 구조 등의 멀티 게이트 구조를 가지고 있어도 좋다.
다음에 도 16(B)에, 본 실시예의 액정 표시 장치의 단면도를 나타낸다. 도 16(B)에 나타낸 액정 표시 장치는, 구동 회로에 이용되는 트랜지스터(1611), 트랜지스터(1612)와, 화소에서 스위칭 소자로서 기능하는 트랜지스터(1613)를 소자 기판(1610) 위에 가지고 있다. 또한, 도 16(B)에 나타낸 액정 표시 장치는, 소자 기판(1610)과 대향 기판(1614)의 사이에 액정 셀(1615)을 가지고 있다.
액정 셀(1615)은, 소자 기판(1610)에 형성된 화소 전극(1616)과, 대향 기판(1614)에 형성된 대향 전극(1617)과, 화소 전극(1616)과 대향 전극(1617) 사이에 제공된 액정(1618)을 가지고 있다. 화소 전극(1616)에는, 예를 들면, 산화규소를 포함하는 산화인듐 주석(ITSO), 산화인듐 주석(ITO), 산화아연(ZnO), 산화인듐 아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등을 이용할 수 있다.
본 실시예는, 상기 실시형태 또는 실시예와 적절히 조합하여 실시하는 것이 가능하다.
[실시예 3]
본 실시예에서는, 본 발명으로 제작되는 반도체 표시 장치의 전체적인 구성 대하여 설명한다. 도 17에, 본 발명으로 제작되는 반도체 표시 장치의 블럭도를 일례로서 나타낸다.
도 17에 나타낸 반도체 표시 장치는, 화소를 복수 가지는 화소부(900)와, 각 화소를 라인마다 선택하는 주사선 구동 회로(910)와, 선택된 라인의 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(920)를 가진다.
도 17에서 신호선 구동 회로(920)는, 시프트 레지스터(921), 제1 래치(922), 제2 래치(923), DA(Digital　to　Analog) 변환 회로(924)를 가지고 있다. 시프트 레지스터(921)에는, 클록 신호(S-CLK), 스타트 펄스 신호(S-SP)가 입력된다. 시프트 레지스터(921)는, 이들 클록 신호(S-CLK) 및 스타트 펄스 신호(S-SP)에 따라, 펄스가 순차 시프트하는 타이밍 신호를 생성하여, 제1 래치(922)에 출력한다. 타이밍 신호의 펄스가 출현하는 순서는, 주사 방향 전환 신호에 따라 바꾸도록 해도 좋다.
제1 래치(922)에 타이밍 신호가 입력되면, 이 타이밍 신호의 펄스에 따라, 비디오 신호가 순차로 제1 래치(922)에 기입되어 보유된다. 또한, 제1 래치(922)가 가지는 복수의 기억 회로에 순차로 비디오 신호를 기입해도 좋지만, 제1 래치(922)가 가지는 복수의 기억 회로를 몇 개의 그룹으로 나누고, 이 그룹마다 병행하여 비디오 신호를 입력하는, 소위 분할 구동을 행하여도 좋다. 또한, 이 때의 그룹수를 분할수라고 부른다. 예를 들면, 기억 회로마다 래치를 4개의 그룹으로 나눈 경우, 4 분할로 분할 구동하게 된다.
제1 래치(922)의 모든 기억 회로에 대한 비디오 신호의 기입이 한번 종료할 때까지의 시간을 라인 기간이라고 부른다. 실제로는, 상기 라인 기간에 수평 귀선 시간이 더해진 기간을 라인 기간에 포함하는 경우가 있다.
1 라인 기간이 종료하면, 제2 래치(923)에 입력되는 래치 신호(S-LS)의 펄스에 따라, 제1 래치(922)에 보유되어 있는 비디오 신호가, 제2 래치(923)에 일제히 기입되어 보유된다. 제2 래치(923)에 비디오 신호의 송출을 끝낸 제1 래치(922)에는, 다시 시프트 레지스터(921)로부터의 타이밍 신호에 따라, 다음의 비디오 신호의 기입이 순차로 행해진다. 이 두번째의 1 라인 기간 중에는, 제2 래치(923)에 기입되어 보유되어 있는 비디오 신호가 DA 변환 회로(924)에 입력된다.
그리고 DA 변환 회로(924)는 입력된 디지털의 비디오 신호를 아날로그의 비디오 신호로 변환하여, 신호선을 통하여 화소부(900) 내의 각 화소에 입력한다.
또한, 신호선 구동 회로(920)는, 시프트 레지스터(921) 대신에, 펄스가 순차 시프트하는 신호를 출력할 수 있는 다른 회로를 이용해도 좋다.
또한, 도 17에서는 DA 변환 회로(924)의 후단에 화소부(900)가 직접 접속되어 있지만, 본 발명은 이 구성에 한정되지 않는다. 화소부(900)의 전단에, DA 변환 회로(924)로부터 출력된 비디오 신호에 신호 처리를 실시하는 회로를 형성할 수 있다. 신호 처리를 실시하는 회로의 일례로서, 예를 들면, 파형을 정형할 수 있는 버퍼 등을 들 수 있다.
다음에, 주사선 구동 회로(910)의 동작에 대하여 설명한다. 본 발명으로 제작되는 반도체 표시 장치에서는, 화소부(900)의 각 화소에 주사선이 복수 설치되어 있다. 주사선 구동 회로(910)는 선택 신호를 생성하고, 이 선택 신호를 복수의 각 주사선에 입력함으로써, 화소를 라인마다 선택한다. 선택 신호에 의해 화소가 선택되면, 주사선의 하나에 게이트가 접속된 트랜지스터가 온이 되고, 화소에 대한 비디오 신호의 입력을 한다.
본 발명에서는, 전치되는 복수의 반도체막 사이의 간격을 작게 억제할 수 있으므로, 화소부(900), 주사선 구동 회로(910), 신호선 구동 회로(920)를 모두 같은 베이스 기판에 형성할 수 있다.
본 실시예는, 상기 실시형태 또는 실시예와 적절히 조합하여 실시하는 것이 가능하다.
[실시예 4]
본 실시예에서는, 본 발명으로 제작된 반도체 표시 장치의 외관에 대하여, 도 18을 이용하여 설명한다. 도 18(A)은, 베이스 기판 위에 형성된 트랜지스터 및 발광소자를 베이스 기판과 봉지용 기판의 사이에 시일재로 봉지한 패널의 상면도이며, 도 18(B)은 도 18(A)의 A-A'에서의 단면도에 상당한다.
베이스 기판(4001) 위에 형성된 화소부(4002)와, 신호선 구동 회로(4003)와, 주사선 구동 회로(4004)를 둘러싸도록, 시일재(4020)가 형성되어 있다. 또한, 화소부(4002), 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)의 위에, 봉지용 기판(4006)이 설치되어 있다. 따라서 화소부(4002), 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)는, 베이스 기판(4001)과 봉지용 기판(4006) 사이에서, 시일재(4020)에 의해, 충전재(4007)와 함께 밀봉되어 있다.
또한, 베이스 기판(4001) 위에 설치된 화소부(4002), 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)는, 각각 트랜지스터를 복수 가지고 있다. 도 18(B)에서는, 신호선 구동 회로(4003)에 포함되는 트랜지스터(4008)와, 화소부(4002)에 포함되는 구동용 트랜지스터(4009) 및 스위칭용 트랜지스터(4010)를 예시하고 있다.
또한, 발광소자(4011)는, 구동용 트랜지스터(4009)의 소스 영역 또는 드레인 영역과 접속되어 있는 배선(4017)의 일부를 그 화소 전극으로서 이용하고 있다. 또한, 발광소자(4011)는 화소 전극 외에 대향 전극(4012)과 전계 발광층(4013)을 가지고 있다. 또한, 발광소자(4011)의 구성은 본 실시예에 나타낸 구성에 한정되지 않는다. 발광소자(4011)로부터 취출하는 광의 방향이나, 구동용 트랜지스터(4009)의 극성 등에 맞추어, 발광소자(4011)의 구성은 적절히 바꿀 수 있다.
또한, 신호선 구동 회로(4003), 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전압은, 도 18(B)에 나타낸 단면도에서는 도시하지 않았지만, 인출 배선(4014 및 4015)을 통하여, 접속 단자(4016)로부터 공급되고 있다.
본 실시예에서는, 발광소자(4011)가 가지는 대향 전극(4012)과 같은 도전막으로 접속 단자(4016)가 형성되어 있다. 또한, 인출 배선(4014)은 배선(4017)과 같은 도전막으로 형성되어 있다. 또한, 인출 배선(4015)은, 구동용 트랜지스터(4009), 스위칭용 트랜지스터(4010), 트랜지스터(4008)가 각각 가지는 게이트 전극과 같은 도전막으로 형성되어 있다.
접속 단자(4016)는 FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또한, 봉지용 기판(4006)으로서, 유리, 금속(대표적으로는 스테인리스 스틸), 세라믹, 플라스틱을 이용할 수 있다. 단, 발광소자(4011)로부터의 광의 취출 방향에 위치하는 봉지용 기판(4006)은 투광성을 가지지 않으면 안 된다. 따라서 봉지용 기판(4006)은 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 이용하는 것이 바람직하다.
또한, 충전재(4007)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있다. 본 실시예에서는 충전재(4007)로서 질소를 이용하는 예를 나타내고 있다.
본 실시예는, 상기 실시형태 또는 실시예와 적절히 조합하여 실시하는 것이 가능하다.
[실시예 5]
본 발명에서는, 보다 화면 사이즈가 큰 반도체 표시 장치를 저비용으로 제작할 수 있다. 따라서, 본 발명으로 제작된 반도체 표시 장치는, 표시 장치, 노트형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital　Versatile　Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치)에 이용하는 것이 바람직하다. 그 외에, 본 발명으로 제작된 반도체 장치를 이용할 수 있는 전자기기로서, 휴대전화, 휴대형 게임기 또는 전자 서적, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 등), 등을 들 수 있다. 이들 전자기기의 구체적인 예를 도 19에 나타낸다.
도 19(A)는 표시 장치이며, 케이스(2001), 표시부(2002), 스피커부(2003) 등을 포함한다. 본 발명으로 제작된 반도체 표시 장치는, 표시부(2002)에 이용할 수 있다. 또한, 표시 장치에는, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다. 또한, 본 발명으로 제작된 반도체 장치를, 신호 처리용의 회로로서 이용해도 좋다.
도 19(B)는 노트형 퍼스널 컴퓨터이며, 본체(2201), 케이스(2202), 표시부(2203), 키보드(2204), 마우스(2205) 등을 포함한다. 본 발명으로 제작된 반도체 표시 장치는 표시부(2203)에 이용할 수 있다. 또한, 본 발명으로 제작된 반도체 장치를 신호 처리용의 회로로서 이용해도 좋다.
도 19(C)는 기록 매체를 구비한 휴대형의 화상 재생 장치(구체적으로는, DVD 재생 장치)이며, 본체(2401), 케이스(2402), 표시부(2403), 기록 매체(DVD 등) 판독부(2404), 조작 키(2405), 스피커부(2406) 등을 포함한다. 기록 매체를 구비한 화상 재생 장치에는 가정용 게임기기 등도 포함된다. 본 발명으로 제작된 반도체 표시 장치는 표시부(2403)에 이용할 수 있다. 또한, 본 발명으로 제작된 반도체 장치를 신호 처리용의 회로로서 이용해도 좋다.
이상과 같이, 본 발명의 적용 범위는 매우 넓고, 모든 분야의 전자기기에 이용하는 것이 가능하다.
본 실시예는, 상기 실시형태 또는 상기 실시예와 적절히 조합하여 실시할 수 있다.
본 출원은 2007년 6월 28일자 출원한 일본특허출원 제2007-170089호를 기초로 한 것이며, 상기 출원의 전내용이 여기에 참조로서 인용되어 있다.

Claims (34)

  1. 제1 본드 기판을 베이스 기판에 부착시키고,
    상기 제1 본드 기판을 분리하여, 상기 제1 본드 기판의 일부인 제1 반도체막을 상기 베이스 기판 위에 형성하고,
    단부가 부분적으로 제거됨으로써 볼록부가 형성된 제2 본드 기판을, 상기 볼록부 이외의 영역에서 상기 제2 본드 기판이 상기 제1 반도체막과 겹치도록 상기 베이스 기판에 부착시키고,
    상기 제2 본드 기판을 분리하여, 상기 볼록부의 일부인 제2 반도체막을 상기 베이스 기판 위에 형성하는, 반도체 장치의 제작 방법.
  2. 제1 본드 기판을 베이스 기판에 부착시키고,
    상기 제1 본드 기판을 분리하여, 상기 제1 본드 기판의 일부인 제1 반도체막을 상기 베이스 기판 위에 형성하고,
    단부가 부분적으로 제거됨으로써 볼록부가 형성된 제2 본드 기판을, 상기 볼록부 이외의 영역에서 상기 제2 본드 기판이 상기 제1 반도체막과 겹치도록, 상기 베이스 기판 위에 부착시키고,
    상기 제2 본드 기판을 분리하여, 상기 볼록부의 일부인 제2 반도체막을 상기 베이스 기판에 형성하고,
    상기 제2 본드 기판에 대하여 수직 방향에서의 상기 볼록부의 폭은, 상기 제1 반도체막의 막 두께보다 큰, 반도체 장치의 제작 방법.
  3. 제1 본드 기판을 베이스 기판 위에 부착시키고,
    상기 제1 본드 기판을 분리하여, 상기 제1 본드 기판의 일부인 제1 반도체막을 상기 베이스 기판 위에 형성하고,
    단부가 부분적으로 제거됨으로써 볼록부가 형성된 제2 본드 기판을, 상기 볼록부 이외의 영역에서 상기 제2 본드 기판이 상기 제1 반도체막과 겹치도록, 상기 베이스 기판에 부착시키고,
    상기 제2 본드 기판을 분리하여, 상기 볼록부의 일부인 제2 반도체막을 상기 베이스 기판에 형성하고,
    적어도 상기 제1 반도체막과 상기 제2 반도체막 사이에 제3 반도체막을 형성하고,
    에피택셜 성장에 의해 상기 제3 반도체막을 결정화하는, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 제1 본드 기판 위에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제1 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  5. 제 2 항에 있어서,
    상기 제1 본드 기판에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제1 본드 기판에, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  6. 제 3 항에 있어서,
    상기 제1 본드 기판에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제1 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  7. 제 1 항에 있어서,
    상기 볼록부에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제2 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  8. 제 2 항에 있어서,
    상기 돌출부에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제2 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  9. 제 3 항에 있어서,
    상기 돌출부에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제2 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  10. 단부가 부분적으로 제거됨으로써 제1 볼록부가 형성된 제1 본드 기판을 베이스 기판 위에 부착시키고,
    상기 제1 본드 기판을 분리하여, 상기 제1 볼록부의 일부인 제1 반도체막을 상기 베이스 기판 위에 형성하고,
    단부가 부분적으로 제거됨으로써 제2 볼록부가 형성된 제2 본드 기판을, 상기 제2 볼록부 이외의 영역에서 상기 제2 본드 기판이 상기 제1 반도체막과 겹치도록, 상기 베이스 기판에 부착시키고,
    상기 제2 본드 기판을 분리하여, 상기 제2 볼록부의 일부인 제2 반도체막을 상기 베이스 기판 위에 형성하는, 반도체 장치의 제작 방법.
  11. 단부가 부분적으로 제거됨으로써 제1 볼록부가 형성된 제1 본드 기판을 베이스 기판에 부착시키고,
    상기 제1 본드 기판을 분리하여, 상기 제1 볼록부의 일부인 제1 반도체막을 상기 베이스 기판에 형성하고,
    단부가 부분적으로 제거됨으로써 제2 볼록부가 형성된 제2 본드 기판을, 상기 제2 볼록부 이외의 영역에서 상기 제2 본드 기판이 상기 제1 반도체막과 겹치도록, 상기 베이스 기판에 부착시키고,
    상기 제2 본드 기판을 분리하여, 상기 제2 볼록부의 일부인 제2 반도체막을 상기 베이스 기판에 형성하고,
    상기 제2 본드 기판에 대하여 수직 방향에서의 상기 제2 볼록부의 폭은, 상기 제1 반도체막의 막 두께보다 큰, 반도체 장치의 제작 방법.
  12. 단부가 부분적으로 제거됨으로써 제1 볼록부가 형성된 제1 본드 기판을 베이스 기판에 부착시키고,
    상기 제1 본드 기판을 분리하여, 상기 제1 볼록부의 일부인 제1 반도체막을 상기 베이스 기판 위에 형성하고,
    단부가 부분적으로 제거됨으로써 제2 볼록부가 형성된 제2 본드 기판을, 상기 제2 볼록부 이외의 영역에서 상기 제2 본드 기판이 상기 제1 반도체막과 겹치도록, 상기 베이스 기판에 부착시키고,
    상기 제2 본드 기판을 분리하여, 상기 제2 볼록부의 일부인 제2 반도체막을 상기 베이스 기판 위에 형성하고,
    적어도 상기 제1 반도체막과 상기 제2 반도체막 사이에 제3 반도체막을 형성하고,
    에피택셜 성장에 의해 상기 제3 반도체막을 결정화하는, 반도체 장치의 제작 방법.
  13. 제 10 항에 있어서,
    상기 제1 볼록부 위에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제1 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  14. 제 11 항에 있어서,
    상기 제1 볼록부 위에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제1 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  15. 제 12 항에 있어서,
    상기 제1 볼록부 위에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제1 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판 위에 부착되는, 반도체 장치의 제작 방법.
  16. 제 10 항에 있어서,
    상기 제2 볼록부 위에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제2 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판 위에 부착되는, 반도체 장치의 제작 방법.
  17. 제 11 항에 있어서,
    상기 제2 볼록부 위에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제2 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판 위에 부착되는, 반도체 장치의 제작 방법.
  18. 제 12 항에 있어서,
    상기 제2 볼록부 위에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제2 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판 위에 부착되는, 반도체 장치의 제작 방법.
  19. 단부가 부분적으로 제거됨으로써 제1 볼록부가 형성된 제1 본드 기판을 베이스 기판에 부착시키고,
    상기 제1 본드 기판을 분리하여, 상기 제1 볼록부의 일부인 제1 반도체막을 상기 베이스 기판 위에 형성하고,
    단부가 부분적으로 제거됨으로써 제2 볼록부가 형성된 제2 본드 기판을, 상기 제2 볼록부 이외의 영역에서 상기 제2 본드 기판이 상기 제1 반도체막과 겹치도록, 상기 베이스 기판에 부착시키고,
    상기 제2 본드 기판을 분리하여, 상기 제2 볼록부의 일부인 제2 반도체막을 상기 베이스 기판 위에 형성하고,
    단부가 부분적으로 제거됨으로써 제3 볼록부가 형성된 제3 본드 기판을, 상기 제3 볼록부 이외의 영역에서 상기 제3 본드 기판이 상기 제1 반도체막 및 상기 제2 반도체막과 겹치도록, 상기 베이스 기판에 부착시키고,
    상기 제3 본드 기판을 분리하여, 상기 제3 볼록부의 일부인 제3 반도체막을 상기 베이스 기판 위에 형성하고,
    상기 제1 볼록부, 상기 제2 볼록부 및 상기 제3 볼록부는, 정육각형을 가지는, 반도체 장치의 제작 방법.
  20. 단부가 부분적으로 제거됨으로써 제1 볼록부가 형성된 제1 본드 기판을 베이스 기판에 부착시키고,
    상기 제1 본드 기판을 분리하여, 상기 제1 볼록부의 일부인 제1 반도체막을 상기 베이스 기판 위에 형성하고,
    단부가 부분적으로 제거됨으로써 제2 볼록부가 형성된 제2 본드 기판을, 상기 제2 볼록부 이외의 영역에서 상기 제2 본드 기판이 상기 제1 반도체막과 겹치도록, 상기 베이스 기판에 부착시키고,
    상기 제2 본드 기판을 분리하여, 상기 제2 볼록부의 일부인 제2 반도체막을 상기 베이스 기판 위에 형성하고,
    단부가 부분적으로 제거됨으로써 제3 볼록부가 형성된 제3 본드 기판을, 상기 제3 볼록부 이외의 영역에서 상기 제3 본드 기판이 상기 제1 반도체막 및 상기 제2 반도체막과 겹치도록, 상기 베이스 기판에 부착시키고,
    상기 제3 본드 기판을 분리하여, 상기 제3 볼록부의 일부인 제3 반도체막을 상기 베이스 기판 위에 형성하고,
    상기 제2 본드 기판에 대하여 수직 방향에서의 상기 제2 볼록부의 폭과, 상기 제3 본드 기판에 대하여 수직 방향에서의 상기 제3 볼록부의 폭은, 상기 제1 반도체막의 막 두께보다 크고,
    상기 제1 볼록부, 상기 제2 볼록부 및 상기 제3 볼록부는, 정육각형을 가지는, 반도체 장치의 제작 방법.
  21. 제 19 항에 있어서,
    상기 제1 볼록부 위에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제1 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  22. 제 20 항에 있어서,
    상기 제1 볼록부에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제1 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  23. 제 19 항에 있어서,
    상기 제2 볼록부 위에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제2 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  24. 제 20 항에 있어서,
    상기 제2 볼록부 위에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제2 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  25. 제 19 항에 있어서,
    상기 제3 볼록부에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제3 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  26. 제 20 항에 있어서,
    상기 제3 볼록부에는, 하이드로 산화 또는 플라즈마 산화를 이용하여 절연막이 형성되어 있고,
    상기 제3 본드 기판은, 상기 절연막을 사이에 두고 상기 베이스 기판에 부착되는, 반도체 장치의 제작 방법.
  27. 제 1 항에 있어서,
    상기 제1 본드 기판의 분리는, 도핑에 의해 상기 제1 본드 기판에 취화층을 형성한 후, 마이크로파에 의한 유전 가열을 이용하여 상기 제1 본드 기판을 선택적으로 가열함으로써, 상기 취화층에서 행해지는, 반도체 장치의 제작 방법.
  28. 제 2 항에 있어서,
    상기 제1 본드 기판의 분리는, 도핑에 의해 상기 제1 본드 기판에 취화층을 형성한 후, 마이크로파에 의한 유전 가열을 이용하여 상기 제1 본드 기판을 선택적으로 가열함으로써, 상기 취화층에서 행해지는, 반도체 장치의 제작 방법.
  29. 제 3 항에 있어서,
    상기 제1 본드 기판의 분리는, 도핑에 의해 상기 제1 본드 기판에 취화층을 형성한 후, 마이크로파에 의한 유전 가열을 이용하여 상기 제1 본드 기판을 선택적으로 가열함으로써, 상기 취화층에서 행해지는, 반도체 장치의 제작 방법.
  30. 제 10 항에 있어서,
    상기 제1 본드 기판의 분리는, 도핑에 의해 상기 제1 본드 기판에 취화층을 형성한 후, 마이크로파에 의한 유전 가열을 이용하여 상기 제1 본드 기판을 선택적으로 가열함으로써, 상기 취화층에서 행해지는, 반도체 장치의 제작 방법.
  31. 제 11 항에 있어서,
    상기 제1 본드 기판의 분리는, 도핑에 의해 상기 제1 본드 기판에 취화층을 형성한 후, 마이크로파에 의한 유전 가열을 이용하여 상기 제1 본드 기판을 선택적으로 가열함으로써, 상기 취화층에서 행해지는, 반도체 장치의 제작 방법.
  32. 제 12 항에 있어서,
    상기 제1 본드 기판의 분리는, 도핑에 의해 상기 제1 본드 기판에 취화층을 형성한 후, 마이크로파에 의한 유전 가열을 이용하여 상기 제1 본드 기판을 선택적으로 가열함으로써, 상기 취화층에서 행해지는, 반도체 장치의 제작 방법.
  33. 제 19 항에 있어서,
    상기 제1 본드 기판의 분리는, 도핑에 의해 상기 제1 본드 기판에 취화층을 형성한 후, 마이크로파에 의한 유전 가열을 이용하여 상기 제1 본드 기판을 선택적으로 가열함으로써, 상기 취화층에서 행해지는, 반도체 장치의 제작 방법.
  34. 제 20 항에 있어서,
    상기 제1 본드 기판의 분리는, 도핑에 의해 상기 제1 본드 기판에 취화층을 형성한 후, 마이크로파에 의한 유전 가열을 이용하여 상기 제1 본드 기판을 선택적으로 가열함으로써, 상기 취화층에서 행해지는, 반도체 장치의 제작 방법.
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