CN101743616A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN101743616A
CN101743616A CN200880022572A CN200880022572A CN101743616A CN 101743616 A CN101743616 A CN 101743616A CN 200880022572 A CN200880022572 A CN 200880022572A CN 200880022572 A CN200880022572 A CN 200880022572A CN 101743616 A CN101743616 A CN 101743616A
Authority
CN
China
Prior art keywords
bonded
substrate
bonded substrate
protuberance
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200880022572A
Other languages
English (en)
Other versions
CN101743616B (zh
Inventor
下村明久
沟井达也
宫入秀和
田中幸一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN101743616A publication Critical patent/CN101743616A/zh
Application granted granted Critical
Publication of CN101743616B publication Critical patent/CN101743616B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体装置的制造方法，其中可以使转置在多个地方的半导体膜之间的间隔变得很小。进行多次从接合衬底到基底衬底的半导体膜的转置。当使先转置的半导体膜和后转置的半导体膜相邻时，通过利用其端部被部分地去掉了的接合衬底来进行后转置。对用于后转置的接合衬底来说，其对应于被去掉的端部的区域在垂直于接合衬底的方向上的宽度大于先转置的半导体膜的厚度。

Description

半导体装置的制造方法
技术领域
本发明涉及一种使用SOI(绝缘体上硅)衬底的半导体装置的制造方法。本发明特别涉及接合SOI技术，并且涉及一种半导体装置的制造方法，所述半导体装置使用通过中间隔着绝缘膜将单晶或多晶半导体膜接合在衬底上而获得的SOI衬底。
背景技术
对于高集成化、高运行速度、高性能、低耗电量化的要求越来越紧迫，为了实现这些要求，作为替代块体晶体管的有效手段，使用SOI衬底的晶体管引人注目。与块体晶体管相比，对使用SOI衬底的晶体管来说，可以进一步期待实现高运行速度、低耗电量化，这是因为由于在使用SOI衬底的晶体管的半导体膜上形成绝缘膜，所以可以降低寄生电容并且抑制流过衬底的漏电流的产生的缘故。并且由于可以较薄地形成用作有源层的半导体膜，所以可以抑制短沟道效应，而可以实现元件的小型化及半导体集成电路的高集成化。另外，使用SOI衬底的晶体管是完全无需闭锁的，所以不存在元件被起因于闭锁的发热损坏的可能性。而且，不像块体晶体管的那样，使用SOI衬底的晶体管无需元件隔离，所以使用SOI衬底的晶体管具有可以缩短元件之间的距离而实现高集成化之类的优点。
作为SOI衬底的制造方法之一，有中间隔着绝缘膜将半导体膜接合在衬底上的方法，诸如以Smart Cut(注册商标)为典型的UNIBOND(注册商标)、ELTRAN(外延层转置)、介电质分离法、或PACE(等离子体辅助化学蚀刻)法等。通过使用上述接合法，可以将使用单晶半导体膜的高性能集成电路形成在廉价衬底上。
作为使用SOI衬底的半导体装置的一个例子，本申请人所提供的是已知的(参考文献1：日本专利申请公开2000-012864号公报)。
用于制造平板显示器等半导体装置的玻璃衬底尺寸逐年增加，诸如第七代(1900mm×2200mm)、第八代(2160mm×2460mm)，预测今后玻璃衬底面积将更大。诸如第九代(2400mm×2800mm、2450mm×3050mm)、第十代(2950mm×3400mm)。如果玻璃衬底尺寸增大，可以利用一个玻璃衬底来产生更多个半导体装置，而可以削减生产成本。
另一方面，对半导体衬底之一的硅衬底来说，一般知道其直径为5英寸(125mm)的、其直径为6英寸(150mm)的、其直径为8英寸(200mm)的、其直径为12英寸(300mm)的，而其大小明显小于玻璃衬底。因此，当从半导体衬底将半导体膜转置在大型玻璃衬底上时，需要在多个地方进行上述转置。然而，有如下情况：半导体衬底会翘曲或变形；半导体衬底的端部稍微成圆形。此外，还有如下情况：当为了从半导体衬底剥离半导体膜而添加氢离子时，不能对端部充分进行氢离子的添加。因此，有如下问题：半导体膜端部难以转置在玻璃衬底上，当为了不使半导体衬底彼此重叠而在多个地方进行转置时，转置的半导体膜之间的距离扩大，而难以制造使用半导体膜但不受这些半导体膜之间间距影响的一种半导体装置。
发明内容
鉴于上述问题，本发明的目的在于使转置在多个地方的半导体膜之间的间隔变得很小。
在本发明中，进行多次从半导体衬底(接合衬底)到支承衬底(基底衬底)的半导体膜的转置。当使先转置的半导体膜和后转置的半导体膜相邻时，通过利用其端部被部分地去掉了的接合衬底来进行后转置。对用于后转置的接合衬底来说，接合衬底100b对应于被去掉的端部的区域在垂直于接合衬底的方向(深度方向)上的宽度大于先转置的半导体膜的厚度。不但在后转置中，而且在先转置中，也可以使用其端部被部分地去掉了的接合衬底。但是，对用于先转置的接合衬底来说，接合衬底对应于被去掉的端部的区域在垂直于接合衬底的方向(深度方向)上的宽度等于或大于先转置的半导体膜的厚度。
具体地说，上述转置通过如下工序而进行：在将第一接合衬底接合在基底衬底上之后，分离第一接合衬底，将第一接合衬底的一部分的第一半导体膜转置而保留在基底衬底上。接着，将其中通过部分地去掉端部而形成凸部的第二接合衬底接合在基底衬底上。当将第二接合衬底接合在基底衬底上时，该凸部朝向基底衬底侧。第二接合衬底在凸部中包含的区域在垂直于第二接合衬底的方向上的宽度大于第一半导体膜的厚度。此外，将第二接合衬底接合在基底衬底上，以使第二接合衬底在凸部以外的区域部分地重叠于先转置的第一半导体膜。以及，分离第二接合衬底，将第二接合衬底的凸部的一部分的第二半导体膜转置而保留在基底衬底上。第二半导体膜被转置在第一半导体膜被转置的区域以外的区域。
通过使用其端部被部分地去掉了的接合衬底，可以以使后转置的半导体膜不接触于先转置的半导体膜的方式并且以使先转置的半导体膜和接合衬底部分地重叠的方式进行半导体膜的后转置。因此，可以将先转置的半导体膜和后转置的半导体膜的间隔变得很小，因此这些转置的半导体膜可用于一个半导体装置而不受半导体膜之间间隔的影响。
附图说明
图1A至1C是表示本发明的半导体装置的制造方法的截面图；
图2A至2D是表示本发明的半导体装置的制造方法的截面图；
图3A和3B是表示本发明的半导体装置的制造方法的截面图；
图4A至4C是表示本发明的半导体装置的制造方法的俯视图；
图5A至5C是表示本发明的半导体装置的制造方法的俯视图；
图6A至6D是表示本发明的半导体装置的制造方法的俯视图；
图7A至7C是表示本发明的半导体装置的制造方法的截面图；
图8A至8D是表示本发明的半导体装置的制造方法的截面图；
图9A和9B是表示本发明的半导体装置的制造方法的截面图；
图10A至10D是表示本发明的半导体装置的制造方法的截面图；
图11A至11D是表示本发明的半导体装置的制造方法的截面图；
图12A至12C是表示本发明的半导体装置的制造方法的截面图；
图13是表示本发明的半导体装置的制造方法的截面图；
图14A至14D是表示本发明的半导体显示装置的制造方法的立体图；
图15A和15B是利用本发明而制造的半导体显示装置的像素的俯视图及截面图；
图16A和16B是利用本发明而制造的半导体显示装置的像素的截面图；
图17是表示利用本发明而制造的半导体显示装置的结构的方块图；
图18A和18B是利用本发明而制造的半导体显示装置的俯视图及截面图；
图19A至19C是使用通过利用本发明而制造的半导体装置的电子设备的图。
本发明的选择图是图2A至2D。
具体实施方式
下面，参照附图而说明本发明的实施方式。但是，本发明可以以多个不同方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实就是，其方式和详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。
实施方式1
在本实施方式1中，将说明本发明的半导体装置的制造方法，在该制造方法中进行多次从接合衬底到基底衬底的半导体膜的转置。
首先，如图1A所示，在接合衬底100上形成绝缘膜101。作为接合衬底100，可以使用硅、锗等单晶半导体衬底或者多晶半导体衬底。此外，可以使用由砷化镓、磷化铟等化合物半导体形成的单晶半导体衬底或者多晶半导体衬底作为接合衬底100。此外，作为接合衬底100，还可以使用具有晶格畸变的硅、在硅中添加有锗的硅锗等半导体衬底。具有晶格畸变的硅可以通过在晶格常数(lattice constant)大于硅的硅锗或者氮化硅上形成硅来形成。
绝缘膜101通过使用氧化硅、氮氧化硅、氧氮化硅、氮化硅等具有绝缘性的材料来形成。绝缘膜101可以是使用单个绝缘膜而成的、或者层叠多个绝缘膜而成的叠层。例如，在本实施方式中，使用如下的绝缘膜101：从接近于接合衬底100一侧依次层叠氧的含量高于氮的含量的氧氮化硅、氮的含量高于氧的含量的氮氧化硅。
例如，在使用氧化硅作为绝缘膜101的情况下，绝缘膜101可以通过使用硅烷和氧混合气体、TEOS(四乙氧基硅烷)和氧混合气体等且利用热CVD、等离子体CVD、常压CVD、偏压ECRCVD等气相沉积法来形成。在此情况下，也可以通过利用氧等离子体处理来使绝缘膜101的表面致密化。在使用氮化硅作为绝缘膜101的情况下，可以通过使用硅烷和氨的混合气体且利用等离子体CVD法等气相沉积法来形成绝缘膜101。在使用氮氧化硅作为绝缘膜101的情况下，可以通过使用硅烷和氨的混合气体、或者硅烷和氧化氮的混合气体且利用等离子体CVD法等气相沉积法来形成绝缘膜101。
或者，作为绝缘膜101，也可以使用通过使用有机硅烷气体且利用化学气相沉积法来制造的氧化硅。作为有机硅烷气体，可以使用：如硅酸乙酯(TEOS：化学式为Si(OC2H5)4)、四甲基硅烷(TMS：化学式为Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、或三(二甲基氨基)硅烷(SiH(N(CH3)2)3)等的含硅化合物。
接着，如图1A所示，如箭头所示那样对接合衬底100添加氢或稀有气体、或者氢离子或稀有气体离子，来在离接合衬底100的表面有一定深度的区域中形成具有微孔的脆弱层102。脆弱层102的形成位置取决于上述添加的加速电压。并且，由于从接合衬底100转置在基底衬底104上的半导体膜的厚度取决于脆弱层102的位置，因此，考虑上述半导体膜的厚度来设定添加的加速电压。此外，除了根据上述添加的加速电压以外，还根据绝缘膜101的厚度，可以改变脆弱层102的位置。因此，例如通过将绝缘膜101的厚度变更大，可以将半导体膜的厚度变更小。该半导体膜的厚度例如为10nm至200nm、优选为10nm至50nm。例如，当对接合衬底100添加氢时，剂量优选为1×1016/cm2至1×1017/cm2。在本实施方式中，将剂量设定为1.75×1016/cm2且将加速电压设定为40kV，来进行氢或氢离子的添加。
注意，在形成脆弱层102的上述工序中，对接合衬底100添加高浓度的氢或稀有气体、或者氢离子或稀有气体离子，因此，接合衬底100的表面变得粗糙，而有时在与基底衬底104接合方面不能获得足够强的接合强度。通过设置绝缘膜101，当添加氢或稀有气体、或者氢离子或稀有气体离子时保护接合衬底100的表面，而可以良好地接合基底衬底104和接合衬底100。
接着，如图1B所示，在绝缘膜101上形成绝缘膜103。与绝缘膜101同样，绝缘膜103通过利用氧化硅、氮氧化硅、氧氮化硅、或氮化硅等具有绝缘性的材料来形成。绝缘膜103可以是使用单个绝缘膜而成的、或者层叠多个绝缘膜而成的叠层。此外，作为绝缘膜103，也可以通过使用有机硅烷气体且利用化学气相沉积法来制造氧化硅。在本实施方式中，作为绝缘膜103，使用通过使用有机硅烷气体且利用化学气相沉积法来制造的氧化硅。
通过使用氮化硅、氮氧化硅等阻挡性质高的绝缘膜作为绝缘膜101或者绝缘膜103，可以防止碱金属或碱土金属等杂质从基底衬底104进入到转置在基底衬底104上的半导体膜106a以及半导体膜106b。
在本实施方式中，在形成脆弱层102之后形成绝缘膜103，但是不一定需要绝缘膜103。但是，由于绝缘膜103在形成脆弱层102之后形成，所以其表面的平坦性高于在形成脆弱层102之前形成的绝缘膜101。因此，通过形成绝缘膜103，可以提高以后进行的接合的强度。
接着，部分地去掉接合衬底100的端部。在本实施方式中，如图1C所示，通过与绝缘膜101端部及绝缘膜103端部一起部分地去掉接合衬底100的端部，来形成具有凸部105a的接合衬底100a以及具有凸部105b的接合衬底100b。
接合衬底100a用于先转置。并且，接合衬底100a对应于被去掉的端部的区域在垂直于接合衬底100a的方向(深度方向)上的宽度dA等于或大于从接合衬底100a转置的半导体膜106a的厚度。此外，接合衬底100b使用于后转置。接合衬底100b对应于被去掉的端部的区域在垂直于接合衬底100b的方向(深度方向)上的宽度dB大于先转置的半导体膜106a的厚度。
具体地说，考虑到半导体膜106a的厚度，将对应于被去掉的端部的区域在深度方向上的宽度dA、即接合衬底100a在凸部105a中包含的区域在垂直于接合衬底100a的方向上的宽度dA例如设定为10nm或以上、优选为200nm或以上。此外，考虑到半导体膜106a的厚度，将对应于被去掉的端部的区域在深度方向上的宽度dB、即接合衬底100b在凸部105b中包含的区域在垂直于接合衬底100b的方向上的宽度dB例如设定为几μm或以上、优选为10μm或以上。
将对应于被去掉的端部的区域在平行于接合衬底100a以及接合衬底100b的方向上的各宽度例如设定为几mm至几十mm。
在本实施方式中，不但部分地去掉在后转置中使用的接合衬底100b的端部，而且部分地去掉在先转置中使用的接合衬底100a的端部，但是本发明不局限于该结构。在本发明中，至少在进行多次的转置中后面进行的转置中使用其端部被部分地去掉了的接合衬底。注意，半导体膜中的位于接合衬底的端部的部分难以转置在基底衬底上。因此，对在先转置中使用的接合衬底100a来说，与当采用其端部未部分地去掉了的衬底时相比，当采用其端部被部分地去掉了的衬底时，转置的半导体膜的形状的再现性变得更高。因此，可以容易进行以后接合的接合衬底100b的位置对准，而可以将半导体膜之间的间隔变得很小。
此外，在本实施方式中，宽度dA小于宽度dB，但是本发明不局限于该结构。宽度dA可以等于或大于宽度dB。
在将接合衬底100a及接合衬底100b和基底衬底104接合在一起之前，对接合衬底100a及接合衬底100b进行氢化处理。例如在氢气氛中在350℃进行两个小时左右的氢化处理。
并且，如图2A所示，将接合衬底100a和基底衬底104接合在一起，以使凸部105a朝向基底衬底104侧，就是说以将绝缘膜101以及绝缘膜103夹在接合衬底100a和基底衬底104中间。通过使绝缘膜103和基底衬底104在凸部105a处接合，可以将接合衬底100a和基底衬底104接合在一起。
由于利用范德瓦耳斯力而形成接合，所以在室温下也形成强固的接合。注意，由于可以在低温下进行上述接合，所以作为基底衬底104可以使用各种衬底。例如，作为基底衬底104，除了使用铝硅酸盐玻璃、钡硼硅酸盐玻璃、铝硼硅酸盐玻璃等的玻璃衬底之外，还可以使用石英衬底、蓝宝石衬底等的衬底。而且，作为基底衬底104，可以使用硅、砷化镓、磷化铟等半导体衬底等。或者，也可以使用包括不锈钢衬底的金属衬底作为基底衬底104。
可以在将基底衬底104和接合衬底100a接合在一起之后，进行加热处理或加压处理。通过进行加热处理或加压处理，可以提高接合的强度。
通过在将接合衬底100a和基底衬底104接合在一起之后进行热处理，在脆弱层102中相邻的微孔彼此结合，而微孔的体积增大。结果，如图2B所示，接合衬底100a沿脆弱层102裂开或分离，而接合衬底100a的一部分的半导体膜106a从接合衬底100a剥离。优选在等于基底衬底104的耐热温度或在其以下的温度进行热处理，例如，在400℃至600℃的范围内的温度进行热处理。借助于该剥离，半导体膜106a与绝缘膜101及绝缘膜103一起被转置在基底衬底104上。然后，优选进行在400℃至600℃范围内温度的热处理，以便使绝缘膜103和基底衬底104之间的贴合进一步强固。
接着，如图2C所示，将接合衬底100b和基底衬底104接合在一起，以使凸部105b朝向基底衬底104侧，就是说以将绝缘膜101以及绝缘膜103夹在接合衬底100b和基底衬底104中间。通过使绝缘膜103和基底衬底104在凸部105b处接合，可以将接合衬底100b和基底衬底104接合在一起。
注意，进行上述接合衬底100b的接合，以便将凸部105b配置在包含先转置的半导体膜106a的区域以外的区域。如当着眼于虚线107所围绕的部分时可以知道，由于在本发明中，接合衬底100b的端部被部分地去掉，所以可以将凸部105b配置在半导体膜106a的附近，以使接合衬底100b和半导体膜106a部分地重叠，而不使接合衬底100b接触于半导体膜106a。
与先转置同样，由于利用范德瓦耳斯力而形成接合，所以在室温下也形成强固的接合。可以在将基底衬底104和接合衬底100b接合在一起之后，进行加热处理或加压处理。通过进行加热处理或加压处理，可以提高接合的强度。
通过在将接合衬底100b和基底衬底104接合在一起之后，进行热处理，在脆弱层102中相邻的微孔彼此结合，而微孔的体积增大。结果，如图2D所示，接合衬底100b沿脆弱层102裂开或分离，而接合衬底100b的一部分的半导体膜106b从接合衬底100b剥离。优选在等于基底衬底104的耐热温度的温度或其以下的温度进行热处理，例如，在400℃至600℃的范围内的温度进行热处理。借助于该剥离，半导体膜106b与绝缘膜101及绝缘膜103一起被转置在基底衬底104上。然后，优选进行在400℃至600℃范围内温度的热处理，以便使绝缘膜103和基底衬底104之间的贴合进一步强固。
可以根据接合衬底100a和接合衬底100b的平面取向来分别控制半导体膜106a和半导体膜106b的晶面取向。适当地选择具有与要形成的半导体元件适合的晶面取向的接合衬底100a、接合衬底100b来使用。晶体管的迁移率根据半导体膜106a和半导体膜106b的晶面取向而不同。在要获得迁移率更高的晶体管的情况下，考虑到沟道方向和晶面取向而设定接合衬底100a和接合衬底100b的接合方向。
可以在基底衬底104的表面上形成有绝缘膜。此时，通过利用形成在基底衬底104表面上的绝缘膜和绝缘膜103的贴合，来进行基底衬底104和接合衬底100a及接合衬底100b的接合。通过在基底衬底104的表面上形成绝缘膜，可以防止碱金属、碱土金属等杂质从基底衬底104进入到半导体膜106a和半导体膜106b。
接着，如图3A所示，使转置的半导体膜106a及半导体膜106b的表面平坦化。平坦化不是一定需要的，但是通过进行平坦化，可以提高以后形成的晶体管中在半导体膜106a及半导体膜106b和栅极绝缘膜之间的界面的特性。具体而言，平坦化可以通过化学机械抛光(CMP)或液体喷射抛光等来进行。借助于上述平坦化，使半导体膜106a及半导体膜106b的厚度减薄。
在本实施方式中，虽然示出了采用Smart Cut(注册商标)方法的情况，其中通过形成脆弱层102将半导体膜106a和半导体膜106b从接合衬底100a和接合衬底100b分别剥离，但是也可以采用其它接合法如ELTRAN(外延层转置)、介电质隔离法、PACE(等离子体辅助化学蚀刻)法等。
接着，如图3B所示，通过将平坦化了的半导体膜106a以及平坦化的半导体膜106b加工(构图)为所希望的形状，来形成岛状半导体膜108。注意，可以通过利用选择氧化法(LOCOS：硅局部氧化法)、浅沟槽隔离法(STI：Shallow Trench Isolation)等进行元件隔离，而不通过利用半导体膜的构图进行。
在本发明中，可以通过使用经过上述工序而形成的岛状半导体膜108，来形成晶体管等各种半导体元件。
在本发明中，通过使用其端部被部分地去掉了的接合衬底100b，可以以使半导体膜106b不接触于先转置的半导体膜106a且使先转置的半导体膜106a和半导体膜106b部分地重叠的方式进行半导体膜106b的后转置。因此，可以将先转置的半导体膜106a和后转置的半导体膜106b的间距小到几十μm左右，因此转置的半导体膜106a和转置的半导体膜106b可用于一个半导体装置而不受这些半导体膜间隔的影响。
本发明可以应用于各种各样的半导体装置的制造，例如微处理器、图像处理电路等的集成电路、能够与询问器无线式进行数据的发送/接收的RF标签、半导体显示装置等。半导体显示装置在其范畴包括：液晶显示装置、各像素中具有以有机发光元件(OLED)为典型的发光元件的发光装置、DMD(数字微镜装置)、PDP(等离子体显示面板)、FED(场致发射显示器)等、以及将使用半导体膜的电路元件用于驱动电路的其它半导体显示装置。
实施方式2
在本实施方式2中，将说明转置在基底衬底上的半导体膜的布局。
图4A是接合有多个接合衬底201的基底衬底200的俯视图。多个接合衬底201以不重叠的方式配置在彼此不同的区域。并且，多个接合衬底201分别具有虚线所示的凸部202，而且被接合在基底衬底200上以使该凸部202朝向基底衬底200侧。
虽然在图4A中使用具有如矩形的四角被砍掉的形状的接合衬底201，但是本发明不局限于该结构。接合衬底201可以具有矩形或者如矩形的四角是圆形的形状。注意，通过使接合衬底201具有非矩形形状而是具有如矩形的四角被砍掉的形状或者如矩形的四角是圆形的形状，如从虚线203所围绕的部分的放大图可以知道，可以缩短在角落相邻的接合衬底201具有的凸部202之间的距离。因此，可以将从上述相邻的接合衬底201转置的半导体膜之间间隔变得得小。
在接合衬底201具有用于指示平面取向或衬底的方向的取向平面(orientation flat)或平面(flat)的情况下，优选以不重叠于取向平面或平面的方式形成凸部202。
如图4A所示，通过在将接合衬底201接合在基底衬底200上之后，分离接合衬底201，如图4B所示，将半导体膜204转置在基底衬底200上。接着，将多个接合衬底205接合在基底衬底200上。
与接合衬底201同样，多个接合衬底205以不重叠的方式配置在彼此不同的区域。此外，多个接合衬底205分别具有虚线所示的凸部206，并且被接合在基底衬底200上以使该凸部206朝向基底衬底200侧。并且，接合衬底205和半导体膜204可以部分地重叠，但是各接合衬底205具有的凸部206配置在不同于半导体膜204被转置的区域的区域。
虽然在图4B中，与接合衬底201同样，接合衬底205具有如矩形的四角被砍掉的形状，但是本发明不局限于该结构。接合衬底205可以具有矩形或者如矩形的四角是圆形的形状。注意，通过使接合衬底205具有如矩形的四角被砍掉的形状或者如矩形的四角是圆形的形状而不是矩形，可以缩短在角落相邻的接合衬底205具有的凸部206之间的距离。因此，可以将从上述相邻的接合衬底205转置的半导体膜之间的间隔变得得小。
另外，在接合衬底205具有用于指示平面取向或衬底的方向的取向平面或平面的情况下，优选以不重叠于取向平面或平面的方式形成凸部206。
通过在如图4B所示地将接合衬底205接合在基底衬底200上之后，分离接合衬底205，如图4C所示，可以将半导体膜207转置在基底衬底200上。
在本发明中，通过使用其端部被部分地去掉了的接合衬底205，可以以使半导体膜207不接触于先转置的半导体膜204且使先转置的半导体膜204和接合衬底205部分地重叠的方式进行半导体膜207的后转置。因此，可以将先转置的半导体膜204和后转置的半导体膜207的间隔小到几十μm左右，因此，转置的半导体膜204和转置的半导体膜207可用于一个半导体装置而不受这些半导体膜之间间隔的影响。
在本实施方式中，不但部分地去掉在后转置中使用的接合衬底205的端部，而且部分地去掉在先转置中使用的接合衬底201的端部，但是本发明不局限于该结构。在本发明中，至少在进行多次的转置中的后面进行的转置中使用其端部被部分地去掉了的接合衬底。注意，半导体膜中的位于接合衬底的端部的部分难以较高再现性地转置在基底衬底上。因此，对在先转置中使用的接合衬底201来说，与当采用其端部不被部分地去掉了的衬底时相比，当采用其端部被部分地去掉了的衬底时，可以较高再现性地转置半导体膜204。因此，可以更容易进行以后接合的接合衬底205的位置对准，而可以将半导体膜204和半导体膜207之间的间隔变得很小。
本实施方式可以与上述实施方式适当地组合来实施。
实施方式3
在本实施方式3中，将说明转置在基底衬底上的半导体膜的布局。
图5A是接合有多个具有圆形的接合衬底301的基底衬底300的俯视图。多个接合衬底301以不重叠的方式配置在彼此不同的区域。并且，多个接合衬底301分别具有虚线所示的凸部302，而且被接合在基底衬底300上以使该凸部302朝向基底衬底300侧。
虽然在图5A中凸部302具有如矩形的四角被砍掉的形状，但是本发明不局限于该结构。凸部302可以具有矩形或者如矩形的四角是圆形的形状。注意，通过使凸部302具有如矩形的四角被砍掉的形状或者如矩形的四角是圆形的形状而不是矩形，可以更容易进行从凸部302转置的半导体膜在各角落的位置对准。
另外，在接合衬底301具有用于指示平面取向的槽口(notch)或平面(flat)的情况下，优选以不重叠于槽口或平面的方式形成凸部302。
通过在如图5A所示地将接合衬底301接合在基底衬底300上之后，在凸部302分离接合衬底301，如图5B所示地将半导体膜304转置在基底衬底300上。接着，将多个接合衬底305接合在基底衬底300上。
与接合衬底301同样，多个接合衬底305以不重叠的方式配置在彼此不同的区域。此外，多个接合衬底305分别具有虚线所示的凸部306，并且被接合在基底衬底300上以使该凸部306朝向基底衬底300侧。并且，接合衬底305和半导体膜304可以部分地重叠，但是各接合衬底305具有的凸部306配置在不同于半导体膜304被转置的区域的区域。
虽然在图5B中接合衬底305的凸部306具有矩形，但是本发明不局限于该结构。接合衬底305的凸部306可以具有如矩形的四角被砍掉的形状或者如矩形的四角是圆形的形状。
如图5B所示，通过在将接合衬底305接合在基底衬底300上之后，在凸部306分离接合衬底305，如图5C所示，可以将半导体膜307转置在基底衬底300上。
从虚线303所围绕的部分的放大图可以知道，与凸部302同样，在角落相邻的半导体膜304彼此具有如矩形的四角被砍掉的形状。因此，当进行转置时，可以更容易进行上述半导体膜304在角落的位置对准。
在接合衬底305具有用于指示平面取向的槽口或平面的情况下，优选以不重叠于槽口或平面的方式形成凸部306。
在本发明中，通过使用其端部被部分地去掉了的接合衬底305，可以以使半导体膜307不接触于先转置的半导体膜304且使先转置的半导体膜304和接合衬底305部分地重叠的方式进行半导体膜307的后转置。因此，可以将先转置的半导体膜304和后转置的半导体膜307的间隔小到几十μm左右，因此，转置的半导体膜304和转置的半导体膜307可用于一个半导体装置而不受半导体膜之间的间隔的影响。
在本实施方式中，不但部分地去掉在后转置中使用的接合衬底305的端部，而且部分地去掉在先转置中使用的接合衬底301的端部，但是本发明不局限于该结构。在本发明中，至少在进行多次的转置中的后面进行的转置中使用其端部被部分地去掉了的接合衬底。注意，半导体膜中的位于接合衬底的端部的部分难以较高再现性地转置在基底衬底上。因此，对在先转置中使用的接合衬底301来说，与当采用其端部不被部分地去掉了的衬底时相比，当采用其端部被部分地去掉了的衬底时，可以较高再现性地转置半导体膜304。因此，可以更容易进行以后接合的接合衬底305的位置对准，而可以将半导体膜304和半导体膜307之间的间隔变得得很小。
本实施方式可以与上述实施方式适当地组合来实施。
实施方式4
在本实施方式4中，将说明转置在基底衬底上的半导体膜的布局。
图6A是接合有多个具有圆形的接合衬底401的基底衬底400的俯视图。多个接合衬底401以不重叠的方式配置在彼此不同的区域。并且，多个接合衬底401分别具有虚线所示的凸部402，而且被接合在基底衬底400上以使该凸部402朝向基底衬底400侧。
在接合衬底401具有用于指示平面取向的槽口或平面的情况下，优选以不重叠于槽口或平面的方式形成凸部402。
通过在如图6A所示地将接合衬底401接合在基底衬底400上之后，在凸部402分离接合衬底401，如图6B所示地将半导体膜404转置在基底衬底400上。接着，将多个接合衬底405接合在基底衬底400上。
与接合衬底401同样，多个接合衬底405以不重叠的方式配置在彼此不同的区域。此外，多个接合衬底405分别具有虚线所示的凸部406，并且被接合在基底衬底400上以使该凸部406朝向基底衬底400侧。并且，接合衬底405和半导体膜404可以部分地重叠，但是各接合衬底405具有的凸部406配置在不同于半导体膜404被转置的区域的区域。注意，在本实施方式中，例示凸部406的形状是正六角形的情况。
在接合衬底405具有用于指示平面取向的槽口或平面的情况下，优选以不重叠于槽口或平面的方式形成凸部406。
如图6B所示，通过在将接合衬底405接合在基底衬底400上之后，在凸部406分离接合衬底405，如图6C所示，可以将半导体膜407转置在基底衬底400上。接着，将接合衬底408接合在基底衬底400上。
接合衬底408具有虚线所示的凸部409，并且被接合在基底衬底400上以使该凸部409朝向基底衬底400侧。并且，接合衬底408和半导体膜404、半导体膜407可以部分地重叠，但是接合衬底408具有的凸部409配置在不同于半导体膜404、半导体膜407被转置的区域的区域。注意，在本实施方式中，例示凸部409的形状是正六角形的情况。
另外，在接合衬底408具有用于指示平面取向的槽口或平面的情况下，优选以不重叠于槽口或平面的方式形成凸部409。
如图6D所示，通过在将接合衬底408接合在基底衬底400上之后，在凸部409分离接合衬底408，如图6D所示，可以将半导体膜410转置在基底衬底400上。
在本发明中，通过使用其端部被部分地去掉了的接合衬底405，可以以使半导体膜407不接触于先转置的半导体膜404且使先转置的半导体膜404和接合衬底405部分地重叠的方式进行半导体膜407的后转置。再者，在本发明中，通过使用其端部被部分地去掉了的接合衬底408，可以以使半导体膜410不接触于先转置的半导体膜404、或半导体膜407且使先转置的半导体膜404、和半导体膜407和接合衬底408部分地重叠的方式进行半导体膜410的后转置。因此，可以将先转置的半导体膜404和后转置的半导体膜407、半导体膜410每个的间隔小到几十μm左右，因此转置的半导体膜404和转置的半导体膜407、转置的半导体膜410可用于一个半导体装置而不受这些半导体膜之间间隔的影响。
在本实施方式中，不但部分地去掉在后转置中使用的接合衬底405、接合衬底408的端部，而且部分地去掉在先转置中使用的接合衬底401的端部，但是本发明不局限于该结构。在本发明中，至少在进行多次的转置中后面进行的转置中使用其端部被部分地去掉了的接合衬底。注意，半导体膜中的位于接合衬底的端部的部分难以较高再现性地转置在基底衬底上。因此，对在先转置中使用的接合衬底401来说，与当采用其端部不被部分地去掉了的衬底时相比，当采用其端部被部分地去掉了的衬底时，可以较高再现性地转置半导体膜404。因此，可以更容易进行以后接合的接合衬底405、接合衬底408的位置对准，而可以将半导体膜404、半导体膜407和半导体膜410之间的间隔变得很小。
虽然在本实施方式中，例示凸部402、凸部406、凸部409的形状是正六角形的情况，但是本发明不局限于该结构。凸部402、凸部406、凸部409可以具有边数为3、4、5或7或以上的多角形或者圆形、椭圆形等包括曲线的形状。但是，在使凸部402、凸部406、凸部409具有正三角形、正方形、长方形或者正六角形的情况下，可以以铺满的方式将半导体膜转置在基底衬底400上，而在半导体膜之间不留无用的空间。特别在凸部402、凸部406、凸部409具有正六角形的情况下，可以在基底衬底400上不留无用的空间地铺满半导体膜，而且可以使从一个圆形接合衬底转置在基底衬底上的半导体膜的面积最大。
本实施方式可以与上述实施方式适当地组合来实施。
实施方式5
在本实施方式5中，将说明本发明的半导体装置的制造方法，其中进行多次从接合衬底到基底衬底的半导体膜的转置。
首先，如图7A所示，在接合衬底500上形成绝缘膜501。作为接合衬底500，可以使用硅、锗等的单晶半导体衬底或多晶半导体衬底。除此之外，可以使用由砷化镓、磷化铟等的化合物半导体形成的单晶半导体衬底或多晶半导体衬底作为接合衬底500。另外，作为接合衬底500，还可以使用具有晶格畸变的硅、对硅添加了锗的硅锗等的半导体衬底。具有晶格畸变的硅可以通过在其晶格常数大于硅的硅锗或氮化硅上形成硅来形成。
绝缘膜501通过使用氧化硅、氮氧化硅、氮化硅等具有绝缘性的材料来形成。绝缘膜501可以是使用单层绝缘膜而成的、或者层叠多个绝缘膜的层而成的。例如，在本实施方式中，使用如下的绝缘膜501：从接合衬底500侧层叠氧的含量高于氮的含量的氧氮化硅、氮的含量高于氧的含量的氮氧化硅。
例如，在使用氧化硅作为绝缘膜501的情况下，绝缘膜501可以通过使用硅烷和氧的混合气体、TEOS(四乙氧基硅烷)和氧混合气体等且利用热CVD、等离子体CVD、常压CVD、偏压ECRCVD等气相沉积法来形成。在此情况下，可以通过利用氧等离子体处理来使绝缘膜501的表面致密化。或者，在使用硅作为接合衬底500的情况下，通过对接合衬底500的表面进行热氧化，可以形成利用氧化硅的绝缘膜501。在使用氮化硅作为绝缘膜501的情况下，可以通过使用硅烷和氨的混合气体且利用等离子体CVD法等气相沉积法来形成绝缘膜501。在使用氮氧化硅作为绝缘膜501的情况下，可以通过使用硅烷和氨的混合气体、或者硅烷和氧化氮的混合气体且利用等离子体CVD法等气相沉积法来形成绝缘膜501。
或者，作为绝缘膜501，也可以使用通过使用有机硅烷气体且利用化学气相沉积法来制造的氧化硅来形成。作为有机硅烷气体，可以使用：如硅酸乙酯(TEOS：化学式为Si(OC2H5)4)、四甲基硅烷(TMS：化学式为Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、或三(二甲基氨基)硅烷(SiH(N(CH3)2)3)等的含硅化合物。
接着，如图7A所示，如箭头所示那样对接合衬底500添加氢或稀有气体、或者氢离子或稀有气体离子，来在离接合衬底500的表面有一定深度的区域中形成具有微孔的脆弱层502。脆弱层502被形成的位置取决于上述添加的加速电压。并且，由于从接合衬底500转置在基底衬底504上的半导体膜的厚度取决于脆弱层502的位置，因此，考虑到上述半导体膜的厚度来设定添加的加速电压。此外，除了根据上述添加的加速电压以外，还根据绝缘膜501的厚度，可以改变脆弱层502的位置。因此，例如通过将绝缘膜501的厚度变更大，可以将半导体膜的厚度变更小。该半导体膜的厚度例如为10nm至200nm、优选为10nm至50nm。例如，当对接合衬底500添加氢时，剂量优选为1×1016/cm2至1×1017/cm2。
注意，在形成脆弱层502的上述工序中，对接合衬底500添加高浓度的氢或稀有气体、或者氢离子或稀有气体离子，因此，接合衬底500的表面变得粗糙，而有时在与基底衬底504接合方面不能获得足够强的接合强度。通过设置绝缘膜501，当添加氢或稀有气体、或者氢离子或稀有气体离子时保护接合衬底500的表面，而可以良好地接合基底衬底504和接合衬底500。
接着，部分地去掉接合衬底500的端部。在本实施方式中，如图7B所示，通过与绝缘膜501端部一起部分地去掉接合衬底500的端部，来形成具有凸部505a的接合衬底500a以及具有凸部505b的接合衬底500b。
接合衬底500a被使用于先转置。并且，接合衬底500a对应于被去掉的端部的区域在垂直于接合衬底500a的方向(深度方向)上的宽度dA等于或大于从接合衬底500a转置的半导体膜506a的厚度。此外，接合衬底500b被使用于后转置。并且，接合衬底500b对应于被去掉的端部的区域在垂直于接合衬底500b的方向(深度方向)上的宽度dB大于先转置的半导体膜506a的厚度。
具体地说，考虑到半导体膜506a的厚度，将其对应于被去掉的端部的区域在深度方向上的宽度dA、即接合衬底500a在凸部505a中包含的区域在垂直于接合衬底500a的方向上的宽度dA例如设定为10nm或以上、优选为200nm或以上。此外，考虑到半导体膜506a的厚度，将其对应于被去掉的端部的区域在深度方向上的宽度dB、即接合衬底500b在凸部505b中包含的区域在垂直于接合衬底500b的方向上的宽度dB例如设定为几μm或以上、优选为10μm或以上。
将其对应于被去掉的端部的区域在平行于接合衬底500a以及接合衬底500b的方向上的宽度例如设定为几mm至几十mm。
在本实施方式中，不但部分地去掉在后转置中使用的接合衬底500b的端部，而且部分地去掉在先转置中使用的接合衬底500a的端部，但是本发明不局限于该结构。在本发明中，至少在进行多次的转置中后面进行的转置中使用其端部被部分地去掉了的接合衬底。注意，半导体膜中的位于接合衬底的端部的部分难以转置在基底衬底上。因此，对在先转置中使用的接合衬底500a来说，与当采用其端部不被部分地去掉了的衬底时相比，当采用其端部被部分地去掉了的衬底时，转置的半导体膜的形状的再现性提高。因此，可以更容易进行以后接合的接合衬底500b的位置对准，而可以将转置的半导体膜之间间隔变得很小。
此外，在本实施方式中，宽度dA小于宽度dB，但是本发明不局限于该结构。宽度dA可以等于或大于宽度dB。
接着，如图7C所示，去掉形成在凸部505a、凸部505b上的绝缘膜501。绝缘膜501不一定需要去掉，但是在由于为了形成上述脆弱层502的掺杂而绝缘膜501的表面变粗糙的情况下，通过去掉绝缘膜501，可以将平坦性更高的凸部505a、凸部505b的表面用于接合，因此可以进一步提高接合的强度。
在使用离子淋浴(ion shower)类型的离子掺杂装置进行上述氢或稀有气体、或者氢离子或稀有气体离子的添加的情况下，在绝缘膜501中残存重金属等杂质。通过去掉绝缘膜501，可以也去掉上述杂质。
可以在去掉绝缘膜501之后，在凸部505a及凸部505b上形成绝缘膜。此时，该绝缘膜优选通过使用氧化硅、氮氧化硅、或氮化硅等具有绝缘性的材料以1nm至50nm的厚度来形成。或者，也可以使用通过利用有机硅烷气体且利用化学气相沉积法而制造的氧化硅形成该绝缘膜。该绝缘膜可以是使用单层绝缘膜而成的、或者层叠多个绝缘膜的层而成的。通过利用羟基化或等离子体氧化而形成的绝缘膜，与通过利用气相沉积法而形成的绝缘膜不同，不会易于产生起因于尘埃的表面上的凹凸，而由此可以获得高平坦性。因此，通过利用羟基化或等离子体氧化在凸部505a及凸部505b上形成上述绝缘膜，可以进一步提高以后进行的接合的强度。
接着，也可以在将接合衬底500a及接合衬底500b和基底衬底504接合在一起之前，对接合衬底500a及接合衬底500b进行氢化处理。氢化处理例如在氢气氛中在350℃进行两个小时左右。
接着，如图8A所示，在基底衬底504上形成绝缘膜503。与绝缘膜501同样，绝缘膜503通过利用氧化硅、氮氧化硅、或氮化硅等具有绝缘性的材料来形成。绝缘膜503可以是使用单个绝缘膜而成的、或者层叠多个绝缘膜而成的。此外，作为绝缘膜503，也可以使用通过使用有机硅烷气体且利用化学气相沉积法来制造的氧化硅。
此外，通过使用氮化硅、或氮氧化硅等阻挡性质高的绝缘膜作为绝缘膜503，可以防止碱金属或碱土金属等杂质从基底衬底504进入到转置在基底衬底504上的半导体膜506a以及半导体膜506b。
在本实施方式中，使用如下的绝缘膜503：从接近于基底衬底504一侧依次层叠有氮的含量高于氧的含量的氮氧化硅膜、氧的含量高于氮的含量的氧氮化硅膜、通过使用有机硅烷气体且利用化学气相沉积法来制造的氧化硅膜。
并且，如图8A所示，将接合衬底500a和基底衬底504接合在一起，以使凸部505a朝向基底衬底504侧，就是说以将绝缘膜503夹在接合衬底500a和基底衬底504中间。通过使绝缘膜503和接合衬底500a在凸部505a接合，可以将接合衬底500a和基底衬底504接合在一起。
由于利用范德瓦耳斯力而形成接合，所以在室温下也形成强固的接合。另外，由于可以在低温下进行上述接合，所以作为基底衬底504可以使用各种衬底。例如，作为基底衬底504，除了使用铝硅酸盐玻璃、钡硼硅酸盐玻璃、铝硼硅酸盐玻璃等的玻璃衬底之外，还可以使用石英衬底、或蓝宝石衬底等的衬底。而且，作为基底衬底504，可以使用硅、砷化镓、磷化铟等的半导体衬底等。或者，也可以使用包括不锈钢衬底的金属衬底作为基底衬底504。
也可以在将基底衬底504和接合衬底500a接合在一起之后，进行加热处理或加压处理。通过进行加热处理或加压处理，可以提高接合的强度。
通过在将接合衬底500a和基底衬底504接合在一起之后，进行热处理，在脆弱层502中相邻的微孔彼此结合，而微孔的体积增大。结果，如图8B所示，接合衬底500a沿脆弱层502裂开或分离，而接合衬底500a的一部分的半导体膜506a从接合衬底500a剥离。优选在等于基底衬底504的耐热温度或其以下的温度进行热处理，例如在400℃至600℃的范围内的温度进行热处理。借助于该剥离，半导体膜506a被转置在基底衬底504上。然后，优选进行400℃至600℃范围内的温度的热处理，以便使绝缘膜503和半导体膜506a进一步强固地贴合。
接着，如图8C所示，将接合衬底500b和基底衬底504接合在一起，以使凸部505b朝向基底衬底504侧，就是说以将绝缘膜503夹在接合衬底500b和基底衬底504中间。通过使绝缘膜503和接合衬底500b在凸部505b接合，可以将接合衬底500b和基底衬底504接合在一起。
注意，进行上述接合衬底500b的接合，以便将凸部505b配置在包含先转置的半导体膜506a的区域以外的区域。由于在本发明中，接合衬底500b的端部被部分地去掉，所以可以将凸部505b配置在半导体膜506a的附近，以使接合衬底500b和半导体膜506a部分地重叠，而不使接合衬底500b接触于半导体膜506a。
与先转置同样，由于利用范德瓦耳斯力而形成接合，所以在室温下也形成强固的接合。也可以在将基底衬底504和接合衬底500b接合在一起之后，进行加热处理或加压处理。通过进行加热处理或加压处理，可以提高接合的强度。
通过在将接合衬底500b和基底衬底504接合在一起之后，进行热处理，在脆弱层502中相邻的微孔彼此结合，而微孔的体积增大。结果，如图8D所示，接合衬底500b沿脆弱层502裂开或分离，而接合衬底500b的一部分的半导体膜506b从接合衬底500b剥离。优选在等于基底衬底504的耐热温度或其以下的温度进行热处理，例如在400℃至600℃的范围内的温度进行热处理。借助于该剥离，半导体膜506b被转置在基底衬底504上。然后，优选进行400℃至600℃范围内的温度的热处理，以便使绝缘膜503和半导体膜506b进一步强固贴合。
可以根据接合衬底500a和接合衬底500b的平面取向来分别控制半导体膜506a和半导体膜506b的晶面取向。适当地选择具有与要形成的半导体元件适合的晶面取向的接合衬底500a、接合衬底500b来使用。晶体管的迁移率根据半导体膜506a和半导体膜506b的晶面取向而不同。在要获得更高迁移率的晶体管的情况下，考虑到沟道方向和晶面取向而设定接合衬底500a和接合衬底500b的接合方向。
也可以不一定在基底衬底504的表面上形成有绝缘膜503。此时，通过直接接触而接合基底衬底504和接合衬底500a及接合衬底500b。注意，通过在基底衬底504的表面上形成绝缘膜，可以防止碱金属、碱土金属等杂质从基底衬底504进入到半导体膜506a和半导体膜506b。此外，当在基底衬底504的表面上形成绝缘膜503时，由于在绝缘膜503和接合衬底500a及接合衬底500b之间进行接合，所以可以进行接合而不取决于基底衬底504的种类。
接着，如图9A所示，使转置的半导体膜506a及半导体膜506b的表面平坦化。平坦化不是一定需要的，但是通过进行平坦化，可以提高在以后形成的晶体管中的半导体膜506a及半导体膜506b和栅极绝缘膜之间的界面的特性。具体而言，平坦化可以通过化学机械抛光(CMP)或液体喷射抛光等来进行。借助于上述平坦化，使半导体膜506a及半导体膜506b的厚度减薄。
在本实施方式中，虽然示出采用Smart Cut(注册商标)的情况，其中通过形成脆弱层502将半导体膜506a和半导体膜506b从接合衬底500a和接合衬底500b分别剥离，但是也可以采用其它接合法如ELTRAN(外延层转置法)、介电质隔离法、PACE(等离子体辅助化学蚀刻)法等.
接着，如图9B所示，通过将平坦化了的半导体膜506a以及半导体膜506b加工(构图)为所希望的形状，来形成岛状半导体膜508。注意，也可以通过利用选择氧化法(LOCOS：硅局部氧化法)、浅沟槽隔离法(STI：Shallow Trench Isolation)等进行元件隔离，而不通过利用半导体膜的构图进行。
在本发明中，可以通过使用经过上述工序而形成的岛状半导体膜508，来形成晶体管等各种半导体元件。
在本发明中，通过使用其端部被部分地去掉了的接合衬底500b，可以以使半导体膜506b不接触于先转置的半导体膜506a且使先转置的半导体膜506a和接合衬底500b部分地重叠的方式进行半导体膜506b的后转置。因此，可以将先转置的半导体膜506a和后转置的半导体膜506b的间隔小到几十μm左右，因此可以使用转置的半导体膜506a和转置的半导体膜506b用于一个半导体装置而不受这些半导体膜之间间隔影响。
本实施方式可以与上述实施方式适当地组合来实施。
实施方式6
在本实施方式6中，将说明如下工序：在相当于且包含实施方式5的图8D所示工序之后，形成半导体膜来填充半导体膜506a、半导体膜506b之间间隔，然后使该半导体膜结晶化。
首先，在完成相当于且包含实施方式5的图8D所述工序的工序之后，如图10A所示，覆盖半导体膜506a及半导体膜506b地在基底衬底504上形成半导体膜510。注意，在本实施方式中，如图7C的工序所示，优选去掉在接合衬底500a及接合衬底500b上的绝缘膜501。半导体膜510既可以覆盖半导体膜506a及半导体膜506b的整个表面，又可以填充半导体膜506a及半导体膜506b的间隔地部分地覆盖半导体膜506a及半导体膜506b。并且，使半导体膜510的厚度大致等于或大于半导体膜506a及半导体膜506b厚度。
接着，如图10B所示，通过使用具有结晶性的半导体膜506a及半导体膜506b且利用外延生长来使半导体膜510结晶化。通过使半导体膜510结晶化，由半导体膜506a、半导体膜506b及半导体膜510形成具有结晶性的半导体膜511。外延生长可以通过热处理、光照射、电子束照射等来进行。在本实施方式中，通过利用激光器且利用外延生长来使半导体膜510结晶化。
在使用脉冲激光器例如受激准分子激光器的情况下，以1J/cm2至2J/cm2的能量密度进行激光束的照射。此外，在使用连续波激光器例如Nd:YVO4激光器的二次谐波的情况下，将射束的宽度设定得大于半导体膜506a和半导体膜506b的间隔，且以15m/sec的扫描速度进行激光束的照射。
作为脉冲激光器，例如可以使用Ar激光器、Kr激光器、受激准分子激光器、CO2激光器、YAG激光器、Y2O3激光器、YVO4激光器、YLF激光器、YAlO3激光器、玻璃激光器、红宝石激光器、变石激光器、Ti:蓝宝石激光器、铜蒸气激光器、或金蒸气激光器。
作为连续波气体激光器，可以使用Ar激光器、Kr激光器等。另外，作为连续波固态激光器，可以使用YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、镁橄榄石(Mg2SiO4)激光器、GdVO4激光器、Y2O3激光器、玻璃激光器、红宝石激光器、变石激光器、Ti:蓝宝石激光器等。
激光束可以照射到半导体膜506a、半导体膜506b以及半导体膜510的整个表面，或者照射到半导体膜510中的位于半导体膜506a和半导体膜506b之间的部分。
虽然在本实施方式中说明了在半导体膜510中使晶体固相生长的实例，但是本发明不局限于该结构。也可以将包括晶体所用原子的气体供应在被加热基底衬底504上，以使通过半导体膜506a及半导体膜506b气相生长而形成具有结晶性的半导体膜。
接着，如图10C所示，通过化学机械抛光(CMP)或液体喷射抛光等，来使半导体膜511平坦化。在只对半导体膜510中的位于半导体膜506a和半导体膜506b之间的部分进行结晶化的情况下，可以通过上述抛光去掉半导体膜510中在半导体膜506a及半导体膜506b上的未结晶化的部分。
接着，如图10D所示，通过将平坦化了的半导体膜511加工(构图)为所希望的形状，来形成岛状半导体膜512。注意，也可以通过利用选择氧化法(LOCOS：硅局部氧化法)、浅沟槽隔离法(STI：ShallowTrench Isolation)等进行元件分离，而不通过利用半导体膜的构图进行。
在本发明中，可以通过使用经过上述工序而形成的岛状半导体膜512，来形成晶体管等各种半导体元件。
在本实施方式中，由于可以填充半导体膜506a和半导体膜506b之间的间隔地形成半导体膜511，所以可以清除起因于上述间隔的半导体元件的布局上的限制。此外，在本发明中，因为可以将半导体膜506a和半导体膜506b之间的间隔小到几十μm左右，所以可以缩短利用上述外延生长的半导体膜510的结晶化所需要的时间。
本实施方式可以与上述实施方式适当地组合来实施。
实施方式7
在本实施方式7中，将说明在实施方式1、实施方式6所示的半导体装置的制造方法中使用的分离接合衬底的方法的一个方式。
首先，对接合衬底添加氢或稀有气体、或者氢离子或稀有气体离子，来在离接合衬底的表面有一定深度的区域中形成具有微孔的脆弱层。并且，在本实施方式中，在利用接合将接合衬底和基底衬底贴合在一起之后，通过利用由于微波等高频波的介电加热对接合衬底选择性地进行加热处理，而在本实施例中不对接合衬底及基底衬底的全体进行热处理。
上述利用介电加热的加热处理可以通过对接合衬底照射高频发生装置中产生的频率为300MHz至3THz的高频波来进行。在本实施方式中，该照射通过以900W照射14个小时2.45GHz的微波进行，在脆弱层中使相邻的微孔彼此结合，而最后分离接合衬底。
在本实施方式中，作为基底衬底，使用容易透过上述高频波而不吸收的衬底。例如，作为基底衬底，可以使用铝硅酸盐玻璃、钡硼硅酸盐玻璃、铝硼硅酸盐玻璃等的玻璃衬底、碳化硅等陶瓷衬底、蓝宝石衬底等。
当为了使接合衬底沿脆弱层分离而对接合衬底及基底衬底的全体进行热处理时，根据其种类而使基底衬底发生收缩(shrink)等性质变化。如本发明那样，在基底衬底上进行多次接合衬底的分离的情况下，通过对接合衬底选择性地进行加热，可以防止基底衬底性质变化，并且可以防止起因于基底衬底的性质变化而在半导体膜的二次转置及之后发生问题。
本实施方式可以与上述实施方式适当地组合来实施。
实施方式8
在本实施方式8中，将说明用于本发明的晶体管的具体制造方法的一个例子。
首先，如图11A所示，在基底衬底601上形成岛状半导体膜603、岛状半导体膜604。在基底衬底601和岛状半导体膜603之间及岛状半导体膜604和基底衬底601之间设置有绝缘膜602。绝缘膜602既可以通过层叠多个绝缘膜的层来形成，又可以通过利用一个绝缘膜来形成。
岛状半导体膜603、604也可以添加有杂质元素，以便控制阈值电压。例如，在作为赋予p型的杂质元素添加硼的情况下，优选以5×1017cm-3或以上且1×1018cm-3或以下的浓度添加。以控制阈值电压为目的的杂质元素的添加可以在将半导体膜转置在基底衬底601上之前或在转置之后进行。
可以在形成岛状半导体膜603、604之后且在形成栅极绝缘膜606之前进行氢化处理。氢化处理例如在氢气气氛中以350℃进行两个小时左右。
接着，如图11B所示，以覆盖岛状半导体膜603、604的方式形成栅极绝缘膜606。栅极绝缘膜606可以通过进行高密度等离子体处理使岛状半导体膜603、604的表面氧化或氮化来形成。高密度等离子体处理例如使用He、Ar、Kr、或Xe等的稀有气体与氧、氧化氮、氨、氮、氢等的混合气体来进行。在此情况下，可以通过导入微波来激发等离子体，而产生低电子温度且高密度的等离子体。通过使用由这种高密度的等离子体产生的氧基(也有包括OH基的情况)或氮基(也有包括NH基的情况)使半导体膜的表面氧化或氮化，1nm至20nm、优选为5nm至10nm厚度的绝缘膜形成为与半导体膜接触。该5nm至10nm厚度的绝缘膜用作栅极绝缘膜606。
上述的利用高密度等离子体处理的半导体膜的氧化或氮化以固态反应进行，从而可以使栅极绝缘膜606和岛状半导体膜603、604之间的界面态密度极为低。另外，通过利用高密度等离子体处理直接使半导体膜氧化或氮化，可以抑制被形成的绝缘膜的厚度的不均匀性。另外，在半导体膜具有结晶性的情况下，通过利用高密度等离子体处理以固态反应使半导体膜的表面氧化，可以抑制仅在晶粒界面的快速氧化，并且形成均匀性好且界面态密度低的栅极绝缘膜。包含在栅极绝缘膜的一部分或全部栅极绝缘膜利用高密度等离子体处理来形成的绝缘膜而成的晶体管可以几乎特性是均匀的。
或者，也可以通过对岛状半导体膜603、604进行热氧化，来形成栅极绝缘膜606。也可以通过利用等离子体CVD法或溅射法等且使用单层或叠层的包括氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或者氧化钽的膜，来形成栅极绝缘膜606。
接着，如图11C所示，通过在栅极绝缘膜606上形成导电膜，然后将该导电膜加工(构图)为预定的形状，来在岛状半导体膜603、604的上形成电极607。可以使用CVD法、溅射法等来形成导电膜。作为导电膜可以使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等。或者，既可以使用以上述金属为主要成分的合金，又可以使用包括上述金属的化合物。或者，也可以使用对半导体膜掺杂了赋予导电类型的杂质元素如磷等而成的多晶硅等半导体来形成。
作为两个导电膜的组合，可以使用氮化钽或钽(Ta)作为第一层，并且使用钨(W)作为第二层。除了上述实例以外，还可以举出氮化钨和钨、氮化钼和钼、铝和钽、以及铝和钛等。由于钨、氮化钽具有高耐热性，所以在形成两层导电膜之后可以进行以热激活为目的的加热处理。另外，作为两个导电膜的组合，例如可以使用掺杂有赋予n型导电性的杂质元素的硅和NiSi(镍硅化物)、掺杂有赋予n型导电性的杂质元素的Si和WSix等。
另外，虽然在本实施方式中由一个导电膜形成各个电极607，但本实施方式不局限于该结构。各个电极607也可以由被层叠的多个导电膜形成。在采用层叠三个或以上的导电膜而成的三层结构的情况下，可以采用钼膜、铝膜和钼膜的叠层结构。
作为当形成电极607时使用的掩模，也可以使用氧化硅、氧氮化硅等而替代抗蚀剂。在此情况下，虽然还添加进行构图来形成氧化硅、氧氮化硅等的掩模的工序，但是由于当蚀刻时的掩模的膜厚和宽度的减少比使用抗蚀剂的情况少，所以可以形成具有所希望的宽度的电极607。或者，也可以通过使用液滴排出法选择性地形成电极607，而不使用掩模。
注意，液滴排出法是指从小喷嘴排出包括预定组成物的液滴来形成预定图案的方法，并且喷墨法等包括在其范畴内。
通过使用ICP(感应耦合等离子体)蚀刻法并且适当地调节蚀刻条件(施加到线圈型电极层的电力量、施加到衬底侧的电极层的电力量、衬底侧的电极温度等)，可以将电极607蚀刻为具有所希望的锥形形状。可以根据掩模形状来控制锥形形状的角度等。注意，作为蚀刻用气体，可以适当地使用氯类气体诸如氯、氯化硼、氯化硅或者四氯化碳等；氟类气体诸如四氟化碳、氟化硫磺或者氟化氮等；或者氧。
接着，如图11D所示，以电极607作为掩模对半导体膜603、604添加赋予一种导电类型的杂质元素。在本实施方式中，对半导体膜604添加赋予p型导电性的杂质元素(例如硼)，而对半导体膜603添加赋予n型导电性的杂质元素(例如磷或砷)。注意，当将赋予p型导电性的杂质元素添加到半导体膜604时，使用掩模等覆盖要添加n型杂质元素的半导体膜603，来选择性地添加赋予p型导电性的杂质元素。反而，当将赋予n型导电性的杂质元素添加到半导体膜603时，使用掩模等覆盖要添加赋予p型的杂质元素的半导体膜604，来选择性地添加赋予n型导电性的杂质元素。或者，还可以首先对半导体膜603及半导体膜604添加赋予p型和n型中之一种导电性的杂质元素，然后仅对半导体膜603或半导体膜604中之一以更高浓度选择性地添加赋予p型及n型中另一种导电性的杂质元素。借助于上述杂质元素的添加，在半导体膜603中形成杂质区域608，而在半导体膜604中形成杂质区域609。
接着，如图12A所示，在电极607的侧面形成侧壁610。例如可以通过以覆盖栅极绝缘膜606及电极607的方式形成新的绝缘膜，并且进行以垂直方向为主体进行蚀刻的各向异性蚀刻而部分地蚀刻新形成的绝缘膜，来形成侧壁610。通过上述各向异性蚀刻，部分地蚀刻新形成的绝缘膜，在电极607的侧面形成例壁610。可以借助于上述各向异性蚀刻，部分地蚀刻栅极绝缘膜606。可以通过等离子体CVD法或溅射法等形成的单层硅膜、氧化硅膜、氧氮化硅膜、氮氧化硅膜、或者包括有机树脂等的有机材料的膜或者它们叠层，来形成用来形成侧壁610的绝缘膜。在本实施方式中，通过等离子体CVD法形成厚度为100nm的氧化硅膜。另外，作为蚀刻气体，可以使用CHF3和氦的混合气体。注意，形成侧壁610的工序不局限于这些工序。
接着，如图12B所示，以电极607及侧壁610为掩模对半导体膜603、604添加赋予一种导电类型的杂质元素。注意，将具有与在上述工序中添加给半导体膜603、604的杂质元素相同导电类型的杂质元素以比之前工序更高浓度分别添加到半导体膜603、604。注意，当将赋予p型导电性的杂质元素添加到半导体膜604时，使用掩模等覆盖要添加n型杂质元素的半导体膜603，来选择性地添加赋予p型导电性的杂质元素。反而，当将赋予n型导电性的杂质元素添加到半导体膜603时，使用掩模等覆盖要添加p型杂质元素的半导体膜604，来选择性地添加赋予n型导电性的杂质元素。
借助于上述杂质元素的添加，在半导体膜603中形成一对高浓度杂质区域611、一对低浓度杂质区域612、以及沟道形成区613。另外，借助于上述杂质元素的添加，在半导体膜604中形成一对高浓度杂质区域614、一对低浓度杂质区域615、以及沟道形成区616。高浓度杂质区域611、614用作源极和漏极，而低浓度杂质区域612、615用作LDD(轻掺杂漏极)区域。
注意，形成在半导体膜604上的侧壁610和形成在半导体膜603上的侧壁610既可以形成为在载流子移动的方向上的宽度彼此相同，又可以形成为该宽度彼此不同。将构成p沟道晶体管一部分的半导体膜604上的各侧壁610的宽度优选比构成n沟道晶体管一部分的半导体膜603上的各侧壁610的宽度大。这是因为如下缘故：在p沟道晶体管中为了形成源极及漏极而注入的硼容易扩散，从而容易引起短沟道效应。通过在p沟道晶体管中将各侧壁610的宽度设定成比在n沟道晶体管中的各侧壁610要长，可以将高浓度的硼添加到源极及漏极，而可以使源极及漏极低电阻化。
接着，也可以通过将半导体膜603、604成为硅化物来形成硅化物层，以便进一步使源极及漏极低电阻化。通过使金属接触于半导体膜，并且利用加热处理、GRTA法、LRTA法等使半导体膜中的硅和金属反应来形成硅化物。作为硅化物层，使用钴硅化物或镍硅化物。在半导体膜603、604的厚度很薄时，硅化物反应可以进行到该区域的半导体膜603、604的底部。作为用于形成硅化物的金属材料，可以使用钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、钕(Nd)、铬(Cr)、铂(Pt)、钯(Pd)等。或者，也可以借助于激光照射或灯等的光照射来形成硅化物。
通过上述的一连串的工序，形成n沟道型晶体管617和p沟道型晶体管618。
接着，如图12C所示，覆盖晶体管617、618地形成绝缘膜619。绝缘膜619不一定需要设置，但是通过形成绝缘膜619，可以防止碱金属或碱土金属等杂质进入到晶体管617、618中。具体地，作为绝缘膜619，优选使用氮化硅、氮氧化硅、氧氮化硅、氮化铝、氧化铝、氧化硅等。在本实施方式中，使用厚度为600nm左右的氧氮化硅膜作为绝缘膜619。在此情况下，也可以在形成该氧氮化硅膜之后进行上述氢化工序。
接着，覆盖晶体管617、618地在绝缘膜619上形成绝缘膜620。作为绝缘膜620可以使用具有耐热性的有机材料诸如聚酰亚胺、丙烯酸、苯并环丁烯(benzocyclobutene)、聚酰胺、环氧树脂等。另外，除了上述有机材料之外，还可以使用低介电常数材料(low-k材料)、硅氧烷类树脂、氧化硅、氮化硅、氧氮化硅、氮氧化硅、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、矾土等。硅氧烷类树脂除了氢之外还包括氟、烷基、或芳香烃中的至少一种作为取代基。注意，也可以通过层叠多个由这些材料而成的层形成的绝缘膜，来形成绝缘膜620。也可以通过CMP法或液体喷射抛光等使绝缘膜620的表面平坦化。
在岛状半导体膜603和岛状半导体膜604由不同时机转置的半导体膜形成的情况下，根据制造方法，有时如图12C所示，在岛状半导体膜603和岛状半导体膜604之间绝缘膜602互相剥离。然而，例如通过使用上述聚酰亚胺、硅氧烷类树脂等且利用涂布法来形成绝缘膜620，可以防止由于形成在绝缘膜602之间的台阶而损坏绝缘膜620的表面上的平坦性。因此，可以防止由于在绝缘膜602和基底衬底601之间的台阶而发生表面凹凸，因此防止形成在绝缘膜620上的导电膜621、导电膜622部分极端薄，或者在最坏时导电膜621或导电膜622发生断开。从而，通过利用涂布法形成绝缘膜620，结果可以提高使用本发明而形成的半导体装置的成品率以及可靠性。
注意，硅氧烷类树脂对应于以硅氧烷类材料为起始材料而形成的包括Si-O-Si键的树脂。硅氧烷类树脂除了氢之外还可以包括氟、烷基、或芳香烃中的至少一种作为取代基。
绝缘膜620可以根据其材料而通过使用CVD法、溅射法、SOG法、旋转涂敷、浸渍涂敷、喷涂、液滴排出法(喷墨法、丝网印刷、或平版印刷等)、刮刀、辊式涂布、幕涂、刮刀涂布等来形成。
接着，如图13所示，使岛状半导体膜603、604的一部分露出地在绝缘膜619及绝缘膜620中形成接触孔。然后，形成通过该接触孔分别与岛状半导体膜603、604接触的导电膜621、622。虽然使用CHF3和He的混合气体作为用于当形成接触孔时的蚀刻工序的气体，但该气体不局限于此混合气体。
导电膜621、622可以通过CVD法或溅射法等来形成。具体地，作为导电膜621、622，可以使用铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si)等。或者，既可以使用以上述金属为主要成分的合金，又可以使用包含上述金属的化合物。导电膜621、622可以通过使用单层的使用了上述金属的膜来形成或者堆叠多个使用上述金属的膜而成的层来形成。
作为以铝为主要成分的合金的实例，可以举出以铝为主要成分且包括镍的合金。另外，也可以举出以铝为主要成分且包括镍以及碳和硅中的一方或双方的合金作为实例。由于铝、铝硅的电阻值很低且其价格低廉，所以作为形成导电膜621、622的材料很合适。尤其，与使用铝膜相比，使用铝硅(Al-Si)膜的情况下当对导电膜621、622进行构图时，可以更进一步防止抗蚀剂焙烧时产生的小丘。或者，也可以在铝膜中混入0.5重量％左右的Cu而替代硅(Si)。
导电膜621、622例如优选采用包括阻挡膜、铝硅(Al-Si)膜和阻挡膜的叠层结构；或包括阻挡膜、铝硅(Al-Si)膜、氮化钛膜和阻挡膜的叠层结构。注意，阻挡膜就是使用钛、钛的氮化物、钼、或钼的氮化物来形成的膜。当以中间隔着铝硅(Al-Si)膜的方式形成阻挡膜时，可以进一步防止铝或铝硅的小丘的产生。另外，当通过使用具有高还原性的元素的钛来形成阻挡膜时，即使在岛状半导体膜603、604上形成有薄的氧化膜，包括在阻挡膜中的钛也还原该氧化膜，而导电膜621、622和岛状半导体膜603、604可以良好地接触。或者，也可以使用层叠多个阻挡膜而成的层。在此情况下，例如，可以使导电膜621、622使用从最下层层叠Ti、氮化钛、Al-Si、Ti、和氮化钛的五层结构。
注意，导电膜621连接到n沟道型晶体管617的高浓度杂质区域611。导电膜622连接到p沟道型晶体管618的高浓度杂质区域614。
图13示出了n沟道型晶体管617及p沟道型晶体管618的俯视图。注意，图13示出了省略导电膜621及622、绝缘膜619、绝缘膜620的图。
另外，虽然在本实施方式中例示了n沟道型晶体管617和p沟道型晶体管618分别具有一个用作栅极的电极607的情况，但是本发明不局限于该结构。在本发明中制造的晶体管也可以具有多个用作栅极的电极并且该多个电极彼此电连接的多栅结构。
另外，在本发明中制造的半导体装置具有的晶体管也可以具有栅极平面结构。
本实施方式可以与上述实施方式适当地组合来实施。
实施例1
在本实施例1中，将说明通过将半导体膜转置在一个基底衬底上多次，来形成一种半导体装置的半导体显示装置的过程。
首先，如图14A所示，将多个接合衬底1801接合在基底衬底1800上。接着，如图14B所示，在从接合衬底1801将半导体膜1802转置在基底衬底1800上之后，将多个接合衬底1803接合在基底衬底1800上。注意，对接合衬底1803来说，通过部分地去掉其端部而形成凸部，并且接合在基底衬底1800上，以使凸部朝向基底衬底1800侧。然后，如图14C所示，从接合衬底1803将半导体膜1804转置在基底衬底1800上。
通过形成使用转置在基底衬底1800上的半导体膜1802及半导体膜1804的半导体元件，可以形成如图14D所示的半导体显示装置的元件衬底。注意，元件衬底对应于在其上形成有控制像素驱动的半导体元件的衬底。用来显示灰度的显示元件既可以如液晶池那样形成在元件衬底和相对衬底之间，又可以如发光元件那样形成在元件衬底侧。元件衬底也包括在本发明的半导体装置的范畴内。
在本发明中，可以将先转置的半导体膜1802和后转置的半导体膜1804之间的间隔小到几十μm左右，因此转置的半导体膜1802和转置的半导体膜1804可以用于一个半导体装置而不受这些半导体膜之间间隔的影响。
图15A表示使用半导体膜1802和半导体膜1804而而不受这些半导体膜之间间隔影响而形成的液晶显示装置的像素的放大图作为一个例子。图15A是与像素1805相邻的外围像素的俯视图，而图15B对应于图15A所示的俯视图的沿着虚线A-A’的截面图。
像素1805至少包括扫描线1810、信号线1811、用作开关元件的晶体管1812、以及像素电极1813。此外，区域1806是半导体膜1802被转置到其上的区域，并且区域1807是半导体膜1804被转置到其上的区域，且区域1808是对应于半导体膜1802和半导体膜1804之间间隔的区域。
像素1805所包括的晶体管1812包括通过对转置在区域1806的半导体膜1802进行构图而形成的岛状半导体膜1814。并且，像素1805与区域1808重叠。注意，在图15所示的液晶显示装置中，晶体管彼此之间的距离长于区域1808的宽度，所以可以重叠于区域1808地形成像素1805。
本实施例可以与上述实施方式适当地组合来实施。
实施例2
在本实施例2中，将说明在本发明中制造的一种半导体装置的有源矩阵型的半导体显示装置的结构。
对有源矩阵型的发光装置来说，在各像素中设置有对应于显示元件的发光元件。因为发光元件亲自发光，所以发光元件可见度高，并且不需要液晶显示装置所需要的背光灯，而最适合薄型化，同时对视角也没有限制。虽然在本实施例中，说明使用一种发光元件的有机发光元件(OLED：有机发光二极管)的发光装置，但是在本发明中制造的半导体显示装置也可以是使用其它发光元件的发光装置。
OLED具有包括能够获得通过施加电场而发生的发光(电致发光)的材料的层(以下称作电致发光层)、阳极层、阴极层。电致发光包括：当从单态激发态返回到基底态时获得的发光(荧光)；当从三重态激发态返回到基底态时获得的发光(磷光)，在本发明中的发光装置既可以使用荧光和磷光中的一方，又可以使用荧光和磷光双方。
图16A表示本实施例的发光装置的截面图。图16A所示的发光装置在元件衬底1600上具有：用于驱动电路的晶体管1601、晶体管1602；用于像素的驱动晶体管1604、开关晶体管1603。此外，图16A所示的发光装置，在元件衬底1600上在像素中具有发光元件1605。
发光元件1605包括像素电极1606、电致发光层1607、以及相对电极1608。像素电极1606和相对电极1608中的一个是阳极，而另一个是阴极。
作为阳极，可以使用包括氧化硅的氧化铟锡(ITSO)、氧化铟锡(ITO)、氧化锌(ZnO)、氧化铟锌(IZO)、或掺杂镓的氧化锌(GZO)等透光性氧化物导电材料。或者，作为阳极，除了上述透光性氧化物导电材料以外，例如还可以使用：包含氮化钛、氮化锆、Ti、W、Ni、Pt、Cr、Ag、Al等中的一个或多个的单层膜；由氮化钛膜和以铝为主要成分的膜构成的叠层；或由氮化钛膜、以铝为主要成分的膜以及氮化钛膜构成的三层结构；等等。注意，当使用透光性氧化物导电材料以外的材料且从阳极侧取出光时，阳极形成的厚度薄到足以透过光(优选为5nm至30nm左右)。
也可以使用包括导电高分子(也称为导电聚合物)的导电组成物作为阳极。对使用导电组成物来说，用作阳极的导电膜的薄层电阻优选为等于10000Ω/□(Ω/square)或其以下，并且在波长550nm的透光率优选为等于70％或其以上。注意，导电膜包括的导电高分子的电阻率优选为等于0.1Ω·cm或其以下。
作为导电高分子，可以使用所谓π电子共轭类导电高分子。例如，作为π电子共轭类导电高分子，可以举出：聚苯胺及/或其衍生物；聚吡咯及/或其衍生物；聚噻吩及/或其衍生物；由这些两种或两种以上构成的共聚物；等等。
作为共轭导电高分子的具体例子，可以举出：聚吡咯；聚(3-甲基吡咯)；聚(3-丁基吡咯)；聚(3-辛基吡咯)；聚(3-癸基吡咯)；聚(3，4-二甲基吡咯)；聚(3，4-二丁基吡咯)；聚(3-羟基吡咯)；聚(3-甲基-4-羟基吡咯)；聚(3-甲氧基吡咯)；聚(3-乙氧基吡咯)；聚(3-辛氧基吡咯)；聚(3-羧基吡咯)；聚(3-甲基-4-羧基吡咯)；聚N-甲基吡咯；聚噻吩；聚(3-甲基噻吩)；聚(3-丁基噻吩)；聚(3-辛基噻吩)；聚(3-癸基噻吩)；聚(3-十二烷基噻吩)；聚(3-甲氧基噻吩)；聚(3-乙氧基噻吩)；聚(3-辛氧基噻吩)；聚(3-羧基噻吩)；聚(3-甲基-4-羧基噻吩)；聚(3，4-乙烯二氧噻吩)；聚苯胺；聚(2-甲基苯胺)；聚(2-辛基苯胺)；聚(2-异丁基苯胺)；聚(3-异丁基苯胺)；聚(2-苯胺磺酸)；聚(3-苯胺磺酸)；等等。
可以将上述导电高分子作为导电组成物单独使用于阳极。或者，上述任意导电高分子也可以通过添加有机树脂以调整导电组成物的膜厚的均匀性、或其膜密集度(film intensity)等的膜特性来使用。
作为有机树脂，只要能够与导电高分子相容或混合分散到导电高分子中，就可以使用热固性树脂、热塑性树脂、或光固化树脂。例如，可以举出：聚对苯二甲酸乙二醇酯、聚对苯二甲酸丁二醇酯、或聚萘二甲酸乙二醇酯等聚酯类树脂；聚酰亚胺、或聚酰胺-酰亚胺等聚酰亚胺类树脂；聚酰胺6、聚酰胺66、聚酰胺12、或聚酰胺11等聚酰胺树脂；聚偏二氟乙烯、聚氟化乙烯、聚四氟乙烯、乙烯-四氟乙烯共聚物、或聚含氯三氟乙烯等氟树脂；聚乙烯醇、聚乙烯醚、聚乙烯醇缩丁醛、聚乙酸乙烯、或聚氯乙烯等乙烯树脂；环氧树脂；二甲苯树脂；芳族聚酰胺(aramid)树脂；聚氨酯类树脂；聚脲类树脂；蜜胺树脂；酚醛类树脂；聚醚；丙烯酸类树脂；以及由这些树脂构成的共聚物；等等。
再者，在要调整导电组成物的导电率时，也可以通过对导电组成物掺杂受主或施主掺杂剂，使共轭导电高分子的共轭电子的氧化还原电位变化。
作为受主掺杂剂，可以使用卤素化合物、刘易斯酸(Lewis acid)、质子酸(protonic acid)、有机氰化合物、有机金属化合物等。作为卤素化合物，可以举出氯、溴、碘、氯化碘、溴化碘、氟化碘等。作为刘易斯酸，可以举出五氟化磷、五氟化砷、五氟化锑、三氟化硼、三氯化硼、三溴化硼等。作为质子酸，可以举出：盐酸、硫酸、硝酸、磷酸、硼氟化氢酸、氟化氢酸、过氯酸等无机酸；以及有机羧酸、有机磺酸等有机酸。作为有机羧酸以及有机磺酸，可以使用所述羧酸化合物以及磺酸化合物。作为有机氰化合物，可以使用在共轭键中包括两个或两个以上的氰基的化合物。例如，可以举出四氰基乙烯、四氰基乙烯氧化物、四氰基苯、四氰基对醌二甲烷、四氰基氮杂萘(tetracyanoazanaphthalene)等。
作为施主掺杂剂，可以举出碱金属、碱土金属、季胺化合物等。
可以通过使导电组成物溶解于水或有机溶剂(醇类溶剂、酮类溶剂、酯类溶剂、烃类溶剂、芳香类溶剂等)并且利用湿法，来形成成为阳极的薄膜。
对溶解导电组成物的溶剂没有特别的限制，使用溶解上述导电高分子及有机树脂等高分子量树脂化合物的溶剂。例如，使导电组成物溶解于水、甲醇、乙醇、丙烯碳酸酯、N-甲基吡咯烷酮、二甲基甲酰胺、二甲基乙酰胺、环己酮、丙酮、甲乙酮、甲异丁酮、甲苯等任意其中之一或者由这些构成的混合溶剂中。可以在如上述那样使导电组成物溶解于溶剂中之后，利用涂布法、涂敷法、液滴排出法(也称为喷墨法)、或印刷法等湿法，来形成该导电组成物的膜。当要使溶媒干燥时，既可以进行热处理，又可以在减压下进行干燥。当有机树脂是热固性树脂时，还进行加热处理，而当有机树脂是光固化树脂时，进行光照射处理。
作为阴极，可以使用功函数小的金属、合金、导电化合物、或者这些的混合物等。具体地说，也可以使用：Li、Cs等碱金属；Mg、Ca、或Sr等碱土金属；以及包括任意这些的合金(Mg:Ag、Al:Li等)。或者还可以使用Yb、或Er等稀土元素金属。此外，通过接触于阴极地形成包括电子注入性高的材料的层，也可以使用利用铝、透光性氧化物导电材料等形成的普通导电膜。
电致发光层1607既可以由一个层构成，又可以由多个层的叠层构成。并且，各层不但可以包括有机材料，而且可以包括无机材料。在电致发光层1607中的发光包括：当从单态激发态返回到基底态时的发光(荧光)；当从三重态激发态返回到基底态时的发光(磷光)。在由多个层构成电致发光层1607的情况下，若像素电极1606是阴极，则在像素电极1606上依次层叠电子注入层、电子传输层、发光层、空穴传输层、空穴注入层。注意，在像素电极1606对应于阳极的情况下，通过依次层叠空穴注入层、空穴传输层、发光层、电子传输层、电子注入层来形成电致发光层1607。
即使使用高分子量有机化合物、中分子量有机化合物(没有升华性，并且分子链长度为10μm或以下的有机化合物)、低分子量有机化合物、或无机化合物中任意的化合物，也可以通过利用液滴排出法来形成电致发光层1607。此外，也可以通过利用气相沉积法来形成中分子量有机化合物、低分子量有机化合物、以及无机化合物。
注意，开关晶体管1603、驱动晶体管1604各可以具有多栅结构诸如双栅结构、或三栅结构等，而不具有单栅结构。
接着，图16B表示本实施例的液晶显示装置的截面图。图16B所示的液晶显示装置在元件衬底1610上具有：用于驱动电路的晶体管1611、晶体管1612；在像素中用作开关元件的晶体管1613。此外，图16B所示的液晶显示装置在元件衬底1610和相对衬底1614之间具有液晶池1615。
液晶池1615包括形成在元件衬底1610上形成的像素电极1616、形成在相对衬底1614上的相对电极1617、设置在像素电极1616和相对电极1617之间的液晶1618。例如可以将包括氧化硅的氧化铟锡(ITSO)、氧化铟锡(ITO)、氧化锌(ZnO)、氧化铟锌(IZO)、掺杂镓的氧化锌(GZO)等使用于像素电极1616。
本实施例可以与上述实施方式或实施例适当地组合来实施。
实施例3
在本实施例3中，将说明在本发明中制造的半导体显示装置的整体结构。
图17表示在本发明中制造的半导体显示装置的框图作为一个例子。
图17所示的半导体显示装置包括：具有多个像素的像素部900；根据每个线选择像素的扫描线驱动电路910；控制视频信号输入到所选线的像素的信号线驱动电路920。
在图17中，信号线驱动电路920包括移位寄存器921、第一锁存器922、第二锁存器923、DA(数字-模拟)转换电路924。时钟信号S-CLK、起始脉冲信号S-SP输入到移位寄存器921。移位寄存器921根据这些时钟信号S-CLK以及起始脉冲信号S-SP，产生依次脉冲移动的时序信号，而输出时序信号到第一锁存器922。也可以根据扫描方向开关信号来切换时序信号的脉冲出现的顺序。
当时序信号输入到第一锁存器922时，根据该时序信号的脉冲，视频信号依次写入到第一锁存器922且被保持在其中。注意，虽然可以对第一锁存器922具有的多个存储电路依次写入视频信号，但是也可以进行所谓分组驱动，其中将第一锁存器922具有的多个存储电路划分为几个组，并且对每个组并行输入视频信号。注意，此时的组数称为分组数。例如，当锁存器划分为四组存储电路时，以四个分组的方式进行分组驱动。
直到对第一锁存器922中的所有存储电路的视频信号的写入都结束的时间称为一个行周期(line period)。实际上，行周期包括将上述定义的行周期加上水平回扫时间间隔的周期。
当一个行周期结束时，根据输入到第二锁存器923的锁存信号S-LS的脉冲，保持在第一锁存器922中的视频信号一次全部写入第二锁存器923中且被保持。再次根据来自移位寄存器921的时序信号，对将视频信号已经发送到第二锁存器923了的第一锁存器922依次进行下一个视频信号的写入。在第二轮的一个行周期中，写入且保持在第二锁存器923中的视频信号输入到DA转换电路924。
并且，DA转换电路924将输入的数字视频信号转换为模拟视频信号，并且通过信号线将该模拟视频信号输入到像素部900中的各像素。
注意，信号线驱动电路920可以使用能够输出依次脉冲移动的信号的其它电路，而替代移位寄存器921。
注意，虽然在图17中像素部900直接连接到DA转换电路924的下一级，但是本发明不局限于该结构。可以在像素部900的上一级设置对于从DA转换电路924输出的视频信号进行信号处理的电路。作为进行信号处理的电路的一个例子，例如可以举出能够对波形进行整形的缓冲器等。
接着，将说明扫描线驱动电路910的工作。在本发明中制造的半导体显示装置中，在像素部900的各像素中设置有多个扫描线。扫描线驱动电路910通过产生选择信号，并且将该选择信号输入到多个扫描线的每一个，根据每个线而选择像素。当利用选择信号而选择像素时，其栅极连接到扫描线之一的晶体管接通，而进行对于像素的视频信号的输入。
在本发明中，可以将转置的多个半导体膜之间的间隔变得得小，所以可以全部在同一个基底衬底上形成像素部900、扫描线驱动电路910、信号线驱动电路920。
本实施例可以与上述实施方式或实施例适当地组合来实施。
实施例4
在本实施例中，参照图18A和图18B进行说明本发明中制造的半导体显示装置的外观。图18A是使用密封材料将形成在基底衬底上的晶体管及发光元件密封在基底衬底和密封用衬底之间的面板的俯视图。图18B对应于图18A的沿A-A′的截面图。
围绕设置在基底衬底4001上的像素部4002、信号线驱动电路4003、扫描线驱动电路4004地设置有密封材料4020。另外，在像素部4002、信号线驱动电路4003及扫描线驱动电路4004上设置有密封用衬底4006。因此，在基底衬底4001和密封用衬底4006之间使用密封材料4020与填充材料4007一起密封像素部4002、信号线驱动电路4003及扫描线驱动电路4004。
设置在基底衬底4001上的像素部4002、信号线驱动电路4003及扫描线驱动电路4004分别具有多个晶体管。在图18B中例示包括在信号线驱动电路4003中的晶体管4008和包括在像素部4002中的驱动晶体管4009及开关晶体管4010。
发光元件4011将连接到驱动晶体管4009的源区域或漏区域的布线4017的一部分用作其像素电极。此外，发光元件4011除了像素电极之外还包括相对电极4012和电致发光层4013。注意，发光元件4011的结构不局限于本实施例所示的结构。根据从发光元件4011取出的光的方向及驱动晶体管4009的极性可以适当地改变发光元件4011的结构。
虽然在图18B所示的截面图中不图示供应到信号线驱动电路4003、扫描线驱动电路4004或像素部4002的各种信号及电压，但是通过引出布线4014及4015从连接端子4016供应该各种信号及电压。
在本实施例中，连接端子4016由与发光元件4011具有的相对电极4012相同的导电膜形成。引出布线4014由与布线4017相同的导电膜形成。引出布线4015由与驱动晶体管4009、开关晶体管4010、晶体管4008具有的栅电极相同的导电膜形成。
连接端子4016通过各向异性导电膜4019电连接到FPC 4018具有的端子。
作为密封用衬底4006，可以使用玻璃、金属(一般是不锈钢)、陶瓷或塑料。注意，位于从发光元件4011取出光的方向的密封用衬底4006需要具有透光性。因此，作为密封用衬底4006，优选使用如玻璃板、塑料板、聚酯膜、或亚克力膜的具有透光性的材料。
此外，除了氮、氩等惰性气体之外，还可以使用紫外线固化树脂或热固化树脂作为填充材料4007。在本实施例中，示出使用氮用于填充材料4007的例子。
本实施例可以与上述实施方式或实施例适当地组合而实施。
[实施例5]
在本发明中，可以以低成本制造屏幕尺寸更大的半导体显示装置。因此，本发明中制造的半导体显示装置优选地使用于显示装置、膝上型个人电脑、具有记录媒体的图像再现装置(典型地说，能够再现记录媒体比如数字通用光盘(DVD)等的内容并且具有能够显示其所再现图像的显示器的装置)。此外，作为可以使用在本发明中制造的半导体装置的电子设备，可以举出移动电话、便携式游戏机、电子书籍、影像拍摄装置、静态数码相机、护目镜型显示器(头盔显示器)、导航系统、音响再现装置(例如，汽车音响、组合音响等)。这些电子设备的具体例子示于图19A至19C。
图19A示出显示装置，包括框体2001、显示部2002、扬声器部2003等。在本发明中制造的半导体显示装置可以用于显示部2002。注意，显示装置包括用于个人电脑、TV播放接收、广告显示等的所有用于信息显示用显示装置。另外，在本发明中制造的半导体装置可以使用于信号处理电路。
图19B示出膝上型个人电脑，其包括主体2201、框体2202、显示部2203、键盘2204、鼠标2205等。在本发明中制造的半导体显示装置可以用于显示部2203。另外，在本发明中制造的半导体装置可以使用于信号处理电路。
图19C示出具有记录媒体的便携式图像再现装置(具体地说，DVD播放装置)，其包括主体2401、框体2402、显示部2403、记录媒体(DVD等)读取部2404、操作键2405、扬声器部2406等。注意具有记录媒体的图像再现装置包括家用游戏机等。在本发明中制造的半导体显示装置可以用于显示部2403。另外，在本发明中制造的半导体装置可以使用于信号处理电路。
如上所述，本发明的应用范围非常广泛，因此可以应用于所有领域的电子设备。
本实施例可以与上述实施方式或实施例适当地组合而实施。
本申请根据2007年6月28日在日本专利局提交的日本专利申请编号2007-170087而制作，其全部内容通过引用包括在本文中。

Claims (34)

1.一种半导体装置的制造方法，包括如下步骤：
将第一接合衬底接合在基底衬底上；
分离所述第一接合衬底，使得将所述第一接合衬底一部分的第一半导体膜设置在所述基底衬底上；
将通过部分地去掉端部而形成了凸部的第二接合衬底接合在所述基底衬底上，以使所述第二接合衬底的所述凸部以外的区域与所述第一半导体膜重叠；以及
分离所述第二接合衬底，来在所述基底衬底上设置所述凸部一部分的第二半导体膜。
2.一种半导体装置的制造方法，包括如下步骤：
将第一接合衬底接合在基底衬底上；
分离所述第一接合衬底，使得将所述第一接合衬底一部分的第一半导体膜设置在所述基底衬底上；
将通过部分地去掉端部而形成了凸部的第二接合衬底接合在所述基底衬底上，以使所述第二接合衬底的所述凸部以外的区域与所述第一半导体膜重叠；以及
分离所述第二接合衬底，来在所述基底衬底上设置所述凸部一部分的第二半导体膜，
其中，在垂直于所述第二接合衬底的方向上的所述凸部的宽度大于所述第一半导体膜的厚度。
3.一种半导体装置的制造方法，包括如下步骤：
将第一接合衬底接合在基底衬底上；
分离所述第一接合衬底，使得将所述第一接合衬底一部分的第一半导体膜设置在所述基底衬底上；
将通过部分地去掉端部而形成了凸部的第二接合衬底接合在所述基底衬底上，以使所述第二接合衬底的所述凸部以外的区域与所述第一半导体膜重叠；
分离所述第二接合衬底，来在所述基底衬底上设置所述凸部一部分的第二半导体膜；
至少在所述第一半导体膜和所述第二半导体膜之间形成第三半导体膜；以及
通过利用外延生长使所述第三半导体膜结晶化。
4.根据权利要求1所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第一接合衬底上形成绝缘膜，并且
所述第一接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
5.根据权利要求2所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第一接合衬底上形成绝缘膜，并且
所述第一接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
6.根据权利要求3所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第一接合衬底上形成绝缘膜，并且
所述第一接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
7.根据权利要求1所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述凸部上形成绝缘膜，并且
所述第二接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
8.根据权利要求2所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述凸部上形成绝缘膜，并且所述第二接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
9.根据权利要求3所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述凸部上形成绝缘膜，并且
所述第二接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
10.一种半导体装置的制造方法，包括如下步骤：
将通过部分地去掉端部而形成了第一凸部的第一接合衬底接合在基底衬底上；
分离所述第一接合衬底，使得将所述第一凸部一部分的第一半导体膜设置在所述基底衬底上；
将通过部分地去掉端部而形成了第二凸部的第二接合衬底接合在所述基底衬底上，以使所述第二接合衬底的所述第二凸部以外的区域与所述第一半导体膜重叠；以及
分离所述第二接合衬底，来在所述基底衬底上设置所述第二凸部的一部分的第二半导体膜。
11.一种半导体装置的制造方法，包括如下步骤：
将通过部分地去掉端部而形成了第一凸部的第一接合衬底接合在基底衬底上；
分离所述第一接合衬底，使得将所述第一凸部一部分的第一半导体膜设置在所述基底衬底上；
将通过部分地去掉端部而形成了第二凸部的第二接合衬底接合在所述基底衬底上，以使所述第二接合衬底的所述第二凸部以外的区域与所述第一半导体膜重叠；以及
分离所述第二接合衬底，来在所述基底衬底上设置所述第二凸部一部分的第二半导体膜，
其中，在垂直于所述第二接合衬底的方向上的所述第二凸部的宽度大于所述第一半导体膜的厚度。
12.一种半导体装置的制造方法，包括如下步骤：
将通过部分地去掉端部而形成了第一凸部的第一接合衬底接合在基底衬底上；
分离所述第一接合衬底，将所述第一凸部一部分的第一半导体膜设置在所述基底衬底上；
将通过部分地去掉端部而形成了第二凸部的第二接合衬底接合在所述基底衬底上，以使所述第二接合衬底的所述第二凸部以外的区域与所述第一半导体膜重叠；
分离所述第二接合衬底，来在所述基底衬底上设置所述第二凸部一部分的第二半导体膜；
至少在所述第一半导体膜和所述第二半导体膜之间形成第三半导体膜；以及
通过利用外延生长使所述第三半导体膜结晶化。
13.根据权利要求10所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第一凸部上形成绝缘膜，并且
所述第一接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
14.根据权利要求11所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第一凸部上形成绝缘膜，并且
所述第一接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
15.根据权利要求12所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第一凸部上形成绝缘膜，并且所述第一接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
16.根据权利要求10所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第二凸部上形成绝缘膜，并且
所述第二接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
17.根据权利要求11所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第二凸部上形成绝缘膜，并且
所述第二接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
18.根据权利要求12所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第二凸部上形成绝缘膜，并且
所述第二接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
19.一种半导体装置的制造方法，包括如下步骤：
将通过部分地去掉端部而形成了第一凸部的第一接合衬底接合在基底衬底上；
分离所述第一接合衬底，将所述第一凸部一部分的第一半导体膜设置在所述基底衬底上；
将通过部分地去掉端部而形成了第二凸部的第二接合衬底接合在所述基底衬底上，以使所述第二接合衬底的所述第二凸部以外的区域与所述第一半导体膜重叠；
分离所述第二接合衬底，来在所述基底衬底上设置所述第二凸部一部分的第二半导体膜；
将通过部分地去掉端部而形成了第三凸部的第三接合衬底接合在所述基底衬底上，以使所述第三接合衬底的所述第三凸部以外的区域与所述第一半导体膜及所述第二半导体膜重叠；以及
分离所述第三接合衬底，来在所述基底衬底上设置所述第三凸部一部分的第三半导体膜，
其中，所述第一凸部、所述第二凸部、所述第三凸部具有正六角形。
20.一种半导体装置的制造方法，包括如下步骤：
将通过部分地去掉端部而形成了第一凸部的第一接合衬底接合在基底衬底上；
分离所述第一接合衬底，使得将所述第一凸部一部分的第一半导体膜设置在所述基底衬底上；
将通过部分地去掉端部而形成了第二凸部的第二接合衬底接合在所述基底衬底上，以使所述第二接合衬底的所述第二凸部以外的区域与所述第一半导体膜重叠；
分离所述第二接合衬底，来在所述基底衬底上设置所述第二凸部一部分的第二半导体膜；
将通过部分地去掉端部而形成了第三凸部的第三接合衬底接合在所述基底衬底上，以使所述第三接合衬底的所述第三凸部以外的区域与所述第一半导体膜及所述第二半导体膜重叠；以及
分离所述第三接合衬底，来在所述基底衬底上设置所述第三凸部一部分的第三半导体膜，
其中，在垂直于所述第二接合衬底的方向上的所述第二凸部的宽度和在垂直于所述第三接合衬底的方向上的所述第三凸部的宽度大于所述第一半导体膜的厚度，
并且，所述第一凸部、所述第二凸部以及所述第三凸部具有正六角形。
21.根据权利要求19所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第一凸部上形成绝缘膜，并且
所述第一接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
22.根据权利要求20所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第一凸部上形成绝缘膜，并且所述第一接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
23.根据权利要求19所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第二凸部上形成绝缘膜，并且
所述第二接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
24.根据权利要求20所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第二凸部上形成绝缘膜，并且所述第二接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
25.根据权利要求19所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第三凸部上形成绝缘膜，并且
所述第三接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
26.根据权利要求20所述的半导体装置的制造方法，其中通过利用羟基化或等离子体氧化来在所述第三凸部上形成绝缘膜，并且
所述第三接合衬底以中间隔着所述绝缘膜的方式接合在所述基底衬底上。
27.根据权利要求1所述的半导体装置的制造方法，其中通过在利用掺杂在所述第一接合衬底中形成脆弱层之后、利用微波的介电质加热对所述第一接合衬底选择性地进行加热，而在所述脆弱层引起所述第一接合衬底的分离。
28.根据权利要求2所述的半导体装置的制造方法，其中利用掺杂在所述第一接合衬底中形成脆弱层之后、利用微波的介电质加热对所述第一接合衬底选择性地进行加热，而在所述脆弱层引起所述第一接合衬底的分离。
29.根据权利要求3所述的半导体装置的制造方法，其中利用掺杂在所述第一接合衬底中形成脆弱层之后、利用微波的介电质加热对所述第一接合衬底选择性地进行加热，而在所述脆弱层引起所述第一接合衬底的分离。
30.根据权利要求10所述的半导体装置的制造方法，其中利用掺杂在所述第一接合衬底中形成脆弱层之后、利用微波的介电质加热对所述第一接合衬底选择性地进行加热，而在所述脆弱层引起所述第一接合衬底的分离。
31.根据权利要求11所述的半导体装置的制造方法，其中利用掺杂在所述第一接合衬底中形成脆弱层之后、利用微波的介电质加热对所述第一接合衬底选择性地进行加热，而在所述脆弱层引起所述第一接合衬底的分离。
32.根据权利要求12所述的半导体装置的制造方法，其中利用掺杂在所述第一接合衬底中形成脆弱层之后、利用微波的介电质加热对所述第一接合衬底选择性地进行加热，而在所述脆弱层引起所述第一接合衬底的分离。
33.根据权利要求19所述的半导体装置的制造方法，其中利用掺杂在所述第一接合衬底中形成脆弱层之后、利用微波的介电质加热对所述第一接合衬底选择性地进行加热，而在所述脆弱层引起所述第一接合衬底的分离。
34.根据权利要求20所述的半导体装置的制造方法，其中利用掺杂在所述第一接合衬底中形成脆弱层之后、利用微波的介电质加热对所述第一接合衬底选择性地进行加热，而在所述脆弱层引起所述第一接合衬底的分离。
CN2008800225722A 2007-06-28 2008-06-18 半导体装置的制造方法 Expired - Fee Related CN101743616B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007170087 2007-06-28
JP170087/2007 2007-06-28
PCT/JP2008/061499 WO2009001836A1 (en) 2007-06-28 2008-06-18 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
CN101743616A true CN101743616A (zh) 2010-06-16
CN101743616B CN101743616B (zh) 2012-02-22

Family

ID=40161088

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008800225722A Expired - Fee Related CN101743616B (zh) 2007-06-28 2008-06-18 半导体装置的制造方法

Country Status (7)

Country Link
US (1) US8283238B2 (zh)
EP (1) EP2174343A1 (zh)
JP (1) JP5294724B2 (zh)
KR (1) KR101404781B1 (zh)
CN (1) CN101743616B (zh)
TW (1) TWI435418B (zh)
WO (1) WO2009001836A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112204754A (zh) * 2018-05-30 2021-01-08 加利福尼亚大学董事会 从半导体衬底移除半导体层的方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8431451B2 (en) * 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5507063B2 (ja) * 2007-07-09 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8236668B2 (en) 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
FR2924275B1 (fr) * 2007-11-27 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'un dispositif d'affichage electronique recouvert d'une plaque de protection
JP5607399B2 (ja) * 2009-03-24 2014-10-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
WO2010150250A1 (en) 2009-06-24 2010-12-29 Ben-Gurion University Of The Negev Research And Development Authority Manufacturing transparent yttrium aluminum garnet by spark plasma sintering
CN102666864B (zh) 2009-11-25 2014-01-22 阿尼托克斯公司 碳水化合物的发酵
TW201237963A (en) 2011-03-08 2012-09-16 Univ Nat Chiao Tung Method of semiconductor manufacturing process
JP2013082995A (ja) * 2011-09-26 2013-05-09 Hitachi Kokusai Electric Inc 半導体装置の製造方法、半導体装置および基板処理装置
EP2814485A4 (en) 2012-02-17 2015-08-26 Merck Sharp & Dohme DIPEPTIDYL PEPTIDASE-IV INHIBITORS FOR THE TREATMENT OR PREVENTION OF DIABETES
EP2874622A4 (en) 2012-07-23 2015-12-30 Merck Sharp & Dohme TREATMENT OF DIABETES WITH DIPEPTIDYLPEPTIDASE IV INHIBITORS
MX2015001500A (es) 2012-08-02 2015-04-08 Merck Sharp & Dohme Compuestos antidiabeticos triciclicos.
WO2014099578A1 (en) 2012-12-17 2014-06-26 Merck Sharp & Dohme Corp. Novel glucokinase activator compounds, compositions containing such compounds, and methods of treatment
WO2015051496A1 (en) 2013-10-08 2015-04-16 Merck Sharp & Dohme Corp. Antidiabetic tricyclic compounds
EP3209682B1 (en) 2014-10-24 2020-12-30 Merck Sharp & Dohme Corp. Co-agonists of the glucagon and glp-1 receptors
TW201625635A (zh) 2014-11-21 2016-07-16 默沙東藥廠 作為可溶性鳥苷酸環化酶活化劑之三唑并吡基衍生物
WO2016191334A1 (en) 2015-05-27 2016-12-01 Merck Sharp & Dohme Corp. Imidazo-pyrazinyl derivatives useful as soluble guanylate cyclase activators
EP3310782B1 (en) 2015-05-28 2021-12-01 Merck Sharp & Dohme Corp. Imidazo-pyrazinyl derivatives useful as soluble guanylate cyclase activators
US10800826B2 (en) 2015-10-05 2020-10-13 Merck Sharp & Dohme Corp. Antibody peptide conjugates that have agonist activity at both the glucagon and glucagon-like peptide 1 receptors
WO2017107052A1 (en) 2015-12-22 2017-06-29 Merck Sharp & Dohme Corp. Soluble guanylate cyclase stimulators
US11137504B2 (en) * 2016-02-05 2021-10-05 General Electric Company Tiled radiation detector
WO2017197555A1 (en) 2016-05-16 2017-11-23 Merck Sharp & Dohme Corp. Fused pyrazine derivatives useful as soluble guanylate cyclase stimulators
WO2017201683A1 (en) 2016-05-25 2017-11-30 Merck Sharp & Dohme Corp. Substituted tetrahydroisoquinoline compounds useful as gpr120 agonists
DE102016006295A1 (de) 2016-05-27 2017-11-30 Azur Space Solar Power Gmbh Leuchtdiode
EP3515891B1 (en) 2016-09-20 2023-03-08 Merck Sharp & Dohme LLC Substituted 1-methyl-1,2,3,4-tetrahydroisoquinoline molecules as pcsk9 allosteric binders
MX2019005679A (es) 2016-11-18 2019-08-14 Merck Sharp & Dohme Derivados de indol de utilidad como inhibidores de diacilglicerido o-aciltransferasa 2.
WO2018107415A1 (en) 2016-12-15 2018-06-21 Merck Sharp & Dohme Corp. Hydroxy isoxazole compounds useful as gpr120 agonists
JOP20190150A1 (ar) 2018-06-21 2019-12-21 Merck Sharp & Dohme مركبات مناهضة لـ pcsk9
US11484565B2 (en) 2019-08-30 2022-11-01 Merck Sharp & Dohme Llc PCSK9 antagonist compounds
EP3842061A1 (en) 2019-12-23 2021-06-30 Merck Sharp & Dohme Corp. Stapled triazole co-agonists of the glucagon and glp-1 receptors
EP3842449A1 (en) 2019-12-23 2021-06-30 Merck Sharp & Dohme Corp. Stapled olefin co-agonists of the glucagon and glp-1 receptors
EP3842060A1 (en) 2019-12-23 2021-06-30 Merck Sharp & Dohme Corp. Stapled lactam co-agonists of the glucagon and glp-1 receptors
AR122092A1 (es) 2020-05-18 2022-08-10 Merck Sharp & Dohme Inhibidores de diacilglicerol o-aciltransferasa 2
MX2023003842A (es) 2020-10-08 2023-04-14 Merck Sharp & Dohme Llc Preparacion de derivados de benzoimidazolona como nuevos inhibidores de la diacilglicerol o-aciltransferasa 2.
EP4387645A1 (en) 2021-08-19 2024-06-26 Merck Sharp & Dohme LLC Compounds for treating conditions related to pcsk9 activity
WO2023244554A1 (en) 2022-06-15 2023-12-21 Merck Sharp & Dohme Llc Cyclic peptides for trapping interleukin-1 beta
US20240254114A1 (en) 2022-12-02 2024-08-01 Merck Sharp & Dohme Llc Preparation of fused azole derivatives as novel diacylglyceride 0-acyltransferase 2 inhibitors

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461943A (en) 1987-09-02 1989-03-08 Seiko Epson Corp Semiconductor device and manufacture thereof
JP2560765B2 (ja) * 1988-01-20 1996-12-04 富士通株式会社 大面積半導体基板の製造方法
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
JP2814161B2 (ja) * 1992-04-28 1998-10-22 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置およびその駆動方法
JPH09252100A (ja) * 1996-03-18 1997-09-22 Shin Etsu Handotai Co Ltd 結合ウェーハの製造方法及びこの方法により製造される結合ウェーハ
JPH10135479A (ja) * 1996-09-03 1998-05-22 Toshiba Corp 薄膜トランジスタアレイ、およびこれを用いた画像表示装置
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP4379943B2 (ja) 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
US6242324B1 (en) * 1999-08-10 2001-06-05 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating singe crystal materials over CMOS devices
AU4510801A (en) * 1999-12-02 2001-06-18 Teraconnect, Inc. Method of making optoelectronic devices using sacrificial devices
US6774010B2 (en) * 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
JP3960762B2 (ja) 2001-07-19 2007-08-15 シャープ株式会社 表示装置およびその製造方法
JP3785067B2 (ja) * 2001-08-22 2006-06-14 株式会社東芝 半導体素子の製造方法
EP1453096B1 (en) * 2001-12-04 2017-02-22 Shin-Etsu Handotai Co., Ltd. Method for producing a bonded wafer
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
JP4182323B2 (ja) * 2002-02-27 2008-11-19 ソニー株式会社 複合基板、基板製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4103447B2 (ja) * 2002-04-30 2008-06-18 株式会社Ｉｈｉ 大面積単結晶シリコン基板の製造方法
US6953736B2 (en) * 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
FR2842651B1 (fr) * 2002-07-17 2005-07-08 Procede de lissage du contour d'une couche utile de materiau reportee sur un substrat support
US6818529B2 (en) * 2002-09-12 2004-11-16 Applied Materials, Inc. Apparatus and method for forming a silicon film across the surface of a glass substrate
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP2004134675A (ja) 2002-10-11 2004-04-30 Sharp Corp Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
KR100902244B1 (ko) * 2002-12-31 2009-06-11 엘지디스플레이 주식회사 박막 트랜지스터형 액정 표시 장치
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
US7399681B2 (en) * 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
US7256104B2 (en) * 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
US6767802B1 (en) * 2003-09-19 2004-07-27 Sharp Laboratories Of America, Inc. Methods of making relaxed silicon-germanium on insulator via layer transfer
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
US7271076B2 (en) * 2003-12-19 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film integrated circuit device and manufacturing method of non-contact type thin film integrated circuit device
JP4759919B2 (ja) 2004-01-16 2011-08-31 セイコーエプソン株式会社 電気光学装置の製造方法
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
US7472296B2 (en) * 2004-02-20 2008-12-30 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit, semiconductor device and ID chip
WO2005088704A1 (en) * 2004-03-12 2005-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7199397B2 (en) * 2004-05-05 2007-04-03 Au Optronics Corporation AMOLED circuit layout
US7329440B2 (en) * 2004-11-09 2008-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal composition and liquid crystal electro-optical device
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
CN101069222A (zh) 2004-12-06 2007-11-07 株式会社半导体能源研究所 显示装置
WO2007008897A1 (en) * 2005-07-12 2007-01-18 The Arizona Board Of Regents, A Body Corporate Acting On Behalf Of Arizona State University Microwave-induced ion cleaving and patternless transfer of semiconductor films
US7655566B2 (en) * 2005-07-27 2010-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7674687B2 (en) * 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US7691730B2 (en) * 2005-11-22 2010-04-06 Corning Incorporated Large area semiconductor on glass insulator
US7288458B2 (en) 2005-12-14 2007-10-30 Freescale Semiconductor, Inc. SOI active layer with different surface orientation
US20070228463A1 (en) * 2006-04-03 2007-10-04 Jun Cai Self-aligned complementary ldmos
US7608521B2 (en) * 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
US20070281440A1 (en) * 2006-05-31 2007-12-06 Jeffrey Scott Cites Producing SOI structure using ion shower
US8153513B2 (en) * 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
US7825007B2 (en) * 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
KR101634970B1 (ko) * 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
WO2008149699A1 (en) * 2007-06-01 2008-12-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and semiconductor device
CN102592977B (zh) * 2007-06-20 2015-03-25 株式会社半导体能源研究所 半导体装置的制造方法
US7776718B2 (en) * 2007-06-25 2010-08-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor substrate with reduced gap size between single-crystalline layers
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
JP5507063B2 (ja) * 2007-07-09 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5325404B2 (ja) * 2007-09-21 2013-10-23 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112204754A (zh) * 2018-05-30 2021-01-08 加利福尼亚大学董事会 从半导体衬底移除半导体层的方法

Also Published As

Publication number Publication date
US8283238B2 (en) 2012-10-09
EP2174343A1 (en) 2010-04-14
KR20100047849A (ko) 2010-05-10
CN101743616B (zh) 2012-02-22
KR101404781B1 (ko) 2014-06-12
TWI435418B (zh) 2014-04-21
TW200917426A (en) 2009-04-16
US20090004823A1 (en) 2009-01-01
JP2009033137A (ja) 2009-02-12
JP5294724B2 (ja) 2013-09-18
WO2009001836A1 (en) 2008-12-31

Similar Documents

Publication Publication Date Title
CN101743616B (zh) 半导体装置的制造方法
CN101329999B (zh) 半导体衬底及其制造方法
JP7214917B1 (ja) 半導体装置
CN101911166B (zh) 发光器件
US7520790B2 (en) Display device and manufacturing method of display device
CN101383290B (zh) 薄膜晶体管的制造方法及显示装置的制造方法
CN1638536B (zh) 显示器件及制造该显示器件方法
US8349705B2 (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120222

Termination date: 20190618

CF01 Termination of patent right due to non-payment of annual fee