DE102005057074A1 - Technik zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung - Google Patents

Technik zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung Download PDF

Info

Publication number
DE102005057074A1
DE102005057074A1 DE102005057074A DE102005057074A DE102005057074A1 DE 102005057074 A1 DE102005057074 A1 DE 102005057074A1 DE 102005057074 A DE102005057074 A DE 102005057074A DE 102005057074 A DE102005057074 A DE 102005057074A DE 102005057074 A1 DE102005057074 A1 DE 102005057074A1
Authority
DE
Germany
Prior art keywords
spacer
gate electrode
forming
layer
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102005057074A
Other languages
English (en)
Other versions
DE102005057074B4 (de
Inventor
Jan Höntschel
Andy Wei
Mario Heinze
Peter Jovorka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority to DE102005057074A priority Critical patent/DE102005057074B4/de
Priority to US11/530,722 priority patent/US20070123010A1/en
Priority to CN2006800451601A priority patent/CN101322228B/zh
Priority to EP06827818A priority patent/EP1961039A1/de
Priority to PCT/US2006/044292 priority patent/WO2007064472A1/en
Priority to JP2008543308A priority patent/JP2009517885A/ja
Priority to KR1020087015604A priority patent/KR20080073352A/ko
Priority to TW095143139A priority patent/TWI387009B/zh
Publication of DE102005057074A1 publication Critical patent/DE102005057074A1/de
Application granted granted Critical
Publication of DE102005057074B4 publication Critical patent/DE102005057074B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Abstract

Durch Ausführen einer geneigten Amorphisierungsimplantation und einer nachfolgenden Rekristallisierung auf der Grundlage eines verspannten darüber liegenden Materials wird ein äußerst effizienter verformungsinduzierender Mechanismus bereitgestellt. Die geneigte Amorphisierungsimplantation kann zu einer reduzierten Defektrate während der Rekristallisierung führen, wodurch Leckströme in modernden Transistorelementen deutlich reduziert werden können.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Transistoren mit verformten Kanalgebieten unter Anwendung von spannungsinduzierenden Quellen, etwa eingebettete Verformungsschichten und dergleichen, um damit die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau. Im Allgemeinen werden mehrere Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie gegenwärtig eine der vielversprechendsten Vorgehensweisen auf Grund der überlegenen Eigenschaften im Hinblick auf die Betriebsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Einsatz der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat mit einer kristallinen Halbleiterschicht gebildet. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche hoch dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, gebildet wird. Die Leitfähigkeit des Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die nahe an dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anliegens einer geeigneten Steuerspannung an der Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Source und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Leitfähigkeit des Kanalgebiets ein wesentlicher Faktor, der das Leistungsverhalten von MOS-Transistoren bestimmt. Somit ist die Reduzierung der Kanallänge – und damit verknüpft die Reduzierung des Kanalwiderstands – ein wichtiges Entwurfskriterium zum Erreichen einer Erhöhung der Arbeitsgeschwindigkeit der integrierten Schaltungen.
  • Die ständige Abnahme der Transistorabmessungen beinhaltet jedoch eine Reihe damit verknüpfter Probleme, die es zu lösen gilt, um nicht in unerwünschterweise die durch das stetige Reduzieren der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein wesentliches Problem in dieser Hinsicht ist die Entwicklung verbesserter Photolithographie- und Ätzstrategien, um in zuverlässiger und reproduzierbarer Weise Schaltungselemente mit kritischen Abmessungen, etwa der Gateelektrode der Transistoren, für eine neue Bauteilgeneration zu schaffen. Ferner sind äußerst anspruchsvolle Dotierstoffprofile in vertikaler Richtung sowie in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um für den geringen Schicht- und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu sorgen. Ferner stellt die vertikale Position der PN-Übergänge in Bezug auf die Gateisolationsschicht ebenso ein wesentliches Entwurfskriterium im Hinblick auf die Steuerung von Leckströmen dar, da die Reduzierung der Kanallänge auch eine Verringerung der Tiefe der Drain- und Sourcegebiete in Bezug auf die Grenzfläche erfordern kann, die durch die Gateisolationsschicht und das Kanalgebiet gebildet ist, wodurch anspruchsvolle Implantationsverfahren erforderlich sind. Gemäß anderer Vorgehensweisen werden epitaktisch gewachsene Gebiete mit einem spezifizierten Versatz zu der Gateelektrode aufgewachsen, die auch als erhöhte Drain- und Sourcegebiete bezeichnet werden, um eine erhöhte Leitfähigkeit dieser erhöhten Drain- und Sourcegebiete zu erreichen, wobei gleichzeitig ein flacher PN-Übergang in Bezug auf die Gateisolationsschicht beibehalten wird.
  • Da die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise die Neuentwicklung äußerst komplexer Prozesstechniken im Hinblick auf die oben genannten Prozessschritte erforderlich macht, wurde vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente auch durch das Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge zu verbessern, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Fortschreiten zu einer künftigen Technologie, während viele der zuvor beschriebenen Prozessanpassungen, die mit einer Größenreduzierung der Bauelemente verknüpft sind, vermieden oder zeitlich zumindest verschoben werden können. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, durch beispielsweise Erzeugen einer Zugspannung oder einer Druckspannung in der Nähe des Kanalgebiets, um damit eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die dann zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise führt ein Erzeugen einer Zugverformung in dem Kanalgebiet zu einer Erhöhung der Beweglichkeit von Elektronen, wobei abhängig von der Größe und der Richtung der Zugverformung ein Anstieg der Beweglichkeit von 50% oder mehr erreicht werden kann, was sich wiederum direkt in einer entsprechenden Steigerung der Leitfähigkeit ausdrückt. Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer Spannungs- oder Verformungsprozesstechnologie in die Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue" Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller und leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei viele der gut etablierten Fertigungsverfahren weiterhin eingesetzt werden können.
  • Folglich wurde vorgeschlagen, beispielsweise eine Silizium/Germaniumschicht oder eine Silizium/Kohlenstoffschicht in oder unter dem Kanalgebiet einzufügen, um damit eine Zugspannung oder Druckspannung hervorzurufen, die zu einer entsprechenden Verformung führen kann. Obwohl das Transistorverhalten durch das Einführen spannungserzeugender Schichten in oder unter dem Kanalgebiet deutlich verbessert werden kann, muss ein hoher Aufwand getrieben werden, um die Herstellung entsprechender Spannungsschichten in die konventionelle und gut erprobte MOS-Technologie einzubinden. Beispielsweise müssen zusätzliche epitaktische Wachstumsverfahren entwickelt und in den Prozessablauf eingebunden werden, um die germanium- und kohlenstoffenthaltenden Spannungsschichten an geeigneten Stellen in oder unterhalb des Kanalgebiets auszubilden. Somit wird die Prozesskomplexität deutlich erhöht, wodurch auch die Herstellungskosten und die Gefahr einer Reduzierung der Produktionsausbeute ansteigen.
  • Daher wird gemäß anderer Lösungen eine externe mechanische Spannung, die beispielsweise durch darüber liegende Schichten, Abstandselemente und dergleichen erzeugt wird, in dem Versuch eingesetzt, eine gewünschte Verformung in dem Kanalgebiet zu erzeugen. Obwohl dies ein vielversprechender Ansatz ist, ist der Vorgang des Erzeugens der Verformung in dem Kanalgebiet durch Ausüben einer spezifizierten externen Spannung von der Wirksamkeit des Spannungstransfermechanismus für die externe Spannung, die beispielsweise durch Kontaktschichten, Abstandselemente und dergleichen bereitgestellt wird, in das Kanalgebiet abhängig, um darin die gewünschte Verformung zu erzeugen. Obwohl damit deutliche Vorteile im Hinblick auf Prozesskomplexität gegenüber dem zuvor erläuterten Ansatz erreicht werden, der zusätzliche Spannungsschichten innerhalb des Kanalgebiets erfordert, kann die Wirksamkeit des Spannungsübertragungsmechanismus von den Prozess- und Bauteileigenheiten abhängen und kann zu einem geringeren Leistungszuwachs für eine einzelne Transistorart führen.
  • In einer weiteren Vorgehensweise wird die Löcherbeweglichkeit von PMOS-Transistoren durch Bilden einer verformten Silizium/Gerrnaniumschicht in den Drain- und Sourcegebieten der Transistoren verbessert, wobei die kompressiv verformten Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Dazu werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv vertieft, wobei die NMOS-Transistoren maskiert sind, und nachfolgend wird die Silizium/Germaniumschicht selektiv in den PMOS-Transistoren durch epitaktisches Aufwachsen gebildet. Obwohl diese Technik deutliche Vorteile im Hinblick auf einen Leistungszuwachs der PMOS-Transistoren und damit des gesamten CMOS-Bauelements bietet, muss ein geeigneter Schaltungsaufbau eingesetzt werden, der den Unterschied im Leistungszuwachs für die PMOS-Transistoren und die NMOS-Transistoren ausgleicht. In einer noch weiteren Vorgehensweise wird ein im Wesentlichen amorphisiertes Gebiet benachbart zu der Gateelektrode durch Ionenimplantation gebildet, und das amorphisierte Gebiet wird dann bei Vorhandensein einer verspannten Schicht, die über dem Transistorbereich gebildet ist, rekristallisiert, wie dies detaillierter mit Bezug zu den 1a bis 1c beschrieben ist.
  • 1a zeigt schematisch ein Halbleiterbauelement 100 mit einem Substrat 101, etwa einem Siliziumsubstrat, das darauf ausgebildet eine vergrabene isolierende Schicht 102 aufweist, über der einer kristallinen Siliziumschicht 103 gebildet ist. Ferner umfasst das Halbleiterbauelement 100 eine Gateelektrode 104, die über der Siliziumschicht 103 gebildet und davon durch eine Gateisolationsschicht 105 getrennt ist. Ferner ist eine Beschichtung 106, die beispielsweise aus Siliziumdioxid gebildet ist, konform auf der Gateelektrode 104 und der Siliziumschicht 103 gebildet. Das Halbleiterbauelement 100 ist einem Ionenimplantationsprozess 108 ausgesetzt, der so gestaltet ist, dass ein Gebiet 112 der Siliziumschicht 103, das benachbart zu der Gateelektrode 104 angeordnet ist, im Wesentlichen amorphisiert wird. Ferner kann ein dotiertes Gebiet 107 in der Schicht 103 gebildet sein und kann eine geeignete Dotierstoffspezies aufweisen, die für den speziellen Transistor, der mittels der Gateelektrode 104 zu bilden ist, erforderlich ist.
  • Ein typischer Prozessablauf zur Herstellung des Halbleitebauelements 100 kann die folgenden Prozesse umfassen. Nach der Herstellung oder Bereitstellung des Substrats 101 mit der darauf ausgebildeten vergrabenen isolierenden Schicht 102 und der Siliziumschicht 103 können geeignete Implantationssequenzen ausgeführt werden, um ein gewünschtes vertikales Dotierstoffprofil in der Schicht 103 zu bilden, das der Einfachheit halber in 1a nicht gezeigt ist. Danach werden geeignete Isolationsstrukturen (nicht gezeigt), etwa Flachgrabenisolationen oder dergleichen, gebildet. Anschließend wird ein geeignetes dielektrisches Material durch Abscheiden und/oder Oxidation gebildet, woran sich das Abscheiden eines geeigneten Gateelektrodenmaterials anschließt, wobei beide Schichten dann auf der Grundlage moderner Photolithographie- und Ätzverfahren strukturiert werden können. Nachfolgend kann die Beschichtung 106 auf der Grundlage gut etablierter plasmaunterstützter CVD (chemische Dampfabscheide-) Verfahren gebildet werden, wobei abhängig von den Prozesserfordernissen die Beschichtung 106 als ein Versatzabstandshalter für die Herstellung des dotierten Gebiets 107 auf der Grundlage gut etablierter Implantationsverfahren dienen kann. Ferner kann vor oder nach der Herstellung des dotierten Gebiets 107, das ein p-Dotiermittel oder n-Dotiermittel aufweisen kann, abhängig davon, ob ein p-Kanaltransistor oder n-Kanaltransistor zu bilden ist, der Amorphisierungsimplantationsprozess 108 ausgeführt werden. Zu diesem Zweck wird eine geeignete Dosis und Energie für eine betrachtete Implantationsgattung auf der Grundlage gut etablierter Rezepte ausgewählte, um damit die im Wesentlichen amorphisierten Gebiete 112 zu bilden. Beispielsweise sind Xenon, Germanium und andere schwere Ionen geeignete Kandidaten für den Amorphisierungsimplantationsprozess 108. Danach kann eine Abstandshalterschicht über dem Halbleiterbauelement 100 so gebildet werden, dass die entsprechende Abstandshalterschicht eine spezifizierte innere Spannung, etwa eine Zugspannung oder eine Druckspannung, aufweisen kann, wobei nach dem Abscheiden der Schicht oder nach einem nachfolgenden Strukturieren der Abstandsschicht in entsprechende Seitenwandabstandshalter auf der Grundlage anisotroper Ätzverfahren ein Ausheizprozess ausgeführt werden kann, um die im Wesentlichen amorphisierten Gebiete 112 zu rekristallisieren.
  • 1b zeigt schematisch das Halbleiterbauelement 100 nach dem Ende der zuvor beschriebenen Prozesssequenz, in der ein Seitenabstandshalter 109 mit einer hohen intrinsischen Verspannung, in dem vorliegenden Beispiel ist diese als eine Zugspannung gezeigt, an Seitenwänden der Gateelektrode ausgebildet ist, während die im Wesentlichen amorphisierten Gebiete 112 im Wesentlichen rekristallisiert sind und nunmehr als 112a bezeichnet sind. Auf Grund der Anwesenheit der hoch verspannten Abstandshalterschicht und des Abstandshalters 109 werden die neu kristallisierten Gebiete 112 in einem verspannten Zustand aufgewachsen, wodurch auch eine entsprechende Verformung 110 in einem Kanalgebiet 115, das unter der Gateelektrode 104 angeordnet ist, erzeugt wird. Danach kann das Halbleiterbauelement 100 weiteren Fertigungsprozessen zur Bereitstellung eines Transistorelements mit dem verformten Kanalgebiet 115 unterzogen werden.
  • 1c zeigt schematisch das Halbleiterbauelement 100 mit einem zusätzlichen Abstandselement 111, das benachbart zu dem Abstandshalter 109 ausgebildet ist, und mit entsprechenden Drain- und Sourcegebieten 113, die in der Siliziumschicht 103 und auch teilweise in dem verformten rekristallisierten Gebiet 112a gebildet sind. Das Bauelement 100 kann gemäß gut etablierter Prozesse hergestellt werden, etwa weiterer Implantationssequenzen auf der Grundlage des Abstandselements 111, um das erforderliche Dotierstoffprofil für Drain- und Sourcegebiete 113 zu erhalten.
  • Folglich wird eine effiziente Technik zur Erzeugung der Verformung 110 in dem Kanalgebiet 115 bereitgestellt, was zu einer deutlichen Verbesserung der Ladungsträgerbeweglichkeit und damit der Leitfähigkeit des Bauelements 100 führen kann. Während des Betriebs des Bauelements 100 kann jedoch eine deutliche Zunahme des Leckstromes beobachtet werden, wobei angenommen wird, dass dies durch Kristalldefekte 114 hervorgerufen wird, die auch als „Stacheldefekte" bezeichnet werden können, die eine Quelle für die Reduzierung der Lebensdauer der Majoritätsladungsträger repräsentieren können, wodurch möglicherweise zu einem Anstieg von Leckstrom beträchtlich beigetragen wird.
  • Obwohl der mit Bezug zu den 1a bis 1c beschriebene Ansatz die Möglichkeit liefert, einen deutlichen Leistungszuwachs für n-Kanaltransistoren und p-Kanaltransistoren zu erreichen, machen die erhöhten Leckströme die konventionelle Technik wenig attraktiv für die Herstellung moderner Transistorbauelemente.
    •
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte Technik zur Herstellung von Transistorelementen mit einem verformten Kanalgebiet, wobei eines oder mehrere der zuvor erkannten Probleme oder zumindest deren Auswirkungen vermieden oder zumindest reduziert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung eine Technik, in der zumindest eine verformungsinduzierende Quelle durch Rekristallisierung im Wesentlichen amorphisierter Gebiete auf der Grundlage einer darüber liegenden verspannten Schicht oder Schichtbereichs bereitgestellt wird, wobei das im Wesentlichen amorphisierte Gebiet sich jedoch im Wesentlichen in das Kanalgebiet erstrecken kann und daher auch unter einer entsprechenden Gateelektrode ausgebildet sein kann. Während einer nachfolgenden Wäremebehandlung wird die Erzeugung kristalliner Defekte deutlich im Vergleich zu konventionellen Techniken reduziert, wodurch das Leistungsverhalten des entsprechenden Transistorelements im Hinblick auf Leckströme verbessert wird.
  • Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden in einer anfänglich kristallinen Halbleiterschicht eines im Wesentlichen amorphisierten Gebiets benachbart zu und sich erstreckend unter eine Gateelektrode, die über der Halbleiterschicht ausgebildet ist, wobei das im Wesentlichen amorphisierte Gebiet durch einen geneigten Implantationsprozess gebildet wird. Ferner umfasst das Verfahren das Bilden einer Spannungsschicht mit einer spezifizierten inneren Verspannung zumindest über einem Bereich der Halbleiterschicht, um damit Spannung in die Halbleiterschicht zu übertragen. Schließlich wird das im Wesentlichen amorphisierte Gebiet bei Vorhandensein der Spannungsschicht mittels einer Wärmebehandlung rekristallisiert.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden eines ersten im Wesentlichen amorphisierten Gebiets benachbart zu und sich erstreckend unter eine erste Gateelektrode, die über einer anfänglich im Wesentlichen kristallinen Halbleiterschicht gebildet ist. Ferner wird ein zweites im Wesentlichen amorphisiertes Gebiet benachbart zu und sich erstreckend unter eine zweite Gateelektrode gebildet, die über der Halbleiterschicht ausgebildet ist. Das Verfahren umfasst ferner Bilden eines ersten Abstandshalters an einer Seitenwand der ersten Gateelektrode, wobei der erste Abstandshalter eine erste Art mechanischer Spannung aufweist. Des weiteren wird ein zweiter Abstandshalter an einer Seitenwand der zweiten Gateelektrode gebildet, wobei der zweite Abstandshalter eine zweite Art an mechanischer Spannung aufweist, die sich von der ersten Art unterscheidet. Schließlich werden das erste und das zweite im Wesentlichen amorphisierte Gebiet in Anwesenheit des ersten und des zweiten verspannten Abstandshalters mittels einer Wärmebehandlung rekristallisiert.
    •
  • Kurze Beschreibung der Zeichnungen
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen auch aus der folgenden detaillierten Beschreibung deutlicher hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1c schematisch Querschnittsansichten eines Transistorelements zeigen, das gemäß einem konventionellen Prozessablauf zur Rekristallisierung eines amorphen Halbleitergebiets bei Vorhandensein eines verspannten darüber liegenden Materials gebildet wird;
  • 2a bis 2g schematisch Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen zeigen, wobei ein im Wesentlichen amorphisiertes Gebiet benachbart zu einer Gateelektrode gebildet wird und sich deutlich unter die Gateelektrode erstreckt, gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung; und
  • 3a bis 3e schematisch Querschnittsansichten eines Halbleiterbauelements mit zwei unterschiedlichen Arten an Transistorelementen zeigen, in denen die Rekristallisierung entsprechender amorphisierter Gebiete auf der Grundlage unterschiedlich verspannter Abstandselemente gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung durchgeführt wird.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Erfindung eine Technik für die Herstellung von Transistorelementen mit einem verformten Kanalgebiet, wobei mindestens ein verformungsinduzierender Mechanismus erhalten wird, indem im Wesentlichen amorphisierte Gebiete benachbart zu den Gateelektroden vorgesehen werden, wobei sich die Gebiete unter die Gateelektroden erstrecken, d. h. sich in das Kanalgebiet erstrecken, und wobei diese Gebiete in Anwesenheit einer verspannten darüber liegenden Schicht, beispielsweise einer Abstandshalterschicht oder eines davon gebildeten Abstandshalters, rekristallisiert werden. Die vorliegende Erfindung kann in effizienter Weise mit anderen spannungs- und verformungsinduzierender Mechanismen kombiniert werden, etwa dem Vorsehen verspannter Kontaktschichten, die über den fertiggestellten Transistorelementen hergestellt werden und/oder in Verbindung mit verformten Halbleiterschichten, etwa Silizium/Germanium-Schichten, Silizium/Kohlenstoffschichten und dergleichen, die in entsprechenden Drain- und Sourcegebieten von PMOS-Transistoren und NMOS-Transistoren vorgesehen werden können. Es sollte beachtet werden, dass der Begriff „NMOS" als ein Überbegrff für eine beliebige Art eines n-Kanalfeldeffekttransistors und in ähnlicher Weise auch der Begriff „PMOS" als ein Überbegriff für eine beliebige Art eines p-Kanalfeldeffekttransistors zu betrachten ist.
  • Mit Bezug zu den 2a bis 2g und 3a bis 3e werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das einen Feldeffekttransistorelement, etwa einen n-Kanaltransistor oder einen p-Kanaltransistor repräsentieren kann. Das Halbleiterbauelement 200 umfasst ein Substrat 201, das ein Siliziumvollsubstrat, ein SOI-artiges (Silizium-auf-Isolator-) Substrat, oder einen anderen geeigneten Träger zur Herstellung darauf einer im Wesentlichen kristallinen Halbleiterschicht für die Ausbildung von Schaltungselementen, etwa Feldeffekttransistoren, repräsentieren kann. Es sollte beachtet werden, dass die vorliegende Erfindung äußerst vorteilhaft im Zusammenhang mit Transistorelementen auf Siliziumbasis ist, da hier ein deutlicher Zuwachs der Ladungsträgerbeweglichkeit durch Vorsehen einer speziellen Verformung in gewissen Gebieten des Transistors, etwa dem Kanalgebiet, erreicht werden kann, wie dies zuvor erläutert ist. Die Prinzipien der vorliegenden Erfindung können jedoch auch auf eine beliebige Art an Halbleitermaterial angewendet werden, solang eine entsprechende Modifizierung der kristallinen Struktur mittels Verformung zu einem entsprechenden Leistungszuwachs führt. Es sollte insbesondere beachtet werden, dass ein Halbleitermaterial auf Siliziumbasis im Zusammenhang mit der vorliegenden Erfindung als ein Material zu verstehen ist, das einen wesentlichen Anteil an Silizium aufweist, der mit einem anderen geeigneten Halbleitermaterial kombiniert werden kann. Beispielsweise kann ein Halbleiter auf Siliziumbasis als ein Halbleitermaterial betrachtet werden, in welchem in speziellen Bereichen davon ein hoher Anteil an Silizium auftritt, d. h. mehr als ungefähr 50 Atomprozent, unabhängig davon, ob andere Halbleitermaterialien in mehr oder weniger konzentrierter Form zusätzlich vorgesehen sind. Beispielsweise kann ein Silizium/Germanium/Halbleitermaterial mit einem Anteil von bis zu 30 Atomprozent oder mehr an Germanium als ein Halbleitematerial auf Siliziumbasis betrachtet werden. Ferner können innerhalb eines im Wesentlichen kristallinen Halbleiterbereichs unterschiedliche Schichten aus Halbleitermaterialien, etwa Germanium oder andere Materialien in Verbindung mit Siliziumschichten oder Siliziumbereichen vorgesehen werden, wobei eine derartige Konfiguration dennoch als ein siliziumbasiertes Material betrachtet wird. In diesem Zusammenhang kann das Substrat 201 in einer anschaulichen Ausführungsform ein siliziumbasiertes kristallines Halbleitermaterial repräsentieren, über welchem eine im Wesentlichen kristalline siliziumbasierte Halbleiterschicht 203 vorgesehen ist. In noch anderen anschaulichen Ausführungsformen kann das Substrat 201 ein beliebiges geeignetes Trägermaterial repräsentieren, das darauf eine isolierende Schicht 202 aufweist, etwa eine Siliziumdioxidschicht, eine Siliziumnitridschicht, und dergleichen, über der die kristalline Halbleiterschicht 203 gebildet ist, die in einer anschaulichen Ausführungsform als eine siliziumbasierte Schicht vorgesehen ist. Die Halbleiterschicht 203 kann eine geeignete Dicke für die Herstellung von entsprechenden Drain- und Sourcegebieten gemäß den Entwurfserfordernissen besitzen. Beispielsweise kann die Halbleiterschicht 203 eine Dicke aufweisen, die geeignet ist, um darin teilweise oder vollständig verarmte Transistorelemente herzustellen, wenn SOI-artige Transistorarchitekturen betrachtet werden, während in anderen Ausführungsformen die Halbleiterschicht 203 einen epitaktisch gewachsenen oberen Bereich eines Halbleitervollsubstrats repräsentieren kann.
  • In dieser Fertigungsphase kann das Halbleiterbauelement 200 ferner eine Gateelektrode 204 aufweisen, die aus einem geeigneten Material aufgebaut sein kann, etwa aus Polysilizium, und dergleichen, das von der Halbleiterschicht 203 durch eine Gateisolationsschicht 205 getrennt ist. Des weiteren kann eine Beschichtung 206 vorgesehen sein, um freiliegende Bereiche der Halbleiterschicht 203 sowie der Gateelektrode 204 abzudecken. Beispielsweise kann die Beschichtung 206 aus Siliziumdixod, Siliziumnitrid, Siliziumoxinitrid oder einem anderen geeigneten Material aufgebaut sein, wobei eine Dicke der Beschichtung 206 so ausgewählt ist, dass eine gewünschte maskierende Wirkung für ein dotiertes Gebiet 207 erreicht wird, das ein Erweiterungsgebiet für entsprechende Drain- und Sourcegebiete repräsentieren kann, die noch herzustellen sind. Beispielsweise kann das dotierte Gebiet 207 ein p-dotiertes Gebiet oder ein n-dotiertes Gebiet repräsentieren, abhängig von der Leitfähigkeitsart des Feldeffekttransistors, der herzustellen ist. Ferner können im Wesentlichen amorphisierte Gebiete 212 benachbart zu der Gateelektrode 204 in der Halbleiterschicht 203 ausgebildet sein, wobei die im Wesentlichen amorphisierten Gebiete 212 sich unter die Gateelektrode entsprechend einer Strecke 212d erstrecken, die in einigen anschaulichen Ausführungsformen einer Strecke von ungefähr 10% bis 30% der Länge der Gateelektrode 204, die als 204l bezeichnet ist, entsprechen kann. In anderen anschaulichen Ausführungsformen (nicht gezeigt), kann sich das im Wesentlichen amorphisierte Gebiet 212 bis zu ungefähr 50% oder mehr unter die Gateelektrode 204 erstrecken, so dass die Gebiete 212 sich unter der Gateelektrode 204 verbinden können, um ein im Wesentlichen kontinuierliches Gebiet zu bilden.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 200, wie es in 2a zeigt ist, kann die folgenden Prozesse umfassen. Nach der Herstellung der Halbleiterschicht 203 durch epitaktische Wachstumstechniken oder durch Bereitstellen eines entsprechenden SOI-artigen Substrats können geeignete gut etablierte Implantations- und andere Fertigungsprozesse ausgeführt werden, um ein gewünschtes vertikales Dotierstoffprofil und entsprechende Isolationsstrukturen zu bilden, wie dies zuvor mit Bezug zu 1a erläutert ist. Danach können die Gateisolationsschicht 205 und die Gateelektrode 204 auf der Grundlage gut etablierter Prozesse hergestellt werden, wie sie auch zuvor beschrieben sind. Danach wird die Beschichtung 206 auf der Grundlage gut etablierter Rezepte gebildet. Anschließend wird in einer anschaulichen Ausführungsform das dotierte Gebiet 207 mittels eines entsprechenden Implantationsprozesses gebildet. Beispielsweise können schwere Dotieratome, etwa Arsen, auf der Grundlage gut etablierter Verfahren unter Anwendung geeigneter Implantationsdosis- und Energieparameter eingeführt werden, um eine gewünschte Dotierstoffkonzentration und Implantationstiefe für das Gebiete 207 zu erreichen. In diese Falle ist die Implantation im Wesentlichen selbstamorphisierend, wodurch ein im Wesentlichen voramorphisiertes Oberflächengebiet für die Gebiete 212, die noch auf der Grundlage eines nachfolgenden Implantationsprozesses 208 zu bilden sind, geschaffen wird. In anderen Ausführungsformen, wenn eine moderat leichtere Ionengattung zur Bildung des dotierten Gebiets 207 implantiert werden soll, kann eine Amorphisierungsimplantation 208 zunächst ausgeführt werden, wobei die Implantation 208 zumindest eine Implantationsphase umfasst, in der die Implantationsgattung mit einem Neigungswinkel bereitgestellt wird, der als α und –α bezeichnet ist, um das gewünschte horizontale Amorphisierungsprofil zu erzeugen, so dass die Gebiete 212 sich unter die Gateelektrode 204 erstrecken. Beispielsweise wird in einigen anschaulichen Ausführungsformen der Neigungswinkel α aus einem Bereich von ungefähr 10 Grad bis 50 Grad gewählt. Es sollte beachtet werden, dass eine Richtung im Wesentlichen senkrecht zur Halbleiterschicht 203 die Null Grad-Richtung repräsentiert. Während der Implantation 208 können die Werte für den Neigungswinkel α und –α unterschiedlich gewählt werden, wenn eine nicht symmetrische Gestaltung der Gebiete 212 als vorteilhaft erachtet wird. In einigen anschaulichen Ausführungsformen weist die Implantation 207 zumindest einen weiteren Implantationsschritt auf, in welchem eine im Wesentlichen nicht geneigte Implantation ausgeführt wird, wobei eine Energie so ausgewählt wird, dass ein Bereich der Halbleiterschicht 203 in der Nähe seiner Oberfläche im Wesentlichen amorphisiert wird. Beispielsweise sind Germanium, Xenon, Krypton, Silizium oder andere mehr oder weniger schwere Ionengattungen geeignet, um in effizienter Weise die Kristallstruktur der Schicht 203 in den Gebieten 212 zu zerstören. Somit kann in der vorhergehenden Ausführungsform, in der mindestens eine im Wesentlichen nicht geneigte Implantationphase vorhanden ist, eine moderat geringe Energie im Bereich von 1 kV bis 5 kV für Germanium eingestellt werden, um damit im Wesentlichen den Oberflächenbereich der Schicht 203 zu amorphisieren, wobei eine entsprechende Implantationsdosis weniger kritisch ist, solange die Schwelle für eine Amorphisierung überschritten wird. Beispielsweise kann eine Implantationsdosis von 1 × 10–5 Ionen/cm2 geeignet sein. Danach können ein oder mehrere geneigte Implantationsschritte mit zunehmender Energie ausgeführt werden, um die entsprechenden Implantationsgattungen an einer geeigneten Tiefe zum Erhalten des erforderlichen vertikalen und horizontalen Amorphisierungsprofiles zu positionieren. In noch anderen Ausführungsformen kann der Implantationsprozess 208 als ein einzelner Prozess oder als eine Sequenz aus geneigten Implantationen ausgeführt werden, wobei die Implantationsenergie variiert werden kann, um einen im Wesentlichen amorphisierten Zustand im Wesentlichen in jeder Tiefe des entsprechenden Gebietes 212 zu erhalten. Beispielsweise kann unter Anwendung eines Neigungswinkels von 30 Grad bis 50 Grad eine erste geringere Implantationsenergie zur Amorphisierung oberflächennaher Bereiche des Gebiets 212 ausgewählt werden, und es kann eine zweite erhöhte Implantationsenergie gewählt werden, um tieferliegende Bereiche der Gebiete 212 zu amorphisieren. Es sollte jedoch beachtet werden, dass andere Implantationsschemata eingesetzt werden können, solange eine gewisse, gewünschte Erstreckung der Gebiete 212 unter die Gateelektrode 204 erreicht wird. Wie zuvor erläutert ist, kann es für leichte Dotierstoffgattungen, etwa Bor, vorteilhaft sein, die Amorphisierungsimplantation 208 vor der Implantation zur Bildung des Gebiets 207 durchzuführen, um damit „Kanal°-Wirkungen zu unterdrücken, die insbesondere während der Implantation leichter Dotierstoffgattungen beobachtbar sind.
  • Nach der Ausbildung der Gebiete 212 und 207 kann eine Abstandshalterschicht (nicht gezeigt) durch geeignete Abscheideverfahren, plasmaunterstütztes CVD, gebildet werden, während welcher die Abscheideparameter so gesteuert werden, dass eine gewünschte hohe intrinsische Verspannung in der entsprechenden Abstandshalterschicht erzeugt wird. Bekanntlich kann die Verspannung in einer Vielzahl von Schichten auf der Grundlage der entsprechenden Abscheideparameter gesteuert werden, etwa auf der Grundlage der Temperatur, des Druckes, des Ionenbeschusses während des Abscheidens, und dergleichen. Beispielsweise ist Siliziumnitrid ein Material, das gut bekannt ist und das auf der Grundlage geeignet ausgewählter Abscheideparameter aufgebracht werden kann, um damit eine Zugspannung oder Druckspannung bis zu einer Größe von ungefähr 1,5 Gigapascal (GPa) oder sogar höher zu erzeugen. In einer anschaulichen Ausführungsform wird nach der Herstellung der entsprechenden Abstandshalterschicht eine Wärmebehandlung ausgeführt, um die Gebiete 212 im Wesentlichen zu rekristallisieren, was auf der Grundlage geeigneter Ausheizverfahren, etwa laserbasierter Ausheiztechniken oder Verfahren auf der Grundlage von Öfen bewerkstelligt werden kann. In anderen anschaulichen Ausführungsformen kann die äußerst verspannte Abstandshalterschicht durch Ausführen eines anisotropen Ätzprozesses auf der Grundlage gut etablierter Rezepte strukturiert werden, um entsprechende Abstandshalter an Seitenwänden der Gateelektrode 204 zu bilden. Danach kann eine geeignete Wärmebehandlung ausgeführt werden, um die Gebiete 212 zu rekristallisieren.
  • 2b zeigt schematisch das Halbleiterbauelement 200 nach dem Ende der oben beschriebenen Prozesssequenz. Somit umfasst das Bauelement 200 entsprechende Abstandselemente 209, die eine spezielle innere Verspannung aufweisen, etwa eine Druckspannung oder eine Zugspannung. Beispielsweise kann angenommen werden, dass die Abstandshalter 209 eine hohe Zugspannung aufweisen, wenn das Halbleiterbauelement 200 einen n-Kanaltransistor repräsentieren soll. Auf Grund der vorhergehenden Wärmebehandlung sind die Gebiete 212 nunmehr in einem verformten Zustand im Wesentlichen rekristallisiert, wobei in einigen anschaulichen Ausführungsformen ein entsprechendes im Wesentlichen kontinuierliches verformtes kristallines Gebiet auch unter der gesamten Gateelektrode 204 gebildet ist, wobei abhängig von der amorphisierenden Gattung, die während der Implantation 208 verwendet wurde, eine entsprechende erhöhte Konzentration dieser Gattung in dem entsprechenden verformten kristallinen Gebiet vorhanden ist, das nunmehr als 212a bezeichnet ist. Es sollte beachtet werden, dass selbst im Falle, dass die im Wesentlichen amorphisierten Gebiete 212 nicht miteinander zusammenwachsen, wie in 2a gezeigt ist, eine entsprechende Diffusionswirkung während einer anfänglichen Phase der Wärmebehandlung zum Rekristallisieren die entsprechenden Gattungen tiefer unter die Gateelektrode 204 treiben kann, so dass der entsprechende Rekristallisierungsprozess auch in einem Gebiet 212c stattfindet, der nicht während des vorhergehenden Implantationsprozesses 208 amorphisiert wurde. Somit kann das Erzeugen von Kristalldefekten während des verformten Rekristallisierungsprozesses deutlich reduziert werden, da der Rekristallisierungsprozess in dem im Wesentlichen zusammenhängenden Gebiet 212a stattfindet. Es sollte beachtet werden, dass selbst eine erhöhte Defektrate in dem Bereich 212c nicht in dem hohen Maße zu Leckströmen beiträgt wie in dem konventionellen Bauelement, das in 1c gezeigt ist, da in diesem Falle die entsprechenden Kristalldefekte weiter weg von den entsprechenden PN-Übergängen angesiedelt sind, die noch in dem Bauelement 200 zu bilden sind.
  • Danach kann die weitere Bearbeitung auf der Grundlage gut etablierter Techniken fortgesetzt werden, indem beispielsweise entsprechende Drain- und Sourcegebieten durch Ionenimplantation gebildet werden, wobei möglicherweise die Herstellung weiterer Abstandselemente erforderlich ist. In anderen anschaulichen Ausführungsformen wird die Wärmebehandlung unter Umständen nicht in dieser Phase durchgeführt und stattdessen wird der Fertigungsprozess mit einem weiteren Implantationsprozess zur Bildung von Drain- und Sourcegebieten fortgesetzt.
  • 2c zeigt schematisch das Halbleiterbauelement 200 gemäß einer derartigen Ausführungsform, in der ein Implantationsprozess 220 zur Herstellung von Drain- und Sourcegebieten 213 ausgeführt wird. Zu diesem Zweck werden geeignete Implantationsparameter so ausgewählt, um die gewünschte Dotierstoffgattung in die Halbleiterschicht 203 einzuführen, wobei die im Wesentlichen amorphisierten Gebiete 212 für geringere Kanalwirkungen sorgen, insbesondere, wenn eine leichte Dotierstoffgattung, etwa Bor, implantiert wird. Des weiteren kann das Bauelement 200 einer geeigneten Wärmebehandlung unterzogen werden, um die Gebiete 212 zu rekristallisieren und um die Dotierstoffe in den Gebieten 207 und 213 zu aktivieren. Ähnlich wie dies zuvor erläutert ist, kann der entsprechende Rekristallisierungsprozess zu einer deutlich geringen Anzahl an Kristalldefekten und/oder zu einer Umgruppierung der entsprechenden Kristalldefekte weg von den entsprechenden PN-Übergängen führen.
  • 2d zeigt schematisch das Halbleiterbauelement 200 gemäß noch weiterer anschaulicher Ausführungsformen, in denen ein komplexeres laterales Dotierstoffprofil erforderlich ist. Zu diesem Zweck wird ein weiterer Abstandshalter 211 benachbart zu dem Abstandshalter 209 gebildet, wobei möglicherweise eine weitere Beschichtung 221 vorgesehen ist. In einigen anschaulichen Ausführungsformen können die Gebiete 212 weiterhin in ihrem im Wesentlichen amorphen Zustand vorhanden sein und der Abstandshalter 211 kann so vorgesehen werden, dass dieser eine hohe innere Verspannung der gleichen Art wie der Abstandshalter 209 aufweist. Des weiteren wird das Bauelement 200 einem weiteren Implantationsprozess 222 unterzogen, um das laterale Dotierstoffprofil zu verfeinern, wodurch die Drain- und Sourcegebiete 213a gemäß den Bauteilerfordernissen gebildet werden. Es sollte beachtet werden, dass noch weitere Abstandselemente vorgesehen werden können, um das entsprechende laterale Dotierstoffprofil in den Drain- und Sourcegebieten 213a zu verbessern oder zu verfeinern.
  • 2e zeigt schematisch das Halbleiterbauelement 200 während einer Wärmebehandlung 223 zum Rekristallisieren der Gebiete 212 und zum Aktivieren der Dotierstoffe, die zuvor implantiert wurden, um die Drain- und Sourcegebiete 213a in ihrem endgültigen Zustand bereitzustellen. Wie zuvor erläutert ist, kann in einigen anschaulichen Ausführungsformen der Rekristallisierungsprozess zu einem im Wesentlichen zusammenhängenden Gebiet führen, das sich unter die gesamte Gateelektrode 204 erstreckt, wobei deutlich die Erzeugung von Kristalldefekten, etwa von „Stacheldefekten", und dergleichen reduziert wird. Ferner sorgen während des Rekristallisierungsprozesses die hoch verspannten Abstandselemente 209 und 211 für ein verformtes Halbleitermaterial in den zuvor amorphisierten Gebieten 212, wodurch eine gewünschte Verformung 210 unter der Gateelektrode 204 bereitgestellt wird. Folglich kann ein äußerst effizienter verformungserzeugender Mechanismus vorgesehen werden, wobei abhängig von der Art des Transistors die Abstandshalter 209 und/oder 211 oder entsprechende Abstandshalterschichten zur Herstellung derselben so vorgesehen werden können, dass diese die Verformung 210 als eine kompressive Verformung oder Zugverformung erzeugen. Ferner sollte beachtet werden, dass der verformungserzeugenden Mechanismus, wie er von der vorliegenden Erfindung bereitgestellt wird, in äußerst effizienter Weise mit anderen verformungsinduzierenden Mechanismen kombiniert werden kann, etwa das Vorsehen von Kontaktschichten, die auf oder über dem Bauelement 200 nach der Bildung von Metallsilizidgebieten zu bilden sind. Wie zuvor erläutert ist, können auch eingebettete kristalline Verformungsschichten aus Halbleiterverbindungen vorgesehen werden, beispielsweise auf der Grundlage von Silizium/Germanium, Silizium/Kohlenstoff, und dergleichen, wobei gut etablierte Verfahren zum Vertiefen der Halbleiterschicht 203 benachbart zu der Gateelektrode 204 angewendet werden können, woran sich geeignete selektive epitaktische Wachstumsverfahren anschließen. In diesem Falle kann die zuvor mit Bezug zu den 2a bis 2e beschriebene Prozesssequenz nach dem Ende des epitaktischen Wachstumsprozesses ausgeführt werden, wobei in einigen Ausführungsformen eine Transistorart ein entsprechend epitaktisches aufgewachsenes Halbleitermaterial erhalten kann, während die andere Transistor nicht mit einer verformungsinduzierenden Halbleiterschicht versehen wird. Beispielsweise kann Silizium/Germanium selektiv in p-Kanaltransistoren gewachsen werden, während die zuvor beschriebene Prozesssequenz in effizienter Weise auf n-Kanaltransistor angewendet wird, wobei das Vorsehen von Seitenwandabstandshaltern mit hoher Zugspannung in effizienter Weise auf Seite des p-Kanaltransistors durch die entsprechende eingebettete Silizium/Germanium-Schicht überkompensiert werden kann. Ferner sollte beachtet werden, dass die zuvor beschriebene geneigte Implantation 208 separat für unterschiedliche Transistorarten ausgeführt werden kann, um damit in geeigneter Weise Implantationsparameter in Bezug auf andere Bauteilerfordernisse auszuwählen.
  • 2f zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen die geneigte Implantation 208 zu einer späteren Fertigungszeit ausgeführt wird, wenn durch die Implantation hervorgerufene Schäden in de Nähe der Gateisolationsschicht 205 und an den Seitenwänden der Gateelektrode 204, die durch die geneigte Amorphisierungsimplantation 208 hervorgerufen werden können, als ungeeignet erscheinen. Somit kann das Halbleiterbauelement 200 die Abstandselemente 209 mit hoher innerer Verspannung aufweisen, wobei die Abstandshalter 209 nun in effizienter Weise einen unteren Bereich der Gateelektrode 204 und der benachbarten Gateisolationsschicht 205 vor unerwünschter Schädigung durch Implantation schützen. Hinsichtlich der Eigenschaften der Implantation 208 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu 2a erläutert sind. Es sollte beachtet werden, dass das dotierte Gebiet 207 vor der Herstellung der Abstandselemente 209 gebildet werden kann, während in anderen anschaulichen Ausführungsformen das Gebiet 207 auch auf der Grundlage einer geneigten Implantation gebildet werden kann, wobei die entsprechende Implantation zum Einführen der Dotierstoffe in das Gebiet 207 vor oder nach der Amorphisierungsimplantation 208 ausgeführt werden kann, wie dies auch mit Bezug zu 2a erläutert ist. In einigen Ausführungsformen kann vor oder nach der Herstellung der Abstandselemente 209 ein im Wesentlichen nicht geneigter Implantationsschritt ausgeführt werden, um damit in effizienter Weise ein Gebiet unmittelbar unter den Abstandshaltern 209 zu amorphisieren. Danach können die Abstandshalter 209 gebildet werden und es kann die geneigte Implantation 208 mit moderat großen Neigungswinkeln in dem oben spezifizierten Bereich ausgeführt werden, um damit die entsprechenden amorphisierten Gebieten 212 so zu bilden, dass diese sich unter die Gateelektrode 204 erstrecken. Als nächstes wird eine weitere Implantation ausgeführt, um beispielsweise die Drain- und Sourcegebiete zu bilden, wobei eine entsprechende Implantation einen oder mehrere weitere Abstandshalterelemente erfordern kann, wie die zuvor erläutert ist.
  • 2g zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, wobei das zumindest eine weitere Abstandselement 211 benachbart zu dem Abstandselement 209 ausgebildet ist. Die Abstandshalter 211 können ebenso die hohe innere Verspannung der gleichen Art wie das Abstandshalterelement 209 aufweisen, um damit eine verformte Rekristallisierung der Gebiete 212 in einer Wärmebehandlung, etwa der Wäremebehandlung 223, wie sie mit Bezug zu 2e beschrieben ist, zu fördern. Folglich umfasst das Bauelement, wie es in 2g gezeigt ist, die gewünschte Art an Verformung 210 unter den Gateelektroden 204, wobei auf Grund der amorphisierten Gebiete 212, die sich unter die Gateelektrode 204 erstrecken, eine deutlich reduzierte Anzahl an Defekten während des Rekristallisierungsprozesses erreicht werden kann, oder wobei das Erzeugen von Stacheldefekten in sensiblen Transistorbereichen vermieden oder zumindest deutlich reduziert werden. Auf Grund des Vorsehens des Abstandselements 209 vor der geneigten Implantation 208 kann in anspruchsvollen Anwendungen eine unerwünschte, durch Implantation hervorgerufene Schädigung von Seitenwänden der Gateelektrode 204 und der Gateisolationsschicht 205 vermieden oder zumindest deutlich reduziert werden. Somit kann ein deutlicher Zuwachs an Leistungsfähigkeit erreicht werden, wobei eine unerwünschte Erhöhung von Leckströmen vermieden oder zumindest deutlich verringert werden kann.
  • Mit Bezug zu den 3a bis 3e werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben, wobei der verformungserzeugende Mechanismus, wie er zuvor mit Bezug zu den 2a bis 2e beschrieben ist, auf unterschiedliche Transistorarten angewendet werden kann, und wobei jede Transistorart eine spezifische Art an Verformung erhält.
  • In 3a umfasst ein Halbleiterbauelement 350 einen ersten Transistor 300p und einen zweiten Transistor 300n, die über einem Substrat 301 ausgebildet sind, das in einigen anschaulichen Ausführungsformen darauf ausgebildet eine vergrabene isolierende Schicht 302 und eine Halbleiterschicht 303 aufweist. Hinsichtlich des Substrats 301, der vergrabenen isolierenden Schicht 302 und der Halbleiterschicht 303 gelten die gleichen Kriterien, wie sie zuvor im Zusammenhang mit den Komponenten 201, 202 und 203 erläutert sind. Der erste und der zweite Transistor 300p, 300n weisen jeweils eine Gatelektrode 304 auf, die auf einer entsprechenden Gateisolationsschicht 305 gebildet ist. Ferner sind entsprechende erste Abstandshalter 309 an Seitenwänden der entsprechenden Gateelektroden 304 vorgesehen, wobei eine entsprechende Beschichtung 306 vorgesehen sein kann. Die ersten Abstandshalter 309 können eine spezifizierte innere Verspannung, etwa eine Zugspannung oder eine Druckspannung aufweisen. Des weiteren sind entsprechende dotierte Gebiete 307 jeweils in dem Transistor 300n, 300p ausgebildet, und entsprechende amorphisierte Gebiete 312 sind benachbart zu den Gateelektroden 304 vorgesehen und erstrecken sich unter die Gateelektroden 304, wie dies auch mit Bezug zu 2f erläutert ist. Die Transistoren 300n, 300p können auf der Grundlage der gleichen Prozessrezepte und Strategien hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 200 beschrieben sind. Ferner wurden in einigen anschaulichen Ausführungsformen entsprechende geneigte Implantationen 308n, 308p vor der Herstellung der ersten Abstandshalter 309 ausgeführt, wobei die Implantationen 308n, 308p gemeinsam für beide Transistoren ausgeführt sein können oder separat ausgeführt sein können, indem einer der Transistoren entsprechend abgedeckt ist, während die geneigte Implantation 308 in dem anderen Transistor ausgeführt wird, und umgekehrt. In einer anschaulichen Ausführungsform werden, wie in 3a gezeigt ist, die geneigte Implantation 308n und die Implantation 308p auf der Grundlage des ersten Abstandshalters 309 ausgeführt, wodurch durch Implantation hervorgerufene Schäden in den Gateelektroden 304 und den entsprechenden Gateisolationsschichten 305 deutlich reduziert werden. Wiederum können die Implantationen 308n und 308p als ein gemeinsamer Prozess ausgeführt werden oder können separat für jeweils den Transistor 300n, 300p ausgeführt werden. Es sollte beachtet werden, dass hinsichtlich der Eigenschaften der Implantationsprozesse 308n, 308p auf der Grundlage der Abstandshalter 309 die gleichen Kriterien gelten, wie sie zuvor mit Bezug zu 2f erläutert sind.
  • 3b zeigt schematisch das Halbleiterbauelement 350 in einer weiter fortgeschrittenen Fertigungsphase, in der ein weiterer Abstandshalter 311 benachbart zu dem Abstandshalter 309 gebildet ist, die jeweils gemeinsam als erste Abstandselemente bezeichnet werden. Ferner sind entsprechende Drain- und Sourcegebiete 313a in dem ersten und dem zweiten Transistor 300p, 300n ausgebildet. Des weiteren kann der erste Transistor 300p durch eine Lackmaske 330 abgedeckt sein, die den zweiten Transistor 300n freilässt. Ferner ist das Halbleiterbauelement 350 einer Ätzsequenz 331 zum Entfernen der ersten Abstandshalter 311, 309 von dem zweiten Transistor 300n ausgesetzt. Beispielsweise sind äußerst selektive Ätzrezepte für Siliziumnitrid und Siliziumdioxid gut etabliert und können zum selektiven Entfernen der ersten Abstandshalter 311, 309 eingesetzt werden.
  • 3c zeigt schematisch das Halbleiterbauelement 350 nach dem Ende der Ätzsequenz 331 und nach dem Entfernen der Lackmaske 330. Ferner weist in einer anschaulichen Ausführungsform die Ätzsequenz 331 das Entfernen der Beschichtung 306 des zweiten Transistors 300n auf. Folglich ist die Gateelektrode 304 des zweiten Transistors 300n freigelegt, während die ersten Abstandshalter 311, 309 in dem ersten Transistor 300p weiterhin vorhanden sind.
  • 3d zeigt schematisch das Halbleiterbauelement 350 in einer weiter fortgeschrittenen Fertigungsphase. Eine Ätzstoppschicht 318 ist konform auf dem Bauelement 350 hergestellt und darauf ist eine Abstandshalterschicht 319 vorgesehen, die eine zweite Art an Verspannung aufweist, die sich von der ersten Art der Verspannung der ersten Abstandshalter 309 und 311 unterscheidet. Beispielsweise kann die Abstandshalterschicht 319 eine Siliziumnitridschicht repräsentieren, die eine hohe Zugspannung aufweist, wenn der zweite Transistor 300n einen n-Kanaltransistor repräsentiert. Folglich können die ersten Abstandshalter 309 und 311 eine hohe Druckspannung aufweisen, was vorteilhaft sein kann bei der Erzeugung einer entsprechenden Verformung, wenn der erste Transistor 300p einen p-Kanaltransistor repräsentiert. Ferner kann das Bauelement 350 einer anisotropen Ätzumgebung 324 ausgesetzt sein, um die Abstandshalterschicht 319 zu strukturieren, um damit ein entsprechendes zweites Abstandselement 319s zu bilden, wie dies durch die gestrichelte Linie angezeigt ist. Während des anisotropen Ätzprozesses 324 können auch entsprechende Seitenwandabstandshalter benachbart zu den ersten Abstandshaltern 309 und 311 gebildet werden, die dann selektiv entfernt werden können, indem eine entsprechende Lackmaske zur Abdeckung des zweiten Transistors 300n vorgesehen wird, während der erste Transistor 300p freiliegend bleibt. Während eines nachfolgenden selektiven Ätzprozesses können die Reste der Abstandshalterschicht 319, die auf dem ersten Transistor 300p gebildet sind, unter Anwendung der Ätzstoppschicht 318 entfernt werden, um damit in effizienter Weise den Ätzprozess zu steuern, ohne im Wesentlichen die ersten Abstandshalter 309, 311 zu beeinflussen.
  • 3e zeigt schematisch das Halbleiterbauelement 350 nach dem Ende der zuvor beschriebenen Prozesssequenzen. Somit umfasst das Bauelement 350 den zweiten Abstandshalter 319s mit der zweiten Art an innerer Spannung, während die ersten Abstandshalter 309, 311 mit der ersten Art an Spannung in dem ersten Transistor 300p ausgebildet sind. Ferner unterliegt das Bauelement 350 einer Wärmebehandlung 323 zum Rekristallisieren der im Wesentlichen amorphisierten Gebiete 312 und zum Aktivieren der Dotierstoffe in den Drain- und Sourcegebiete 313a. Wie zuvor erläutert ist, kann auf Grund der anfänglichen Form der amorphisierten Gebiete 312, die sich deutlich unter die entsprechenden Gateelektroden 304 erstrecken, wobei unterschiedliche Formen und Profile erzeugt werden können, wenn die entsprechenden Implantationen 308n, 308p als separate Implantationsprozesse ausgeführt werden, ein im Wesentlichen homogener und kontinuierlicher Rekristallisierungsprozess erreicht werden, wodurch Kristalldefekte vermieden oder deren Anzahl zumindest deutlich reduziert wird und/oder derartige Defekte zu weniger kritischen Bauteilgebieten verschoben werden, d. h. diese Defekte sind von den entsprechenden PN-Übergängen des ersten und des zweiten Transistors 300p, 300n weiter entfernt. Auf Grund der Rekristallisierung auf der Grundlage der entsprechend verspannten ersten und zweiten Abstandshalter 309, 311 und 319s kann eine entsprechende Verformung 310n in dem zweiten Transistor 300n und 310p in dem ersten Transistor 300p erreicht werden, wobei ein hohes Maß an Flexibilität bei der Einstellung der Art und der Größe der entsprechenden Verformung erreicht wird. Folglich kann eine effiziente Spannungsprozesstechnik für separates Einstellen der Eigenschaften von n-Kanaltransistoren und p-Kanaltransistoren geschaffen werden, wobei, wie zuvor erläutert ist, das Bauelement 350 zusätzliche Spannungsquellen erhalten kann, etwa eingebettete verformungsinduzierende Kristallschichten, und dergleichen.
  • Es gilt also: die vorliegende Erfindung stellt eine verbesserte Technik für das Erzeugen einer gewünschten Verformung in Kanalgebieten von Transistoren bereit, indem in Wesentlichen amorphisierte Gebiete bei Anwesenheit entsprechend verspannter darüber liegender Abstandshalter oder Abstandshalterschichten rekristallisiert werden, wobei eine Defektrate während der Rekristallisierung deutlich reduziert werden kann und/oder die Position entsprechender Kristalldefekte zu weniger kritischen Bauteilgebieten verschoben werden kann, indem in geeigneter Weise die horizontale Form und Lage der amorphisierten Gebiete modifiziert wird. Zu diesem Zweck wird eine geneigte Amorphisationsimplantation ausgeführt, um die resultierenden im Wesentlichen amorphisierten Gebiete deutlich unter die entsprechende Gateelektrode zu treiben, wobei der nachfolgende Rekristallisierungsprozess auf der Grundlage eines verspannten Abstandshalters oder einer verspannten Abstandshalterschicht zu einem im Wesentlichen kontinuierlichen erneut gewachsenen kristallinen Gebiet unter der Gateelektrode führt. Ferner kann der entsprechende verformungserzeugende Mechanismus separat auf unterschiedliche Transistorarten angewendet werden, wodurch erhöhte Flexibilität beim separaten Anpassen der Eigenschaften von PMOS- und NMOS-Transistoren geschaffen wird.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (21)

  1. Verfahren mit: Bilden eines im Wesentlichen amorphisierten Gebiets in einer anfänglich kristallinen Halbleiterschicht benachbart zu einer und sich erstreckend unter eine Gateelektrode, die über der Halbleiterschicht gebildet ist, mittels eines geneigten Implantationsprozesses; Bilden einer verspannten Schicht mit einer spezifizierten inneren Spannung zumindest über einem Bereich einer Halbleiterschicht, um damit mechanische Spannung in die Halbleiterschicht zu übertragen; und Rekristallisieren des im Wesentlichen amorphisierten Gebiets bei Anwesenheit der verspannten Schicht durch Ausführen einer Wärmebehandlung.
  2. Verfahren nach Anspruch 1, wobei Bilden der verspannten Schicht umfasst: konformes Abscheiden einer Abstandshalterschicht mit einer spezifizierten Spannung und anisotropes Ätzen der Abstandshalterschicht, um einen ersten Abstandshalter an einer Seitenwand der Gateelektrode als die verspannte Schicht zu bilden.
  3. Verfahren nach Anspruch 1, wobei die spezifizierte innere Spannung eine Größe von ungefähr 1 GPa (Gigapascal) oder mehr aufweist.
  4. Verfahren nach Anspruch 3, wobei die spezifizierte innere Spannung eine Zugspannung ist und wobei die Gateelektrode die Gateelektrode eines n-Kanaltransistors repräsentiert.
  5. Verfahren nach Anspruch 3, wobei die spezifizierte innere Spannung eine Druckspannung ist und die Gateelektrode die Gateelektrode eines p-Kanaltransistors repräsentiert.
  6. Verfahren nach Anspruch 1, das ferner Implantieren einer Dotierstoffspezies in das im Wesentliche amorphisierte Gebiet umfasst, um Drain- und Sourcegebiete in der Halbleiterschicht zu bilden.
  7. Verfahren nach Anspruch 6, wobei die Wärmebehandlung nach Implantieren der Dotierstoffgattung ausgeführt wird.
  8. Verfahren nach Anspruch 6, wobei die Wärmebehandlung vor dem Implantieren der Dotierstoffgattung ausgeführt wird.
  9. Verfahren nach Anspruch 2, das ferner umfasst: Bilden eines zweiten Abstandhalters benachbart zu dem ersten Abstandshalter vor dem Ausführen der Wärmebehandlung, wobei der zweite Abstandhalter die spezifizierte innere Spannung aufweist.
  10. Verfahren nach Anspruch 9, das ferner Implantieren einer Dotierstoffgattung in die Halbleiterschicht nach dem Bilden des ersten Abstandshalters und/oder des zweiten Abstandshalters umfasst.
  11. Verfahren nach Anspruch 10, wobei die Wärmebehandlung nach dem Implantieren der Dotierstoffgattung ausgeführt wird.
  12. Verfahren nach Anspruch 2, wobei der geneigte Implantationsprozess nach dem Bilden des ersten Abstandhaltes ausgeführt wird.
  13. Verfahren nach Anspruch 12, das ferner umfasst: Bilden eines zweiten Abstandshalters benachbart zu dem ersten Abstandshalter vor dem Ausführen der Wärmebehandlung, wobei der zweite Abstandshalter die spezifizierte innere Spannung aufweist.
  14. Verfahren nach Anspruch 13, das ferner umfasst: Implantieren einer Dotierstoffgattung in die Halbleiterschicht unter Anwendung des ersten und/oder des zweiten Abstandshalters als eine Implantationsmaske.
  15. Verfahren nach Anspruch 14, wobei die Wärmebehandlung nach dem Implantieren der Dotierstoffgattung ausgeführt wird.
  16. Verfahren mit: Bilden eines ersten im Wesentlichen amorphisierten Gebiets benachbart zu einer ersten Gateelektrode und sich unter diese erstreckend, wobei die Gateelektrode über einer anfänglich im Wesentlichen kristallinen Halbleiterschicht gebildet ist; Bilden eines zweiten im Wesentlichen amorphisierten Gebiets benachbart zu einer und sich erstreckend unter eine zweite Gateelektrode, die über der Halbleiterschicht gebildet ist; Bilden eines ersten Abstandshalters an einer Seitenwand der ersten Gateelektrode, wobei der erste Abstandshalter eine erste Art innerer Spannung aufweist; Bilden eines zweiten Abstandshalters an einer Seitenwand der zweiten Gateelektrode, wobei der zweite Abstandshalter eine zweite Art innerer Spannung aufweist, die sich von der ersten Art unterscheidet; und Rekristallisieren des ersten und des zweiten im Wesentlichen amorphisierten Gebiets in Anwesenheit des ersten und des zweiten verspannten Abstandshalters durch Ausführen einer Wärmebehandlung.
  17. Verfahren nach Anspruch 16, wobei Bilden des ersten und des zweiten im Wesentlichen amorphisierten Gebiets Ausführen eines geneigten Implantationsprozesses umfasst.
  18. Verfahren nach Anspruch 17, wobei der geneigte Implantationsprozess einen ersten Implantationsprozess zur Bildung des ersten im Wesentlichen amorphisierten Gebiets und einen zweiten Implantation zur Bildung des zweiten im Wesentlichen amorphisierten Gebiets umfasst.
  19. Verfahren nach Anspruch 18, wobei das erste und das zweite im Wesentlichen amorphisierte Gebiet in einer gemeinsamen Sequenz geneigter Implantationen gebildet werden.
  20. Verfahren nach Anspruch 16, wobei das erste und das zweite im Wesentlichen amorphisierte Gebiet nach dem Bilden des ersten und des zweiten Abstandshalters gebildet werden.
  21. Verfahren nach Anspruch 16, wobei Bilden des ersten und des zweiten Abstandshalters umfasst: gemeinsames Bilden des ersten Abstandshalters an der ersten und der zweiten Gateelektrode, selektives Entfernen des ersten Abstandshalters von der zweiten Gateelektrode, Bilden einer Abstandshalterschicht mit der zweiten Art innerer Spannung über der ersten und der zweiten Gateelektrode, Bilden des zweiten Abstandshalters aus der Abstandshalterschicht und selektives Entfernen von Resten der Abstandshalterschicht von der ersten Gateelektrode.
DE102005057074A 2005-11-30 2005-11-30 Verfahren zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung Expired - Fee Related DE102005057074B4 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE102005057074A DE102005057074B4 (de) 2005-11-30 2005-11-30 Verfahren zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung
US11/530,722 US20070123010A1 (en) 2005-11-30 2006-09-11 Technique for reducing crystal defects in strained transistors by tilted preamorphization
EP06827818A EP1961039A1 (de) 2005-11-30 2006-11-15 Technik zur reduktion von kristalldefekten in verspannten transistoren durch geneigte präamorphisierung
PCT/US2006/044292 WO2007064472A1 (en) 2005-11-30 2006-11-15 Technique for reducing crystal defects in strained transistors by tilted preamorphization
CN2006800451601A CN101322228B (zh) 2005-11-30 2006-11-15 通过倾斜式预非晶化而减少受应变的晶体管中的晶体缺陷的技术
JP2008543308A JP2009517885A (ja) 2005-11-30 2006-11-15 傾斜式プレアモルファス化による歪みトランジスタの結晶欠陥低減化技術
KR1020087015604A KR20080073352A (ko) 2005-11-30 2006-11-15 스트레인된 트랜지스터의 결정질 결함들을 경사진 선행비결정화에 의해서 감소시키는 방법
TW095143139A TWI387009B (zh) 2005-11-30 2006-11-22 藉由偏斜式預非晶形化而減少受應變之電晶體中之晶體缺陷之技術

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102005057074A DE102005057074B4 (de) 2005-11-30 2005-11-30 Verfahren zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung

Publications (2)

Publication Number Publication Date
DE102005057074A1 true DE102005057074A1 (de) 2007-05-31
DE102005057074B4 DE102005057074B4 (de) 2009-07-23

Family

ID=38037801

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005057074A Expired - Fee Related DE102005057074B4 (de) 2005-11-30 2005-11-30 Verfahren zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung

Country Status (8)

Country Link
US (1) US20070123010A1 (de)
EP (1) EP1961039A1 (de)
JP (1) JP2009517885A (de)
KR (1) KR20080073352A (de)
CN (1) CN101322228B (de)
DE (1) DE102005057074B4 (de)
TW (1) TWI387009B (de)
WO (1) WO2007064472A1 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008011931A1 (de) * 2008-02-29 2009-09-10 Advanced Micro Devices, Inc., Sunnyvale Verringerung der Speicherinstabilität durch lokale Anpassung der Rekristallisierungsbedingungen in einem Cache-Bereich eines Halbleiterbauelements
US7732291B2 (en) 2006-04-28 2010-06-08 Globalfoundries Inc. Semiconductor device having stressed etch stop layers of different intrinsic stress in combination with PN junctions of different design in different device regions
US8034726B2 (en) 2007-12-31 2011-10-11 Advanced Micro Devices, Inc. Interlayer dielectric material in a semiconductor device comprising a doublet structure of stressed materials

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080099841A1 (en) * 2006-10-31 2008-05-01 International Business Machines Corporation Method and structure for reducing soi device floating body effects without junction leakage
US7528056B2 (en) * 2007-01-12 2009-05-05 International Business Machines Corporation Low-cost strained SOI substrate for high-performance CMOS technology
US7892928B2 (en) * 2007-03-23 2011-02-22 International Business Machines Corporation Method of forming asymmetric spacers and methods of fabricating semiconductor device using asymmetric spacers
US7895548B2 (en) * 2007-10-26 2011-02-22 Synopsys, Inc. Filler cells for design optimization in a place-and-route system
US9472423B2 (en) * 2007-10-30 2016-10-18 Synopsys, Inc. Method for suppressing lattice defects in a semiconductor substrate
DE102007052053B4 (de) * 2007-10-31 2012-02-02 Advanced Micro Devices, Inc. Eine Zugverformungsquelle unter Anwendung von Silizium/Germanium-Material in global verformtem Silizium
DE102008035816B4 (de) * 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
DE102008064671B4 (de) * 2008-11-28 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite
US8178414B2 (en) * 2009-12-07 2012-05-15 Globalfoundries Inc. NMOS architecture involving epitaxially-grown in-situ N-type-doped embedded eSiGe:C source/drain targeting
CN102386097B (zh) * 2010-09-01 2013-08-14 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
CN102420139B (zh) * 2010-09-25 2014-04-02 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
CN102468162B (zh) * 2010-10-29 2014-03-12 中芯国际集成电路制造(北京)有限公司 Nmos晶体管的制作方法
CN102468163B (zh) * 2010-10-29 2014-09-03 中芯国际集成电路制造(北京)有限公司 Nmos晶体管的制造方法
CN102569080B (zh) * 2010-12-22 2015-04-01 中芯国际集成电路制造(上海)有限公司 用于制造nmos半导体器件的方法
DE102011005641B4 (de) * 2011-03-16 2018-01-04 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Leistungssteigerung in Transistoren durch Reduzierung der Absenkung aktiver Gebiete und durch Entfernen von Abstandshaltern
US9093554B2 (en) * 2012-05-14 2015-07-28 Globalfoundries Inc. Methods of forming semiconductor devices with embedded semiconductor material as source/drain regions using a reduced number of spacers
US8691644B2 (en) * 2012-07-05 2014-04-08 Texas Instruments Incorporated Method of forming a CMOS device with a stressed-channel NMOS transistor and a strained-channel PMOS transistor
EP2743965B1 (de) * 2012-12-13 2015-07-08 Imec Herstellungsverfahren für Halbleitervorrichtungen
US8877582B2 (en) * 2013-02-20 2014-11-04 Globalfoundries Inc. Methods of inducing a desired stress in the channel region of a transistor by performing ion implantation/anneal processes on the gate electrode
US9293466B2 (en) * 2013-06-19 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded SRAM and methods of forming the same
DE102013214436B4 (de) * 2013-07-24 2017-05-11 Globalfoundries Inc. Verfahren zum Bilden einer Halbleiterstruktur, die silizidierte und nicht silizidierte Schaltkreiselemente umfasst
KR20160034492A (ko) * 2014-09-19 2016-03-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자
US9412641B1 (en) 2015-02-23 2016-08-09 International Business Machines Corporation FinFET having controlled dielectric region height
FR3041146B1 (fr) 2015-09-11 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de mise en tension d'un film semi-conducteur
US20220399441A1 (en) * 2021-06-14 2022-12-15 Soitec Device architectures with tensile and compressive strained substrates
CN116075150B (zh) * 2023-03-07 2023-06-30 合肥晶合集成电路股份有限公司 静态随机存取存储器单元及其制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835112A (en) * 1988-03-08 1989-05-30 Motorola, Inc. CMOS salicide process using germanium implantation
US5223445A (en) * 1990-05-30 1993-06-29 Matsushita Electric Industrial Co., Ltd. Large angle ion implantation method
US5360749A (en) * 1993-12-10 1994-11-01 Advanced Micro Devices, Inc. Method of making semiconductor structure with germanium implant for reducing short channel effects and subthreshold current near the substrate surface
US6696341B1 (en) * 1998-01-21 2004-02-24 Renesas Technology Corp. Method of manufacturing a semiconductor device having electrostatic discharge protection element
US6548842B1 (en) * 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6361874B1 (en) * 2000-06-20 2002-03-26 Advanced Micro Devices, Inc. Dual amorphization process optimized to reduce gate line over-melt
JP3904936B2 (ja) * 2001-03-02 2007-04-11 富士通株式会社 半導体装置の製造方法
US6642122B1 (en) * 2002-09-26 2003-11-04 Advanced Micro Devices, Inc. Dual laser anneal for graded halo profile
DE10250611B4 (de) * 2002-10-30 2006-01-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Metallsilizidgebietes in einem dotierten Silizium enthaltenden Halbleiterbereich
FR2847383B1 (fr) * 2002-11-14 2005-04-15 St Microelectronics Sa Procede de fabrication d'un transistor mos de longueur de grille reduite, et circuit integre comportant un tel transistor
JP2004214607A (ja) * 2002-12-19 2004-07-29 Renesas Technology Corp 半導体装置及びその製造方法
DE10260613B8 (de) * 2002-12-23 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Feldeffekttransistors
US6902971B2 (en) * 2003-07-21 2005-06-07 Freescale Semiconductor, Inc. Transistor sidewall spacer stress modulation
US6949443B2 (en) * 2003-10-10 2005-09-27 Taiwan Semiconductor Manufacturing Company High performance semiconductor devices fabricated with strain-induced processes and methods for making same
US7321155B2 (en) * 2004-05-06 2008-01-22 Taiwan Semiconductor Manufacturing Co., Ltd. Offset spacer formation for strained channel CMOS transistor
KR100642747B1 (ko) * 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
DE102004031710B4 (de) * 2004-06-30 2007-12-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen unterschiedlich verformter Halbleitergebiete und Transistorpaar in unterschiedlich verformten Halbleitergebieten

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732291B2 (en) 2006-04-28 2010-06-08 Globalfoundries Inc. Semiconductor device having stressed etch stop layers of different intrinsic stress in combination with PN junctions of different design in different device regions
US8034726B2 (en) 2007-12-31 2011-10-11 Advanced Micro Devices, Inc. Interlayer dielectric material in a semiconductor device comprising a doublet structure of stressed materials
DE102008011931A1 (de) * 2008-02-29 2009-09-10 Advanced Micro Devices, Inc., Sunnyvale Verringerung der Speicherinstabilität durch lokale Anpassung der Rekristallisierungsbedingungen in einem Cache-Bereich eines Halbleiterbauelements
DE102008011931B4 (de) * 2008-02-29 2010-10-07 Advanced Micro Devices, Inc., Sunnyvale Verringerung der Speicherinstabilität durch lokale Anpassung der Rekristallisierungsbedingungen in einem Cache-Bereich eines Halbleiterbauelements
US7811876B2 (en) 2008-02-29 2010-10-12 Globalfoundries Inc. Reduction of memory instability by local adaptation of re-crystallization conditions in a cache area of a semiconductor device

Also Published As

Publication number Publication date
KR20080073352A (ko) 2008-08-08
EP1961039A1 (de) 2008-08-27
CN101322228A (zh) 2008-12-10
JP2009517885A (ja) 2009-04-30
CN101322228B (zh) 2012-07-25
US20070123010A1 (en) 2007-05-31
TW200746312A (en) 2007-12-16
WO2007064472A1 (en) 2007-06-07
DE102005057074B4 (de) 2009-07-23
TWI387009B (zh) 2013-02-21

Similar Documents

Publication Publication Date Title
DE102005057074B4 (de) Verfahren zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung
DE102005041225B3 (de) Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren
DE102006019921B4 (de) Verfahren zur Herstellung des Transistors mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode
DE102005052055B3 (de) Eingebettete Verformungsschicht in dünnen SOI-Transistoren und Verfahren zur Herstellung desselben
DE102005051994B4 (de) Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
DE102004052578B4 (de) Verfahren zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung
DE102006019937B4 (de) Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
DE102006009272B4 (de) Verfahren zur Herstellung eines verspannten Transistors durch eine späte Amorphisierung und durch zu entfernende Abstandshalter
DE102007030056B3 (de) Verfahren zum Blockieren einer Voramorphisierung einer Gateelektrode eines Transistors
DE102009010882B4 (de) Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt und Verfahren zum Herstellen des Transistors
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE102008030854B4 (de) MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
DE102010030768B4 (de) Herstellverfahren für ein Halbleiterbauelement als Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand und besserer Gleichmäßigkeit und Transistor
DE102005052054B4 (de) Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung
DE102005057073B4 (de) Herstellungsverfahren zur Verbesserung der mechanischen Spannungsübertragung in Kanalgebieten von NMOS- und PMOS-Transistoren und entsprechendes Halbleiterbauelement
DE102005004411B4 (de) Verfahren für die Herstellung eines in-situ-gebildeten Halo-Gebietes in einem Transistorelement
DE102006046363B4 (de) Verfahren zum Verringern von Kristalldefekten in Transistoren mit wieder aufgewachsenen flachen Übergängen durch geeignetes Auswählen von Kristallorientierungen
DE102008049718B3 (de) Transistorbauelement mit einer asymmetrischen eingebetteten Halbleiterlegierung und Herstellungsverfahren dafür
DE102004052617B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement mit Halbleitergebieten, die unterschiedlich verformte Kanalgebiete aufweisen
DE102006035669B4 (de) Transistor mit einem verformten Kanalgebiet, das eine leistungssteigernde Materialzusammensetzung aufweist und Verfahren zur Herstellung
DE102008063427A1 (de) Transistor mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
DE102009006884A1 (de) In-situ erzeugte Drain- und Source-Gebiete mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil
DE102008049725B4 (de) CMOS-Bauelement mit NMOS-Transistoren und PMOS-Transistoren mit stärkeren verformungsinduzierenden Quellen und Metallsilizidgebieten mit geringem Abstand und Verfahren zur Herstellung des Bauelements
DE102008063399B4 (de) Asymmetrischer Transistor mit einer eingebetteten Halbleiterlegierung mit einer asymmetrischen Anordnung und Verfahren zur Herstellung des Transistors
DE102007030054B4 (de) Transistor mit reduziertem Gatewiderstand und verbesserter Verspannungsübertragungseffizienz und Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

8328 Change in the person/name/address of the agent

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER,

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140603