KR20080073352A - 스트레인된 트랜지스터의 결정질 결함들을 경사진 선행비결정화에 의해서 감소시키는 방법 - Google Patents

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KR20080073352A
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gate electrode
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ion implantation
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얀 호엔첼
앤디 웨이
마리오 하인쯔
피터 야보르카
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

경사 비결정화 이온주입(208, 308P, 308N)을 수행하고, 스트레스된 오버라잉 물질(209, 211, 309, 311, 319S)에 기초하여 후속 재-결정화를 수행함으로써, 매우 효과적인 스트레인-유도 매커니즘이 제공된다. 상기 경사 비결정화 이온주입(208, 308P, 308N)은 재-결정화 공정 동안에 결함 비율을 상당부분 감소시킬 수 있으며, 따라서 정교한 트랜지스터 요소들(200, 300N, 300P)에서 누설 전류를 실질적으로 감소시킬 수 있다.
비결정화 이온주입, 경사 이온주입, 누설전류, 스트레인

Description

스트레인된 트랜지스터의 결정질 결함들을 경사진 선행 비결정화에 의해서 감소시키는 방법{TECHNIQUE FOR REDUCING CRYSTAL DEFECTS IN STRAINED TRANSISTOR BY TILTED PREAMORPHIZATION}
일반적으로, 본 발명은 집적회로의 형성에 관한 것이며, 보다 상세하게는 모스 트랜지스터의 채널 영역에서 전하 캐리어의 이동도를 향상시키기 위해서, 가령, 내장된(embeded) 스트레인 층들 등과 같은 스트레스-유도(stress-inducing) 소스들을 이용함으로써, 스트레인된 채널 영역을 갖는 트랜지스터들을 형성하는 것에 관한 것이다.
집적회로를 제조하기 위해서는, 소정의 회로 레이아웃에 따라 주어진 칩 면적(chip area)에 다수의 회로 요소들을 형성해야 한다. 일반적으로, 마이크로프로세서, 저장칩 등과 같은 복잡한 회로들에 대하여 다수의 공정 기술들이 현재 구현되고 있다. 그중에서 CMOS 기술이 가장 유망한 기술들 중 하나인바, 이는 구동 속도 및/또는 소비전력 및/또는 비용 효율 측면에서 우수한 특성을 갖기 때문이다. CMOS 기술을 이용하여 복잡한 집적 회로들을 제조할 때, 수 백만개의 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질 반도체층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터인지 또는 P-채널 트랜지스터인지에 상 관없이, MOS 트랜지스터는, 일명 PN 접합(PN junctions)을 포함한다. PN 접합은, 강하게 도핑된(highly doped) 드레인 및 소스 영역들과 상기 드레인 및 소스 영역 사이에 배치된 반대로 도핑된(inversely doped) 채널 영역간의 인터페이스(interface)에 의해 형성된다.
채널영역의 전도성, 즉 전도성 채널의 전류 구동 능력은, 채널영역 위에 형성되어 있으며 얇은 절연층에 의해 상기 채널영역으로부터 분리되어 있는 게이트 전극에 의해 제어된다. 적절한 제어 전압을 게이트 전극에 인가하여 전도성 채널이 형성되면, 채널영역의 전도성은, 도판트(dopant) 농도, 다수 전하 캐리어의 이동도에 따라 달라지며, 또한 트랜지스터 폭 방향으로 채널영역이 소정만큼 확장된 부분에 대해서는, 채널 길이라고도 하는 소스 및 드레인 영역들간의 거리에 따라 달라진다. 따라서, 채널영역의 전도성은 MOS 트랜지스터의 성능을 실질적으로 결정하는 주요한 요인이 된다. 그러므로, 채널길이의 감소 및 이와 관련하여 채널 저항이 감소함에 따라, 채널길이는, 집적회로의 동작 속도를 증가시키기 위한 주요한 디자인 기준이 된다.
그러나, 트랜지스터 치수(transistor dimensions)의 계속적인 감소는 이와 관련하여 많은 문제점(issue)들을 수반하는바, MOS 트랜지스터의 채널 길이를 지속적으로 감소시킴으로써 얻을 수 있는 장점을 과도하게 상쇄시키지 않으려면, 이들 문제점들이 해결되어야 한다. 이러한 면에서 주요한 문제점중 하나로는, 차세대 디바이스를 위해서, 가령 트랜지스터들의 게이트 전극과 같은 임계치수(critical dimensions)를 갖는 회로소자들을 신뢰성 있고 반복재생적으로 제조하는 것이 가능 한, 개선된 포토리소그래피(photolithography) 및 식각 방법(etch strategies)의 개발에 있다. 또한, 원하는 채널 제어성(channel controllability)과 더불어 낮은 시트 저항 및 콘택 저항을 제공하기 위해서는, 측면 방향뿐만 아니라 수직 방향으로도 매우 정교한 도판트 프로파일들이 드레인 및 소스 영역에서 요구된다. 또한, 게이트 절연층에 대한 PN 접합의 수직 위치는, 누설전류 제어 측면에서 볼때 주요한 디자인 기준이 되고 있다. 따라서, 채널길이를 감소시키게 되면, 게이트 절연층 및 채널영역에 의해 형성되는 인터페이스에 대해서 드레인 및 소스 영역들의 깊이도 역시 감소시켜야만 하므로, 복잡한 이온주입 기술(implantation techniques)이 필요하게 된다. 다른 접근법들에 따르면, 융기된 드레인 및 소스영역(raised drain and source regions)이라 지칭되는 에피택셜(epitaxial) 성장 영역들이 상기 게이트 전극과 특정 오프셋을 갖도록 형성되는바, 이는 상기 융기된 드레인 및 소스 영역의 증가된 전도성을 제공할 수 있으면서도 동시에 상기 게이트 절연층에 대하여 얕은 PN 접합을 유지할 수 있기 때문이다.
임계치수(critical dimensions)의 계속적인 감소 즉, 트랜지스터의 게이트 길이의 계속적인 감소로 인해, 상기 언급된 공정 단계들에 관한 매우 복잡한 공정 기술들의 변경이 요구되고 있으며 또한 가능하다면 새롭게 개발할 것을 요구하고 있으므로, 소정 채널 길이에 대하여 채널영역 내에서 전하 캐리어의 이동도를 증가시켜 트랜지스터 소자들의 채널 전도성을 향상시키는 것이 제안되어 왔는바, 이에 의해 미래의 기술 노드로의 진전과 비교할 수 있을 만큼의 성능 향상을 성취할 수 있는 가능성과 더불어 디바이스 스케일링(device scaling)과 연관된 상기의 공정 변경들 중 많은 부분을 회피하거나 적어도 지연시킬 수 있다. 전하 캐리어의 이동도를 증가시킬 수 있는 효율적인 메커니즘 중 하나는, 채널 영역 내의 격자 구조를 변경하는 것인바, 예를 들면 해당 스트레인을 채널 영역내에 생성하기 위해서 채널 영역의 인근에 신장성(tensile) 혹은 압축성 스트레스(compressive stress)를 생성하는 것이며, 이는 전자 및 홀들에 대한 이동도를 각각 변경할 수 있다. 예를 들면, 채널영역에서 신장성 스트레인을 생성하는 것은 전자의 이동도를 증가시키는데, 상기 신장성 스트레인의 크기와 방향에 따라 50% 이상의 이동도 증가를 얻을 수 있으며, 이는 직접적으로 이에 해당하는 전도성의 증가로 해석될 수 있다. 반면에, 채널영역의 압축성 스트레인은 홀들의 이동도를 증가시키므로 P형 트랜지스터의 성능을 향상시킬 가능성을 제공할 수 있다. 집적회로 제조에 스트레스 혹은 스트레인 공학을 도입시킨 것은, 차세대 디바이스를 위한 매우 획기적인 접근법이다. 왜냐하면, 예를 들어 스트레인된 실리콘(strained silicon)은 새로운 타입의 반도체 물질로 여겨질 수 있는바, 이에 의하면 잘 정립된 많은 제조 기술들을 여전히 사용하고 고가의 반도체 물질을 필요로 함이 없이도, 빠르고 강력한 반도체 장치들을 제조할 수 있기 때문이다.
결과적으로, 신장성 혹은 압축성 스트레스를 생성하여 해당 스트레인을 얻기 위하여, 채널영역 내에 혹은 채널영역 하부에 예를 들어 실리콘/게르마늄층 혹은 실리콘/탄소층을 도입하는 방법이 제안되었다. 채널영역 내에 혹은 채널영역 하부에 스트레스 생성층(stress-creating layers)을 도입하는 방식에 의해서 트랜지스터 성능이 상당히 향상될 수 있다 하더라도, 해당 스트레스 층들의 형성을 잘 정립 된 종래의 MOS 기술에서 실현하는 데에는 상당한 노력이 요구된다. 예를 들면, 채널영역 내에 혹은 채널영역 하부의 적합한 위치에 게르마늄 함유 혹은 탄소 함유 스트레스 층들을 형성하기 위해서는, 추가적인 에피택셜 성장 기술(epitaxial growth techniques)이 개발되어야 하며, 공정 흐름(process flow) 내에서 실현되어야 한다. 따라서, 공정의 복잡성이 상당히 가중되어, 생산비용을 증가시키며 생산 수율이 감소될 수도 있다.
따라서, 다른 접근 방법에서는, 예를 들어 오버라잉층(overlaying layers), 스페이서 요소들 등에 의해 생성된 외부 스트레스를 이용하여, 채널영역 내에서 원하는 스트레인을 형성하고자 한다. 비록, 유망한 접근 방법이기는 하지만, 소정의 외부 스트레스를 인가하여 채널영역 내에서 원하는 스트레인을 생성하고자 하는 상기 접근 방법은, 원하는 스트레인을 채널 내에 생성하기 위해서 예를 들면, 콘택층들, 스페이서들 등등에 의해 제공된 외부 스트레스를 채널 영역 내부로 전달하는 스트레스 전달 매커니즘(stress transfer mechanism)의 효율에 매우 의존하게 될 수도 있다. 따라서, 나중에 설명된 접근 방법의 경우, 공정 복잡도의 측면에서 보면, 채널영역 내에 추가적인 스트레스 층을 요구하고 있는 먼저 설명된 접근법에 비해서는 상당한 장점을 제공할 수 있지만, 스트레스 전달 매커니즘의 효율이 공정 및 디바이스에 따라 달라질 수도 있으며, 어떤 타입의 트랜지스터에 대해서는 감소된 성능 이득(performance gain)을 야기할 수도 있다.
또 다른 접근법에 있어서, PMOS 트랜지스터의 홀 이동도는 스트레인된 실리콘/게르마늄 층을 트랜지스터의 드레인 및 소스 영역들 내에 형성함으로써 향상되 는데, 여기서 압축성으로 스트레인된 드레인 및 소스 영역들은, 인접한 실리콘 채널영역 내에 단일축(uniaxial) 스트레인을 생성한다. 이를 위하여, NMOS 트랜지스터들은 마스크되는 반면에, PMOS 트랜지스터들의 드레인 및 소스 영역들은 선택적으로 리세스되며, 이후 에피택셜 성장에 의해 실리콘/게르마늄 층이 상기 PMOS 트랜지스터에 선택적으로 형성된다. PMOS 트랜지스터의 성능 이득 관점, 따라서 전체 CMOS 디바이스의 성능 이득 관점에서 보면, 비록 이 기술이 상당한 장점을 제공하긴 하지만, PMOS 트랜지스터와 NMOS 트랜지스터의 성능 이득의 차이를 균형잡을 수 있는 적절한 설계가 사용되어야만 한다.
또 다른 접근 방법에서는, 실질적으로 비결정화된 영역(substantially amorphized region)이 이온주입에 의해서 게이트 전극의 인근에 형성되며, 이후 상기 비결정화된 영역은 트랜지스터 영역 위에 형성된 스트레스 층의 존재로 인해 재결정화되는바, 이에 대해서는 도1a 내지 도1c를 참조하여 상세히 후술될 것이다.
도1a는 반도체 디바이스(100)를 도식적으로 도시한 도면으로, 반도체 디바이스(100)는 가령, 실리콘 기판과 같은 기판(101), 상기 기판 상에 형성된 매립된 절연층(102), 그 위에 형성된 결정질 실리콘층(103)을 포함한다. 또한, 상기 반도체 디바이스(100)는, 실리콘층(103) 위에 형성되어 있으며 게이트 절연층(105)에 의해서 상기 실리콘층(103)으로부터 분리되어 있는 게이트 전극(104)을 포함한다. 또한, 예를 들면 실리콘 이산화물을 포함하여 형성된 라이너(106)가 게이트 전극(104) 및 실리콘층(103) 상에 컨포멀하게(conformally) 형성된다. 반도체 디바이스(100)는 이온주입 공정(108)에 노출되는바, 상기 이온주입 공정은, 게이트 전 극(104)에 인접하여 위치한 실리콘층(103)의 소정 영역(112)이 실질적으로 비결정화되도록 디자인될 수도 있다. 또한, 도핑 영역(107)이 상기 층(103) 내에 형성되며, 상기 도핑 영역(107)은 게이트 전극(104)에 의해 형성되는 특정한 트랜지스터에서 요구되는 임의의 적절한 도핑 이온종들(species)을 포함할 수 있다.
반도체 디바이스(100)를 형성하기 위한 일반적인 공정 흐름은 다음의 공정들을 포함할 수 있다. 매립된 절연층(102) 및 실리콘층(103)이 그 위에 형성되어 있는 기판(101)을 형성(또는 제공)한 이후, 적절한 이온주입 시퀀스들이 수행되어 원하는 수직 도판트 프로파일을 층(103) 내에 만들 수 있는바, 이는 설명의 편의를 위해서 도1a에는 도시되지 않았다. 다음으로, 가령, 얕은 트렌치 분리(shallow trench isolation : STI) 등등과 같은 임의의 적절한 분리 구조들(미도시)이 형성된다. 이후, 증착 및/또는 산화에 의해서 적절한 유전물질이 형성되며, 이어서 적절한 게이트 전극 물질이 증착되는바, 이들 2개의 층들은 정교한 포토리소그래피 기술 및 식각 기술에 기초하여 패터닝될 수 있다. 다음으로, 잘 정립된 플라즈마 강화 화학기상증착법(Plasma Enhanced CVD : PECVD)에 기초하여 라이너(106)가 형성된다. 여기서, 상기 라이너(106)는 잘 정립된 이온주입 기술에 기초하는 도핑 영역(107)을 형성하는 공정에 대해서 옵셋 스페이서로서 작용할 수도 있는바, 이는 공정 요구사항들 및 전략에 따라 달라질 수도 있다. 또한, 도핑 영역(107)이 형성되기 이전에 또는 형성된 이후에, 비결정화 이온주입 공정(108)이 수행되는바, 상기 도핑 영역(107)은 P-채널 트랜지스터 또는 N-채널 트랜지스터가 형성될 것인지에 따라 P형 도판트 또는 N형 도판트를 포함할 수 있다. 이를 위해, 이온주입되는 이온종들에 대한 적절한 도즈량 및 에너지가 잘 정립된 레시피에 기초하여 선택될 수 있으며, 이에 의해 실질적으로 비결정화된 영역(112)이 형성된다. 예를 들면, 크세논(xenon), 게르마늄 및 여타의 무거운(heavy) 이온들이 비결정화 이온주입 공정(108)의 적절한 후보가 될 수 있다. 다음으로, 반도체 디바이스(100) 위에 스페이서층이 형성될 수 있는바, 해당 스페이서층은 예컨대, 신장성 또는 압축성 스트레스와 같은 특정한 타입의 진성(intrinsic) 스트레스를 나타낼 수 있다. 여기서, 스페이서층이 증착된 이후에 또는 이방성 식각 기술에 기초하여 상기 스페이서층을 각각의 사이드월 스페이서로 패터닝하는 공정 이후에, 어닐링 공정이 수행되어, 상기 실질적으로 비결정화된 영역(112)을 재-결정화(re-crystallize) 할 수 있다.
도1b는 앞서 설명된 바와같은 공정 단계들이 완료된 이후의 반도체 디바이스(100)를 도시한 도면으로, 강한 진성 스트레스(high intrinsic stress)(본 일례에서는 신장성 스트레스로 표시됨)를 갖는 사이드월 스페이서(109)가 게이트 전극(104)의 측벽에 형성되어 있는바, 상기 실질적으로 비결정화된 영역(112)은 실질적으로 재-결정화되며, 이제는 도면부호 112A로 표시된다. 강하게 스트레스된 스페이서층 또는 스페이서(109)의 존재 때문에, 상기 재-결정화된 영역(112A)은 스트레인된 상태(strained state)에서 재-성장(re-grown)되며, 이에 의해 게이트 전극(104)의 아래에 위치한 채널 영역(115) 내에 각각의 스트레인(110)이 생성된다. 이후, 스트레인된 채널 영역(115)을 갖는 트랜지스터 소자를 제공하기 위한 후속 제조 공정이 진행된다.
도1c는 상기 스페이서(109)에 인접하여 형성된 추가 스페이서 요소(111)를 구비하고 있으며, 실리콘층(103) 내에 형성되고 그리고 스트레인된 재-결정화 영역(112A) 내에도 부분적으로 형성된 각각의 드레인 및 소스 영역들(113)을 구비하고 있는 반도체 디바이스(100)를 도시한 도면이다. 상기 디바이스(100)는, 스페이서 요소(111)에 기반하여 가령, 후속 이온주입 시퀀스들과 같은 잘 정립된 프로세스에 따라 형성될 수도 있는바, 이는 드레인 및 소스 영역들(113)에 대해서 원하는 도판트 프로파일을 얻기 위함이다.
결과적으로, 채널 영역(115) 내에 스트레인(100)을 형성하기 위한 효율적인 방법이 제공되는바, 이는 전하 캐리어 이동도의 상당한 향상, 즉 디바이스(100)의 전도도의 상당한 향상을 이끌어낼 수 있다. 하지만, 디바이스(100)가 동작하는 동안에, 상당한 양의 누설전류가 관찰될 수 있는데, 이는 결정질 결함(crystalline defect))(114) 때문이라고 생각된다. 상기 결정질 결함은 "지퍼 결함(zipper defect)"이라고도 지칭되며, 이는 소수(minority) 전하 캐리어의 수명을 감소시키는 원인이 될 수 있는바, 따라서 누설전류를 증가시키는데 상당한 기여를 할 수 있다.
비록, 도1a 내지 도1c를 참조하여 설명된 접근방법은 N-채널 트랜지스터 및 P-채널 트랜지스터의 성능 이득을 상당 부분 향상시킬 수 있지만, 증가된 누설전류로 인해 상기 접근방법은, 정교한 트랜지스터 디바이스를 형성하는 경우에는 덜 매력적인 것이 될 수도 있다.
전술한 바와같은 상황을 참조하면, 스트레인된 채널 영역을 구비한 트랜지스터 요소를 형성할 수 있으면서도, 상기 언급된 문제점들 중 하나 이상을 실질적으 로 회피하거나 또는 적어도 감소시킬 수 있는 개선된 기술이 요구된다.
앞으로 설명될 내용은 본 발명에 대한 개요로서, 이는 본 발명의 몇몇 양상에 대한 기본 이해를 제공하기 위한 것이다. 이러한 요약은 본 발명에 대한 완전한 개관(overview)은 아니다. 이러한 요약은 본 발명의 핵심적인 또는 중대한(key/critical) 요소들을 식별하기 위한 것이 아니며, 본 발명의 범위를 제한하고자 의도된 것이 아니다. 이러한 개요의 목적은, 후술될 발명의 상세한 설명에 앞서서, 본 발명의 몇몇 개념들을 간단한 형식으로 제공하기 위한 것이다.
일반적으로, 본 발명은 오버라잉 스트레스층(overlying stressed layer) 또는 층 부분(layer portion)에 기초하여, 실질적으로 비결정화된 영역을 재-결정화함으로써, 적어도 하나의 스트레인-유도 소스를 제공하는 기법에 관한 것이다. 여기서 상기 실질적으로 비결정화된 영역은 채널 영역 안으로 실질적으로 확장할 수도 있으며 따라서 각각의 게이트 전극 아래에 형성될 수도 있다. 후속 열처리 동안에, 임의의 결정질 결함이 생성되는 것은 종래기술에 비하여 상당한 정도로 감소된다. 따라서, 누설전류 관점에서 보면, 각 트랜지스터 소자의 성능이 향상될 수 있다.
본 발명의 예시적인 일실시예에 따르면, 반도체층 위에 형성된 게이트 전극에 인접하고 상기 게이트 전극의 아래로 확장되는 실질적으로 비결정화된 영역을 초기 결정질 반도체층 내에 형성하는 단계를 포함하는 방법이 제공되는바, 여기서 상기 실질적으로 비결정화된 영역은 경사 이온주입 공정에 의해서 형성된다. 또한, 상기 방법은, 스트레스를 상기 반도체층 안으로 전달하기 위해서, 특정한 진성 스트레스를 갖는 스트레스된 층을 상기 반도체층의 적어도 일부 위에 형성하는 단계를 포함한다. 마지막으로, 상기 실질적으로 비결정화된 영역은 열처리(223)에 의해서 상기 스트레스 층의 존재하에서 재-결정화된다.
본 발명의 또 다른 예시적인 실시예에 따르면 소정 방법이 제공되는바, 상기 방법은, 초기 실질적으로 결정질인 반도체층 위에 형성된 제 1 게이트 전극에 인접하며 상기 제 1 게이트 전극의 아래로 확장되는 실질적으로 비결정화된 제 1 영역을 형성하는 단계를 포함한다. 또한, 실질적으로 비결정화된 제 2 영역이, 상기 반도체층 위에 형성된 제 2 게이트 전극에 인접하게 그리고 상기 제 2 게이트 전극의 아래로 확장되게 형성된다. 또한, 상기 방법은, 제 1 타입의 스트레스를 갖는 제 1 스페이서를 상기 제 1 게이트 전극의 측벽에 형성하는 단계를 포함한다. 또한, 상기 제 1 타입과는 다른 제 2 타입의 스트레스를 갖는 제 2 스페이서가 상기 제 2 게이트 전극의 측벽에 형성된다. 마지막으로, 실질적으로 비결정화된 상기 제 1 및 제 2 영역(312)은, 스트레스된 상기 제 1 및 제 2 스페이서의 존재하에서 열처리에 의해서 재-결정화된다.
본 발명은 첨부된 도면과 관련하여 제시된 하기의 설명을 통해 이해될 것이며, 상기 도면들에서 동일한 도면부호는 동일한 구성요소를 나타낸다.
도1a 내지 도1c는 스트레스된 오버라잉 물질의 존재하에서 비정질 반도체 영역을 재-결정화하기 위한 종래의 공정 기법에 따라 형성된 트랜지스터 디바이스의 단면을 도식적으로 도시한 것이다.
도2a 내지 도2g는, 다양한 공정 단계들에서 트랜지스터 소자의 단면을 도시한 것으로, 실질적으로 비결정화된 영역이 게이트 전극에 인접하여 형성되며, 상기 비결정화된 영역은 본 발명의 예시적인 실시예들에 따르면 게이트 전극의 아래로 상당부분 확장된다.
도3a 내지 도3e는 2개의 상이한 타입의 트랜지스터들을 포함하는 반도체 디바이스의 단면을 도시한 것으로, 본 발명의 예시적인 실시예들에 따르면, 각각의 비결정화된 영역의 재-결정화는, 상이하게 스트레스된 스페이서 요소에 기초하여 수행된다.
비록, 본 발명에 대해서는 다양한 수정예들 및 대안 형태들이 가능하지만, 이에 관한 특정한 실시예들이 일례로서 도면들에 도시되어 있으며 이하에서 상세히 설명된다. 그러나, 특정 실시예들에 대한 하기의 설명은, 본 발명을 개시된 특정한 형태에 한정시키고자 의도된 것이 아니며, 첨부된 특허청구범의에 정의된 바와 같이 본 발명의 사상 및 범위 내에서 모든 수정예들, 동등물 및 대안적 형태들을 모두 커버하도록 의도되었다는 점을 유의해야 한다.
이하에서, 본 발명의 실시예들이 설명된다. 명료함을 위하여, 실제 구현에서의 모든 특징들이 이 명세서에 기술되는 것은 아니다. 이러한 임의의 실제 구현예를 개발하는데 있어서, 개발자들의 특정한 목적(가령, 시스템과 관련된 제한사항 그리고 사업상의 제한 사항에 부합시키기 위해)을 달성하기 위해, 구현예별로 특정 한 많은 사항들이 결정되어야만 한다는 점이 이해되어야 한다. 더 나아가, 이러한 개발 노력은 복잡하고 시간이 걸리는 일일 수 있지만, 그럼에도 불구하고 본 명세서에서 개시된 내용에 의해 도움을 받는 당업자에게는 이러한 개발 노력이 통상적인 작업일 수도 있음이 이해되어야만 한다.
이하, 첨부된 도면을 참조하여 본 발명이 설명될 것이다. 다양한 구조, 시스템 및 장치들이 설명만을 위한 목적으로 도시되었으며, 그리고 당업자들에게 잘 알려진 상세한 내용으로 인해 본 발명의 의미를 모호하게 만들지 않기 위하여 상기 도면들에 개략적으로 묘사되어 있다. 그럼에도 불구하고, 상기 첨부된 도면들은 본 발명의 실시예들을 서술 및 설명하기 위해 포함된 것들이다. 본 명세서에서 이용되는 용어 및 구절들은, 관련기술의 당업자들에 의해 상기 용어 및 구절들이 이해되는 바와 일관된 의미를 갖도록 이해 및 해석되어야 한다. 용어 혹은 구절에 대한 특별한 정의 즉, 당업자들이 이해하는 바와 같은 일반적이고 통상적인 의미와는 다른 정의는, 상기 용어 혹은 구절의 일관된 사용에 의해 내포되지는 않을 것이다. 용어 혹은 구절이 특별한 의미, 즉, 당업자들에 의해 이해되는 바와는 상이한 의미를 갖는 경우에는, 그러한 특정 정의는 상기 용어 혹은 구절의 특정 정의를 직접 및 간접적으로 제공하는 정의 방식으로 본 명세서에서 명시적으로 설명될 것이다.
일반적으로, 본 발명은 스트레인된 채널 영역을 갖는 트랜지스터 소자의 제조 방법에 관한 것이다. 본 발명에서는, 적어도 하나의 스트레인-유도 매커니즘이 획득될 수 있는바, 실질적으로 비결정화된 영역을 게이트 전극에 인접하게 제공하고, 게이트 전극의 아래로 확장시키고 즉, 채널 영역 안으로 확장시키고, 그리고 가령, 스페이서층 또는 상기 스페이서층으로부터 형성된 스페이서와 같은, 스트레스된 오버라잉 층의 존재하에서 이들 비결정화된 영역들을 재-결정화함으로써, 적어도 하나의 스트레인-유도 매커니즘이 획득될 수 있다. 본 발명은, 완성된 트랜지스터 소자 위에 형성될 수도 있으며 및/또는 스트레인된 반도체층(실리콘/게르마늄층, 실리콘/카본층 등등)과 결합하여 형성될 수도 있는 스트레스된 콘택층을 제공하는 것과 같은, 여타의 스트레스- 및 스트레인-유도 매커니즘과 효과적으로 결합될 수 있는바, 상기 실리콘/게르마늄층, 실리콘/카본층 등등은 PMOS 트랜지스터 및 NMOS 트랜지스터의 각각의 드레인 및 소스 영역에 각각 제공될 수 있다. "NMOS" 라는 용어는 임의 타입의 N-채널 전계 효과 트랜지스터에 대한 일반적인 개념(notion)으로 간주되어야 하며, 이와 유사하게 "PMOS" 라는 용어는 임의 타입의 P-채널 전계 효과 트랜지스터에 대한 일반적인 개념으로 간주되어야 한다는 점을 유의해야 한다.
도2a 내지 도2g 및 도3a 내지 도3e를 참조하여, 본 발명의 예시적인 실시예들이 좀더 상세히 설명될 것이다. 도2a는 반도체 디바이스(200)의 단면을 도시하고 있는바, 이는 N-채널 트랜지스터 또는 P-채널 트랜지스터와 같은 전계 효과 트랜지스터를 나타낸다. 반도체 디바이스(200)는 기판(201)을 포함하는바, 상기 기판은 벌크 실리콘 기판 또는 실리콘-온-절연체(SOI) 기판일 수 있으며 또는 전계 효과 트랜지스터와 같은 회로 요소들을 형성하기 위해서 실질적으로 결정질인 반도체층을 그 상에 형성할 수 있는 임의의 적절한 여타의 기판일 수도 있다.
실리콘 기반의 트랜지스터 소자의 경우, 본 발명이 매우 유용하다는 점이 이 해되어야만 하는바, 이는 트랜지스터의 소정 영역, 예컨대 앞서 설명된 바와같은 채널 영역에, 특정 스트레인을 제공함으로써, 캐리어 이동도가 상당히 증가되기 때문이다. 하지만, 스트레인으로 인한 결정질 구조의 변화가 성능 향상을 야기하는 한, 본 발명의 기본 원리는 임의 타입의 반도체 물질에 용이하게 적용될 수 있다.
또한, 본 명세서의 문맥에서, 실리콘 기반의 반도체 물질이란, 실리콘을 상당한 정도로 포함하고 있는 임의의 물질을 의미한다는 점이 이해되어야만 하는바, 상기 임의의 물질은 또 다른 임의의 적절한 반도체 물질과 결합될 수도 있다. 예를 들어, 실리콘 기반의 반도체 물질은, 여타의 반도체 물질이 다소간 집중된 형태로(concentrated form) 추가적으로 제공되지는의 여부에 상관없이, 적어도 특정 부분에서는 대략 50 원자 퍼센트(atomic percent) 이상의 많은 양의 실리콘을 포함하고 있는 반도체 물질이 될 수도 있다. 예컨대, 30 원자 퍼센트 또는 그 이상의 게르마늄 성분을 갖고 있는 실리콘/게르마늄 반도체 물질은, 실리콘 기반의 반도체 물질로 고려될 수 있다. 또한, 게르마늄 및 다른 물질들 같은, 상이한 반도체 물질들의 층들이 실리콘 층들과 결합하여 또는 일부와 결합하여, 실질적으로는 결정질인 반도체 영역 내에 제공될 수도 있는바, 이러한 구성들 역시 실리콘 기반 물질로 고려될 수 있다.
이 점에 있어서, 일실시예의 상기 기판(201)은, 실리콘 기반의 결정질 반도체 기판을 나타낼 수 있으며, 그 위에는 실질적으로 결정질인 실리콘 기반의 반도체층(203)이 제공된다. 본 발명의 또 다른 실시예에서, 상기 기판(201)은, 가령, 실리콘 이산화물층, 실리콘 질화물층 등등과 같은 절연층(202)이 그 위에 형성되어 있는 임의의 적절한 캐리어 물질을 나타낼 수도 있으며, 상기 절연층(202) 위에는 결정질 반도체층(203)이 형성되어 있다. 본 발명의 예시적인 실시예에서 상기 결정질 반도체층(203)은 실리콘 기반의 층으로서 제공될 수도 있다. 상기 반도체층(203)은, 디자인 요건에 따라 대응 드레인 및 소스 영역을 그 안에 형성하기에 적절한 두께를 갖는다. 예를 들어, SOI-유사(SOI-like) 트랜지스터 구조가 고려되는 경우, 상기 반도체층(203)은 부분 공핍형 또는 완전 공핍형 트랜지스터 소자를 형성하기에 적절한 두께를 가질 수도 있다. 반면에, 본 발명의 다른 실시예에서, 상기 반도체층(203)은, 벌크 반도체 기판의 에피택셜 성장된 위쪽 부분을 나타낼 수도 있다.
이러한 제조 단계에서, 반도체 디바이스(200)는, 폴리실리콘 등의 임의의 적절한 물질을 포함하여 이루어진 게이트 전극(204)을 더 포함하는바, 상기 게이트 전극은 게이트 절연층(205)에 의해서 상기 반도체층(203)으로부터 분리된다. 또한, 라이너(206)가 제공되어, 게이트 전극(204) 뿐만 아니라 반도체층(203)의 노출된 부분을 커버한다. 예컨대, 상기 라이너(206)는 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 또는 임의의 적절한 물질을 포함할 수 있으며, 도핑 영역(207)에 대해서 원하는 마스킹 효과가 얻어지도록 상기 라이너(206)의 두께가 선택될 수 있는바, 이는, 형성될 예정인 각각의 드레인 및 소스 영역에 대한 확장 영역(extension region)을 나타낼 수도 있다. 예를 들어, 상기 도핑 영역(207)은, 형성될 전계 효과 트랜지스터의 전도성 타입에 따라, P형으로 도핑된 영역 또는 N형으로 도핑된 영역을 나타낼 수 있다. 또한, 실질적으로 비결정화된 영역(212)이 게 이트 전극(204)에 인접하여 상기 반도체층(203) 내에 형성될 수 있는바, 여기서 상기 비결정화된 영역(202)은, 212D 라고 표시된 거리 만큼 게이트 전극 아래로 확장될 수 있다. 본 발명의 일실시예에서 상기 거리 212D는, 게이트 전극(204) 길이(204L 로 표시됨)의 약 10~30％ 일 수 있다. 본 발명의 또 다른 실시예(미도시)에서, 상기 실질적으로 비결정화된 영역(212)은, 50％ 정도까지 또는 그 이상까지 게이트 전극 아래로 확장될 수도 있는바, 따라서 상기 영역(212)들은 게이트 전극 아래에서 하나로 합쳐져서 실질적으로 연속하는(continuous) 영역을 형성할 수도 있다.
도2a에 도시된 반도체 디바이스(200)를 형성하는 일반적인 공정 플로우는 다음의 공정들을 포함할 수 있다. 에피택셜 성장 기법에 의하거나 또는 각각의 SOI-유사 기판을 제공하는 것에 의해서 반도체층(203)을 형성한 이후에, 임의의 잘 정립된 이온주입 공정 및 또 다른 제조 공정들이 수행되어, 원하는 수직 도판트 프로파일 및 대응 분리 구조(isolation structure)를 형성하는바, 이에 대해서는 도1a를 참조하여 앞서 설명된 바와 같다. 그 다음으로, 앞서 설명된 잘 정립된 프로세스에 기초하여, 게이트 절연층(205) 및 게이트 전극(204)이 형성된다. 이에 후속하여, 잘 정립된 레시피에 근거하여 라이너(206)가 형성된다. 그 다음으로, 일실시예에서는, 도핑 영역(207)이 소정의 이온주입 공정에 의해서 형성될 수 있다. 예를 들면, 적절한 이온주입 도즈량 및 에너지 파라미터를 이용하는 잘 정립된 기법에 기초하여, 비소(arsenic)와 같은 무거운 도판트가 이온주입될 수 있는바, 이는 영역(207)에 대해서 원하는 도판트 농도 및 이온주입 깊이를 얻기 위함이다. 이 경 우, 상기 이온주입은 실질적으로 자체-비결정화(self-amorphizing) 인바, 따라서 후속 이온주입 공정(208)에 기초하여 형성될 예정인 상기 영역(212)에 대해서, 실질적으로 선행비결정화된(preamorphized) 표면 영역을 제공하게 된다. 본 발명의 다른 실시예에서는, 도핑 영역(207)을 형성하기 위해서 비교적 가벼운 이온종들이 이온주입되는 경우, 비결정화 이온주입(208)이 먼저 수행될 수도 있으며, 여기서 상기 이온주입(208)은 적어도 하나의 이온주입 단계들(phase)을 포함하며, 상기 이온종들은 α 및 -α로 표시되는 경사각을 갖게 제공되는바, 이는 상기 영역(212)이 게이트 전극(204) 아래로 확장될 수 있도록 원하는 수평 비결정화 프로파일을 얻기 위함이다. 예컨대, 예시적인 몇몇 실시예에서, 상기 경사각 α는 약 10 ~ 50도의 범위에서 선택될 수 있다. 반도체층(203)과 실질적으로 수직인 방향은 0도 방향을 나타냄을 유의해야 한다. 상기 영역(212)의 비-대칭적인 디자인이 더 유리하다고 고려될 때에는, 이온주입(208) 동안에, 경사각 α및 -α의 값들이 상이하게 선택될 수도 있다.
몇몇 예시적인 실시예들에서, 상기 이온주입(208)은, 실질적으로 경사되지 않은(non-tilted) 이온주입이 수행되는 적어도 하나의 추가 이온주입 단계를 포함하는바, 여기서 이온주입 에너지는, 반도체층(203)의 표면에 근접한 일부분이 실질적으로 비결정화되도록 선택된다. 예컨대, 상기 영역(212) 내에서 상기 층(203)의 결정질 구조를 효과적으로 파괴하기에 적절한 이온종들로는 게르마늄, 크세논, 크립톤, 실리콘 또는 여타의 다소 무거운 이온종들을 들 수 있다. 따라서, 적어도 하나의 실질적으로 경사되지 않은 이온주입 단계를 포함하고 있는 앞서 설명된 실시 예에서는, 상기 층(203)의 표면 부분을 실질적으로 비결정화하기 위해서, 다소 작은 에너지 즉, 게르마늄에 대해서는 1 내지 5 kV 범위의 에너지가 선택될 수도 있는바 이 경우, 해당 이온주입 도즈량은, 비결정화를 위한 임계치를 초과하는 한, 덜 중요해진다. 예컨대, 1×1015 이온/㎠ 이 적절한 이온주입 도즈량이 될 수도 있다. 그 다음으로, 각각의 이온주입 이온종들을 적절한 깊이에 위치시키기 위해서, 증가된 에너지를 이용하여 하나 이상의 경사 이온주입 단계가 수행될 수 있는바, 이는 원하는 수직 및 수평 비결정화 프로파일을 얻기 위함이다.
본 발명의 또 다른 실시예에서, 상기 이온주입 공정(208)은 단일 프로세스로서 수행되거나 또는 일련의 경사 이온주입 프로세스들로서 수행될 수 있는바, 이온주입 에너지는, 각 영역(212)의 각각의 깊이에서 실질적으로 비결정화된 상태를 얻기 위해서, 변경될 수도 있다. 예컨대, 30도 내지 50도의 경사각을 이용하고, 상기 영역(212)의 표면 인근 구역(area)을 비결정화시키기 위해서, 감소된 제 1 이온주입 에너지가 선택될 수도 있으며 그리고, 상기 영역(212)의 더 깊은 부분을 비결정화시키기 위해서, 증가된 제 2 이온주입 에너지가 선택될 수도 있다. 하지만, 게이트 전극(204) 아래에서 상기 영역(212)의 증대된 확장부를 얻을 수 있는 한, 여타의 이온주입 방법들 역시 이용가능하다는 점을 유의해야 한다.
앞서 설명된 바와같이, 가벼운 도판트 이온종들의 경우, 도핑 영역(207)을 형성하기 위한 이온주입이 수행되기 이전에, 상기 비결정화 이온주입(208)이 수행되는 것이 유리할 수도 있는바, 이에 의하면, 가벼운 이온종들을 이온주입 하는 경 우에 전형적으로 조우할 수 있었던 임의의 채널링 효과(channeling effect)를 상당부분 감소시킬 수 있다.
상기 영역들(212, 207)을 형성한 이후, 가령 PECVD와 같은 적절한 증착 기법에 의해서 스페이서층(미도시)이 형성될 수 있는바, 증착되는 동안에 증착 파라미터들이 제어되어, 원하는 강한 진성 스트레스가 각각의 스페이서층 내에 생성된다. 잘 알려진 바와같이, 다수의 층들 내의 스트레스는, 온도, 압력, 증착동안의 이온 폭격(ion bombardment) 등등과 같은 각각의 증착 파라미터에 기초하여 제어될 수 있다. 예를 들면, 실리콘 질화물은 해당 기술분야에서 잘 알려진 물질이며, 적절히 선택된 증착 파라미터에 기초하여 증착되어, 약 1.5 기가파스칼(GPa) 또는 그 이상의 크기를 갖는 신장성 또는 압축성 스트레스를 생성할 수 있다.
예시적인 일실시예에서는, 각각의 스페이서층을 형성한 이후에, 실질적인 재-결정화 영역(212)을 형성하기 위해서 열처리(heat treament)가 수행될 수 있는바, 상기 열처리는 임의의 적절한 어닐(anneal) 기법, 즉 레이저 기반(laser-based) 어닐법 또는 여타의 오븐 기반(oven-based) 방법등에 기초하여 수행될 수 있다. 예시적인 다른 실시예에서는, 잘 정립된 레시피에 기초한 이방성 식각 공정을 수행함으로써, 강하게 스트레스된(highly-stressed) 스페이서층이 패터닝될 수 있는데, 이는 게이트 전극(204)의 측벽에 각각의 스페이서 요소를 형성하기 위함이다. 그 이후, 상기 영역(212)을 재-결정화하기 위해서 적절한 열처리가 수행될 수 있다.
도2b는 앞서 설명된 일련의 공정들이 완료된 후의 반도체 디바이스(200)를 도시한 도면이다. 따라서, 상기 디바이스(200)는, 특정한 진성 스트레스(예컨대, 신장성 스트레스 또는 압축성 스트레스)를 가질 수도 있는 각각의 스페이서 요소(209)를 포함한다. 예를 들어, 상기 반도체 디바이스(200)가 N-채널 트랜지스터를 나타내는 것이라면, 상기 스페이서(209)는 강한 신장성 스트레스를 갖는 것으로 가정할 수 있다. 또한, 선행 열처리 때문에, 이제 상기 영역(212)은 스트레인된 상태에서 실질적으로 재-결정화되는데, 예시적인 몇몇 실시예에서는 각각의 실질적으로 연속하는 스트레인된 결정질 영역이 전체 게이트 전극(204)의 아래에 형성될 수도 있는바, 상기 이온주입(208) 동안에 이용되었던 비결정화 이온종들에 따라, 이들 이온종들의 증강된 농도(concentration)가 각각의 스트레인된 결정질 영역에 제공될 수도 있으며, 이는 이제 212A 로 표시된다. 도2a에 도시된 바와같이 실질적으로 비결정화된 영역(212)이 병합되지 않는 경우에도, 재결정화를 위한 열처리의 초기 단계 동안의 확산 작용은, 상기 이온종들을 게이트 전극(204) 아래의 좀더 깊숙한 곳으로 이끌 수 있는바, 따라서 재-결정화 프로세스가 영역(212C)에서도 일어날 수 있는바, 상기 영역(212C)은 선행 이온주입 공정(208) 동안에 비결정화되지 않았을 수도 있다. 결과적으로, 스트레인된 재-결정화 동안에 결정질 결함이 생성되는 것을 상당한 정도로 감소시킬 수 있는데, 이는 실질적으로 연속하는 영역(212A)에서 재-결정화 프로세스가 일어날 수 있기 때문이다. 또한, 다음과 같은 점을 유의해야 하는바, 상기 영역(212C)에서 결함 비율이 증가되더라도, 상기 증가된 결함 비율은 도1c에 도시된 종래 디바이스에서의 경우처럼 누설전류에 크게 기여하지는 않는데, 이는 각각의 결정질 결함들이 디바이스(200)에 형성될 예정인 각각의 PN 접합들로부터 보다 멀리 떨어져서 위치하기 때문이다.
이후에, 잘 정립된 기술에 기초하여 후속 공정들이 계속될 수 있는바, 예를 들면, 이온주입에 의해서 각각의 드레인 및 소스 영역을 형성하며, 또 다른 스페이서 요소를 형성할 필요가 있을 수도 있다. 예시적인 다른 실시예에서는, 현 제조 단계에서는 열처리가 수행되지 않을 수 있으며, 대신에 드레인 및 소스 영역을 형성하기 위한 또 다른 이온주입 공정이 계속될 수도 있다.
도2c는 드레인 및 소스 영역(213)을 형성하기 위한 이온주입 공정(220)이 수행되는 이러한 실시예에 따른 반도체 디바이스(200)를 도시한 것이다. 이를 위해, 적절한 이온주입 파라미터들이 선택되어 원하는 도판트 이온종들이 반도체층(203) 안으로 주입될 수 있는데, 여기서 상기 실질적으로 비결정화된 영역(212)은 감소된 채널링 효과(channeling effects)를 제공하며, 특히 보론(boron)과 같은 가벼운 도판트 이온종들이 이온주입되는 경우에는 더욱 그러하다. 더 나아가, 상기 영역(212)을 재-결정화하고 그리고 영역들(207, 213) 내의 도판트들을 활성화시키기 위해서, 상기 디바이스에는 적절한 열처리가 수행될 수 있다. 앞서 설명된 바와 유사하게, 상기 재-결정화 프로세스는 결정질 결함의 갯수를 상당히 감소시킬 수 있으며 및/또는 각 결정질 결함들을 각각의 PN 접합들로부터 멀리 떨어뜨려 재위치시킬 수 있다.
도2d는 본 발명의 또 다른 일실시예에 따른 반도체 디바이스(200)를 도시한 도면으로, 이 경우에는 좀더 복잡한 측면(lateral) 도판트 프로파일이 요구된다. 이를 위해서, 스페이서(209)에 인접하여 추가 스페이서(211)가 형성되며, 이는 추가 라이너(221)에 기초할 수도 있다. 예시적인 실시예에서, 영역(212)은 실질적인 비결정질(amorphous) 상태를 여전히 나타낼 수 있으며, 상기 스페이서(211)는 스페이서(209)와 동일한 타입의 강한 진성 스트레스를 나타낼 수 있다. 또한 디바이스(200)는, 측면 도판트 프로파일을 개선하기 위한 또 다른 이온주입 공정(222)에 노출될 수도 있으며, 때문에 디바이스 요구사항에 따른 드레인 및 소스 영역(213)을 형성할 수 있다. 드레인 및 소스 영역(213A)의 측면 도판트 프로파일을 더욱 향상 또는 더욱 개선하기 위한 또 다른 스페이서 요소들이 제공될 수도 있다는 점을 유의해야 한다.
도2e는 마지막 상태의 드레인 및 소스 영역(213A)을 제공하기 위해서, 영역(212)을 재-결정화하고 그리고 앞서 이온주입된 도판트들을 활성화하기 위한 열처리(223) 동안의 반도체 디바이스(200)를 도시한 것이다.
앞서 설명된 바와같이 본 발명의 예시적인 실시예들에서는, 상기 재-결정화 프로세스는, 전체 게이트 전극(204) 아래로 확장된 실질적으로 연속하는 영역을 야기할 수 있으며, 따라서 지퍼 결함(zipper defects) 등의 결정질 결함의 생성을 상당히 감소시킬 수 있다. 또한, 재-결정화 프로세스 동안에, 강하게 스트레스된 스페이서 요소들(209 및 211)은 스트레인된 반도체 물질을 이전에 비결정화된 영역(212) 내에 제공하며, 따라서 원하는 스트레인(210)을 게이트 전극(204) 아래에 제공할 수 있다. 결과적으로, 매우 효과적인 스트레인-생성 매커니즘이 제공되는바, 트랜지스터의 타입에 따라, 스트레인(210)(압축성 또는 신장성)을 생성하기 위해서, 스페이서(209 및/또는 211) 또는 이들을 형성하기 위한 각각의 스페이서층들이 제공될 수 있다.
또한, 본 발명에 의해 제공되는 상기 스트레인-생성 매커니즘은, 임의의 금속 실리사이드 영역을 형성한 이후에 디바이스(200) 상에 또는 디바이스(200) 위에 형성되는 콘택층의 제공과 같은, 여타의 스트레인-유도 매커니즘과 매우 효율적으로 결합할 수 있다. 또한, 앞서 설명된 바와같이, 가령, 실리콘/게르마늄, 실리콘/카본 등등에 기초한, 반도체 화합물들의 내장된 결정질 스트레인 층들(embeded crystalline strain layers of compound semiconductors)이 제공될 수도 있는바, 이 경우에는, 게이트 전극(204)에 인접한 반도체층(203)을 리세스시키는 잘 정립된 기술이 이용될 수 있으며, 뒤이어 적절한 선택적 에피택셜 성장법이 이용될 수 있다. 이 경우에 있어서, 도2a 내지 도2e를 참조하여 앞서 설명된 일련의 공정들은, 에피택셜 성장 프로세스가 완료된 이후에 수행될 수 있는바, 본 발명의 몇몇 실시예들에서는, 한 타입의 트랜지스터에는 해당 에피택셜 성장된 반도체 물질이 제공될 수도 있는 반면에, 다른 타입의 트랜지스터에는 스트레인-유도 반도체층이 제공되지 않을 수도 있다. 예를 들어, P-채널 트랜지스터에는 실리콘/게르마늄이 선택적으로 성장될 수도 있으며, 반면에 N-채널 트랜지스터에는 앞서 설명된 일련의 공정들이 효과적으로 적용될 수도 있는바, 여기서 강한 신장성 스트레스를 갖는 측벽 스페이서의 제공으로 인한 효과는, 내장된 각각의 실리콘/게르마늄층에 의해서 P-채널 트랜지스터 측에서 효과적으로 충분히 보상(over-compensated)될 수 있다. 또한, 앞서 설명된 경사 이온주입(208)은, 상이한 트랜지스터 타입들에 대해서 개별적으로 수행될 수도 있다는 점을 유의해야 하는바, 이는 상이한 디바이스 요구사항들에 관하여 이온주입 파라미터들을 적절히 선택하기 위함이다.
도2f는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(200)를 도시한 도면으로, 이 경우에는 후속 제조단계에서 경사 이온주입(208)이 수행되는바, 이는 게이트 전극(204)의 측벽 및 게이트 절연층(205) 인근에서의 이온주입-유도 데미지(implantation-induced damage)가 부적절한 것으로 고려되는 경우이다. 여기서, 상기 이온주입-유도 데미지는 경사 비결정화 이온주입(208)에 의해 야기될 수도 있다. 따라서, 상기 반도체 디바이스(200)는 강한 진성 스트레스를 갖는 스페이서 요소(209)를 포함하는바, 상기 스페이서 요소(209)는 게이트 전극(204)의 아래부분 및 인접한 게이트 절연층(205)을 부당한 이온주입 데미지로부터 효과적으로 보호한다. 이온주입 공정(208)의 세부 사항들에 대해서는, 도2a를 참조하여 앞서 설명된 바와같은 동일한 사항들이 적용된다. 스페이서 요소(209)가 형성되기 이전에 도핑 영역(207)이 형성될 수 있다는 점을 유의해야 하며, 반면에 다른 실시예들에서는, 상기 도핑 영역(207) 역시 경사 이온주입에 기반하여 형성될 수 있는바, 여기서 도판트들을 도핑 영역(207) 안으로 주입하기 위한 각각의 이온주입 공정은, 비결정화 이온주입 공정(208) 이전에 또는 이후에 수행될 수도 있다. 이점은 도2a를 참조하여 앞서 설명된 바와같다. 본 발명의 몇몇 실시예들에서는, 스페이서 요소(209)가 형성되기 전에, 본질적으로 경사되지 않은(essentially non-tilted) 이온주입 단계가 수행되어, 상기 스페이서(209) 바로 아래의 영역을 또한 효과적으로 비결정화시킬 수도 있다. 이후에, 스페이서(209)가 형성될 수 있으며, 그리고 앞서 특정된 범위의 적당한 경사각을 갖고 상기 경사 이온주입(208)이 수행되어, 게이트 전극(204) 아래로 확장되는 각각의 비결정화 영역(212)을 형성할 수 있다. 다음으로, 후속 이온주입 공정이 수행될 수 있는바, 예컨대 드레인 및 소스 영역을 형성하기 위한 이온주입이 그것이며, 여기서 각각의 이온주입은 앞서 설명된 바와같이 하나 이상의 추가 스페이서 요소의 형성을 요구할 수도 있다.
도2g는 더 진행된 제조단계에서의 반도체 디바이스(200)를 도시한 도면으로, 여기서는 적어도 하나의 추가 스페이서 요소(211)가 상기 스페이서 요소(209)에 인접하여 형성된다. 또한 스페이서(211)는, 스페이서 요소(209)의 그것과 동일한 타입의 강한 진성 스트레스를 나타낼 수 있는데, 이는 가령, 도2e를 참조하여 설명된 처리(223)와 같은, 열처리에서 상기 영역(212)의 스트레인된 재-결정화를 촉진하기 위함이다. 결과적으로, 도2g에 도시된 디바이스(200)는, 게이트 전극(204)의 아래에서 원하는 타입의 스트레인(210)을 포함하는바, 게이트 전극(204) 아래로 확장되는 비결정화 영역(212) 때문에, 재-결정화 프로세스 동안에 결함들의 갯수가 상당하게 감소되거나 또는 민감한 트랜지스터 구역에서 지퍼 결함들이 생성되는 것을 회피하거나 또는 적어도 상당부분 감소시킬 수 있다. 또한, 경사 이온주입(208) 이전에 스페이서 요소(209)를 제공하기 때문에, 정교한 응응예들에서 게이트 전극의 측벽 및 게이트 절연층(205)에 미치는 부당한 이온주입 유도 데미지를 회피되거나 또는 실질적으로 감소시킬 수 있다. 따라서, 성능 이득이 상당히 향상될 수 있으며, 누설 전류가 부당하게 증가하는 것을 회피하거나 또는 적어도 상당부분 감소시킬 수 있다.
도3a 내지 도3e를 참조하여, 본 발명의 또 다른 예시적인 실시예들이 좀더 상세히 설명되는바, 도2a 내지 도2e를 참조하여 앞서 설명된 스트레인-생성 매커니 즘이 상이한 트랜지스터 타입에 적용될 수 있으며, 각각의 트랜지스터 타입은 특정한 유형의 스트레인을 받을 수 있다.
도3a에서, 반도체 디바이스(350)는 제 1 트랜지스터(300P) 및 제 2 트랜지스터(300N)를 포함하는바, 이들은 기판(301) 위에 형성되어 있으며, 본 발명의 실시예에서 상기 기판(301) 상에는 매립된 절연층(302) 및 반도체층(303)이 형성되어 있다. 기판(301), 매립된 절연층(302) 및 반도체층(303)에 대해서는, 구성요소 201, 202 및 203에 대해서 앞서 설명된 바와같은 동일한 사항들이 적용된다. 제 1 및 제 2 트랜지스터(300P, 300N) 각각은, 각각의 게이트 절연층(305) 상에 형성된 게이트 전극을 각각 포함할 수 있다. 또한, 각각의 제 1 스페이서들(309)이 각 게이트 전극(304)의 측벽상에 형성되는바, 대응 라이너(306)가 제공될 수도 있다. 상기 제 1 스페이서(309)는 특정한 진성 스트레스(가령, 압축성 또는 신장성)를 가질 수 있다. 또한, 각각의 도핑 영역(307)이 각 트랜지스터(300N, 300P)에 형성될 수 있으며, 각각의 비결정화된 영역(312)이 게이트 전극(304)에 인접하게 형성되어, 게이트 전극(304) 아래로 확장될 수 있는바, 이에 대해서는 도2f를 참조하여 설명된 바와같다. 트랜지스터들(300N, 300P)은 디바이스(200)에 대해서 앞서 설명된 바와 같은 공정 레시피 및 방법에 기초하여 형성될 수 있다. 더 나아가, 본 발명의 예시적인 실시예들에서, 각각의 경사 이온주입 공정들(308N, 308P)은 제 1 스페이서(309)가 형성되기 전에 수행될 수 있는바, 여기서 상기 이온주입 공정들(308N, 308P)은 2개의 트랜지스터들 모두에 대해서 공통으로 수행되거나 또는 하나의 트랜지스터에 대해서는 경사 이온주입을 수행하는 반면에 다른 하나의 트랜지스터는 커 버하고 그리고 이와 역으로(vice veras) 커버링과 이온주입을 수행함으로써, 상기 이온주입 공정들(308N, 308P)이 각각 개별적으로 수행될 수도 있다. 도3a에 도시된 예시적인 실시예에서, 상기 경사 이온주입(308N, 308P)은 제 1 스페이서(309)에 기초하여 수행되는바, 따라서 게이트 전극(304) 및 각각의 게이트 절연층(305)에서의 임의의 이온주입-유도 데미지(implantation-induced damage)를 상당부분 감소시킬 수 있다. 또한, 다시한번, 상기 이온주입 공정들(308N, 308P)이 공통 공정으로서 제공될 수도 있으며 또는 각각의 트랜지스터들(300N, 300P)에 대해서 별도로 수행될 수도 있다. 스페이서(309)에 기초하여 수행되는 이온주입 공정들(308N, 308P)의 세부사항들에 관해서는, 도2f를 참조하여 앞서 설명된 바와같은 동일한 기준이 적용될 수 있다는 점을 유의해야 한다.
도3b는 제조공정이 더 진행된 후의 반도체 디바이스(350)를 도시한 도면으로, 스페이서(309)에 인접하여 추가 스페이서(311)가 형성되어 있는바, 이는 제 1 스페이서 요소라고 공통으로 지칭될 수도 있다. 또한, 각각의 드레인 및 소스 영역(313A)이 제 1 및 제 2 트랜지스터(300P, 300N)에 형성된다. 또한, 제 1 트랜지스터(300P)는 레지스트 마스크(330)에 의해서 커버되며, 제 2 트랜지스터(300N)는 노출된다. 또한, 반도체 디바이스(350)는 제 2 트랜지스터(300N)로부터 제 1 스페이서(311, 309)를 제거하기 위한 식각 시퀀스(331)에 노출될 수 있다. 예를 들면, 실리콘 질화물 및 실리콘 이산화물에 대해 선택도가 높은 식각 레시피는 해당 기술분야에서 잘 정립되어 있으며, 제 1 스페이서(311, 309)를 선택적으로 제거하기 위해서 상기 레시피가 사용될 수 있다.
도3c는 식각 시퀀스(331)가 완료되고, 레지스트 마스크(330)가 제거된 이후의 반도체 디바이스(350)를 도시한 도면이다. 또한, 예시적인 실시예에서, 상기 식각 시퀀스(331)는 제 2 트랜지스터(300N)의 라이너(306)에 대한 제거를 포함할 수도 있다. 결과적으로, 제 2 트랜지스터(300N)의 게이트 전극(304)은 노출될 것이며, 반면에 제 1 트랜지스터(300P)의 제 1 스페이서(311, 309)는 남아있을 것이다.
도3d는 제조공정이 더 진행된 후의 반도체 디바이스(350)를 도시한 도면이다. 식각정지층(318)이 디바이스(350) 상에 컨포멀하게(conformally) 형성되며, 그리고 그 위에는 제 2 타입의 스트레스를 나타내는 스페이서층(319)이 제공되는바, 상기 제 2 타입의 스트레스는 상기 제 1 스페이서(309 및 311)의 스트레스 타입과는 다르다. 예를 들어, 상기 제 2 트랜지스터(300N)가 N-채널 트랜지스터를 나타내는 경우, 상기 스페이서층(319)은 강한 신장성 스트레스를 갖는 실리콘 질화물층이 될 수 있다. 따라서, 제 1 스페이서(309 및 311)는 강한 압축성 스트레스를 포함할 수 있는바, 이는 상기 제 1 트랜지스터(300P)가 P-채널 트랜지스터인 경우에 해당 스트레인을 생성함에 있어 유리하다. 또한, 상기 디바이스(350)는, 상기 스페이서층(319)을 패터닝하여 점선으로 표시된 각각의 제 2 스페이서 요소(319S)를 형성하기 위한 이방성 식각 환경(324)에 노출될 수 있다. 상기 이방성 식각 공정(324) 동안에, 대응 측벽 스페이서들이 제 1 스페이서(309, 311)에도 또한 인접하여 형성될 수도 있는바, 이는 제 2 트랜지스터(300N)는 커버링하고 제 1 트랜지스터(300P)는 노출시키는 레지스트 마스크를 제공함으로서 나중에 선택적으로 제거될 수 있다. 후속의 선택적 식각공정 동안에, 제 1 트랜지스터(300P) 상에 형성된 스페이서 층(319)의 잔류물은, 제 1 스페이서(309, 311)에 실질적으로 영향을 미치지 않고 상기 식각 공정을 효율적으로 제어하기 위해서, 식각정지층(318)을 이용하여 제거될 수도 있다.
도3e는 앞서 설명된 공정 시퀀스들이 완료된 이후의 반도체 디바이스(350)를 도시한 도면이다. 따라서, 디바이스(350)는 제 2 타입의 스트레스를 갖는 제 2 스페이서(319S)를 포함하며, 반면에 제 1 타입의 스트레스를 갖는 제 1 스페이서(309, 311)는 제 1 트랜지스터(300P)에 형성된다. 또한, 상기 디바이스(350)는, 실질적으로 비결정화된 영역(312)을 재-결정화시키고, 드레인 및 소스 영역(313A) 내의 도판트들을 활성화시키기 위한 열처리(323)를 받게된다. 앞서 설명된 바와같이, 각각의 게이트 전극(304) 아래로 상당부분 확장된 비결정화된 영역(312)의 초기 형태 때문에(각각의 이온주입(308N, 308P)이 별도의 이온주입 공정으로 수행되는 경우에는 상이한 형태들 및 프로파일들이 생성될 수도 있음), 실질적으로는 동질성(homogeneous)이며 연속하는 재-결정화 프로세스를 얻을 수 있으며, 따라서 결정질 결함을 없애거나 또는 그 갯수를 상당히 감소시킬 수 있으며 및/또는 이러한 결함들을 덜 중요한(less critical) 디바이스 영역, 즉 제 1 및 제 2 트랜지스터(300P, 300N)의 각 PN 접합으로부터 보다 멀리 떨어진 영역에 위치시킬 수 있다. 각각 스트레스된 제 1 및 제 2 스페이서들(309, 311, 319S)에 기초한 재-결정화 때문에, 제 2 트랜지스터(300N) 내의 해당 스트레인(310N) 및 제 1 트랜지스터(300P) 내의 해당 스트레인(300P)이 얻어질 수 있으며, 각 스트레인의 타입 및 크기를 조정함에 있어서, 높은 정도의 유연성이 제공된다. 결과적으로, N-채널 트랜지스터 및 P-채널 트랜지스터의 특성을 개별적으로 조절할 수 있는 효과적인 스트레스 엔지니어링을 얻을 수 있는바, 앞서 설명된 바와같이, 상기 디바이스(350)는 가령, 내장된 스트레스-유도 결정질층 등과 같은 추가적인 스트레스 소스들을 수용하거나 또는 포함할 수도 있다.
결과적으로, 본 발명은, 각각 스트레스된 오버라잉(overlying) 스페이서 또는 스페이서층의 존재하에서, 실질적으로 비결정화된 영역을 재-결정화함으로써, 원하는 스트레인을 트랜지스터의 채널 영역내에 생성할 수 있는 개선된 기법을 제공할 수 있다. 또한, 본 발명에서는 비결정화된 영역의 수평 형태 및 위치를 적절히 변경함으로써, 재-결정화 동안의 결함 비율을 획기적으로 감소시킬 수 있으며 및/또는 각각의 결정질 결함의 위치들을 덜 중요한 디바이스 영역으로 쉬프트할 수 있다. 이를 위해서는, 실질적으로 비결정화된 결과적인 영역을 각 게이트 전극의 꽤 아래쪽으로 가져가기 위해서, 경사 비결정화 이온주입(tilted amorphization implantation)이 사용될 수 있는바, 여기서 스트레스된 스페이서 또는 스페이서층에 기초하여 수행되는 후속 재-결정화 공정은, 실질적으로 연속하는 재-성장된(re-grown) 결정질 영역을 게이트 전극 아래에 야기할 수 있다. 또한, 상응하는 스트레인-생성 매커니즘이 서로 다른 타입의 트랜지스터들에게 별도로 적용될 수 있으며, 따라서 PMOS 및 NMOS 트랜지스터의 특성을 개별적으로 조정함에 있어, 향상된 유연성을 제공할 수 있다.
앞서 개시된 특정한 실시예들은 단지 예시적인 것으로, 본 발명은 본 명세서에 개시된 내용의 이점을 갖는 해당 기술분야의 당업자들에게 자명한 방식, 상이하 지만 등가적인 방식으로 수정 및 실행될 수 있다. 예를 들면, 앞서 설명된 공정 단계들은 다른 순서로 실행될 수도 있다. 또한, 하기의 특허청구범위에 기술된 바를 제외하면, 여기에 도시한 구성 혹은 디자인의 세부사항에 대한 어떠한 제한도 없다. 따라서, 상기 설명된 특정 실시예들은 변경 혹은 수정될 수 있으며, 그러한 모든 변형예들은 본 발명의 범위내에 있다고 고려된다. 따라서, 본 명세서에서 보호받고자 하는 사항은 하기의 특허청구범위에 서술된 바와 같다.

Claims (11)

  1. 게이트 전극(204, 304)에 인접하고 상기 게이트 전극의 아래로 확장되는 실질적으로 비결정화된 영역(212, 312)을 경사 이온주입 공정(208, 308P, 308N)에 의해서 초기 결정질 반도체층(203, 303) 내에 형성하는 단계 -상기 게이트 전극은 상기 반도체층(202, 303) 위에 형성되며- 와;
    스트레스를 상기 반도체층(202, 303) 안으로 전달하기 위해서, 특정한 진성 스트레스를 갖는 스트레스된 층(209, 309)을 상기 반도체층(202, 303)의 적어도 일부 위에 형성하는 단계와; 그리고
    열처리(223)를 수행함으로써, 상기 실질적으로 비결정화된 영역(212, 312)을 상기 스트레스된 층(209, 309)의 존재하에서 재-결정화하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 스트레스된 층(209, 309)을 형성하는 단계는,
    상기 특정한 스트레스를 갖는 스페이서층을 컨포멀하게 증착하고, 상기 스페이서층을 이방성으로 식각하여, 상기 스트레스된 층(209, 309)으로서 제 1 스페이서(209, 309)를 상기 게이트 전극(204, 304)의 측벽에 형성하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    상기 경사 이온주입 공정(208, 308P, 308N)은 상기 제 1 스페이서(209, 309)가 형성된 이후에 수행되는 것을 특징으로 하는 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 열처리를 수행하기 전에, 상기 제 1 스페이서(209, 309)에 인접하게 제 2 스페이서(211, 311)를 형성하는 단계를 더 포함하며,
    상기 제 2 스페이서(211, 311)는 상기 특정한 진성 스트레스를 갖는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    상기 제 1 스페이서(209, 309) 및 상기 제 2 스페이서(211, 311) 중 적어도 하나를 형성한 이후에, 도판트 이온종들을 상기 반도체층(203, 303) 안으로 이온주입하는 단계(220, 222)
    를 더 포함하며,
    상기 열처리(223)는 상기 도판트 이온종들을 이온주입(220, 222) 한 이후에 수행되는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 반도체층(203, 303)에 드레인 및 소스 영역(207, 307)을 형성하기 위해 서, 도판트 이온종들을 상기 실질적으로 비결정화된 영역 내에 이온주입 하는 단계(220, 222)
    를 더 포함하는 방법.
  7. 초기 실질적으로 결정질인 반도체층(303) 위에 형성된 제 1 게이트 전극(304)에 인접하며 상기 제 1 게이트 전극의 아래로 확장되는 실질적으로 비결정화된 제 1 영역(312)을 형성하는 단계와;
    상기 반도체층(303) 위에 형성된 제 2 게이트 전극(304)에 인접하며 상기 제 2 게이트 전극의 아래로 확장되는 실질적으로 비결정화된 제 2 영역(312)을 형성하는 단계와;
    상기 제 1 게이트 전극(304)의 측벽에 제 1 스페이서(309)를 형성하는 단계 -상기 제 1 스페이서(309)는 제 1 타입의 스트레스를 가지며- 와;
    상기 제 2 게이트 전극(304)의 측벽에 제 2 스페이서(319S)를 형성하는 단계 -상기 제 2 스페이서(319S)는 상기 제 1 타입과는 다른 제 2 타입의 스트레스를 가지며- 와; 그리고
    열처리(323)를 수행함으로써, 실질적으로 비결정화된 상기 제 1 및 제 2 영역(312)을 스트레스된 상기 제 1 및 제 2 스페이서(309, 319S)의 존재하에서 재-결정화하는 단계
    를 포함하는 방법.
  8. 제 7 항에 있어서,
    실질적으로 비결정화된 상기 제 1 및 제 2 영역(312)을 형성하는 단계는,
    경사 이온주입 공정(308N, 308P)을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 경사 이온주입 공정(308N, 308P)은,
    실질적으로 비결정화된 상기 제 1 영역(312)을 형성하는 제 1 이온주입 공정(308N)과 실질적으로 비결정화된 상기 제 2 영역(312)을 형성하는 제 2 이온주입 공정(308P)을 포함하는 것을 특징으로 하는 방법.
  10. 제 7 항에 있어서,
    상기 제 1 및 제 2 스페이서(309, 319S)가 형성된 이후에, 실질적으로 비결정화된 상기 제 1 및 제 2 영역(312)이 형성되는 것을 특징으로 하는 방법.
  11. 제 7 항에 있어서,
    상기 제 1 및 제 2 스페이서(309, 319S)를 형성하는 단계는,
    상기 제 1 및 제 2 게이트 전극(304)에 상기 제 1 스페이서(309)를 공통으로 형성하고, 상기 제 2 게이트 전극(304)으로부터 상기 제 1 스페이서(309)를 선택적으로 제거하고, 상기 제 2 타입의 스트레스를 갖는 스페이서층(319)을 상기 제 1 및 제 2 게이트 전극(304) 위에 형성하고, 상기 스페이서층(319)으로부터 상기 제 2 스페이서(319S)를 형성하고 그리고 상기 제 1 게이트 전극(304)으로부터 상기 스페이서층(319)의 잔류물을 선택적으로 제거하는 것
    을 특징으로 하는 방법.
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