WO2011051499A1 - Verfahren zur herstellung von silizium-halbleiterscheiben mit einer schicht zur integration von iii-v halbleiterbauelementen - Google Patents

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pit
silicon
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Ralf Lerner
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    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Definitions

  • the invention relates to the production of silicon semiconductor wafers (wafers)
  • III-V semiconductor layers in the context of silicon CMOS process technology, in particular also group III nitride layers (eg GaN, AIN or InN) and thus the monolithic integration of III-V semiconductor devices with silicon Semiconductor devices using these silicon wafers with the
  • Buffer layers are described in DE 102 06 750 A1, DE 102 19 223 A1 and WO 2008 132204
  • the silicon layer is etched away and in the lower exposed lll-V layer z.
  • B. generates a high electron mobility transistor (HEMT).
  • HEMT high electron mobility transistor
  • This multi-layer disc is made by bonding. It also structures are shown in which at the surface in
  • the local Figure 8 is called, in which a multi-layer disc on the surface Silicon areas and monokhallsinen semiconductor areas, which are separated by insulator layers.
  • the local figure 9 is a
  • silicon components but only so-called front-end steps, that is to say process steps up to the second layer.
  • the semiconductor device shown as a structure consists of two regions 18 and 19 and uses a multi-layer disk as the starting material.
  • the first region 18 consists of a monocrystalline silicon layer 14, which over a
  • Insulation layer 13 was deposited. Below the insulating layer 13 is a monocrystalline semiconductor layer 12 (consisting of a germanium and / or silicon germanium layer) and a silicon substrate layer 11.
  • the second region 19 consists of a second monocrystalline semiconductor layer 16 and 17 which lies at least on a surface portion 12a of the monocrystalline semiconductor layer 12. The two areas
  • an insulating layer 15 oxide, nitride or combination thereof.
  • the invention has the object, an improved process for the production of semiconductor wafers and silicon-based devices with Ill-V layer structures for the integration of
  • Ill-V semiconductor devices to be designed so that the disadvantages of the prior art are overcome, in particular, a method for the production of
  • the integration can take place on disk diameters of 6 inches and larger which are customary for silicon technology, for example for CMOS technology. This allows for the manufacturing process for this as well
  • the above object is achieved with a
  • the semiconductor wafer has an active silicon layer and at least one III-V layer for the integration of III-V semiconductor components
  • a monocrystalline III-V layer is prepared in the pit by a selective epitaxy process in the presence of the mask.
  • the technical problem in this aspect is solved by starting from an SOI disk (Silicon On Insulator) as starting material.
  • the buried insulation layer, z. As a silicon dioxide layer, it serves for vertical isolation. Due to the existing trench isolation a horizontal isolation of the various areas of the active layer is given.
  • By combining the vertical insulation (the buried insulation layer) with the horizontal insulation (the isolation trenches, or their insulation filling) thus targeted areas of the disc can be electrically isolated from each other.
  • the areas in their lateral position and size can be determined by a silicon technology without additional process steps in which Ill-V semiconductor elements are to arise.
  • the tension resulting from the application of the III-V layer (s) can be kept locally low, since this material grows only in the necessary places.
  • the pit may be etched with an isotropically acting etchant if a suitable stop layer is present as the bottom or bottom of the pit and a lateral etch rate is limited by the isolation trenches.
  • a suitable stop layer is present as the bottom or bottom of the pit and a lateral etch rate is limited by the isolation trenches.
  • many plasma-assisted etching processes with comparable vertical and lateral etching rates or else wet-chemical etching processes for etching silicon are available.
  • the pit can be made to open in the active silicon layer
  • the pit is in addition to or alternatively, laterally of material of the active silicon layer of the first
  • Method for producing semiconductor elements in an active silicon layer and an Ill-V layer comprises using a substrate having a buried insulating layer formed over a crystalline substrate material and an active silicon layer formed on the buried insulating layer and having electrically isolated regions. Isolation trenches achieve this electrical isolation of said areas.
  • a first non-etching portion of the active silicon layer is covered with a mask and a pit is formed in a second portion not covered by the mask.
  • a monocrystalline III-V layer is fabricated in the pit by a selective epitaxial process, and a III-V semiconductor device becomes in the second region and a silicon semiconductor device is manufactured using a silicon process technology in the first area.
  • Embodiments for producing a semiconductor wafer can be advantageously applied.
  • an active silicon layer is grown
  • Ill-V semiconductor layer 30
  • Substrate disk is exposed by etching, grow up;
  • FIG. 5 shows the layer arrangement according to FIG. 4 after completion of the
  • active silicon layer which as crystallographically (100) - oriented layer two produced by alkaline etching
  • Ill-V semiconductor layer 32 grown on the ⁇ 1 1 1 ⁇ -oriented side surfaces.
  • Silicon layer 24 which also has a suitable crystal configuration, which may be equal to or different from the crystal configuration of the substrate material 20.
  • the crystal configuration based on the crystal orientation of a surface of the carrier 20 or the active layer 24 is given here.
  • the surface of these materials corresponds to a (certain) crystal plane or to a physically equivalent plane.
  • a (100) surface orientation is to be understood so that the surface corresponds to a (100) plane, so that for a cubic shape of the unit cell in silicon, a ⁇ 100> orientation is perpendicular to the surface.
  • Components are oriented along a ⁇ 100> or ⁇ 1 10> crystal axis. In the case of a corresponding orientation, (100) or (1 10) planes also result as
  • Perimeter areas for perpendicularly etched trenches or pits when arranged according to the orientation of transistors in the above sense.
  • the active layer 24 is subdivided into individual regions, eg, a first region 38 and a second region 39, which are electrically isolated from each other, and several such isolated regions may be provided
  • the isolation trenches can be in a desired
  • Silicon technology are prepared, are etched in the trenches in the active layer 24 for lateral division into active areas of the layer and then filled with an at least partially insulating material.
  • the areas 38 and 39 are formed with a suitable lateral size by the Siliziumsketechnik, as for the silicon devices (transistors and the like) and also for the Ill-V semiconductor devices (transistors with increased mobility, optoelectronic components in the form of LEDs and laser diodes ) is needed.
  • a desired silicon process technology such as CVD layer deposition, photomask process, plasma etching or reactive
  • Insulation material eg, the silicon oxide
  • the layer 30, which can also grow as a layer sequence of several layers, can be prepared by utilizing the surface orientation of the remaining active layer 24 '.
  • the electrically isolated III-V semiconductor layer 30 may, for example, be implemented as an Al x Gai -x N / GaN heterostructure and form the basis for an electrically isolated high electron mobility transistor (HEMT).
  • HEMT high electron mobility transistor
  • the (100) -oriented active silicon layer 42 is completely etched away using a mask 59, which in the example shown is made up of the oxide mask 29 and a nitride mask 44 etched away the exposed part of the buried oxide 22.
  • the epitaxy pit 43 is created, whose bottom 43B is formed from the (1 U-oriented Silicon support disk 40 is made and the walls of which consists of the oxide of the isolation trenches 26 'and 26 "and the insulating layer 22.
  • Epitaxiegrube 28 selectively a III-V semiconductor layer 31 are generated, as the
  • III-V semiconductor layer 31 By balancing the thickness of the silicon layer 42 and the thickness of the buried oxide 22 with the required layer thickness of the III-V semiconductor layer 30, a planar surface is produced. In the areas of the active silicon layer 42 common silicon devices z. B. CMOS transistors, diodes, resistors, etc. are placed.
  • the electrically isolated III-V semiconductor layer 31 may be used, for example, as
  • HEMT High Electron Mobility Transistor
  • the mask 59 may also be made entirely of nitride, as long as the process parameters of the selective epitaxy also lead to a nearly vanishing deposition rate on silicon nitride. This allows the mask 59 to serve as an etch mask and deposition mask, which removal can be selective to any oxide materials.
  • a third embodiment is shown in Figures 6 and 7. The starting point is an SOI disk consisting of the silicon carrier disk 20, the buried one
  • various etching techniques may be combined to obtain a suitable shape of pit 70 or pits 29 or 43.
  • a plasma-based process, isotropic or anistropic can be performed first, and then a crystallographic anisotropic process is performed, or isotropic and anisotropic wet-chemical processes can be combined.
  • Silicon semiconductor devices using silicon CMOS process technology the following process steps: use of an SOI silicon wafer 1 with a
  • etching mask 59 consisting of an SiO 2 layer 29 and a nitride layer 44; Generation of an etch pit 43 in a specific, not covered by the etch mask electrically insulated region of the active silicon layer 42 with complete elimination of the active silicon layer 42 and the vertically insulating, buried oxide 22 in the pit area to the surface of the substrate Reaching silicon wafer; Preparation of a monocrystalline III-V layer 31 in the pit 43 by an MOCVD method.
  • the substrate has a crystallographic (100) orientation and the pit 43 is first etched with an isotropically acting and subsequently to form ⁇ 1 1 1 ⁇ -oriented side surfaces with an anisotropically acting etchant.
  • a layer sequence with several III-V layers is produced in the pit 43.

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Abstract

Es wird ein Verfahren zur Herstellung von Siliziumhalbleiterscheiben und Bauelementen mit Schichtstrukturen von Ill-V-Schichten zur Integration von IIl-V Halbleiterbauelementen beschrieben. Es werden SOI-Silizium-Halbleiterscheiben mit unterschiedlicher Substratorientierung eingesetzt, und die III-V-Halbleiterschichten werden in durch Ätzen erzeugten Gruben (28, 43, 70) innerhalb von bestimmten, elektrisch voneinander isolierten Bereichen (38, 39) der aktiven Halbleiterschicht (24, 42) mittels Abdeckschicht(en) (29) unter Einsatz von MOCVD-Verfahren erzeugt.

Description

Verfahren zur Herstellung von Silizium-Halbleiterscheiben
mit einer Schicht zur Integration von lll-V Halbleiterbauelementen
Die Erfindung betrifft die Erzeugung von Siliziumhalbleiterscheiben (Wafer) mit
(strukturierten) Ill-V-Halbleiterschichten im Rahmen der Silizium-CMOS- Prozesstechnologie, im speziellen Fall auch Gruppe-Ill-Nitridschichten (z. B. GaN, AIN oder InN) und damit die monolithische Integration von Ill-V-Halbleiterbauelementen mit Silizium-Halbleiterbauelementen unter Einsatz dieser Siliziumscheiben mit der
Möglichkeit einer Kombination von Si-basierter Logik und einzelnen Ill-V-Bauelementen für Hochvolt-, Hochleistungs- und optoelektronische Anwendungen.
Die reine Abscheidung bzw. Schichterzeugung von Gruppe-Ill-Nitridschichten auf
Siliziumscheiben, insbesondere mit (1 1 1 )-Orientierung unter Verwendung von
Pufferschichten wird in DE 102 06 750 A1 , DE 102 19 223 A1 sowie WO 2008 132204
A2 beschrieben. Dabei handelt es sich um ganzflächige Abscheidungen ohne jegliche Strukturierung und ohne Freilegung der ursprünglichen Si-Oberfläche. Die große
Herausforderung des Verfahrens besteht darin, die Schichtverspannungen, auf Grund der unterschiedlichen Gitterkonstanten und -struktur, durch Verwendung geeigneter Pufferschichten zu minimieren, so dass es nicht zu Rissen in den Schichten bzw. zum
Anstieg von Gitterdefekten kommt.
WO 2006 138378 A1 , US 2006/0284247 A1 und US 7,420,226 B2 zeigen eine
gebondete Multischichtscheibe, die verwendet wird, um die Silizium- CMOS-Technologie mit Ill-V-Halbleitern auf einer Scheibe zu integrieren. Die Multischichtscheibe besteht aus einer Substratscheibe eines Materials mit hoher Wärmeleitfähigkeit (z. B. SiC oder Diamant) mit darauf befindlichen durchgängigen Schichten: einer einkristallinen Schicht (z. B. (1 1 1 )-orientiertes Silizium) darauf die Ill-V-Schicht (z. B. AIGaN/GaN), darauf eine Passivierungsschicht (z. B. aus Nitrid), darauf eine Siliziumschicht. In einem ersten Bereich werden in der Siliziumschicht CMOS- Transistoren erzeugt, in einem zweiten
Bereich wird die Siliziumschicht weggeätzt und in der tiefer liegenden freigelegten lll-V- Schicht z. B. ein High Electron Mobility Transistor (HEMT) erzeugt.
US 2007 0105274 A1 (bzw. US 2007 0105335 A1 und US 2007 0105256 A1)
offenbaren, auf eine Siliziumsubstratscheibe weitere monokristalline Halbleiter- und
Isolatorschichten aufzubringen. Diese Multischichtscheibe wird durch Bonden hergestellt. Es werden auch Strukturen gezeigt bei denen sich an der Oberfläche in
unterschiedlichen Regionen unterschiedliche Halbleitermaterialien befinden. Als Beispiel sei die dortige Figur 8 genannt, bei der eine Multischichtscheibe an der Oberfläche aus Siliziumbereichen und aus monokhstallinen Halbleiterbereichen besteht, die durch Isolatorschichten voneinander getrennt sind. In der dortigen Figur 9 wird ein
Herstellungsverfahren beschrieben, das als Ausgangsscheibe zunächst eine
Multischichtscheibe zugrunde legt, anschließend in einem ersten Bereich Silizium- Bauelemente (allerdings nur sogen. Front-end-Schritte, d.h. Prozessschritte bis zur
Kontaktebene ohne Metallisierung) erzeugt, danach in einem zweiten Bereich in die Tiefe ätzt bis auf eine kristalline Halbleiterschicht und die erzeugte Vertiefung durch eine epitaktisch gewachsene monokristalline Halbleiterschicht wieder auffüllt. Es schließen sich die Front-End-Prozessschritte für Strukturen in der monokristallinen
Halbleiterschicht und die Back-End-Schritte (Herstellung der Metallisierung) an.
Aus US 2007 0105274 A1 wurde die dortige Figur 8 als Stand der Technik in Figur 1 der Anmeldung übernommen. Die gezeigte Halbleiteranordnung als Struktur besteht aus zwei Bereichen 18 und 19 und benutzt eine Mehrschichtscheibe als Ausgangsmaterial. Der erste Bereich 18 besteht aus einer einkristallinen Siliziumschicht 14, die über einer
Isolationsschicht 13 abgeschieden wurde. Unterhalb der Isolationsschicht 13 liegt eine monokristalline Halbleiterschicht 12 (bestehend aus einer Germanium und/oder Silizium- Germaniumschicht) sowie eine Siliziumsubstratschicht 1 1 . Der zweite Bereich 19 besteht aus einer zweiten einkristallinen Halbleiterschicht 16 und 17 die mindestens auf einem Flächenabschnitt 12a der einkristallinen Halbleiterschicht 12 liegt. Die beiden Bereiche
18 und 19 sind durch eine Isolationsschicht 15 (Oxid, Nitrid oder Kombination davon) voneinander isoliert.
Durchgängige Schichten auf Substraten, z. B. Substraten aus einkristallinem Silizium, mit vom Substrat abweichenden Ausdehnungskoeffizienten, wie sie bei den bekannten
Verfahren verwendet werden, beinhalten Schwierigkeiten bei der Herstellung der
Schichtanordnung, die in der elastischen Verspannung der Schichtanordnung und der Gefahr der Entstehung von Strukturbaufehlern in den aktiven einkristallinen
Halbleiterschichten bestehen, was zur Degradation der Kenndaten, zu einer
Ausbeutereduzierung und Verringerung der Zuverlässigkeit der in den gestörten
Schichten aufgebauten Bauelementen führt, ganz abgesehen von dem erhöhten
Verfahrens- und Materialaufwand. Ausgehend von diesem Stand der Technik liegt der Erfindung die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung von Halbleiterscheiben und Bauelementen auf Siliziumbasis mit Ill-V-Schichtstrukturen zur Integration von
Ill-V-Halbleiterbauelementen so zu gestalten, dass die Nachteile des Standes der Technik überwunden werden, insbesondere soll ein Verfahren zur Erzeugung von
Strukturen angegeben werden, das ein möglichst defektfreies Wachstum eines lll-V- Halbleitermaterials auf einem speziellen Teilbereich eines Siliziumwafers ermöglicht, der z. B. unter Anwendung einer CMOS-Technologie zu prozessieren ist oder bereits teilweise prozessiert ist. Eine planare oder möglichst planare Oberfläche sowie eine elektrische Isolation des Ill-V-Halbleiterbauelementes ggü. der restlichen Scheibe wird angestrebt. Eine Beeinflussung bzw. Schädigung durch die Silizium-Prozessschritte, z. B. die CMOS-Schritte, einerseits auf die Ill-V-Schichten und andererseits eine
Schädigung der Silizium-Strukturen durch die Ill-V-Prozessschritte sollen verhindert werden.
Um kostengünstig fertigen zu können, kann die Integration auf für die Siliziumtechnologie üblichen, bspw. für die CMOS-Technologie üblichen Scheibendurchmessern, von 6 Zoll und größer, erfolgen. Damit können für den Fertigungsprozess auch für diese
Scheibendurchmesser verfügbare, moderne Fertigungsanlagen verwendet werden.
Gemäß einem Aspekt der Erfindung wird die oben stehende Aufgabe mit einem
Verfahren zur Herstellung von Halbleiterscheiben gelöst (Anspruch 1 ). Die
Halbleiterscheibe weist dabei eine aktive Siliziumschicht und zumindest eine lll-V- Schicht zur Integration von Ill-V-Halbleiterbauelementen mit
Siliziumhalbleiterbauelementen bei Anwendung einer Silizium-Prozesstechnologie auf.
Im Verfahren wird eine SOI-Siliziumscheibe mit einer vergrabenen Isolationsschicht und einer darauf ausgebildeten aktiven Siliziumschicht verwendet, wobei durch die
vergrabene Isolationsschicht und eine Grabenisolation ein oder mehrere erste und ein oder mehrere zweite voneinander elektrisch isolierte Bereiche der aktiven Siliziumschicht erzeugt sind. Der erste (isolierte) Bereich der aktiven Siliziumschicht wird mit einer
Maske abgedeckt und eine Grube in dem zweiten Bereich der aktiven Siliziumschicht unter Verwendung der Maske als Ätzmaske erzeugt. Eine monokristalline Ill-V-Schicht wird in der Grube durch ein selektives Epitaxie-Verfahren in Anwesenheit der Maske hergestellt.
Erfindungsgemäß wird also das technische Problem in diesem Aspekt dadurch gelöst, dass von einer SOI-Scheibe (Silicon On Insulator) als Ausgangsmaterial ausgegangen wird. Die vergrabene Isolationsschicht, z. B. eine Siliziumdioxidschicht, dient dabei zur vertikalen Isolation. Durch die vorhandene Grabenisolation ist eine horizontale Isolation der diversen Bereiche der aktiven Schicht gegeben. Durch die Kombination der vertikalen Isolation (die vergrabene Isolationsschicht) mit der horizontalen Isolation (die Isolationsgräben, resp. deren Isolationsfüllung) können somit gezielt Bereiche der Scheibe gegeneinander elektrisch isoliert werden. Auf diese Weise können also auch die Bereiche in ihrer lateralen Position und Größe durch eine Siliziumtechnologie ohne zusätzliche Verfahrensschritte festgelegt werden, in denen Ill-V-Halbleiterelemente entstehen sollen. Durch eine gezielte Dimensionierung dieser Bereiche kann daher auch die durch die Aufbringung der Ill-V-Schicht(en) entstehende Verspannung lokal gering gehalten werden, da nur an den notwendigen Stellen dieses Material aufwächst.
Die Abscheidung der zumindest einen Ill-V-Halbleiterschicht erfolgt dabei nur in zumindest einem bestimmten Bereich, z. B. durch MOCVD-Verfahren, wobei Silizium die Substratunterlage, also die "Schablone" für die selektive Epitaxie der lll-V- Halbleiterschicht ist. Andere Bereiche im Silizium, in denen keine Abscheidung erfolgen soll, sind durch die Maske, z. B. in Form einer Oxidschicht und/oder einer Nitridschicht, oder durch die Isolationsgräben abgedeckt.
In einer Ausführungsform erstreckt sich die Grube lateral bis zu der (horizontalen) Grabenisolation, so dass eine präzise definierte laterale Größe des Bereichs für den III- V-Halbleiter bereits durch den Grabenherstellungsprozess erreicht wird, ohne dass die zur Erzeugung der Maske erforderliche Lithographie eine entsprechende exakte
Justierung erfordert. Die zum Einsatz kommenden Siliziummaterialien besitzen geeignete kristallographische
Oberflächenorientierungen, z. B. eine (100)- oder (1 1 1 )-Orientierung, womit eine
Anpassung als ein geeignetes Schablonenmaterial (Substratunterlage) und/oder als für den Siliziumprozess geeignetes Basismaterial erfolgt. Die Grube kann mit einem isotrop wirkenden Ätzmittel geätzt werden, wenn eine geeignete Stoppschicht als Unterseite oder Boden der Grube vorhanden ist und eine laterale Ätzrate durch die Isolationsgräben beschränkt ist. Dazu sind viele Plasma gestützte Ätzprozesse mit vergleichbarer vertikaler und lateraler Ätzrate oder auch nasschemische Ätzprozesse zur Ätzung von Silizium verfügbar. Die Grube kann so erzeugt werden, dass sie in der aktiven Siliziumschicht mündet
(Anspruch 7). Dadurch werden relativ geringe Ätzzeiten verwirklicht. Außerdem können damit vorteilhafte Eigenschaften des Siliziums auch für die Ill-V-Bereiche genutzt werden. In einigen anschaulichen Ausführungsformen ist die Grube, zusätzlich oder alternativ, lateral von Material der aktiven Siliziumschicht des ersten
Bereichs (Anspruch 1 ) umschlossen, so dass bei Bedarf eine laterale Einbettung des III-
V-Materials erfolgen kann, z. B. mit Blick auf Wärmeleiteigenschaften. In anschaulichen Ausführungsformen wird die Grube mittels eines Ätzprozesses erzeugt, der zumindest einen kristallographisch anisotrop wirkenden Ätzschritt
umfasst (Anspruch 9). Auf diese Weise lässt sich der Ätzprozess präzise steuern und es können im Vergleich zur Oberflächenorientierung unterschiedliche Kristallebenen als Wachstumsflächen für die selektive Epitaxie bereitgestellt werden. Die Grube kann so erzeugt werden, dass { 1 1 1 }-orientierte Seitenflächen in der Grube ausgebildet werden (Anspruch 10).
In weiteren Ausführungsformen wird die Grube so erzeugt, dass sie sich durch die vergrabene Isolationsschicht hindurch erstreckt und in oder auf einem kristallinen
Halbleitermaterial mündet, auf dem die vergrabene Isolationsschicht ausgebildet ist (Anspruch 7, Anspruch 1 1 ). Durch diese Vorgehensweise können verschiedene kristallographische Oberflächenorientierungen für das kristalline Substratmaterial und die aktive Schicht verwendet werden, so dass sich ein geeignetes kristallines Wachstum für die Ill-V-Schicht(en) ergibt und gleichzeitig für die aktive Siliziumschicht die für die Siliziumtechnologie geeignete Orientierung gewählt werden kann.
Die Ill-V-Schicht kann als einzelne Schicht oder auch als Schichtfolge mit zwei oder mehr Ill-V-Unterschichten aufwachsen (Anspruch 12), um gewünschte elektronische Eigenschaften und Kristalleigenschaften zu erreichen. Die Ill-V-Schicht kann dabei vorteilhaft als Ill-Nitrid-Schicht, also als Stickstoff enthaltende Schicht vorgesehen werden, wie dies für viele opto-elektronische Anwendungen vorteilhaft ist (Anspruch 13).
In einem weiteren Aspekt wird die zuvor angegebene Aufgabe gelöst durch ein
Verfahren zur Herstellung von Halbleiterelementen in einer aktiven Siliziumschicht und einer Ill-V-Schicht. Das Verfahren umfasst das Verwenden eines Substrats mit einer über einem kristallinen Substratmaterial ausgebildeten, vergrabenen Isolationsschicht und einer auf der vergrabenen Isolationsschicht gebildeten, aktiven Siliziumschicht, die elektrisch isolierte Bereiche aufweist. Isolationsgräben erreichen diese elektrische Isolation der genannten Bereiche. Ein erster, nicht zu ätzender Bereich der aktiven Siliziumschicht wird mit einer Maske abgedeckt und es wird eine Grube in einem zweiten von der Maske nicht abgedeckten Bereich erzeugt. Eine monokristalline Ill-V-Schicht wird in der Grube durch ein selektives Epitaxie-Verfahren hergestellt und ein lll-V- Halbleiterbauelement wird in dem zweiten Bereich und ein Silizium-Halbleiterbauelement wird unter Anwendung einer Silizium-Prozesstechnologie in dem ersten Bereich hergestellt.
Die Grube kann in anschaulichen Ausführungsformen so erzeugt werden, dass diese sich bis zu dem kristallinen Substratmaterial erstreckt, während in anderen Fällen die
Grube in der aktiven Siliziumschicht über der vergrabenen Isolationsschicht mündet oder in der Tiefe gesehen endet. Auch können die bereits zuvor genannten
Ausführungsformen zur Herstellung einer Halbleiterscheibe vorteilhaft angewendet werden.
Weitere vorteilhafte Ausgestaltungen sind in den abhängigen Ansprüchen angegeben und auch der folgenden detaillierten Beschreibung zu entnehmen.
Die Erfindung wird nun anhand von Ausführungsbeispielen unter Zuhilfenahme der schematischen Schnittzeichnungen erläutert. Es zeigen
Fig. 1 eine Schichtanordnung im Querschnitt einer
Halbleiterscheibe, dem Stand der Technik entsprechend,
Fig. 2 eine Schichtanordnung im Querschnitt einer Halbleiterscheibe
als Zwischenschritt zur Herstellung einer lll-V- Halbleiterschicht, die in einem elektrisch isolierten Bereich 38
einer aktiven Siliziumschicht aufgewachsen wird;
Fig. 3 die Schichtanordnung gemäß Fig. 2 nach Fertigstellung der
Ill-V-Halbleiterschicht 30;
Fig. 4 eine Schichtanordnung im Querschnitt einer Halbleiterscheibe
als Zwischenschritte zur Herstellung einer lll-V- Halbleiterschicht, die in einem elektrisch isolierten Bereich,
innerhalb dessen mit einer Grube 43 die Oberfläche der
Substratscheibe durch Ätzen freigelegt ist, aufzuwachsen ist;
Fig. 5 die Schichtanordnung gemäß Fig. 4 nach Fertigstellung der
Ill-V-Halbleiterschicht 31 , aufgewachsen auf dem
Siliziumsubstrat,
Fig. 6 eine Schichtanordnung im Querschnitt einer Halbleiterscheibe
als Zwischenschritt zur Herstellung einer Ill-V- Halbleiterschicht, die in einem elektrisch isolierten Bereich der
aktiven Siliziumschicht, die als kristallographisch (100)- orientierte Schicht zwei durch alkalische Ätzung erzeugte
{ 1 1 1 }-orientierte Seitenflächen aufweist, aufgewachsen
werden soll,
Fig. 7 die Schichtanordnung gemäß Fig. 6 nach Fertigstellung der
Ill-V-Halbleiterschicht 32, aufgewachsen auf den { 1 1 1 }- orientierten Seitenflächen.
Figur 2 zeigt ein erstes Ausführungsbeispiel. Ausgangspunkt ist eine SOI-Scheibe 1 , bestehend aus einer Siliziumträgerscheibe 20 (kurz: Träger), die auch als kristallines Substratmaterial bezeichnet wird und eine geeignete Kristallkonfiguration aufweist, einer vergrabenen Isolationsschicht, bspw. einer Oxidschicht 22 und einer aktiven
Siliziumschicht 24, die ebenfalls eine geeignete Kristall konfiguration aufweist, die gleich oder verschieden zu der Kristallkonfiguration des Substratmaterials 20 sein kann. Generell wird hierbei die Kristall konfiguration auf der Grundlage der Kristallorientierung einer Oberfläche des Trägers 20 oder der aktiven Schicht 24 angegeben. Die Oberfläche dieser Materialien (und damit auch alle dazu parallelen Schnittflächen) entspricht einer (gewissen) Kristallebene oder einer dazu physikalisch äquivalenten Ebene. Z. B. ist eine (100)-Oberflächenorientierung so zu verstehen, dass die Oberfläche einer (100)-Ebene entspricht, so dass für eine kubische Gestalt der Einheitszelle in Silizium demgemäß eine <100> Orientierung senkrecht zur Oberfläche steht. Des weiteren erfolgt die
Orientierung der Scheibe so, dass typischerweise die Transistoren und andere
Bauelemente entlang einer <100> oder <1 10> Kristallachse orientiert sind. Bei einer entsprechenden Orientierung ergeben sich also auch (100)- oder (1 10)-Ebenen als
Begrenzungsflächen für senkrecht geätzte Gräben oder Gruben, wenn sie gemäß der Ausrichtung von Transistoren in dem obigen Sinne angeordnet sind.
Durch das Einbringen von Isolationsgräben 26, 26' oder 26" wird die aktive Schicht 24 in einzelne Bereiche, z. B. einen ersten Bereich 38 und einen zweiten Bereich 39, unterteilt, die voneinander elektrisch isoliert sind. Es können mehrere solcher isolierter Bereiche vorgesehen sein. Die Isolationsgräben können dabei in einer gewünschten
"Siliziumtechnologie" hergestellt werden, in der Gräben in der aktiven Schicht 24 zur lateralen Unterteilung in aktive Bereichen der Schicht geätzt werden und diese dann mit einem zumindest teilweise isolierenden Material aufgefüllt werden. Durch diese
Maßnahme werden auch die Bereiche 38 und 39 mit geeigneter lateraler Größe durch die Siliziumprozesstechnik gebildet, wie dies für die Siliziumbauelemente (Transistoren und dergleichen) und auch für die Ill-V-Halbleiterbauelemente (Transistoren mit erhöhter Mobilität, optoelektronische Komponenten in Form von LEDs und Laserdioden) benötigt wird.
In ausgewählten Bereichen, d.h., in der gezeigten Ausführungsform im Bereich 39, wird durch übliche Bearbeitungsschritte einer gewünschten Siliziumprozesstechnologie, etwa CVD-Schichtabscheidung, Fotomaskenprozess, Plasmaätzen bzw. reaktive
lonenätzung, Entfernung der Photolackmaske, eine Maske 29, z. B. eine Oxidmaske, eine Nitridmaske oder dergleichen hergestellt, wobei nur spezielle Bereiche, hier der Bereich 38 freigeätzt werden. Andere Bereiche, also der Bereich 39 sowie, bei Bedarf, die Isolationsgräben bleiben abgedeckt. In den freigelegten Bereichen 38 kann ohne weitere Maskierungsschritte durch Verwendung der Maske 29 ein Teil der aktiven
Siliziumschicht 24 weggeätzt werden, so dass eine Grube 28 entsteht, in der später ein oder mehrere gewünschte Ill-V-Halbleiterschicht(en) aufwachsen. Es verbleibt der Rest 24' in dem Bereich 38. Oberhalb des Rests 24' wird die Grube 28 ausgebildet. Figur 3 zeigt die Halbleiterscheibe 1 nach einem Epitaxieschritt, z. B. durch ein MOCVD (Metallorganisches CVD)-Verfahren, wodurch eine lll-V- Halbleiterschicht 30 innerhalb dieser Epitaxiegrube 28 erzeugt wird. Das angewendete Epitxieverfahren ist ein selektives Verfahren, in welchem das Schichtwachstum nur auf der freiliegenden kristallinen Siliziumoberfläche und nicht auf der Maske 29 und nicht an dem
Isoliermaterial (z. B. dem Siliziumoxid) der Seitenwände der Isolationsgräben 26' und 26" erfolgt. Somit kann eine selektive und defektarme Epitaxie auf dem Boden der
Epitaxiegrube 28 erfolgen. Da sich in der gezeigten Ausführungsform die Grube 28 lateral bis zu den Isolationsgräben 26 erstreckt, deren Seitenwände wegen der
Selektivität der Abscheidung nicht als Wachstumsflächen fungieren, kann die Schicht 30, die auch als Schichtenfolge mehrerer Schichten aufwachsen kann, unter Ausnutzung der Oberflächenorientierung der verbliebenen aktiven Schicht 24' hergestellt werden.
Durch einen Abgleich der Tiefe der Epitaxiegrube 28 mit der benötigten Schichtdicke der Ill-V-Halbleiterschicht 30 wird bei Bedarf eine planare Oberfläche erzeugt.
Nach dem Entfernen der Oxidmaske 29 ergibt sich die in Figur 3 dargestellte Struktur. In den Bereichen der aktiven Schicht 24 können gängige Siliziumbauelemente z. B. CMOS- Transistoren, Dioden, Widerstände etc. platziert werden. Die elektrisch isolierte lll-V- Halbleiterschicht 30 kann beispielsweise als AlxGai-xN/GaN- Heteroschicht ausgeführt werden und die Grundlage für einen elektrisch isolierten High Electron Mobility Transistor (HEMT) bilden.
Ein weiteres Ausführungsbeispiel ist in den Figuren 4 und 5 gezeigt. Als Substratmaterial für das Wachstum der lll-V Halbleiterschicht wird aufgrund der besseren
Gitteranpassung (1 1 1 )-orientiertes Silizium bevorzugt. Für den Bereich der CMOS- Technologie ist jedoch (100)-orientiertes Silizium von Vorteil. Dies kann realisiert werden durch die Verwendung einer (1 1 1 )-orientierten Silizium-Trägerscheibe 40 oder einem kristallinen Substratmaterial mit einer (1 1 1 )-Orientierung, die auf einem geeigneten Trägermaterial aufgebracht ist, und einer (100)-orientierten aktiven Siliziumschicht 42, die beide voneinander vertikal isoliert sind durch die vergrabene Isolationsschicht 22.
Innerhalb des durch die Isolationsgräben 26' und 26" begrenzten Bereiches 38 wird die (100)- orientierte aktive Siliziumschicht 42 unter Verwendung einer Maske 59, die im gezeigten Beispiel aus der Oxidmaske 29 und einer Nitridmaske 44 aufgebaut ist, komplett weggeätzt. Ebenso wird der freigelegte Teil des vergrabenen Oxids 22 weggeätzt. Es entsteht die Epitaxiegrube 43 deren Boden 43B aus der (1 U morientierten Silizium-Trägerscheibe 40 besteht und deren Wände aus dem Oxid der Isolationsgräben 26' und 26" und der Isolationsschicht 22 besteht.
Wie in Figur 5 gezeigt ist, kann nach dem Entfernen der Nitridmaske 44 in der
Epitaxiegrube 28 selektiv eine lll-V- Halbleiterschicht 31 erzeugt werden, da das
Schichtwachstum nur auf dem freiliegenden Teil der (1 1 1 )-orientierten Silizium- Trägerscheibe 40 und nicht auf der Oxidmaske 29 bzw. nicht an dem Siliziumoxid der Seitenwände der Isolationsgräben 26 und der Isolationsschicht 22 erfolgt. Nach dem Entfernen der Oxidmaske 29 ergibt sich die in Figur 5 dargestellte Struktur.
Durch einen Abgleich der Dicke der Siliziumschicht 42 und der Dicke des vergrabenen Oxids 22 mit der benötigten Schichtdicke der Ill-V-Halbleiterschicht 30 wird eine planare Oberfläche erzeugt. In den Bereichen der aktiven Siliziumschicht 42 können gängige Siliziumbauelemente z. B. CMOS Transistoren, Dioden, Widerstände etc. platziert werden. Die elektrisch isolierte Ill-V-Halbleiterschicht 31 kann beispielsweise als
AlxGai-xN/GaN-Heteroschicht ausgeführt werden und die Grundlage für einen High Electron Mobility Transistor (HEMT) bilden.
In alternativen Ausführungsformen kann die Maske 59 auch vollständig aus Nitrid herstellt sein, sofern die Prozessparameter der selektiven Epitaxie auch zu einer nahezu verschwindenden Abscheiderate auf Siliziumnitrid führen. Dadurch kann die Maske 59 als Ätzmaske und Abscheidemaske dienen, wobei das Entfernen selektiv zu jeglichen Oxidmaterialien erfolgen kann. Ein drittes Ausführungsbeispiel ist in den Figuren 6 und 7 gezeigt. Ausgangspunkt ist eine SOI-Scheibe bestehend aus der Siliziumträgerscheibe 20, der vergrabenen
Oxidschicht 22 und der (100)-orientierten aktiven Siliziumschicht 24. Durch das
Einbringen der Isolationsgräben 26 wird die aktive Siliziumschicht 24 in die flächigen Bereiche 38, 39 unterteilt, die voneinander elektrisch isoliert sind, wie dies auch bereits zuvor erläutert ist. In ausgewählten Bereichen, also hier dem Bereich 39, wird die Maske 29 hergestellt in der Art, dass nur ein spezieller Bereich 38' freigeätzt wird. In dem dargestellten Beispiel bedeckt die Maske 29 auch einen Teil des früheren, aus Fig. 4 zu ersehenden Bereichs 38, so dass eine Grube 70 im Bereich 38' entsteht, die lateral von Material der verbliebenen Schicht 24" umschlossen ist, wobei die Grube 70 in der Schicht 24 mündet.
In den zuvor beschriebenen Ausführungsformen wurde die Ätzung der gebildeten Grube durch isotrop wirkende Ätzprozesse, z. B. durch Plasma basierte Prozesse oder nasschemische Prozesse durchgeführt, in denen die laterale Ätzrate annähernd gleich ist zur vertikalen Ätzrate, wobei jedoch die laterale Abmessung der gebildeten Grube durch die Isolationsgräben 26', 26" bzw. durch die vergrabene Isolationsschicht aufgrund der Ätzselektivität festgelegt ist.
Im Beispiel der Fig. 6, in welchem die laterale Abmessung der Grube 70 begrenzt werden soll, so dass diese in der Schicht 24 eingebettet ist, kann dies erreicht werden, indem ein anisotroper Ätzprozess angewendet wird. Für eine steilflankige Begrenzung der Grube 70 kann dazu ein plasma gestütztes anisotropes Rezept angewendet werden, wofür viele bekannte Ätzrezepte für Silizium zur Verfügung stehen. In der dargestellten Ausführungsform erfolgt das Ätzen der Grube 70 durch ein stark (kristallographisch) anisotrop wirkendes Ätzmedium, z. B. Kaliumhydroxid (KOH), TMAH (Tetramethyl- Ammoniumhydroxid), die unterschiedliche Ätzraten für unterschiedliche
Kristallorientierungen besitzen. Im gezeigten Beispiel wird die Grube 70 durch {1 1 1 }- Flächen der verbliebenen aktiven Siliziumschicht 24" begrenzt, die vorteilhaft sind, darauf den Ill-V-Halbleiter zu bilden.
In anderen Ausführungsformen können diverse Ätzverfahren kombiniert werden, um eine geeignete Form der Grube 70 oder der Gruben 29 oder 43 zu erhalten. Z. B. kann ein Plasma basierter Prozess, isotrop oder anistrop, zuerst erfolgen und sodann wird ein kristallographisch anisotroper Prozess ausgeführt, oder es können isotrope und anisotrope nasschemische Prozesse kombiniert werden.
Bei einem nachfolgenden Epitaxieschritt, z. B. einem MOCVD-Verfahren, kann eine lll-V- Halbleiterschicht 32 innerhalb dieser anisotropen Epitaxiegrube 70 erzeugt werden, da das Schichtwachstum nur auf den freiliegenden {1 1 1 }-Flächen und nicht auf der Maske 29 erfolgt. Die Schicht 32 kann zwei gegeneinander geneigte Abschnitte 32a, 32b besitzen, also nicht eben verlaufen. Durch die Verwendung von Isolationsgräben wird die aktive Siliziumschicht 24 in einzelne Bereiche unterteilt, die voneinander elektrisch isoliert sind. So können der lll-V- Halbleiter 32, beispielsweise ein AlxGai-xN-HEMT, und das Silizium der aktiven
Siliziumschicht 24 auf unterschiedlichem elektrischem Potential liegen. In einer weiteren Ausführungsform werden Halbleiterscheiben mit Ill-V-Schichtstrukturen, im speziellen Fall von Gruppe 11 l-N itrid-Sch ichtstru kturen , zur Integration von lll-V- Halbleiterbauelementen mit Siliziumhalbleiterbauelementen bei Anwendung der Silizium- CMOS-Prozesstechnologie durch folgende Verfahrensschrittfolge hergestellt. Dabei kommt eine SOI-Siliziumscheibe 1 mit durch Isolationsschichten 22, 26 voneinander elektrisch isolierten Bereichen 38, 39 der aktiven Siliziumschicht 24, 42 zum Einsatz. Es werden bestimmte, nicht zu ätzende Bereiche der aktiven Siliziumschicht 24 oder 42 mit Ätzpassivierungsschicht(en) abgedeckt und Ätzgruben 28 oder 43 oder 70 werden erzeugt, und zwar in den/dem durch die Ätzpassivierungsschicht(en) nicht abgedeckten, elektrisch isolierten Bereich(en) der aktiven Siliziumschicht. Schließlich wird eine monokristalline Ill-V-Schicht in der jeweiligen Grube durch ein MOCVD-Verfahren hergestellt. In einer Variante dieses Verfahrens hat die aktive Siliziumschicht 24 eine
kristallographische (100)-Orientierung und die Grube 28 wird mit einem isotrop wirkenden Ätzmittel geätzt.
In einer weiteren Variante hat die aktive Siliziumschicht 24 eine kristallographische (100)-Orientierung und die Grube 70 wird mit einem anisotrop wirkenden Ätzmittel geätzt, wobei { 1 1 1 }-orientierte (geneigte) Seitenflächen in der Grube 70 ausgebildet werden.
In einer weiteren Variante hat die aktive Siliziumschicht 24 eine kristallographische (1 1 1 )-Orientierung und die Grube 28 wird mit einem isotrop wirkenden Ätzmittel geätzt.
In einer weiteren Variante wird in der Grube eine Schichtenfolge mehrerer lll-V- Schichten hergestellt. In einer weiteren Ausführungsform hat das Verfahren zur Herstellung von
Siliziumhalbleiterscheiben mit Ill-V-Schichten, im speziellen Fall von Gruppe Ill-Nitrid- Schichten, zur Integration von Ill-V-Halbleiterbauelementen mit
Siliziumhalbleiterbauelementen bei Anwendung der Silizium-CMOS-Prozesstechnologie folgende Verfahrensschritte: Einsatz einer SOI-Siliziumscheibe 1 mit einer
Substratscheibe 20 und durch Isolationsschichten 22, 26 voneinander elektrisch isolierten Bereichen 38, 39 der aktiven Siliziumschicht 42 mit (100)-Orientierung;
Abdecken von bestimmten nicht zu ätzenden Bereichen der aktiven Siliziumschicht 42 mit einer Ätzmaske 59 bestehend aus einer SiO2-Schicht 29 und einer Nitridschicht 44; Erzeugung jeweils einer Ätzgrube 43 in einem bestimmten, durch die Ätzmaske nicht abgedeckten, elektrisch isolierten Bereich der aktiven Siliziumschicht 42 unter vollständiger Beseitigung der aktiven Siliziumschicht 42 und des vertikal isolierenden, vergrabenen Oxids 22 im Grubenbereich bis auf die Oberfläche der Substrat- Siliziumscheibe reichend; Herstellung einer monokristallinen Ill-V-Schicht 31 in der Grube 43 durch ein MOCVD-Verfahren.
In einer weiteren Variante dieses Verfahrens hat das Substrat 40 eine kristallographische (1 1 1 )-Orientierung und die Grube 43 wird mit isotrop wirkenden Ätzmitteln geätzt.
In einer weiteren Variante hat das Substrat eine kristallographische (100)-Orientierung und die Grube 43 wird zunächst mit einem isotrop wirkenden und nachfolgend zur Ausbildung von { 1 1 1 }-orientierten Seitenflächen mit einem anisotrop wirkenden Ätzmittel geätzt.
In einer weiteren Variante wird in der Grube 43 eine Schichtenfolge mit mehreren lll-V- Schichten hergestellt.
Auszug zu den Bezugszeichen
I Halbleiterscheibe mit SOI-Konfiguration
I I Trägerscheibe (Siliziumsubstrat)
12 Germanium und/oder Silizium-Germaniumschicht
13 Isolationsschicht
14 einkristalline Siliziumschicht
15 Isolationsschicht
16 monokristalline Halbleiterschicht
17 monokristalline Halbleiterschicht
18 erster Bereich
19 zweiter Bereich
20 Silizium-Trägerscheibe (Substrat)
22 vergrabenes Oxid
24 aktive Siliziumschicht
26', 26" Isolationsgraben (Siliziumoxid oder Siliziumnitrid an den Grabenwänden)
28 Grube für Epitaxie
29 Oxidmaske
30 Ill-V-Halbleiterschicht
38 erster Bereich, in welchem Ill-V-Halbleiterelemente hergestellt werden oder herzustellen sind
39 zweiter Bereich, in dem Silizium-Halbleiterelemente hergestellt werden oder herzustellen sind
40 (1 1 1 )-orientierte Si-Trägerscheibe
42 (100)-orientierte aktive Siliziumschicht
43 Durchgängige Einsenkung (Grube) für Epitaxie
43B Boden der Grube 43
44 Nitridmaske
59 mehrlagige Maske für Ätzung und Abscheidung
70 Ätzgrube mit { 1 1 1 }- Seitenflächen

Claims

Ansprüche.
1. Verfahren zur Herstellung einer Halbleiterscheibe mit einer aktiven
Siliziumschicht und mit zumindest einer Ill-V-Schicht (30, 31 ,32), geeignet oder angepasst, Bauelemente aus Ill-V-Halbleitermaterial und Silizium bei Anwendung einer Silizium-Prozesstechnologie zu integrieren,
die Herstellung mit den folgenden Schritten
Bereitstellen einer SOI-Siliziumscheibe (1 ) mit einer vergrabenen
Isolationsschicht (22) und einer darauf ausgebildeten aktiven
Siliziumschicht (24, 42), wobei durch die vergrabene
Isolationsschicht (22) und eine Grabenisolation (26; 26', 26")
zumindest ein erster (39) und zumindest ein zweiter (38) Bereich
der aktiven Siliziumschicht (24, 42) erzeugt sind, die
gegeneinander elektrisch isoliert sind;
Abdecken des ersten isolierten Bereichs (39) der aktiven
Siliziumschicht (24, 42) mit einer Maske (29, 59);
Erzeugen einer Grube (28, 43, 70) in dem zweiten Bereich (38)
der aktiven Siliziumschicht (24,42) unter Verwendung der Maske
(29, 59) als Ätzmaske;
Herstellen zumindest einer monokristallinen Ill-V-Schicht (30, 31 ,
32) in der Grube (28, 43, 70) durch ein selektives Epitaxie- Verfahren in Anwesenheit der Maske (29, 59).
2. Verfahren nach Anspruch 1 , wobei die Grube (28, 43, 70) sich lateral bis zu der vertikalen Grabenisolation (26', 26") erstreckt.
3. Verfahren nach Anspruch 1 oder 2, wobei die aktive Siliziumschicht (24) eine kristallographische (100) oder (1 1 1 )-Oberflächenorientierung hat.
4. Verfahren nach Anspruch 2 oder 3, wobei die Grube (28) mit einem isotrop
wirkenden Ätzmittel geätzt wird.
5. Verfahren nach einem der Ansprüche 2 bis 4, wobei die Grube durch einen
Plasma gestützten Ätzprozess erzeugt wird.
6. Verfahren nach Anspruch 5, wobei der Plasma gestützte Ätzprozess eine geringe oder zumindest geringere laterale Ätzrate im Vergleich zu einer vertikalen Ätzrate besitzt.
7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Grube (43) so erzeugt wird, dass sie auf oder in der aktiven Siliziumschicht mündet.
8. Verfahren nach Anspruch 1 oder einem der Ansprüche 3 bis 7, wobei die Grube (28, 43) lateral von Material der aktiven Siliziumschicht des ersten Bereichs (39) umschlossen ist.
9. Verfahren nach Anspruch 8, wobei die Grube mittels eines Ätzprozesses erzeugt wird, der zumindest einen kristallographisch anisotrop wirkenden Ätzschritt umfasst.
10. Verfahren nach Anspruch 9, wobei die Grube so erzeugt wird, dass { 1 1 1 }- orientierte Seitenflächen in der Grube (70) ausgebildet werden.
1 1 . Verfahren nach einem der Ansprüche 1 bis 6 oder nach einem der Ansprüche 8 bis 10, wobei die Grube so erzeugt wird, dass sie sich durch die vergrabene Isolationsschicht (22) hindurch erstreckt und in oder auf einem kristallinen
Halbleitermaterial mündet, auf dem die vergrabene Isolationsschicht ausgebildet ist.
12. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Ill-V-Schicht als Schichtfolge zwei oder mehr Ill-V-Unterschichten aufweist.
13. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Ill-V-Schicht Stickstoff aufweist.
14. Verfahren zur Herstellung von Halbleiterelementen in einer aktiven Siliziunnschicht und zumindest einer Ill-V-Schicht (30, 31 , 32) mit folgenden Verfahrensschritten
Verwenden eines Substrats (20, 40) mit einer über einem kristallinen
Substratmaterial (20, 40) ausgebildeten, vergrabenen Isolationsschicht (22) und einer auf der vergrabenen Isolationsschicht (22) gebildeten aktiven Siliziumschicht (24, 42), die durch Isolationsgräben (26', 26") voneinander elektrisch isolierte Bereiche (38, 39) aufweist;
Abdecken eines ersten nicht zu ätzenden Bereichs (39) der aktiven
Siliziumschicht (42) mit einer Maske (29, 59);
Erzeugen einer Grube (29, 43, 70) in einem zweiten, von der Maske (29, 59) nicht abgedeckten Bereich (38);
Herstellen einer monokristallinen Ill-V-Schicht (30, 31 , 32) in der Grube (29, 43, 70) durch ein selektives Epitaxie-Verfahren;
Herstellen eines Ill-V-Halbleiterbauelements in dem zweiten Bereich (38) und eines Silizium-Halbleiterbauelements unter Anwendung einer Silizium- Prozesstechnologie in dem ersten Bereich (39).
15. Verfahren nach Anspruch 14, wobei die Grube so erzeugt wird, dass diese sich bis zu dem kristallinen Substratmaterial erstreckt.
16. Verfahren nach Anspruch 14, wobei die Grube so erzeugt wird, dass diese in der aktiven Siliziumschicht über der vergrabenen Isolationsschicht mündet.
17. Verfahren nach einem der Ansprüche 14 oder 15, wobei das kristalline
Substratmaterial (20, 40) und die aktive Siliziumschicht (24, 42) eine
unterschiedliche Oberflächenkristallorientierung besitzen.
18. Verfahren nach Anspruch 17, wobei die aktive Siliziumschicht eine (100)- und das kristalline Substratmaterial eine (1 1 1 )-Oberflächenorientierung besitzt.
19. Verfahren nach Anspruch 18, wobei die Grube (43) mit isotrop wirkenden
Ätzmitteln geätzt wird.
20. Verfahren nach Anspruch 14 oder 15, wobei das kristalline Substratmatenal eine kristallographische (100)-Oberflächenorientierung hat und die Grube (43) zunächst mit einem isotrop wirkenden und nachfolgend zur Ausbildung von { 1 1 1 }- orientierten Seitenflächen mit einem anisotrop wirkenden Ätzmittel geätzt wird.
21 . Verfahren nach einem der Ansprüche 14 bis 20, wobei in der Grube (43) eine
Schichtenfolge mehrerer Ill-V-Schichten hergestellt wird.
22. Verfahren nach einem der Ansprüche 14 bis 21 , wobei das Silizium- Halbleiterbauelement auf der Grundlage eines CMOS-Prozesses hergestellt wird.
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