DE102014116834B4 - Halbleitereinzelchip aufweisend eine Maskierungsstruktur, die Teil von Chip-Vereinzelung-Schnittfugengebieten ist und diese definiert, Verfahren zum Ausbildung eines Halbleiterchips sowie zugehöriger Wafer - Google Patents

Halbleitereinzelchip aufweisend eine Maskierungsstruktur, die Teil von Chip-Vereinzelung-Schnittfugengebieten ist und diese definiert, Verfahren zum Ausbildung eines Halbleiterchips sowie zugehöriger Wafer Download PDF

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Abstract

Halbleitereinzelchip (1), der Folgendes aufweist:eine selektive Epitaxieschicht (60), die Vorrichtungsgebiete (100) aufweist; undeine Maskierungsstruktur (50), die um Seitenwände der Epitaxieschicht (60) derart angeordnet ist, dass sie eine Ringstruktur um die selektive Epitaxieschicht (60) herum bildet, wobei die Maskierungsstruktur (50) ein Gebiet der lokalen Oxidation von Silicium ist und wobei die Maskierungsstruktur (50) Teil von Chip-Vereinzelung-Schnittfugengebieten ist und diese definiert.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleitervorrichtungen und insbesondere vorgegebene Schnittfugengebiete und Verfahren zu deren Herstellung.
  • Halbleitervorrichtungen werden in vielen elektronischen und anderen Anwendungen verwendet. Halbleitervorrichtungen können integrierte Schaltungen umfassen, die auf Halbleiterwafern ausgebildet werden. Alternativ können Halbleitervorrichtungen als monolithische Vorrichtungen, z. B. als diskrete Vorrichtungen, ausgebildet werden. Halbleitervorrichtungen werden auf Halbleiterwafern durch Ablagern vieler Arten von Dünnfilmen aus Material über den Halbleiterwafern, Mustern der Dünnfilme aus Material, Dotieren ausgewählter Gebiete der Halbleiterwafer usw. ausgebildet.
  • In einem herkömmlichen Halbleiterherstellungsprozess werden eine große Anzahl von Halbleitervorrichtungen in einem einzelnen Wafer hergestellt. Nach Abschluss des Herstellungsprozesses auf der Vorrichtungsebene und auf der Verdrahtungsebene werden die Halbleitervorrichtungen auf dem Wafer getrennt. Zum Beispiel kann der Wafer eine Vereinzelung erfahren. Während der Vereinzelung wird der Wafer mechanisch behandelt und werden die Halbleitervorrichtungen physisch getrennt, so dass einzelne Einzelchips ausgebildet werden. Allerdings sind Trennprozesse teuer und können zur Ausbildung von Rissen und Defekten führen, die wachsen und zum Ausbeuteverlust führen können.
  • Die US 2002 / 0 011 612 A1 zeigt eine Halbleitervorrichtung, die eine konvexe Halbleiterschicht bereitgestellt auf einem Halbleitersubstrat, einen Source- und einen Drain-Bereich bereitgestellt in der konvexen Halbleiterschicht und eine Gate-Elektrode aufweist. Die Gate-Elektrode weist einen Seitenwand-Gateabschnitt auf, der über eine Seitenfläche der konvexen Halbleiterschicht in einem isolierten Zustand bezüglich der konvexen Halbleiterschicht bereitgestellt ist.
  • Die US 6 294 803 B1 zeigt eine Halbleitervorrichtung, die aufweist: ein Substrat, eine Mehrzahl von aktiven Bereichen auf dem Substrat, wobei die aktiven Bereiche eingelassene und erhöhte Typen haben und alternativ parallel zu dem Substrat sind, und eine Mehrzahl von ersten und zweiten Feldisolationsschichten an Feldbereichen, die benachbart sind zu den aktiven Bereichen, wobei die erste Feldisolationsschicht parallel zu dem Substrat ist und die zweite Feldisolationsschicht senkrecht zu dem Substrat ist.
  • Die US 2008 / 0 054 301 A1 zeigt einen verspannten Kanaltransistor, der durch Kombinieren eines Stressors, welcher in dem Kanalbereich positioniert ist, mit Stressoren, welche auf gegenüberliegenden Seiten des Kanalbereichs positioniert sind, bereitgestellt wird. Dies erzeugt eine erhöhte Verspannung im Kanalbereich, was zu einer entsprechend verbesserten Transistorleistung führt.
  • Die US 2005 / 0 012 111 A1 zeigt eine Struktur einer JFET-Vorrichtung, ein Verfahren zu deren Herstellung und einen Betrieb der Vorrichtung. Die Vorrichtung ist nahe der Oberseite eines Substrats gebildet, hat eine Einbettungsschicht, die mit einem Drain-Anschluss elektrisch verbindbar ist, und hat einen Körperbereich über der Einbettungsschicht. Ein Abschnitt des Körperbereichs ist in Kontakt mit einem Gate-Bereich, der mit einem Gate-Anschluss verbunden ist. Die Vorrichtung weist einen Kanalbereich auf, dessen Länge sich über den Abstand zwischen der Einbettungsschicht und einem Source-Bereich erstreckt, der von dem Kanalbereich nach oben vorsteht und mit einem Source-Anschluss verbunden ist. Der Strom der Vorrichtung fließt in dem Kanal im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats.
  • Die US 6 967 132 B2 zeigt ein Verfahren zur Bildung einer Halbleiterschaltung, bei dem ein einkristallines Siliziumsubstrat bereitgestellt und eine Maske gebildet wird, die einen ersten Abschnitt des Substrats bedeckt und einen zweiten Abschnitt unabgedeckt lässt. Ein Graben wird in dem nicht abgedeckten Abschnitt ausgebildet und mindestens teilweise mit einem Halbleitermaterial gefüllt, das mindestens ein atomares Prozent eines anderen Elements als Silizium aufweist. Die Maske wird entfernt und eine erste Halbleiterschaltungskomponente über dem ersten Abschnitt des Substrats gebildet. Ebenso wird eine zweite Halbleiterschaltungskomponente über dem Halbleitermaterial gebildet, das zumindest teilweise den Graben füllt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Halbleitereinzelchip eine selektive Epitaxieschicht, die Vorrichtungsgebiete umfasst, und eine Maskierungsstruktur, die um Seitenwände der Epitaxieschicht angeordnet ist. Die Maskierungsstruktur ist Teil einer freiliegenden Oberfläche des Halbleitereinzelchips.
  • In einer Ausgestaltung kann die Maskierungsstruktur ein Gebiet der lokalen Oxidation von Silicium (LOCOS-Gebiet) sein. In noch einer Ausgestaltung kann die selektive Epitaxieschicht eine Schicht aufweisen, die Siliciumcarbid aufweist. In noch einer Ausgestaltung kann die selektive Epitaxieschicht eine Schicht aufweisen, die Gallium und Stickstoff aufweist. In noch einer Ausgestaltung kann der Halbleitereinzelchip ferner ein Füllmaterial aufweisen, das über der Maskierungsstruktur angeordnet ist. In noch einer Ausgestaltung kann das Füllmaterial Teil der freiliegenden Oberfläche des Halbleitereinzelchips sein. In noch einer Ausgestaltung kann der Halbleitereinzelchip ferner ein Substrat aufweisen, wobei die selektive Epitaxieschicht über dem Substrat angeordnet ist. In noch einer Ausgestaltung können das Substrat und die selektive Epitaxieschicht ein selbes Halbleitermaterial sein. In noch einer Ausgestaltung können das Substrat und die selektive Epitaxieschicht ein unterschiedliches Halbleitermaterial aufweisen. In noch einer Ausgestaltung kann die selektive Epitaxieschicht ein Driftgebiet aufweisen. In noch einer Ausgestaltung kann der Halbleitereinzelchip ferner Folgendes aufweisen: eine weitere selektive Epitaxieschicht, wobei die selektive Epitaxieschicht über der weiteren selektiven Epitaxieschicht angeordnet ist, wobei die selektive Epitaxieschicht und die weitere selektive Epitaxieschicht ein unterschiedliches Halbleitermaterial aufweisen. In noch einer Ausgestaltung kann die Bandlücke der selektiven Epitaxieschicht größer als die der weiteren selektiven Epitaxieschicht sein. In noch einer Ausgestaltung können die Vorrichtungsgebiete ein Source-Gebiet und ein Kanalgebiet eines Transistors aufweisen.
  • Gemäß eirier Ausführungsform der vorliegenden Erfindung umfasst ein Halbleitereinzelchip eine selektive Epitaxieschicht, die Vorrichtungsgebiete umfasst, die über einem Substrat angeordnet sind, eine Maskierungsstruktur, die in dem Substrat angeordnet ist, und ein Füllmaterial, das über der Maskierungsstruktur angeordnet ist. Das Füllmaterial ist um Seitenwände der selektiven Epitaxieschicht angeordnet und ist Teil einer freiliegenden Oberfläche des Halbleitereinzelchips.
  • In einer Ausgestaltung können das Substrat und die selektive Epitaxieschicht ein selbes Halbleitermaterial sein. In noch einer Ausgestaltung können das Substrat und die selektive Epitaxieschicht ein unterschiedliches Halbleitermaterial aufweisen. In noch einer Ausgestaltung kann eine Dicke der Epitaxieschicht größer als die Dicke der Maskierungsstruktur sein. In noch einer Ausgestaltung kann eine Dicke der Epitaxieschicht, gemessen von der Oberseite der Maskierungsstruktur, kleiner als die Breite der Maskierungsstruktur sein. In noch einer Ausgestaltung kann die Maskierungsstruktur ein Schädigungsgebiet aufweisen. In noch einer Ausgestaltung kann die Maskierungsstruktur Teil der freiliegenden Oberfläche des Halbleitereinzelchips sein. In noch einer Ausgestaltung kann die selektive Epitaxieschicht eine Schicht aufweisen, die Siliciumcarbid aufweist. In noch einer Ausgestaltung kann die selektive Epitaxieschicht eine Schicht aufweisen, die Gallium und Stickstoff aufweist. In noch einer Ausgestaltung können die Vorrichtungsgebiete ein Source-Gebiet und ein Kanalgebiet eines Transistors aufweisen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Ausbilden eines Halbleiterchips das Bereitstellen eines Substrats, das ein erstes Gebiet, ein zweites Gebiet und ein drittes Gebiet umfasst. Das erste Gebiet ist zwischen dem zweiten Gebiet und dem dritten Gebiet angeordnet. Die Maskierungsstruktur bedeckt das erste Gebiet des Substrats. Von einer ersten Hauptoberfläche des Substrats wird eine Epitaxieschicht aufwachsen gelassen. Die Epitaxieschicht umfasst eine erste Schicht, die über dem zweiten Gebiet angeordnet ist, und eine zweite Schicht, die über dem dritten Gebiet angeordnet ist. Die Maskierungsstruktur verhindert, dass die Epitaxieschicht in dem ersten Gebiet aufwächst. Unter Verwendung eines Vereinzelungsprozesses werden ein erster Halbleiterchip, der die erste Schicht umfasst, und ein zweiter Halbleiterchip, der die zweite Schicht umfasst, ausgebildet, ohne dass die Epitaxieschicht durchgeschnitten wird.
  • In einer Ausgestaltung können das Substrat und die Epitaxieschicht ein selbes Halbleitermaterial sein. In noch einer Ausgestaltung können das Substrat und die Epitaxieschicht ein unterschiedliches Halbleitermaterial aufweisen. In noch einer Ausgestaltung kann die Epitaxieschicht ein Driftgebiet aufweisen. In noch einer Ausgestaltung kann das Verfahren ferner das Ausbilden eines Vorrichtungsgebiets in der Epitaxieschicht aufweisen. In noch einer Ausgestaltung kann das Vereinzeln das Durchschneiden des Substrats durch das erste Gebiet aufweisen. In noch einer Ausgestaltung kann die Epitaxieschicht Galliumnitrid aufweisen. In noch einer Ausgestaltung kann die Epitaxieschicht Siliciumcarbid oder Silicium aufweisen. In noch einer Ausgestaltung kann das Aufwachsenlassen einer Epitaxieschicht das Ausbilden eines Grabens zwischen der ersten Schicht und der zweiten Schicht aufweisen, wobei die Maskierungsstruktur eine Unterseite des Grabens bildet. In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Füllen des Grabens mit einem Dummy-Füllmaterial; Ausbilden eines Vorrichtungsgebiets in der Epitaxieschicht; und Ausbilden des Halbleiterchips durch Durchschneiden des Substrats und des Dummy-Füllmaterials. In noch einer Ausgestaltung kann das Ausbilden einer Maskierungsstruktur Folgendes aufweisen: Ausbilden einer Hartmaske über dem Substrat, wobei die Hartmaske das zweite Gebiet und das dritte Gebiet bedeckt; und Behandeln des ersten Gebiets. In noch einer Ausgestaltung kann das Behandeln des ersten Gebiets das Oxidieren der Oberfläche des ersten Gebiets aufweisen. In noch einer Ausgestaltung kann das Behandeln des ersten Gebiets das Schädigen eines Abschnitts des ersten Gebiets aufweisen. In noch einer Ausgestaltung kann das Schädigen das Verwenden eines Plasmaprozesses, eines Ionenimplantationsprozesses, eines Bestrahlungsprozesses aufweisen. In noch einer Ausgestaltung kann das Verwenden des Vereinzelungsprozesses zum Ausbilden des Halbleiterchips das Entfernen des Substrats aufweisen. In noch einer Ausgestaltung kann das Aufwachsenlassen einer Epitaxieschicht das Aufwachsenlassen eines stark dotierten Epitaxiegebiets, gefolgt von einem schwächer dotierten Epitaxiegebiet, aufweisen. In noch einer Ausgestaltung kann die erste Schicht durch die Maskierungsstruktur an der zweiten Schicht befestigt werden. In noch einer Ausgestaltung kann das Verwenden des Vereinzelungsprozesses zum Ausbilden des Halbleiterchips das Ätzen der Maskierungsstruktur aufweisen. In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Ausbilden einer ersten Kontaktanschlussfläche über der ersten Hauptoberfläche des Substrats, Befestigen eines Trägers über der ersten Hauptoberfläche des Substrats; Dünnen des Substrats zum Freilegen der Epitaxieschicht und der Maskierungsstruktur; und Ausbilden eines Rückseitenmetalls über der freiliegenden Epitaxieschicht. In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Ätzen der freiliegenden Epitaxieschicht nach dem Dünnen; Ausbilden einer Keimschicht über der Epitaxieschicht und über der Maskierungsstruktur; und Entfernen der Keimschicht über der Maskierungsstruktur, wobei nach Entfernen der Keimschicht über der Maskierungsstruktur über der Keimschicht das Rückseitenmetall ausgebildet wird. In noch einer Ausgestaltung kann die Maskierungsstruktur während des Aufwachsenlassens der Epitaxieschicht verhindern, dass sich die Epitaxieschicht in dem zweiten Gebiet mit der Epitaxieschicht in dem dritten Gebiet vereinigt.
  • Im Vorstehenden ist eine Ausführungsform der vorliegenden Erfindung recht umfassend dargelegt, damit die folgende ausführliche Beschreibung der Erfindung besser verstanden werden kann. Im Folgenden werden zusätzliche Ausführungsformen der Erfindung beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Allerdings wird vom Fachmann auf dem Gebiet gewürdigt werden, dass die Konzeption und die spezifischen Ausführungsformen, die offenbart werden, leicht als Grundlage zum Ändern oder Entwerfen anderer Strukturen oder Prozesse zur Ausführung derselben Zwecke der vorliegenden Erfindung genutzt werden können. Außerdem sollte vom Fachmann auf dem Gebiete erkannt werden, das solche äquivalenten Konstruktionen nicht von dem wie in den beigefügten Ansprüchen dargelegten Erfindungsgedanken und Schutzumfang der Erfindung abweichen.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihre Vorteile wird nun Bezug genommen auf die folgenden Beschreibungen in Verbindung mit der beigefügten Zeichnung, in der:
    • 1, die 1A-1C enthält, einen Halbleitereinzelchip gemäß Ausführungsformen der vorliegenden Erfindung darstellt, wobei 1A eine Querschnittsansicht darstellt, 1B eine Draufsicht des Halbleitereinzelchips ist, 1C eine vergrößerte Ansicht darstellt, die mehrere innerhalb der Epitaxieschicht ausgebildete Transistoren darstellt;
    • 2, die 2A-2K enthält, eine Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß Ausführungsformen der vorliegenden Erfindung darstellt;
    • 3, die 3A-3D enthält, eine Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß alternativen Ausführungsformen der vorliegenden Erfindung darstellt;
    • 4, die 4A-4C enthält, eine Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß alternativen Ausführungsformen der vorliegenden Erfindung darstellt;
    • 5, die 5A-5E enthält, eine Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt;
    • 6, die 6A-6M enthält, eine Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß alternativen Ausführungsformen der vorliegenden Erfindung darstellt;
  • Sofern nicht etwa anderes angegeben ist, beziehen sich einander entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren allgemein auf einander entsprechende Teile. Die Figuren sind so gezeichnet, dass sie die relevanten Aspekte der Ausführungsformen deutlich veranschaulichen, und sind nicht notwendig maßstabsgerecht gezeichnet.
  • Im Folgenden werden die Herstellung und die Verwendung verschiedener Ausführungsformen ausführlich diskutiert. Allerdings sollte gewürdigt werden, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bietet, die in einer breiten Vielfalt spezifischer Kontexte verkörpert werden können. Die spezifischen diskutierten Ausführungsformen sind lediglich veranschaulichend für spezifische Arten, die Erfindung herzustellen und zu verwenden, und beschränken nicht den Schutzumfang der Erfindung.
  • Um aktive Gebiete der Halbleitervorrichtungen auszubilden, werden zunehmend Epitaxieprozesse verwendet. Außerdem können Epitaxieprozesse verwendet werden, um Heteroepitaxieschichten auszubilden. Zum Beispiel können Si-, SiC- oder GaN-Technologien Epitaxie-Silicium, Epitaxie-Siliciumcarbid (Epitaxie-SiC), Epitaxie-Galliumnitrid (Epitaxie-GaN) über einem Silicium- oder Siliciumcarbidsubstrat verwenden. Allerdings sind solche Heteroepitaxieschichten anfällig für Rissbildung und/oder Abblättern während nachfolgender Chipvereinzelungsprozesse. Insbesondere kann die Vereinzelung durch mechanische Verfahren (Sägen, Stealth-Dicing usw.) direkt durch die Heteroepitaxieschicht die Epitaxieschicht beschädigen. Dieses Abblättern, diese Rissbildung und eine andere Beschädigung können die elektrische Leistungsfähigkeit beeinträchtigen oder sogar die Funktionalität des Chips zerstören und somit die Produktausbeute beeinträchtigen. Ausführungsformen der vorliegenden Erfindung überwinden diese und andere Mängel durch Verwendung vorgegebener Schnittfugengebiete, über denen die Epitaxieschicht nicht aufwachsen gelassen wird.
  • Unter Verwendung von 1 wird eine strukturelle Ausführungsform der Vorrichtung beschrieben. Zusätzliche strukturelle Ausführungsformen werden unter Verwendung der 3C, 3D, 4C, 5E und 6M beschrieben. Unter Verwendung von 2 wird eine Ausführungsform zur Herstellung der Vorrichtung beschrieben. Alternative Ausführungsformen zur Herstellung der Vorrichtung werden unter Verwendung von 3-6 beschrieben.
  • 1, die 1A-1C enthält, veranschaulicht einen Halbleitereinzelchip gemäß Ausführungsformen der vorliegenden Erfindung. 1A veranschaulicht eine Querschnittsansicht, 1B ist eine Draufsicht des Halbleitereinzelchips, 1C veranschaulicht eine vergrößerte Ansicht, die mehrere innerhalb der Epitaxieschicht ausgebildete Transistoren darstellt.
  • In 1A ist ein Halbleitersubstrat 10 nach Abschluss der Front-end-of-line-Verarbeitung und der Back-end-of-line-Verarbeitung dargestellt. Das Halbleitersubstrat 10 weist einen darin ausgebildeten Halbleiterchip 1 auf. Der Chip 1 kann irgendeine Art Chip sein. Zum Beispiel kann der Chip 1 eine Leistungsvorrichtung, ein Logikchip, ein Speicherchip, ein analoger Chip und andere Arten von Chips sein. Der Chip 1 kann mehrere Vorrichtungen wie etwa Transistoren, Isolierschichtbipolartransistoren, Leistungs-MOSFETs, Leistungs-MOSFETs mit Kompensationsstrukturen in der Driftzone oder Dioden, die eine integrierte Schaltung bilden, umfassen oder kann eine diskrete Vorrichtung wie etwa ein einzelner Transistor, ein einzelner Isolierschichtbipolartransistor, ein einzelner Leistungs-MOSFET, ein einzelner Leistungs-MOSFET mit Kompensationsstrukturen in der Driftzone oder eine einzelne Diode sein. Der Chip 1 kann verschiedene Arten aktiver und passiver Vorrichtungen wie etwa Dioden, Transistoren, Isolierschichtbipolartransistoren, Leistungs-MOSFETs, Leistungs-MOSFETs mit Kompensationsstrukturen in der Driftzone, Thyristoren, Kondensatoren, Induktionsspulen, Widerstände, optoelektronische Vorrichtungen, Sensoren, mikroelektromechanische Systeme und andere umfassen. In einer alternativen Ausführungsform ist der Chip 1 eine diskrete Halbleitervorrichtung, z. B. ein diskreter Leistungstransistor, ein diskreter Isolierschichtbipolartransistor, ein diskreter Leistungs-MOSFET, ein diskreter Leistungs-MOSFET mit Kompensationsstrukturen in der Driftzone. Alternativ können die aktiven Vorrichtungen Dioden einschließlich Lichtemitterdioden, Laserdioden und andere umfassen.
  • Anders als herkömmliche Halbleitereinzelchips umfasst der Chip 1 eine selektive Epitaxieschicht 60, die über dem Substrat 10 angeordnet ist. Allerdings bedeckt die selektive Epitaxieschicht 60 nicht das gesamte Substrat 10. Vielmehr ist die selektive Epitaxieschicht 60 nur in dem zentralen Abschnitt des Chips 1, aber nicht in einem Rand- oder Peripherieabschnitt des Chips 1, wo die Vereinzelung vorgesehen ist, ausgebildet. Die Länge L60 und die Breite W60 der selektiven Epitaxieschicht 60 sind besser in 1B dargestellt, die die Draufsicht ist.
  • Anhand von 1A sind innerhalb des Substrats 10 Vorrichtungsgebiete (auch bezeichnet als Device-Gebiete) 100 angeordnet. In verschiedenen Ausführungsformen können die Vorrichtungsgebiete 100 dotierte Gebiete enthalten. Ferner kann ein Abschnitt der Vorrichtungsgebiete 100 über dem Substrat 10 ausgebildet sein. Die Vorrichtungsgebiete 100 können aktive Gebiete wie etwa Kanalgebiete von Transistoren enthalten. Die selektive Epitaxieschicht 60 umfasst eine Oberseite und eine gegenüberliegende Unterseite. In verschiedenen Ausführungsformen sind die aktiven Vorrichtungen näher zu der Oberseite der selektiven Epitaxieschicht 60 als zu der unteren Oberfläche ausgebildet. Die aktiven Vorrichtungen sind in Vorrichtungsgebieten 100 der selektiven Epitaxieschicht 60 ausgebildet. Alternativ können die aktiven Vorrichtungen, z. B. ein vertikaler Transistor, ein Isolierschichtbipolartransistor, ein Leistungs-MOSFET, ein Leistungs-MOSFET mit Kompensationsstrukturen in der Driftzone oder eine vertikale Diode, im Wesentlichen über die gesamte Dicke der selektiven Epitaxieschicht 60 ausgebildet sein. Die Epitaxieschicht 60 kann die Driftzone über der unteren Oberfläche der selektiven Epitaxieschicht 60 enthalten. Zum Beispiel kann ein vertikaler n-Kanal-Feldeffekttransistor eine n-dotierte Feldsperrzone oder eine n-dotierte Pufferschicht über einem n-dotierten Drain enthalten. Die n-dotierte Feldsperrzone oder eine n-dotierte Pufferschicht kann dazu verwendet werden, die Ausdehnung der Raumladungsschicht anzuhalten oder die Lawinenfähigkeit zu verbessern oder die Festigkeit gegen kosmische Strahlung der Vorrichtungen durch wenigstens eine teilweise Kompensation von Elektronenströmen zu verbessern. In verschiedenen Ausführungsformen kann die Epitaxieschicht 60 Drain-, Drift-, Kanal- und Source-Gebiete enthalten, die unter Verwendung desselben Halbleitermaterials (Homoepitaxie) oder eines anderen Halbleitermaterials (Heteroepitaxie) ausgebildet werden können.
  • Beispiele für Heteroepitaxieprozesse enthalten Galliumnitrid auf Silicium, Galliumnitrid auf Siliciumcarbid, Siliciumcarbid auf Silicium, gefolgt von Galliumnitrid auf dem Siliciumcarbid, Galliumnitrid auf Silicium, gefolgt von Aluminiumgalliumnitrid auf dem Galliumnitrid.
  • Der Chip 1 kann alle notwendigen Verdrahtungen, Verbindungen, Anschlussflächen usw. zum Koppeln zwischen Vorrichtungen und/oder mit einer externen Schaltungsanordnung enthalten. Diese Verbindungen können in oder über der selektiven Epitaxieschicht 60 ausgebildet sein. Als ein Beispiel veranschaulicht 1A eine erste Kontaktanschlussfläche 101 und eine zweite Kontaktanschlussfläche 102, die über der Oberseite der Vorrichtungsgebiete 100 ausgebildet sind. Die erste Kontaktanschlussfläche 101 kann z. B. eine Gate-Anschlussfläche sein und die zweite Kontaktanschlussfläche 102 kann ein Kontakt zu den Source-Zonen und Körperzonen der Vorrichtungen sein.
  • Die Seitenwände der selektiven Epitaxieschicht 60 sind von einem Füllmaterial 80 umgeben. Das Füllmaterial 80 kann in verschiedenen Ausführungsformen ein Glas, Siliciumdioxid, Siliciumnitrid, Harze, dielektrische Materialien mit niedrigem k und andere dielektrische Materialien sein.
  • Das Füllmaterial 80 ist über einer Maskierungsstruktur 50 angeordnet. In einer Ausführungsform umfasst die Maskierungsstruktur 50 Siliciumdioxid und umfasst sie eine Schnabelform. Zum Beispiel weist in 1A der Schnabel auf der linken Seite der Seite in Richtung des zentralen Abschnitts des Chips 1, während die andere Seitenwand der Maskierungsstruktur 50 Teil der freiliegenden Oberfläche des Halbleitereinzelchips ist.
  • Wie in 1A dargestellt ist, weist die Maskierungsstruktur 50 eine Unterseite auf, die tiefer als die untere Hauptoberfläche des Substrats 10 ist, was angibt, dass die Ausbildung der Maskierungsstruktur 50 einen Abschnitt des Substrats 10 verbraucht hat. Außerdem ist die selektive Epitaxieschicht 60 über der Maskierungsstruktur 50 nicht epitaktisch ausgebildet.
  • Als eine Veranschaulichung zeigt 1C mehrere Transistoren, die in der selektiven Epitaxieschicht 60 ausgebildet sind. Über den Kanalgebieten 15 sind Gate-Leitungen 12 ausgebildet. Die Gate-Leitungen 12 sind durch die Gate-Dielektrikumschichten 11 von den Kanalgebieten 15 getrennt. In der selektiven Epitaxieschicht 60 sind Source/Drain-Gebiete 14 ausgebildet. Die Transistoren können andere Strukturen wie etwa Abstandshalter 13, Kontakt-Plugs usw. enthalten, die nicht gezeigt sind. Bei Bedarf können in der selektiven Epitaxieschicht 60 zusätzliche Wannengebiete ausgebildet sein. Das Obige ist nur ein Beispiel. In verschiedenen Ausführungsformen können an diesem Verfahren andere Arten von Vorrichtungen, die oben teilweise aufgeführt sind, beteiligt sein.
  • 2, die 2A-2K enthält, veranschaulicht eine Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß Ausführungsformen der vorliegenden Erfindung.
  • In 2A sind über einem Substrat 10 ein Pad-Oxid 20 und eine gemusterte Hartmaskenschicht 30 ausgebildet. In verschiedenen Ausführungsformen kann das Substrat 10 Silicium oder Siliciumcarbid umfassen. In verschiedenen Ausführungsformen kann das Substrat 10 ein Wafer sein. Das Substrat 10 kann eine oder mehrere Epitaxieschichten enthalten. In einer oder in mehreren Ausführungsformen kann das Substrat 10 ein Siliciumgrundmaterialwafer oder ein Silicium-auf-Isolator-Wafer sein. In einigen Ausführungsformen kann das Substrat 10 ein III-V-Substrat mit Elementen aus der Gruppe III und aus der Gruppe V sein oder kann das Substrat 10 ein II-VI-Substrat mit Elementen aus der Gruppe II und aus der Gruppe VI sein. In einer oder in mehreren Ausführungsformen kann das Substrat 10 ein Silicium-auf-Saphir-Substrat (SOS-Substrat) sein. In einer oder in mehreren Ausführungsformen kann das Substrat 10 ein Germanium-auf-Isolator-Substrat (GeOI-Substrat) sein. In einer oder in mehreren Ausführungsformen kann das Substrat 10 eines oder mehrere Halbleitermaterialien wie etwa Silicium, Siliciumgermanium, Siliciumcarbid, Germanium, Galliumarsenid, Indiumarsenid, Galliumnitrid, Indiumgalliumarsenid oder Indiumantimonid sein.
  • Über dem Substrat 10 ist ein Pad-Oxid 20 ausgebildet. In einer Ausführungsform kann das Pad-Oxid 20 etwa 50 nm Siliciumdioxid umfassen. In verschiedenen Ausführungsformen kann das Pad-Oxid 20 eine Dicke von etwa 20 nm bis etwa 100 nm umfassen. In verschiedenen Ausführungsformen kann das Pad-Oxid 20 durch thermische Oxidation ausgebildet werden. In alternativen Ausführungsformen kann das Pad-Oxid 20 unter Verwendung eines Abscheidungsprozesses wie etwa eines chemischen Gasphasenabscheidungsprozesses ausgebildet werden. Zum Beispiel kann das Pad-Oxid 20 in einem Fall dadurch aufwachsen gelassen werden, dass die Oberfläche des Substrats 10 in einem Fall einer Temperatur von etwa 800 °C bis etwa 950 °C und z. B. etwa 15 min/900 °C ausgesetzt wird.
  • Über dem Pad-Oxid 20 ist eine Hartmaskenschicht 30 ausgebildet. In einer oder in mehreren Ausführungsformen kann die Hartmaskenschicht 30 über dem Pad-Oxid 20 abgelagert sein. In einer oder in mehreren Ausführungsformen kann die Hartmaskenschicht 30 eine Nitridschicht umfassen. In einer oder in mehreren Ausführungsformen kann die Hartmaskenschicht 30 unter Verwendung eines chemischen Gasphasenabscheidungsprozesses bei einer Temperatur von etwa 550 °C bis etwa 800 °C abgelagert werden.
  • In verschiedenen Ausführungsformen kann die Hartmaskenschicht 30 eine Dicke von etwa 60 nm bis etwa 300 nm umfassen. In einer Ausführungsform kann die Hartmaskenschicht 30 z. B. 200 nm Siliciumnitrid umfassen. Alternativ können das Pad-Oxid 20 und die Hartmaskenschicht 30 andere Materialien und Dimensionen umfassen.
  • Wie in 2A gezeigt ist, werden in der Hartmaskenschicht 30 unter Verwendung eines Lithographieprozesses mehrere Gräben 40 ausgebildet oder gemustert. Zum Beispiel kann über der Hartmaskenschicht 30 eine Schicht eines lichtempfindlichen Materials wie etwa eines Photoresists (nicht gezeigt) abgelagert werden und kann die Photoresistschicht mit einer gewünschten Struktur für die Gräben 40 strukturiert werden. Die Photoresistschicht kann dadurch strukturiert werden, dass sie z. B. durch eine Lithographiemaske, ebenfalls nicht gezeigt, Energie ausgesetzt wird. Alternativ können eine reflektierende Lithographiemaske oder ebenfalls Direktstrukturierung verwendet werden, um die Photoresistschicht zu strukturieren. Daraufhin kann die Photoresistschicht als eine Ätzmaske verwendet werden, während Abschnitte der Hartmaskenschicht 30 unter Verwendung eines Ätzprozesses wie etwa eines reaktiven Ionenätzprozesses (RIE-Prozesses) weggeätzt oder entfernt werden, um die Gräben 40 auszubilden. Nach dem Strukturieren der Photoresistschicht wird die Hartmaskenschicht 30, z. B. unter Verwendung eines Trockenätzprozesses, geätzt, um die in 2A gezeigte Struktur auszubilden. In einer oder in mehreren Ausführungsformen kann das Trockenätzen unter Verwendung eines Fluorplasmas, z. B. unter Verwendung eines CF4- oder NF3-Quellgases, ausgeführt werden. Nach dem Ätzen der Hartmaskenschicht 30 kann irgendeine verbleibende Photoresistschicht unter Verwendung eines Resistabtragprozesses entfernt werden.
  • Alternativ können andere Ätzprozesse verwendet werden, um die Gräben 40 auszubilden. In verschiedenen Ausführungsformen kann die Hartmaskenschicht 30 mehr als eine Schicht enthalten und kann sie Schichten unterschiedlicher Materialien enthalten.
  • Ferner zeigen die Figuren nur einen Teil des Substrats 10 und können über dem Substrat 10 ähnliche zusätzliche Strukturen verdoppelt sein.
  • 2B veranschaulicht eine Halbleiterstruktur nach der Ausbildung lokaler Oxidationsgebiete gemäß Ausführungsformen der vorliegenden Erfindung.
  • Das Substrat 10 wird einer oxidierenden Umgebung ausgesetzt, um die freiliegenden Oberflächen des Substrats 10 zu oxidieren. Die Hartmaskenschicht 30 an der Oberfläche des Substrats 10 verhindert, dass von der Hartmaskenschicht 30 bedeckte Gebiete des Substrats 10 oxidieren. Dies erzeugt lokal auf der Oberfläche des Substrats 10 eine dickere Siliciumdioxidschicht (als ein Beispiel für ein Substrat 10 aus Silicium). Die Funktion der Hartmaskenschicht 30 ist es, immer dann, wenn sie vorhanden ist, zu verhindern, dass eine Oxidation auftritt. Allerdings wird ein Teil des Substrats 10 unter der Hartmaskenschicht 30 oxidiert, da die Sauerstoffatome durch das Pad-Oxid 20 diffundieren und die Oberfläche des Substrats 10 unter ihm oxidieren. Dies führt zur Ausbildung einer Maskierungsstruktur 50 mit einem schnabelförmigen Profil.
  • In verschiedenen Ausführungsformen können die Dicken des Pad-Oxids 20 und der Hartmaskenschicht 30 gesteuert werden, um das seitliche Vordringen des Oxids unter der Hartmaskenschicht 30 zu manipulieren. In verschiedenen Ausführungsformen könnte der lokale Oxidationsprozess bei etwa 950 °C bis etwa 1150 °C, in einer Ausführungsform z. B. bei etwa 1050 °C, ausgeführt werden. In verschiedenen Ausführungsformen könnte der lokale Oxidationsprozess 20 Minuten bis etwa 120 Minuten und in einer Ausführungsform etwa 60 Minuten ausgeführt werden. In verschiedenen Ausführungsformen beträgt die Dicke der Maskierungsstruktur 50 (t50) etwa 50 nm bis 500 nm.
  • 2C veranschaulicht die Halbleiterstruktur nach Entfernen der Hartmaskenschicht gemäß Ausführungsformen der vorliegenden Erfindung. Wie nachfolgend in 2C dargestellt ist, ist die Hartmaskenschicht 30 entfernt worden. In verschiedenen Ausführungsformen kann die Hartmaskenschicht 30 unter Verwendung eines Ätzprozesses wie etwa eines Nassätzprozesses entfernt werden. In einer oder in mehreren Ausführungsformen kann der Ätzprozess so ausgelegt werden, dass er an dem Pad-Oxid 20 anhält.
  • 2D veranschaulicht die Halbleiterstruktur nach Entfernen des Pad-Oxids gemäß Ausführungsformen der vorliegenden Erfindung. In verschiedenen Ausführungsformen kann das Pad-Oxid 20 z. B. unter Verwendung eines Ätzprozesses entfernt werden. In einer oder in mehreren Ausführungsformen kann der Ätzprozess ein Nassätzprozess sein, der als ein Deckschichtätzprozess ausgeführt wird. Nach Abschluss des Ätzprozesses ist über dem Substrat 10 nur die Maskierungsstruktur 50 vorhanden.
  • 2E veranschaulicht eine Querschnittsansicht der Halbleiterstruktur nach Abschluss eines selektiven Epitaxieprozesses gemäß Ausführungsformen der vorliegenden Erfindung und 2F veranschaulicht eine Draufsicht der entsprechenden Struktur.
  • In einer oder in mehreren Ausführungsformen wird das Substrat 10 einem selektiven Epitaxieprozess ausgesetzt. In verschiedenen Ausführungsformen kann der Epitaxieprozess auf selektive Weise so ausgeführt werden, dass auf der Maskierungsstruktur 50 keine Ablagerung auftritt. In verschiedenen Ausführungsformen ordnet der Epitaxieprozess Atome des Materials an, das auf dem Substrat 10 abgelagert wird, und übernimmt er die Kristallform des Substrats 10. In verschiedenen Ausführungsformen kann der Epitaxieprozess irgendein Prozess sein, der ein orientiertes Aufwachsen eines Einkristallmaterials auf einem anderen Einkristallmaterial erzeugt. In verschiedenen Ausführungsformen kann der Epitaxieprozess unter Verwendung verschiedener Ablagerungstechniken wie etwa metallorganischer Dampfphasenepitaxie (MOVPE), metallorganischer chemischer Gasphasenabscheidung (MOCVD), Molekularstrahlepitaxie (MBE) und Hybriddampfphasenepitaxie (HVPE) und anderer Arten chemischer Gasphasenabscheidung und eines anderen Ablagerungsprozesses abgelagert werden.
  • In verschiedenen Ausführungsformen kann der Epitaxieprozess eine oder mehrere Schichten aus Silicium, Siliciumgermanium, Siliciumcarbid, Galliumnitrid, Aluminiumnitrid, Indiumphosphid, Indiumarsenid, Indiumantimonid, Galliumarsenid, Aluminiumgalliumnitrid, Indiumgalliumnitrid und Kombinationen davon ablagern. Andere Beispiele enthalten Verbindungshalbleiter wie etwa Nitridhalbleiter der Gruppe III. In verschiedenen Ausführungsformen kann der Epitaxieprozess ein Heteroepitaxieprozess sein.
  • Als ein Beispiel kann durch Ablagern von Silan oder von Chlorquellen wie etwa Siliciumchlorid eine Siliciumepitaxie ausgeführt werden. Ähnlich kann unter Verwendung von Silan zusammen mit leichten Kohlenwasserstoffen wie etwa Propan oder Ethylen Siliciumcarbid abgelagert werden. Als ein weiteres Beispiel kann unter Verwendung eines Galliumvorläufers wie etwa Galliumchlorid zusammen mit einer Quelle für Stickstoff wie etwa Ammoniak Galliumnitrid abgelagert werden.
  • In verschiedenen Ausführungsformen kann der Epitaxieprozess bei etwa 600 °C bis etwa 1000 °C ausgeführt werden. In alternativen Temperaturen können niedrigere Temperaturen verwendet werden. Höhere Temperaturen können schnellere Ablagerungsraten bieten, können aber zu mehr defekten Schichten führen und/oder können zu unerwünschten Ablagerungen auf der Maskierungsstruktur 50 führen.
  • In verschiedenen Ausführungsformen werden auf dem Abschnitt des Substrats 10, der von der Maskierungsstruktur 50 bedeckt ist, keine Epitaxieschichten aufwachsen gelassen oder ausgebildet. Folglich maskiert die Maskierungsstruktur 50 das Substrat 10 während des Epitaxieneuwachsprozesses. Wie in 2E dargestellt ist, enthält die selektive Epitaxieschicht 60 unter Verwendung des Epitaxieprozesses ausgebildete Mesas, die durch die Maskierungsstruktur 50 getrennt sind. Die Mesas sind durch Gräben 45 getrennt, deren Unterseiten durch die Maskierungsstruktur 50 gebildet sind. Die Dicke der Epitaxieschicht kann z. B. wie in 2E gezeigt größer als die Dicke der Maskierungsstruktur 50 sein. Alternativ kann die Dicke der Epitaxieschicht im Vergleich zu der Dicke der Maskierungsstruktur 50 kleiner oder näherungsweise dieselbe sein, um z. B. ein seitliches Aufwachsen der Epitaxieschicht zu verhindern.
  • In 2F ist eine Draufsicht der Halbleiterstruktur in dieser Verarbeitungsphase dargestellt. Wie in 2F dargestellt ist, wird die selektive Epitaxieschicht 60 in verschiedenen Ausführungsformen vorteilhaft über Gebieten des Substrats 10, die Teil des Schnittgebiets 65 sind, die auch als Schnittfuge, Schnittkanal, Schnittstraßen oder Ritzlinien bezeichnet werden können, nicht ausgebildet. Vielmehr wird die selektive Epitaxieschicht 60 nur über den Halbleiterchipgebieten 75 ausgebildet.
  • In verschiedenen Ausführungsformen können die Epitaxieschichten 60 eine Dicke (H60) von etwa 100 nm bis etwa 1 µm aufweisen. In verschiedenen Ausführungsformen und insbesondere für Ausführungsformen, in denen das epitaktisch abgelagerte Material dem Substratmaterial entspricht, können die Epitaxieschichten 60 eine Dicke (H60) von etwa 500 nm bis etwa 10 µm oder sogar 200 µm aufweisen. Die Dicke H60 der selektiven Epitaxieschicht 60 kann - für den Fall der epitaktischen Ablagerung eines Materials auf dem Substrat 10, das von dem Substratmaterial verschieden ist - von der Gitterfehlanpassung zwischen dem Substrat 10 in kristalliner Form und Material, das aufwachsen gelassen wird, abhängen. Vorteilhaft ist die kritische Dicke der selektiven Epitaxieschicht 60, die aufwachsen gelassen werden kann, bevor sich Versetzungen und andere Fehler bilden, viel höher als beim Aufwachsen derselben Epitaxieschicht über einem Deckschichtsubstrat, z. B. ohne Maskierungsstruktur 50. Dies ist so, da die selektive Epitaxieschicht 60, die als ein Mesa ausgebildet wird, die übermäßige Verspannung wegen der Gitterfehlanpassung seitlich entspannen kann. Außerdem ist die Gesamtformänderungsenergie in der Schicht, die aufwachsen gelassen wird, in Bezug auf eine Deckschichtablagerung der Epitaxieschicht viel geringer. Die Gesamtformänderungsenergie hängt von dem Volumen des Materials ab, das aufwachsen gelassen wird (Höhe H60 × Breite W60 × Länge L60). Da die Breite W60 und die Länge L60 viel kleiner als bei einem Deckschichtepitaxieprozess hergestellt werden, kann die Höhe H60 erhöht werden, ohne dass sich irgendwelche Fehler bilden. Dementsprechend ermöglichen Ausführungsformen der vorliegenden Erfindung selbst dann die Ausbildung der hochwertigen Epitaxieschichten, wenn Materialien mit großer Fehlanpassung aufwachsen gelassen werden. Im Gegensatz dazu können dicke Epitaxieschichten während der Ablagerung Risse und/oder Gleitlinien bilden, wenn sie als eine Deckschicht abgelagert werden. Zum Beispiel können GaN-Schichten von mehr als einigen hundert Nanometern, wenn sie als eine Deckschicht aufwachsen gelassen werden, beim Abkühlen auf Raumtemperatur wegen der großen Gitterfehlanpassung (etwa 2,4 %) und großer Unterschiede der Wärmeausdehnungskoeffizienten im Fall eines Si-Substrats einen Riss bekommen.
  • Dennoch können Ausführungsformen der vorliegenden Erfindung zwischen der selektiven Epitaxieschicht 60 und dem Substrat 10 eine oder mehrere Pufferschichten enthalten. Außerdem kann die selektive Epitaxieschicht 60 in verschiedenen Ausführungsformen abgestuft werden. Zum Beispiel kann die Menge (z. B. der Atomprozentbruchteil) eines Elements in dem Material, das abgelagert wird, mit der Dicke in der Weise geändert werden, dass die Formänderungsenergie von der Grenzfläche des Substrats 10 (oder der Pufferschicht, falls vorhanden) und der selektiven Epitaxieschicht 60 schrittweise erhöht wird. Zum Beispiel kann nach dem Aufwachsen eines stark dotierten Driftgebiets ein schwach dotiertes Kanalgebiet mit der entgegengesetzten Dotierung aufwachsen gelassen werden, worauf das Aufwachsen eines Source-Gebiets folgt. Alternativ können in einigen Ausführungsformen unter Verwendung einer anderen Zusammensetzung andere Schichten der selektiven Epitaxieschicht 60 aufwachsen gelassen werden, um die Verspannung und die Bandlücke innerhalb jeder Schicht zu modulieren. Zum Beispiel kann die Driftzone aus einem ersten Epitaxiematerial aufwachsen gelassen werden, über dem das Kanal- oder Basisgebiet mit einem anderen Epitaxiematerial aufwachsen gelassen werden kann.
  • Es ist festzustellen, dass die selektive Epitaxieschicht 60 nach Facettenart aufwachsen gelassen werden kann, d. h., dass bestimmte Kristallebenen schneller als andere aufwachsen können, was zu dem seitlichen Vordringen der selektiven Epitaxieschicht 60 über der Maskierungsstruktur 50 führen kann. Dementsprechend müssen die seitliche Entfernung oder die Breite W50 und die Dicke t50 der Maskierungsstruktur 50 (2F) (für eine gegebene Dicke H60 der selektiven Epitaxieschicht 60) in der Weise vorgegeben werden, dass sich angrenzende Mesas nicht vereinigen. Zum Beispiel ist die halbe Dicke der selektiven Epitaxieschicht 60, von der Oberseite der Maskierungsstruktur 50 gemessen (H60 - W50) kleiner als die halbe Dicke der Maskierungsstruktur (W50), d. h. 1/2 (H60 - W50) < 1/2 W50.
  • In einer oder in mehreren Ausführungsformen wird die selektive Epitaxieschicht 60 auf einer Silicium-(100-)Oberfläche aufwachsen gelassen. In anderen Ausführungsformen kann die selektive Epitaxieschicht 60 auf anderen Siliciumebenen wie etwa (110) oder (111) aufwachsen gelassen werden.
  • Außerdem kann die selektive Epitaxieschicht 60 während des Ablagerungsprozesses Verunreinigungen sowie Dotierungsmittel einführen. Zum Beispiel können Dotierungsmittel während des epitaktischen Ablagerungsprozesses in situ zugegeben werden.
  • 2G veranschaulicht eine Querschnittsansicht der Halbleiterstruktur nach einen Überfüllprozess gemäß Ausführungsformen der vorliegenden Erfindung. Das Füllmaterial 80 wird innerhalb der zwischen den angrenzenden Mesas der selektiven Epitaxieschicht 60 ausgebildeten Gräben 45 (2E) abgelagert. In verschiedenen Ausführungsformen kann das Füllmaterial 80 ein Gemisch eines oder mehrerer Elemente aus Silicium, Kohlenstoff, Sauerstoff, Stickstoff, Wasserstoff, Fluor umfassen.
  • In verschiedenen Ausführungsformen kann das Füllmaterial 80 ein aufgeschleudertes Dielektrikum wie etwa ein Glas sein. In alternativen Ausführungsformen kann das Füllmaterial 80 eine Oxidschicht wie etwa Tetraethylorthosilicatoxid (TEOS-Oxid) sein. In alternativen Ausführungsformen kann das Füllmaterial 80 ein Material mit niedrigem k umfassen. Das Füllmaterial 80 kann unter Verwendung einer chemischen oder physikalischen Gasphasenabscheidung oder einer Schleuderbeschichtung, in verschiedenen Ausführungsformen z. B. einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD), einer plasmaverstärkten chemischen Gasphasenabscheidung (PECVD), einer Gasphasenabscheidung in hochdichtem Plasma und einer anderen Gasphasenabscheidung, abgelagert werden.
  • In alternativen Ausführungsformen kann das Füllmaterial 80 Materialien auf Kohlenstoffgrundlage wie etwa amorphen Kohlenstoff (z. B. hydrierten amorphen Kohlenstoff, tetraedrischen amorphen Kohlenstoff oder ein Gemisch davon), polykristallinen Kohlenstoff, Kohlenstoffverbundwerkstoffe, fluorierten Kohlenstoff und Kombinationen davon umfassen.
  • 2H veranschaulicht eine Querschnittsansicht der Halbleiterstruktur nach einem Planarisierungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
  • In verschiedenen Ausführungsformen kann das Füllmaterial 80 in der Weise planarisiert oder poliert werden, dass die Oberseite der selektiven Epitaxieschicht 60 freigelegt wird. In verschiedenen Ausführungsformen kann das Füllmaterial 80 unter Verwendung eines chemischmechanischen Polierprozesses (CMP-Prozesses) oder anderer geeigneter Techniken planarisiert werden.
  • 21 veranschaulicht eine Querschnittsansicht der Halbleiterstruktur nach Ausbilden der Front-end-of-line- und der Back-end-of-line-Verarbeitung gemäß Ausführungsformen der vorliegenden Erfindung.
  • Nach dem Planarisierungsprozess wird das freiliegende Halbleitergebiet der selektiven Epitaxieschicht 60 zum Ausbilden von Vorrichtungsgebieten 100 behandelt. Die Ausbildung der Vorrichtungsgebiete 100 kann dotierte Gebiete zum Ausbilden von Transistoren, Leistungs-MOSFETs, IGBTs, Dioden, Thyristoren, Triacs und anderen Arten von Vorrichtungen ausbilden. In einer Ausführungsform werden in der selektiven Epitaxieschicht 60 mehrere vertikale Transistoren, z. B. eine Leistungshalbleitervorrichtung, ausgebildet. Nach Ausbilden der Vorrichtungsgebiete 100 können über den Vorrichtungsgebieten 100 Kontaktgebiete, Plugs und eine Verdrahtungsmetallisierung ausgebildet werden. Die Verdrahtungsmetallisierung kann das Ausbilden von Kontaktanschlussflächen enthalten. Zum Beispiel veranschaulicht 21 eine erste Kontaktanschlussfläche 101 und eine zweite Kontaktanschlussfläche 102. In einer Ausführungsform ist die erste Kontaktanschlussfläche 101 eine Gate-Kontaktanschlussfläche und ist die zweite Kontaktanschlussfläche 102 eine Source-Kontaktanschlussfläche eines diskreten Transistors.
  • 2J veranschaulicht eine Querschnittsansicht der Halbleiterstruktur nach Vereinzelung gemäß Ausführungsformen der vorliegenden Erfindung. 2K ist eine Draufsicht der entsprechenden in 2J dargestellten Struktur.
  • Durch die Schnittgebiete 65 wird ein Zerschneiden ausgeführt. Insbesondere schneidet eine Schneidklinge Trenngebiete 110, die schmaler als die Breite der Schnittgebiete 65 sind, durch. Die Trenngebiete 110 sind die Gebiete, durch die die Schneidklinge geht. Alternativ können die Trenngebiete 110 das Gebiet sein, über dem in einem Stealth-Laser-Schneidprozess ein Riss ausgebildet wird oder in dem in einem Plasmaätzprozess eine Öffnung ausgebildet wird.
  • Wie oben beschrieben wurde, bedeckt die Maskierungsstruktur 50 die Schnittgebiete 65. Außerdem und folglich sind die Trenngebiete 110 schmaler als die Maskierungsstruktur 50. Somit schneidet die Schneidklinge nur die Maskierungsstruktur 50, nicht aber die selektive Epitaxieschicht 60, durch. In verschiedenen Ausführungsformen wird die Vereinzelung ohne irgendein Durchschneiden der selektiven Epitaxieschicht 60 erzielt. Dies vermeidet die Rissausbreitung von den Seitenwänden des vereinzelten Halbleitereinzelchips. Besonders vorteilhaft ist dies im Fall härterer Materialien wie etwa Siliciumcarbid und Galliumnitrid. Ferner blättern die Gebiete von thermischem Oxid der Maskierungsstruktur 50, die fest an die Siliciumatome des Substrats 10 gebunden sind, obgleich sie den Schneidaktionen ausgesetzt werden können, nicht ab. Falls die aktive Vorrichtung dick genug ist, ist es ebenfalls möglich, das Substrat 10 durch Rückseitendünnungstechniken zu entfernen, sodass ein weiterer Vereinzelungsprozess durch Zerschneiden oder durch einen Laserprozess nicht notwendig ist, falls die Gräben 40 nicht mit Material gefüllt sind. Falls die Füllung eine SiO2-Schicht ist, kann die Vereinzelung mittels eines Ätzschritts ausgeführt werden.
  • 3, die 3A-3D enthält, veranschaulicht eine Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß alternativen Ausführungsformen der vorliegenden Erfindung.
  • Anhand von 3A wird unter Verwendung eines Maskierungsprozesses die alternative Maskierungsstruktur 50 ausgebildet. Zum Beispiel kann die Maskierungsstruktur 50 in dieser Ausführungsform nach dem in 2A gezeigten Schritt abgelagert werden, anstatt wie in der früheren Ausführungsform unter Verwendung eines thermischen Oxidationsprozesses ausgebildet zu werden. Die nachfolgende Verarbeitung kann wie in 2C-2I beschrieben folgen.
  • Anhand von 3B kann der Schneidprozess in verschiedenen Ausführungsformen wie in früheren Ausführungsformen ausgeführt werden. Wie in früheren Ausführungsformen schneidet die Schneidklinge nur die Maskierungsstruktur 50 und nicht die selektive Epitaxieschicht 60 durch. 3C veranschaulicht die Halbleiterstruktur nach dem Schneidprozess.
  • 3D veranschaulicht eine alternative Ausführungsform, in der die Maskierungsstruktur 50 die Seitenwand der selektiven Epitaxieschicht 60 im Wesentlichen bedeckt. Die Dicke der Maskierungsstruktur 50 ist hier im Wesentlichen ähnlich der Dicke der nachfolgend abgelagerten selektiven Epitaxieschicht 60. In solchen Fällen kann das Füllmaterial 80 nicht notwendig sein, jedoch dazu verwendet werden, eine planare Struktur auszubilden.
  • 4, die 4A-4C enthält, veranschaulicht eine Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß alternativen Ausführungsformen der vorliegenden Erfindung.
  • In verschiedenen Ausführungsformen kann die selektive Epitaxieschicht 60 nach Ablagern einer Pufferschicht 95 ausgebildet werden. Die Pufferschicht 95 kann verwendet werden, um die Stärke der Verspannung an der Grenzfläche zwischen der selektiven Epitaxieschicht 60 und dem Substrat 10 zu verringern. Außerdem verhält sich die Pufferschicht 95 als eine Keimschicht für den nachfolgenden Epitaxieprozess. In verschiedenen Ausführungsformen kann die Pufferschicht 95 in der Weise gewählt werden, dass die Gitterfehlanpassung zwischen der Pufferschicht 95 und dem Substrat 10 kleiner als die Gitterfehlanpassung zwischen der selektiven Epitaxieschicht 60 und dem Substrat 10 ist. Zum Beispiel kann während des Ablagerns einer selektiven Epitaxieschicht 60, die Galliumnitrid umfasst, eine Pufferschicht 95 abgelagert werden, die Hafniumnitrid oder Aluminiumnitrid enthält. Ähnlich kann während des Ablagerns einer selektiven Epitaxieschicht 60, die Siliciumcarbid umfasst, vor Aufwachsen der gewünschten Siliciumcarbidepitaxieschicht eine Pufferschicht 95 aufwachsen gelassen werden, die einen niedrigeren Kohlenstoffprozentsatz umfasst. Zum Beispiel kann die Pufferschicht in verschiedenen Ausführungsformen unter Verwendung eines langsameren Wachstums und/oder einer niedrigeren Kohlenstoffkonzentration in der Quellgaschemie aufwachsen gelassen werden.
  • In verschiedenen Ausführungsformen können auf die beschriebenen Beschreibungen nachfolgende Prozesse folgen. In einer Ausführungsform können die nachfolgenden Prozesse auf die 2A-2I zugeordneten Prozessschritte folgen, was zu der als 4A dargestellten Struktur führt. Als eine Veranschaulichung ist ebenfalls die in 3 beschriebene Maskierungsstruktur dargestellt. Allerdings könnten Ausführungsformen der Erfindung ebenfalls die Maskierungsstruktur 50 auf der Grundlage eines thermischen Oxids enthalten, wie sie in 2 gezeigt ist. Anhand von 4B kann das Substrat 10 wie in früheren Ausführungsformen beschrieben vereinzelt werden. In 4C ist ein nach der Vereinzelung ausgebildeter Halbleiterchip 1 dargestellt.
  • 5, die 5A-5E enthält, veranschaulicht eine Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
  • In dieser Ausführungsform wird das Substrat 10 dadurch maskiert, dass die freiliegende Oberfläche des Substrats 10 in der Weise geschädigt wird, dass ein nachfolgendes Epitaxiewachstum gehemmt wird. Als eine Veranschaulichung veranschaulicht 5A eine Halbleiterstruktur nach Ablagerung und Musterung einer Hartmaskenschicht 30 über dem Substrat 10. Alternativ kann die Hartmaskenschicht 30 in einigen Ausführungsformen ausgelassen werden und kann eine Photoresistschicht ausreichen.
  • In dem Substrat 10 wird ein Schädigungsprozess 140 ausgeführt. In einer Ausführungsform umfasst der Schädigungsprozess 140 einen Ionenimplantationsschritt. Zum Beispiel kann der Ionenimplantationsprozess an der Oberseite des Substrats 10 ein amorphes Gebiet (das Schädigungsgebiet 150) ausbilden. Das amorphe Gebiet verhindert das nachfolgende Epitaxieneuwachsen. In verschiedenen Ausführungsformen kann der Ionenimplantationsprozess Störstellen oder Dotierungsmittel einführen, die Epitaxieneuwachsen hemmen oder die einfach zu einer mechanischen Schädigung, z. B. durch Argonimplantation oder durch andere inerte Elemente, führen.
  • Alternativ können andere Arten von schädigungserzeugenden Prozessen verwendet werden. Zum Beispiel kann in einer Ausführungsform eine Plasmaschädigung verwendet werden, um das Schädigungsgebiet 150 auszubilden. In einer anderen Ausführungsform kann ein Bestrahlungsprozess wie etwa eine Ultraviolettbehandlung ausgeführt werden, um das Schädigungsgebiet 150 auszubilden.
  • Anhand von 5C wird die Hartmaskenschicht 30 z. B. unter Verwendung eines Nassätzprozesses entfernt. Falls anstelle der Hartmaskenschicht 30 eine Photoresistschicht verwendet wurde, kann ein Resistabtragprozess ausreichen, um die Photoresistschicht zu entfernen. Wie in früheren Ausführungsformen beschrieben wurde, können anhand von 5D nachfolgend eine optionale Pufferschicht (nicht gezeigt, siehe 4) und eine selektive Epitaxieschicht 60 ausgebildet werden. Wie in anderen Ausführungsformen beschrieben wurde, können zusätzliche Vorrichtungsgebiete 100 und eine nachfolgende Metallisierung ausgebildet werden. Wie in früheren Ausführungsformen beschrieben wurde, kann das Substrat 10 vereinzelt werden. Wie in früheren Ausführungsformen schneidet das Trenngebiet der Schneidklinge (oder Entsprechungen) das Schädigungsgebiet 150, aber nicht die selektive Epitaxieschicht 60, durch.
  • 5E veranschaulicht einen Halbleiterchip 1 nach dem Vereinzelungsprozess. Wie in früheren Ausführungsformen beschrieben wurde, enthält die freiliegende Seitenwand des Halbleiterchips 1 einen Abschnitt des Schädigungsgebiets 150, der Füllschicht 80 und des Substrats 10.
  • 6, die 6A-6M enthält, veranschaulicht eine Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß Ausführungsformen der vorliegenden Erfindung.
  • 6A veranschaulicht ein mit der dicken Trennschicht 210 beschichtetes Substrat 10. Das Substrat 10 kann ein Siliciumsubstrat sein, wie es in verschiedenen anderen Ausführungsformen beschrieben wurde. In verschiedenen Ausführungsformen kann die Trennschicht 210 eine Siliciumoxidschicht oder eine Siliciumnitridschicht umfassen. In einer oder in mehreren Ausführungsformen kann die Trennschicht 210 eine über einen thermischen Hochtemperaturoxidationsprozess hergestellte Feldoxidschicht sein. Die Trennschicht 210 kann z. B. unter Verwendung eines Oxidationsprozesses bei etwa 900 °C bis etwa 1150 °C hergestellt werden. Alternativ können zum Ausbilden der Trennschicht 210 andere Ablagerungstechniken verwendet werden.
  • Vorteilhaft ist die Trennschicht 210 in der Lage, Front-end-Verarbeitungstemperaturen auszuhalten. In verschiedenen Ausführungsformen kann die Dicke der Trennschicht 210 in Abhängigkeit von der Art der Vorrichtung, die hergestellt wird, gewählt werden. Wie aus der folgenden Verarbeitung hervorgeht, ist die Dicke der Trennschicht 210 ein wichtiger Faktor bei der Bestimmung der Enddicke des Halbleiterchips, der hergestellt wird. Zum Beispiel können Niederspannungsvorrichtungen nur eine 5 µm bis etwa 20 µm dicke Trennschicht 210 erfordern. Im Gegensatz dazu können Vorrichtungen für höhere Spannungen eine etwa 20 µm bis etwa 190 µm dicke Trennschicht 210 verwenden.
  • Nun anhand von 6B wird die Trennschicht 210 so strukturiert, dass eine strukturierte Trennschicht 220 ausgebildet wird. In verschiedenen Ausführungsformen kann die Trennschicht 210 so strukturiert werden, dass die aktiven Bereiche des Chips, der hergestellt wird, geöffnet werden. In verschiedenen Ausführungs formen wird die Trennschicht 210 so strukturiert, dass die Trennschicht 210 in Bereichen über den Schnittgebieten 65 nicht entfernt wird.
  • Nachfolgend wird anhand von 6C ein selektiver epitaktischer Ablagerungsprozess ausgeführt. Zunächst wird über der freiliegenden Oberseite des Substrats 10 die stark dotierte Epitaxieschicht 230 mit demselben Dotierungstyp wie die Driftschicht der Vorrichtung aufwachsen gelassen. Der Dotierungsmittelgehalt der stark dotierten Epitaxieschicht 230 kann so gewählt werden, dass der ohmsche Kontaktwiderstand des Kontakts mit der Rückseite verbessert wird. Eine starke Dotierung verringert den Kontaktwiderstand. Alternativ kann auf dem Substrat eine Emitterschicht mit dem zu der Driftschicht entgegengesetzten Dotierungstyp abgelagert werden.
  • Nachfolgend wird über der stark dotierten Epitaxieschicht 230 eine schwächer dotierte Epitaxieschicht 240 aufwachsen gelassen. Die schwächere Dotierung der schwächer dotierten Epitaxieschicht 240 ermöglicht die Ausbildung unterschiedlich dotierter Gebiete innerhalb der schwächer dotierten Epitaxieschicht 240. Wie in früheren Ausführungsformen beschrieben wurde, können z. B. auf einer Oberseite der schwächer dotierten Epitaxieschicht 240 die Vorrichtungsgebiete ausgebildet werden. Optional kann zwischen diesen zwei Schichten eine Feldsperrschicht oder Pufferschicht mit einem Dotierungsgrad, der höher als die Dotierung der Epitaxieschicht 240 und niedriger als der der stark dotierten Epitaxieschicht 230 ist, implementiert werden.
  • Zum Polieren der Oberfläche der schwächer dotierten Epitaxieschicht 240 kann (nach Bedarf) ein Planarisierungsprozess ausgeführt werden. Dieser Planarisierungsprozess kann unter Verwendung eines CMP-Planarisierungsprozesses, der an der Trennschicht 220 anhält, erreicht werden. Dementsprechend ist die Oberseite der Trennschicht 220 nach dem CMP-Planarisierungsprozess mit der Oberseite der schwächer dotierten Epitaxieschichten 240 koplanar.
  • Nun anhand von 6D kann an der freiliegenden schwächer dotierten Epitaxieschicht 240 die Front-end-Verarbeitung ausgeführt werden. Zum Beispiel kann nach Ausbildung von Vorrichtungsgebieten in und über der schwächer dotierten Epitaxieschicht 240, wie in früheren Ausführungsformen beschrieben wurde, über der schwächer dotierten Epitaxieschicht 240 eine Metallisierung ausgebildet werden. Zum Beispiel können Kontaktanschlussflächen wie etwa eine erste Kontaktanschlussfläche 101 und eine zweite Kontaktanschlussfläche 102 zum Herstellen eines elektrischen Kontakts mit externen Schaltungen ausgebildet werden.
  • Über den Metallisierungsschichten wird eine Passivierungsschicht 270 abgelagert. In verschiedenen Ausführungsformen kann die Passivierungsschicht 270 ein Oxid, ein Nitrid, ein Polyimid oder andere geeignete Materialien, die der Durchschnittsfachmann auf dem Gebiet kennt, umfassen. In einer Ausführungsform kann die Passivierungsschicht 270 eine Hartmaske und in einer anderen Ausführungsform eine Resistmaske umfassen. Die Passivierungsschicht 270 hilft, die Metallisierung einschließlich der Kontaktanschlussflächen und der Vorrichtungsgebiete während der nachfolgenden Verarbeitung zu schützen. In einigen Ausführungsformen kann die Passivierungsschicht 270 ausgelassen werden.
  • Anhand von 6E wird das Substrat 10 an einem Träger 290 befestigt. In verschiedenen Ausführungsformen kann der Träger 290 einen Glasträger umfassen. In verschiedenen Ausführungsformen kann der Träger 290 an der Vorderseite des Substrats 10 befestigt werden, die die aktiven Vorrichtungen umfasst. In verschiedenen Ausführungsformen wird die Oberseite des Werkstücks, die das Substrat 10, die schwach dotierte Epitaxieschicht 240, die Passivierungsschicht 270 umfasst, mit einer Haftschicht 280 beschichtet. In einer oder in mehreren Ausführungsformen kann die Befestigung mit dem Träger 290 durch einen Aushärtprozess ausgeführt werden.
  • In verschiedenen Ausführungsformen kann die Haftschicht 280 irgendein geeignetes Haftmaterial umfassen. Ferner kann in einigen Ausführungsformen vor dem Beschichten der Haftschicht 280 eine Grundierungsbeschichtung aufgetragen werden. Die Grundierungsbeschichtung wird so abgestimmt, dass sie mit der Oberfläche der Passivierungsschicht 270 reagiert und Oberflächen mit potentiell hoher Oberflächenenergie durch Ausbilden einer Grundierungsschicht in Oberflächen mit niedrigerer Oberflächenenergie umwandelt. Somit kann die Haftschicht 280 nur mit der Grundierungsschicht zusammenwirken, was die Verbindung verbessert.
  • In einer oder in mehreren Ausführungsformen kann die Haftschicht 280 eine organische Verbindung wie etwa eine Verbindung auf Epitaxiegrundlage umfassen. In verschiedenen Ausführungsformen kann die Haftschicht 280 einen nicht photoaktiven organischen Klebstoff auf Acrylgrundlage umfassen. In einer anderen Ausführungsform kann die Haftschicht 280 SU-8, der ein Negativton-Photoresist auf Epitaxiegrundlage ist, umfassen.
  • In alternativen Ausführungsformen kann die Haftschicht 280 eine Formmasse umfassen. In einer Ausführungsform kann die Haftschicht 280 ein Imid und/oder Verbindungen wie etwa bei der Bildung eines Polyimids verwendetes Polymethylmethacrylat (PMMA) umfassen. In einer anderen Ausführungsform kann die Haftschicht 280 Komponenten zum Ausbilden eines Harzes oder Copolymers auf Epoxidgrundlage umfassen und kann sie Komponenten für ein Epoxidharz in der festen Phase und für ein Epoxidharz in der flüssigen Phase enthalten. Ausführungsformen der Erfindung enthalten ebenfalls Kombinationen verschiedener Typen von Haftmittelkomponenten und Nicht-Haftmittel-Komponenten wie etwa Kombinationen aus organischem Klebstoff auf Acrylgrundlage, SU-8, Imid, Harzen auf Epoxidgrundlage usw.
  • In verschiedenen Ausführungsformen kann die Haftschicht 280 weniger als etwa 1 % anorganisches Material und in einer Ausführungsform etwa 0,1 % bis etwa 1 % anorganisches Material umfassen. Die Abwesenheit von anorganischem Inhalt verbessert die Entfernung der Haftschicht 280, ohne Rückstände zurückzulassen.
  • In einer oder in mehreren Ausführungsformen kann die Haftschicht 280 wärmehärtende Harze umfassen, die durch Tempern bei einer erhöhten Temperatur ausgehärtet werden können. Alternativ kann in einigen Ausführungsformen ein Tempern oder Trocknen bei niedriger Temperatur ausgeführt werden, um die Haftschicht 280 auszuhärten, sodass eine Haftverbindung zwischen dem Träger 290 und der Haftschicht 280 und zwischen der Haftschicht 280 und der Passivierungsschicht 270 ausgebildet wird. Einige Ausführungsformen können kein zusätzliches Erwärmen erfordern und können bei Raumtemperatur ausgehärtet werden.
  • 6F veranschaulicht die Halbleiterstruktur nach Dünnen des Substrats 10 gemäß einer Ausführungsform der vorliegenden Erfindung. Das Substrat 10 kann durch einen Dünnungsprozess entfernt werden, um die stark dotierte Epitaxieschicht 230 und die strukturierte Trennschicht 220 freizulegen. In verschiedenen Ausführungsformen kann das Substrat 10 unter Verwendung eines oder mehrerer Prozesse wie etwa mechanisches Schleifen, Ätzen, Polieren und andere entfernt werden. In verschiedenen Ausführungsformen kann die strukturierte Trennschicht 220 als eine Sperrschicht für den Dünnungsprozess verwendet werden. Ferner kann nach dem Freilegen der strukturierten Trennschicht 220 ein Ätzprozess ausgeführt werden, um die stark dotierte Epitaxieschicht 230 teilweise zu ätzen.
  • Wie nachfolgend in 6G dargestellt ist, wird auf der Rückseite der stark dotierten Epitaxieschicht 230 und der strukturierten Trennschicht 220 eine leitende Decklage 310 abgelagert. In verschiedenen Ausführungsformen kann die leitende Decklage 310 eine oder mehrere Schichten, z. B. eine Sperrschicht zum Verhindern der Diffusion von Metallatomen aus der darunterliegenden Rückseitenmetallschicht und eine Keimschicht zum Plattieren der Rückseitenmetallschicht, umfassen. Als ein Beispiel kann die Sperrschicht ein Metallnitrid wie etwa Titannitrid, Tantalnitrid, Wolframnitrid und andere umfassen. Ähnlich kann die Keimschicht in einer Ausführungsform Nickel und/oder Kupfer umfassen. In anderen Ausführungsformen kann die leitende Decklage 310 auf der Waferrückseite unter Verwendung eines Standard-Litographieprozesses und Standard-Ätzprozesses nach einem Ablagerungsprozess strukturiert werden.
  • Anhand von 6H wird eine leitende Decklage 310 poliert, um eine planare Oberfläche auszubilden. Wegen des Rückätzens der stark dotierten Epitaxieschicht 230, das in Bezug auf 6F beschrieben wurde, wird die leitende Decklage 310, die die strukturierte Trennschicht 220 bedeckt, entfernt. Dementsprechend trennt die strukturierte Trennschicht 220 nach dem Planarisierungsprozess Abschnitte der leitenden Decklage 3 10. Mit anderen Worten, die leitende Decklage 310 wird unter den Schnittgebieten 65 des Substrats 10 entfernt. In verschiedenen Ausführungsformen kann die leitende Decklage 310 unter Verwendung eines Ablagerungsprozesses wie etwa Zerstäuben, physikalische Gasphasenabscheidung, chemische Gasphasenabscheidung und anderer Prozesse ausgebildet werden.
  • 61 veranschaulicht die Halbleiterstruktur nach der Ausbildung der Rückseitenmetallschicht gemäß einer Ausführungsform der vorliegenden Erfindung. In verschiedenen Ausführungsformen wird die Rückseitenmetallschicht 320 ausgebildet, die die leitende Decklage 310 bedeckt. In einer oder in mehreren Ausführungsformen kann die Rückseitenmetallschicht 320 unter Verwendung eines Plattierungsprozesses ausgebildet werden. Dementsprechend wird die strukturierte Trennschicht 220 nicht mit der Rückseitenmetallschicht 320 beschichtet.
  • Vorteilhaft wird die Rückseitenmetallschicht 320 direkt auf den Epitaxieschichten ausgebildet, was die Wärmeentnahme von den aktiven Gebieten der Vorrichtung maximiert. Die dünne Epitaxieschicht wie etwa die schwächer dotierte Epitaxieschicht 240 trägt ebenfalls zum Minimieren des Einschaltwiderstands der Vorrichtung (z. B. für eine vertikale Transistorvorrichtung) bei. In diesem Beispiel können die stark dotierten Epitaxieschichten 230 ein Drain-Gebiet der vertikalen Transistorvorrichtung sein.
  • 6J veranschaulicht die Halbleiterstruktur nach Entfernen der strukturierten Trennschicht 220 gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in 6J dargestellt ist, kann die strukturierte Trennschicht 220 entfernt werden. Als ein Beispiel kann die strukturierte Trennschicht 220 unter Verwendung eines Ätzprozesses entfernt werden. Der Ätzprozess kann ebenfalls die darunterliegende Passivierungsschicht 270, falls vorhanden, entfernen. Allerdings wird der Ätzprozess so gewählt, dass das Ätzen die Haftschicht 280 nicht entfernt, was die Epitaxieschichten von dem Träger 290 trennen würde.
  • Wie nachfolgend in 6K dargestellt ist, kann die Rückseitenmetallschicht 320 an einem Band und/oder an einer Folie 300 befestigt werden. Nach Befestigen der Halbleiterstruktur an der Folie 300 werden die Haftschicht 280 und der Träger 290 wie in 6L dargestellt getrennt. Anders als in früheren Ausführungsformen ist nach dem Entfernen der strukturierten Trennschicht 220, die die verschiedenen Gebiete der stark dotierten Epitaxieschicht 230 und der schwach dotierten Epitaxieschicht 240 zusammenhält, kein zusätzlicher Schneidprozess erforderlich. Ferner wird die Rückseitenmetallschicht 320 nicht direkt unter der strukturierten Trennschicht 220 ausgebildet, was die Schwierigkeit beim Durchschneiden einer dicken Metallschicht vermeidet.
  • Die nachfolgende Verarbeitung kann wie in der herkömmlichen Halbleiterverarbeitung fortfahren. Der somit hergestellte Halbleiterchip ist in 6M dargestellt. Anders als frühere Ausführungsformen weist die endgültige Vorrichtung keinen Teil des Substrats 10 auf.
  • Wie in verschiedenen Ausführungsformen beschrieben wurde, kann ein Material, das ein Metall, umfasst, z. B. ein reines Metall, eine Metalllegierung, eine Metallverbindung, eine intermetallische Verbindung und Andere, d. h. irgendein Material, das Metallatome enthält, sein. Zum Beispiel kann Kupfer ein reines Kupfer oder irgendein Material, das Kupfer enthält, wie etwa, aber nicht beschränkt auf, eine Kupferlegierung, eine Kupferverbindung, eine intermetallische Kupferverbindung, ein Isolator, der Kupfer umfasst, und ein Halbleiter, der Kupfer umfasst, sein.
  • Obgleich die Erfindung anhand veranschaulichender Ausführungsformen beschrieben worden ist, soll diese Beschreibung nicht in beschränkendem Sinn verstanden werden. Für den Fachmann auf dem Gebiet gehen mit Bezug auf die Beschreibung verschiedene Änderungen und Kombinationen der veranschaulichenden Ausführungsformen sowie andere Ausführungsformen der Erfindungen hervor. Als Veranschaulichung können die in 1-6 beschriebenen Ausführungsformen in alternativen Ausführungsformen miteinander kombiniert werden. Somit sollen die beigefügten Ansprüche alle solche Änderungen oder Ausführungsformen umfassen.

Claims (31)

  1. Halbleitereinzelchip (1), der Folgendes aufweist: eine selektive Epitaxieschicht (60), die Vorrichtungsgebiete (100) aufweist; und eine Maskierungsstruktur (50), die um Seitenwände der Epitaxieschicht (60) derart angeordnet ist, dass sie eine Ringstruktur um die selektive Epitaxieschicht (60) herum bildet, wobei die Maskierungsstruktur (50) ein Gebiet der lokalen Oxidation von Silicium ist und wobei die Maskierungsstruktur (50) Teil von Chip-Vereinzelung-Schnittfugengebieten ist und diese definiert.
  2. Halbleitereinzelchip (1) nach Anspruch 1, wobei die selektive Epitaxieschicht (60) eine Schicht aufweist, die Siliciumcarbid aufweist.
  3. Halbleitereinzelchip (1) nach Anspruch 1, wobei die selektive Epitaxieschicht (60) eine Schicht aufweist, die Gallium und Stickstoff aufweist.
  4. Halbleitereinzelchip (1) nach einem der Ansprüche 1 bis 3, der ferner ein Füllmaterial (80) aufweist, das über der Maskierungsstruktur (50) angeordnet ist.
  5. Halbleitereinzelchip (1) nach einem der Ansprüche 1 bis 4, der ferner ein Substrat (10) aufweist, wobei die selektive Epitaxieschicht (60) über dem Substrat (10) angeordnet ist.
  6. Halbleitereinzelchip (1) nach Anspruch 5, wobei die selektive Epitaxieschicht (60) ein Driftgebiet aufweist.
  7. Halbleitereinzelchip (1) nach einem der Ansprüche 1 bis 6, der ferner Folgendes aufweist: eine weitere selektive Epitaxieschicht, wobei die selektive Epitaxieschicht (60) über der weiteren selektiven Epitaxieschicht angeordnet ist, wobei die selektive Epitaxieschicht (60) und die weitere selektive Epitaxieschicht ein unterschiedliches Halbleitermaterial umfassen.
  8. Halbleitereinzelchip (1) nach einem der Ansprüche 1 bis 7, wobei die Vorrichtungsgebiete (100) ein Source-Gebiet und ein Kanalgebiet eines Transistors umfassen.
  9. Halbleitereinzelchip (1), der Folgendes aufweist: eine selektive Epitaxieschicht (60), die Vorrichtungsgebiete (100) aufweist, die über einem Substrat (10) angeordnet sind; eine Maskierungsstruktur (50), die in dem Substrat (10) angeordnet ist; und ein Füllmaterial (80), das über der Maskierungsstruktur (50) angeordnet ist, wobei das Füllmaterial (80) derart um Seitenwände der selektiven Epitaxieschicht (60) angeordnet ist, dass es eine Ringstruktur um die selektive Epitaxieschicht (60) herum bildet, wobei das Füllmaterial (80) und die Maskierungsstruktur (50) Teil von Chip-Vereinzelung-Schnittfugengebieten sind und diese definieren.
  10. Halbleitereinzelchip (1) nach Anspruch 9, wobei das Substrat (10) und die selektive Epitaxieschicht (60) ein selbes Halbleitermaterial sind; oder wobei das Substrat (10) und die selektive Epitaxieschicht (60) ein unterschiedliches Halbleitermaterial umfassen.
  11. Halbleitereinzelchip (1) nach Anspruch 9 oder 10, wobei eine Dicke der Epitaxieschicht (60) größer als die Dicke der Maskierungsstruktur (50) ist.
  12. Halbleitereinzelchip (1) nach einem der Ansprüche 9 bis 11, wobei eine Dicke der Epitaxieschicht (60), gemessen von der Oberseite der Maskierungsstruktur (50), kleiner als die Breite der Maskierungsstruktur (50) ist.
  13. Halbleitereinzelchip (1) nach einem der Ansprüche 9 bis 12, wobei die Maskierungsstruktur (50) ein Schädigungsgebiet aufweist.
  14. Halbleitereinzelchip (1) nach einem der Ansprüche 9 bis 13, wobei die Maskierungsstruktur (50) Teil der freiliegenden Oberfläche des Halbleitereinzelchips (1) ist.
  15. Halbleitereinzelchip (1) nach einem der Ansprüche 9 bis 14, wobei die selektive Epitaxieschicht (60) eine Schicht aufweist, die Siliciumcarbid aufweist.
  16. Halbleitereinzelchip (1) nach einem der Ansprüche 9 bis 15, wobei die selektive Epitaxieschicht (60) eine Schicht aufweist, die Gallium und Stickstoff aufweist.
  17. Halbleitereinzelchip (1) nach einem der Ansprüche 9 bis 16, wobei die Vorrichtungsgebiete (100) ein Source-Gebiet und ein Kanalgebiet eines Transistors umfassen.
  18. Verfahren zum Ausbilden eines Halbleiterchips (1), wobei das Verfahren Folgendes aufweist: Bereitstellen eines Substrats (10), das ein erstes Gebiet, ein zweites Gebiet und ein drittes Gebiet aufweist, wobei das erste Gebiet zwischen dem zweiten Gebiet und dem dritten Gebiet angeordnet ist; Ausbilden einer Maskierungsstruktur (50), die das erste Gebiet des Substrats (10) bedeckt; Aufwachsenlassen einer Epitaxieschicht (60) von einer ersten Hauptoberfläche des Substrats (10), wobei die Epitaxieschicht (60) eine erste Schicht, die über dem zweiten Gebiet angeordnet ist, und eine zweite Schicht, die über dem dritten Gebiet angeordnet ist, aufweist, wobei die Maskierungsstruktur (50) verhindert, dass die Epitaxieschicht (60) in dem ersten Gebiet aufwächst; und Verwenden eines Vereinzelungsprozesses, in dem ein erster Halbleiterchip (1), der die erste Schicht aufweist, und ein zweiter Halbleiterchip (1), der die zweite Schicht aufweist, ausgebildet werden, ohne dass die Epitaxieschicht (60) durchgeschnitten wird.
  19. Verfahren nach Anspruch 18, wobei das Substrat (10) und die Epitaxieschicht (60) ein selbes Halbleitermaterial sind; oder wobei das Substrat (10) und die Epitaxieschicht (60) ein unterschiedliches Halbleitermaterial umfassen.
  20. Verfahren nach Anspruch 18 oder 19, wobei die Epitaxieschicht (60) ein Driftgebiet aufweist.
  21. Verfahren nach einem der Ansprüche 18 bis 20, das ferner das Ausbilden eines Vorrichtungsgebiets (100) in der Epitaxieschicht (60) aufweist.
  22. Verfahren nach einem der Ansprüche 18 bis 21, wobei das Vereinzeln das Durchschneiden des Substrats (10) durch das erste Gebiet aufweist.
  23. Verfahren nach einem der Ansprüche 18 bis 22, wobei die Epitaxieschicht (60) Galliumnitrid aufweist; oder wobei die Epitaxieschicht (60) Siliciumcarbid oder Silicium aufweist.
  24. Verfahren nach einem der Ansprüche 18 bis 23, wobei das Aufwachsenlassen einer Epitaxieschicht (60) das Ausbilden eines Grabens zwischen der ersten Schicht und der zweiten Schicht aufweist, wobei die Maskierungsstruktur (50) eine Unterseite des Grabens bildet.
  25. Verfahren nach einem der Ansprüche 18 bis 24, wobei das Ausbilden einer Maskierungsstruktur (50) Folgendes aufweist: Ausbilden einer Hartmaske über dem Substrat (10), wobei die Hartmaske das zweite Gebiet und das dritte Gebiet bedeckt; und Behandeln des ersten Gebiets.
  26. Verfahren nach Anspruch 25, wobei das Behandeln das Verwenden eines Plasmaprozesses, eines Ionenimplantationsprozesses, eines Bestrahlungsprozesses aufweist.
  27. Verfahren nach einem der Ansprüche 18 bis 26, wobei die erste Schicht durch die Maskierungsstruktur (50) an der zweiten Schicht befestigt wird.
  28. Verfahren nach Anspruch 27, das ferner Folgendes aufweist: Ausbilden einer ersten Kontaktanschlussfläche (101) über der ersten Hauptoberfläche des Substrats (10), Befestigen eines Trägers über der ersten Hauptoberfläche des Substrats (10); Dünnen des Substrats (10) zum Freilegen der Epitaxieschicht (60) und der Maskierungsstruktur (50); und Ausbilden eines Rückseitenmetalls über der freiliegenden Epitaxieschicht (60).
  29. Verfahren nach einem der Ansprüche 18 bis 28, wobei die Maskierungsstruktur (50) während des Aufwachsenlassens der Epitaxieschicht (60) verhindert, dass sich die Epitaxieschicht (60) in dem zweiten Gebiet mit der Epitaxieschicht (60) in dem dritten Gebiet vereinigt
  30. Wafer, aufweisend: eine Vielzahl von Halbleitereinzelchip-Bereichen, wobei jeder Halbleitereinzelchip-Bereich eine selektive Epitaxieschicht (60) aufweist, die Vorrichtungsgebiete (100) aufweist; und eine Maskierungsstruktur (50), die um Seitenwände der Epitaxieschicht (60) derart angeordnet ist, dass sie eine Ringstruktur um jede Epitaxieschicht (60) herum bildet, wobei die Maskierungsstruktur (50) ein Gebiet der lokalen Oxidation von Silicium ist und wobei die Maskierungsstruktur (50) Teil von Chip-Vereinzelung-Schnittfugengebieten ist und diese definiert.
  31. Wafer, aufweisend: eine Vielzahl von Halbleitereinzelchip-Bereichen, wobei jeder Halbleitereinzelchip-Bereich eine selektive Epitaxieschicht (60) aufweist, die Vorrichtungsgebiete (100) aufweist, die über einem Substrat (10) angeordnet sind; und eine Maskierungsstruktur (50), die in dem Substrat (10) angeordnet ist; und ein Füllmaterial (80), das über der Maskierungsstruktur (50) angeordnet ist, wobei das Füllmaterial (80) derart um Seitenwände der Epitaxieschicht (60) angeordnet ist, dass es eine Ringstruktur um jede Epitaxieschicht (60) herum bildet, wobei das Füllmaterial (80) und die Maskierungsstruktur (50) Teil von Chip-Vereinzelung-Schnittfugengebieten sind und diese definieren.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150372096A1 (en) * 2014-06-20 2015-12-24 Ishiang Shih High Electron Mobility Transistors and Integrated Circuits with Improved Feature Uniformity and Reduced defects for Microwave and Millimetre Wave Applications
US9553061B1 (en) * 2015-11-19 2017-01-24 Globalfoundries Inc. Wiring bond pad structures
DE102016117030B4 (de) * 2016-07-17 2018-07-05 X-Fab Semiconductor Foundries Ag Herstellung von Halbleiterstrukturen auf einem Trägersubstrat, die durch Überführungsdruck (Transfer Print) übertragbar sind.

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294803B1 (en) * 1996-10-22 2001-09-25 Lg Semicon Co., Ltd. Semiconductor device having trench with vertically formed field oxide
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20050012111A1 (en) * 2003-07-18 2005-01-20 Howard Gregory E. Double diffused vertical jfet
US6967132B2 (en) * 2001-11-21 2005-11-22 Micron Technology, Inc. Methods of forming semiconductor circuitry
US20080054301A1 (en) * 2006-08-29 2008-03-06 Chih-Hao Wang MOS transistor with in-channel and laterally positioned stressors
US7459377B2 (en) * 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US20110175242A1 (en) * 2010-01-18 2011-07-21 Grivna Gordon M Method of forming a semiconductor die
US20120326178A1 (en) * 2009-12-18 2012-12-27 Osram Opto Semiconductors Gmbh Optoelectronic component and method for producing an optoelectronic component

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4064620A (en) 1976-01-27 1977-12-27 Hughes Aircraft Company Ion implantation process for fabricating high frequency avalanche devices
US5559367A (en) 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
CN1159750C (zh) * 1997-04-11 2004-07-28 日亚化学工业株式会社 氮化物半导体的生长方法
DE19725900C2 (de) 1997-06-13 2003-03-06 Dieter Bimberg Verfahren zur Abscheidung von Galliumnitrid auf Silizium-Substraten
US5801082A (en) 1997-08-18 1998-09-01 Vanguard International Semiconductor Corporation Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits
US6255198B1 (en) 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
US6255712B1 (en) 1999-08-14 2001-07-03 International Business Machines Corporation Semi-sacrificial diamond for air dielectric formation
JP2001060802A (ja) 1999-08-19 2001-03-06 Sony Corp 回路素子基板と半導体装置及びその製造方法
JP4856328B2 (ja) 2001-07-13 2012-01-18 ローム株式会社 半導体装置の製造方法
US6541352B2 (en) 2001-07-27 2003-04-01 Texas Instruments Incorporated Semiconductor die with contoured bottom surface and method for making same
AU2003299500A1 (en) 2002-05-17 2004-06-07 The Regents Of The University Of California Hafnium nitride buffer layers for growth of gan on silicon
US6897128B2 (en) 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
US7803717B2 (en) 2003-10-23 2010-09-28 North Carolina State University Growth and integration of epitaxial gallium nitride films with silicon-based devices
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
WO2006093174A1 (ja) 2005-03-04 2006-09-08 Sumitomo Electric Industries, Ltd. 縦型窒化ガリウム半導体装置およびエピタキシャル基板
JP4275096B2 (ja) 2005-04-14 2009-06-10 パナソニック株式会社 半導体チップの製造方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
US7399712B1 (en) 2005-10-31 2008-07-15 Novellus Systems, Inc. Method for etching organic hardmasks
KR100817059B1 (ko) 2006-09-11 2008-03-27 삼성전자주식회사 박형 반도체 패키지 제조방법
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7767563B2 (en) 2007-03-21 2010-08-03 Intel Corporation Method of forming a silicide layer on a thinned silicon wafer, and related semiconducting structure
TW200935506A (en) 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
US8076699B2 (en) * 2008-04-02 2011-12-13 The Hong Kong Univ. Of Science And Technology Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems
US8058150B2 (en) 2008-07-10 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Particle free wafer separation
US20100072579A1 (en) 2008-09-23 2010-03-25 Andreas Thies Through Substrate Conductors
US8169059B2 (en) 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
US7972959B2 (en) 2008-12-01 2011-07-05 Applied Materials, Inc. Self aligned double patterning flow with non-sacrificial features
JP5246001B2 (ja) * 2009-04-10 2013-07-24 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
JP5218238B2 (ja) 2009-04-10 2013-06-26 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
US8361884B2 (en) 2010-06-22 2013-01-29 Infineon Technologies Ag Plasma dicing and semiconductor devices formed thereof
US8318541B2 (en) 2010-08-10 2012-11-27 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect in FO-WLCSP using leadframe disposed between semiconductor die
FR2977260B1 (fr) 2011-06-30 2013-07-19 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiale epaisse de nitrure de gallium sur un substrat de silicium ou analogue et couche obtenue par ledit procede
US8710511B2 (en) * 2011-07-29 2014-04-29 Northrop Grumman Systems Corporation AIN buffer N-polar GaN HEMT profile
WO2013036376A2 (en) 2011-09-10 2013-03-14 Semisouth Laboratories, Inc. Methods for the epitaxial growth of silicon carbide
KR20130081547A (ko) * 2012-01-09 2013-07-17 한국전자통신연구원 반도체 소자 및 그 제조 방법
US8748297B2 (en) 2012-04-20 2014-06-10 Infineon Technologies Ag Methods of forming semiconductor devices by singulating a substrate by removing a dummy fill material

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294803B1 (en) * 1996-10-22 2001-09-25 Lg Semicon Co., Ltd. Semiconductor device having trench with vertically formed field oxide
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6967132B2 (en) * 2001-11-21 2005-11-22 Micron Technology, Inc. Methods of forming semiconductor circuitry
US20050012111A1 (en) * 2003-07-18 2005-01-20 Howard Gregory E. Double diffused vertical jfet
US7459377B2 (en) * 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US20080054301A1 (en) * 2006-08-29 2008-03-06 Chih-Hao Wang MOS transistor with in-channel and laterally positioned stressors
US20120326178A1 (en) * 2009-12-18 2012-12-27 Osram Opto Semiconductors Gmbh Optoelectronic component and method for producing an optoelectronic component
US20110175242A1 (en) * 2010-01-18 2011-07-21 Grivna Gordon M Method of forming a semiconductor die

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