WO2011051500A1 - Verfahren zur herstellung von halbleiterscheiben für die integration von silizium-bauelementen mit hemts sowie eine entsprechende halbleiterschichtanordnung - Google Patents

Verfahren zur herstellung von halbleiterscheiben für die integration von silizium-bauelementen mit hemts sowie eine entsprechende halbleiterschichtanordnung Download PDF

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semiconductor
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Gabriel Kittler
Ralf Lerner
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X-Fab Semiconductor Foundries Ag
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Definitions

  • the invention relates to semiconductor wafers with silicon layers and with
  • structured III-V semiconductor layers in particular also group III nitride layers (eg GaN, AIN or InN) and so the monolithic integration of silicon devices with high electron mobile transistors (HEMT) as
  • III-V semiconductor devices with the possibility of combining Si-based logic with individual special III-V semiconductor devices.
  • Buffer layers is described in DE 102 06 750 A1, DE 102 19 223 A1 and
  • layer strains must be minimized by using suitable buffer layers so that there are no cracks in the layers or increase of lattice defects.
  • WO 2006 138378 A1, US 2006/0284247 A1 and US 7,420,226 B2 show a bonded multilayer disk used to integrate the silicon CMOS technology with III-V semiconductors on a wafer.
  • the multi-layer disk consists of a substrate disk of a material with high thermal conductivity (eg SiC or diamond) with continuous layers located thereon: a monocrystalline layer (eg (1 1 1) -oriented silicon), on which the Ill-V component Layer (eg AIGaN / GaN), then a passivation layer (eg made of nitride), then a silicon layer.
  • a monocrystalline layer eg (1 1 1) -oriented silicon
  • the Ill-V component Layer eg AIGaN / GaN
  • a passivation layer eg made of nitride
  • US 2007 0105274 A1 shows application of further monocrystalline semiconductor layers and insulator layers to a silicon substrate wafer.
  • This multi-layer disc is made by bonding. It also structures are shown in which at the surface in
  • FIG. 9 shows a production method which initially uses a multilayer disk as the output disk, then generates silicon components in a first area (however only by so-called front-end steps, ie process steps up to the contact level without metallization) etched in the depth in a second region except for a crystalline semiconductor layer and the well produced replenished by an epitaxially grown monocrystalline semiconductor layer. This is followed by the front-end process steps for structures in the monocrystalline semiconductor layer and the back-end steps (ie fabrication of the metallization).
  • US 2007 0105274 A1 shows with the local figure 8 a prior art, which is taken over as Figure 1.
  • the semiconductor device shown as a structure consists of two regions 18 and 19 and uses a multi-layer disk as the starting material.
  • the first region 18 consists of a monocrystalline silicon layer 14 which has been deposited over an insulating layer 13.
  • Below the insulating layer 13 is a monocrystalline semiconductor layer 12, consisting of a germanium and / or silicon germanium layer, and a silicon substrate layer 1 first
  • the second region 19 consists of a second monocrystalline semiconductor layer sequence 16 and 17 which lies at least on a part of the monocrystalline semiconductor layer 12.
  • the two regions 18 and 19 are laterally insulated from each other by an insulating layer 15 or trench isolation (oxide, nitride or combination thereof).
  • the invention has for its object to provide a process for the preparation of
  • the object is achieved in one aspect by a method for producing at least one semiconductor wafer having an active silicon layer and having a structure of group III-V layers.
  • the wafer is suitable for integration of silicon devices with HEMTs based on group III-V layer structures.
  • a substrate wafer is provided, over which the active silicon layer is produced, wherein the active silicon layer has a first region and a second region, which are electrically insulated by a trench isolation at least laterally from one another.
  • a structured layer stack is produced with an intermediate layer for
  • a lattice parameter match located on the active silicon layer of a portion of the first and second regions and on an intervening portion of the trench isolation, with a III-V semiconductor layer overlying and one of the layer stacks
  • this method specifies the production of layers on a semiconductor wafer for special III-V semiconductor components to be integrated, such as HEMTs, wherein a relatively defect-free growth of an III-V semiconductor material on specific subregions of the semiconductor wafer, eg. As a CMOS silicon wafer allows. It will succeed as planar as possible
  • CMOS complementary metal-oxide-semiconductor
  • a source region and a drain region, or in short a source and a drain are produced.
  • the source region overlies the first region of the active silicon layer and the drain region overlies the second region of the active silicon layer.
  • the lateral insulation of the first and second regions results in the desired dielectric strength also in the region of the active silicon.
  • the electrode is designed as a gate so that it is located above the first region of the active silicon layer, above which also the source region lies.
  • Transistor properties, so threshold voltage, leakage current, etc are set in the desired manner, the selected position here is particularly suitable for higher power transistors.
  • the active silicon layer is fabricated such that a region is laterally delimited by the isolation trench, in which
  • Silicon-based semiconductor devices are manufactured. This can be a
  • the substrate wafer is provided such that a buried insulating layer is formed under the active silicon layer, so that the first and second regions through the buried insulating layer and the
  • III-V semiconductor elements are electrically completely separated from the rest of the semiconductor wafer, so that specifically the advantages of III-V transistors, z. B. very high operating voltages, etc. can be exploited without affecting the remaining silicon areas appreciably.
  • the layer stack is prepared so that the ⁇ ⁇ ⁇ - ⁇ - ⁇ semiconductor layer comprises aluminum, gallium and nitrogen and the III-V semiconductor layer is a GaN layer.
  • the abovementioned output is achieved by a semiconductor layer arrangement for the monolithic integration of group III-V semiconductor layer structure-based HEMTs with silicon components.
  • the semiconductor layer arrangement comprises an active silicon layer which is formed over a substrate wafer and has a first area and a second area electrically insulated therefrom at least laterally.
  • a layer stack is provided which is formed on the surface of the active silicon layer over the first and the second region and an intermediate layer which lies on the active silicon layer, an overlying III -V semiconductor layer and thereon a ⁇ ⁇ ⁇ - ⁇ - ⁇ semiconductor layer.
  • an electrode is on or over a portion of the ⁇ ⁇ ⁇ - ⁇ - ⁇
  • Regions of an active silicon layer This is also one
  • FIG. 2 shows, in cross-section, schematically a semiconductor layer arrangement 1 with a semiconductor substrate wafer 20, which in the example shown is in the form of a
  • Silicon carrier disk 20 is provided. Furthermore, a buried
  • Oxide layer 22 is formed on the support plate 20 and above this, an active silicon layer 24 is arranged, so that there is an SOI silicon wafer through these components.
  • a bulk architecture that is to say a structure in which the "vertical" insulation takes place by a corresponding doping instead of the buried layer 22, can also be used.
  • a trench isolation structure 26 which is to be understood as a combination of many, partially interconnected isolation trenches 26a, 26b, 26c, individual regions are produced in the active layer 24 that are electrically insulated from one another.
  • a region 24c is indicated, in which z. B.
  • Silicon semiconductor elements so diodes, transistors, are manufactured or are to produce, which is accomplished by means of a suitable technology.
  • process techniques and materials can be used in accordance with well-known CMOS technology or other silicon processing technologies.
  • region 24c is electrically isolated from other regions, such as regions 24a and 24b, by respective regions of trench isolation 26 and by buried isolation layer 22.
  • the areas 24a and FIG. 24b in combination illustrate an area in and above which III-V semiconductor devices are fabricated.
  • the first region 24a is also electrically insulated from the second region 24b, which takes place in the lateral direction through a part 24c of the trench isolation 26 and in the vertical direction through the buried insulation layer 22.
  • a lateral and / or vertical isolation of the areas 24a, 24b may be effected by means of suitable doping regions, if this is the case with the desired
  • a layer stack 2 is to form an intermediate layer 60 for
  • Semiconductor layer 62 generated over the regions 24a, 24b and also over the portion 26c of the trench isolation 26, wherein from this layer stack 2 at least one HEMT can be produced.
  • the layer stack 2 may be deposited by suitable deposition and patterning techniques, such as MOCVD (Metal Organic Chemical Vapor Deposition), wherein the process parameters and precursor gases are selected to provide the respective layers having the desired thickness and material composition.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the interlayer 60 is deposited as an AIGaN layer to reduce the lattice differences between the silicon of the layer 24 and the
  • Embodiment applied as GaN this with a thickness of about (substantially) 1 ⁇ or less, the thickness also depends on the desired properties of the transistor to be formed, which is to be produced from the layer stack 2.
  • the thickness of the layer 30 can be reduced at a desired operating voltage for the HEMT compared to conventional GaN based HEMTs.
  • the layer 30 is followed by the "barrier layer” 62, which typically has a smaller thickness than the layer 30 and z.
  • B. as AIGaN layer with a suitably high doping, z.
  • n-type doping is provided.
  • Other layer sequences in the stack 2 can also be used, if other electronic properties are required.
  • the basic structure with respect to the location and the orientation with respect to the areas 24a, 24b remains the same.
  • the stack 2 is modified so that a HEMT is produced therefrom.
  • a source region S of the HEMT lies vertically above the isolated region 24a, a drain region D vertically above the region 24b.
  • (horizontal) length of the HEMT is u.a. by the required breakdown voltage, i. determined by the length of the space charge zone between source S and drain D.
  • the vertical height of the III-V semiconductor layer 30 can be made very thin because the III-V semiconductor layer 30 does not have to receive the entire drain voltage in the vertical direction, but rather the active layer 24, that is, the region 24b and, to a degree, also the area 24a, can take some of the withstand voltage.
  • the stack 2 comprises an electrode G which, after suitable structuring, serves as the gate electrode for the HEMT.
  • the electrode has a shape suitable for transistor operation, so that in particular a desired gate length is defined.
  • the electrode G may be applied directly to the layer 62, or a thin insulator layer (not shown) may be provided between the electrode G and the layer 62 to reduce the gate leakage currents.
  • the gate electrode G and the drain region D and the source region S can be produced by known methods as Schottky contact or as ohmic contacts, by applying a metallization and by heating or
  • the step height of the III-V semiconductor layers, ie the stack 2 is significantly reduced and a nearly planar surface can be achieved.
  • HEMTs High Electron Mobility Transistors
  • a structured Layer stack 2 formed from an intermediate layer for lattice parameter adaptation 60, which lies on the active silicon layer 24, an overlying III-V semiconductor layer 30 and a (the stack preferably terminating) ⁇ ⁇ ⁇ - ⁇ - ⁇
  • Semiconductor layer 62 is applied so that this stack in the size corresponding to the component size on two by an isolation trench 26 from each other electrically isolated areas, ie the areas 24a, 24b, the active
  • Semiconductor layer 24 comes to rest, wherein source and drain are formed so that source over the one, the area 24 a, and drain over the other, the
  • Silicon layer 24 come to rest.
  • a gate is formed so that it is located above the electrically isolated region of the active silicon wafer 24, over which the source also lies. All this considered vertically aligned.
  • a layer stack 2 is provided.
  • the layer stack 2 is formed on the surface of the active silicon layer 24 of an SOI disk and consists of: an intermediate layer 60 which lies on the active silicon layer 24, an III-V semiconductor layer 30 located thereover and thereupon a ⁇ ⁇ ⁇ - ⁇ - ⁇ Semiconductor layer 62.
  • the layer stack 2 is positioned so that it in component size on two, by an isolation trench 26c from each other electrically isolated areas of the active
  • Silicon layer 24 is located, over which the source S is located.

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Abstract

Es wird ein Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen von III-V-Halbleiterschichten zur Integration von auf III-V-Halbleiterschichten basierenden HEMTs mit Silizium-Bauelementen beschrieben. SOI-Silizium-Halbleiterscheiben werden eingesetzt, auf deren aktiven Halbleiterschicht die III-V-Halbleiterschichten (24) des HEMT-Aufbaus (2) über zwei voneinander isolierte Bereiche (24a, 24b) der aktiven Siliziumschicht reichend platziert werden. Eine entsprechende Schichtanordnung ist ebenfalls offenbart.

Description

Verfahren zur Herstellung von Halbleiterscheiben
für die Integration von Silizium-Bauelementen mit HEMTs
sowie eine entsprechende Halbleiterschichtanordnung
Die Erfindung betrifft Halbleiterscheiben (Wafer) mit Siliziumschichten und mit
strukturierten Ill-V-Halbleiterschichten, im speziellen Fall auch Gruppe-Ill-Nitridschichten (z. B. GaN, AIN oder InN) und so die monolithische Integration von Silizium- Bauelementen mit High Electron Mobil ity-Transistoren (HEMT) als
lll-V Halbleiterbauelemente, wobei die Möglichkeit einer Kombination von Si-basierter Logik mit einzelnen speziellen lll-V Halbleiterbauelementen gegeben ist.
Die reine Abscheidung bzw. Schichterzeugung von Gruppe-Ill-Nitridschichten auf Siliziumscheiben, insbesondere mit (1 1 1 )-Orientierung unter Verwendung von
Pufferschichten wird in DE 102 06 750 A1, DE 102 19 223 A1 sowie
WO 2008/132204 A2 beschrieben. Dabei handelt es sich um ganzflächige
Abscheidungen ohne jegliche Strukturierung und ohne Freilegung der ursprünglichen Si- Oberfläche. Die große Herausforderung des Verfahrens besteht darin, die
Schichtverspannungen, auf Grund der unterschiedlichen Gitterkonstanten und -struktur, durch Verwendung geeigneter Pufferschichten zu minimieren, so dass es nicht zu Rissen in den Schichten bzw. zum Anstieg von Gitterdefekten kommt.
WO 2006 138378 A1 , US 2006/0284247 A1 und US 7,420,226 B2 zeigen eine gebondete Multischichtscheibe verwendet, um die Silizium- CMOS-Technologie mit lll-V Halbleitern auf einer Scheibe zu integrieren. Die Multischichtscheibe besteht aus einer Substratscheibe eines Materials mit hoher Wärmeleitfähigkeit (z. B. SiC oder Diamant) mit darauf befindlichen durchgängigen Schichten: einer einkristallinen Schicht (z. B. (1 1 1 )-orientiertes Silizium), darauf die Ill-V-Schicht (z. B. AIGaN/GaN), darauf eine Passivierungsschicht (z. B. aus Nitrid), darauf eine Siliziumschicht. In einem ersten Bereich werden in der Siliziumschicht CMOS- Transistoren erzeugt, in einem zweiten Bereich wird die Siliziumschicht weggeätzt und in der tiefer liegenden freigelegten lll-V Schicht z. B. ein High Electron Mobility Transistor (HEMT) erzeugt.
US 2007 0105274 A1 (bzw. US2007 0105335 A1 und US 2007 0105256 A1) zeigen ein Aufbringen von weiteren monokristalline Halbleiterschichten und Isolatorschichten auf eine Siliziumsubstratscheibe. Diese Multischichtscheibe wird durch Bonden hergestellt. Es werden auch Strukturen gezeigt, bei denen sich an der Oberfläche in
unterschiedlichen Regionen unterschiedliche Halbleitermaterialien befinden. Als Beispiel sei die dortige Figur 8 genannt, bei der eine Multischichtscheibe an der Oberfläche aus Siliziumbereichen und aus monokhstallinen Halbleiterbereichen besteht, die durch Isolatorschichten bzw. Grabenisolationen voneinander getrennt sind. In der dortigen Figur 9 wird ein Herstellungsverfahren beschrieben, das als Ausgangsscheibe zunächst eine Multischichtscheibe zugrunde legt, anschließend in einem ersten Bereich Silizium- Bauelemente (allerdings nur durch sogen. Front-end-Schritte, d.h. Prozessschritte bis zur Kontaktebene ohne Metallisierung) erzeugt, danach in einem zweiten Bereich in die Tiefe ätzt bis auf eine kristalline Halbleiterschicht und die erzeugte Vertiefung durch eine epitaktisch gewachsene monokristalline Halbleiterschicht wieder auffüllt. Es schließen sich die Front-end-Prozessschritte für Strukturen in der monokristallinen Halbleiterschicht und die Back-end-Schritte (d.h. Herstellung der Metallisierung) an.
US 2007 0105274 A1 zeigt mit der dortigen Figur 8 einen Stand der Technik, der als Figur 1 übernommen ist. Die gezeigte Halbleiteranordnung als Struktur besteht aus zwei Bereichen 18 und 19 und benutzt eine Mehrschichtscheibe als Ausgangsmaterial. Der erste Bereich 18 besteht aus einer einkristallinen Siliziumschicht 14, die über einer Isolationsschicht 13 abgeschieden wurde. Unterhalb der Isolationsschicht 13 liegt eine monokristalline Halbleiterschicht 12, bestehend aus einer Germanium- und/oder Silizium- Germaniumschicht, sowie eine Siliziumsubstratschicht 1 1 . Der zweite Bereich 19 besteht aus einer zweiten einkristallinen Halbleiterschichtfolge 16 und 17, die mindestens auf einem Teil der einkristallinen Halbleiterschicht 12 liegt. Die beiden Bereiche 18 und 19 sind durch eine Isolationsschicht 15 bzw. Grabenisolation (Oxid, Nitrid oder Kombination davon) lateral voneinander isoliert.
Durchgängige Schichten auf Substraten, z. B. Substraten aus einkristallinem Silizium, mit vom Substrat abweichenden Ausdehnungskoeffizienten oder Strukturen, wie sie bei den bekannten Verfahren verwendet werden, beinhalten Schwierigkeiten bei der
Herstellung der Schichtanordnung, die in der elastischen Verspannung der
Schichtanordnung und der Gefahr der Entstehung von Strukturbaufehlern in den aktiven einkristallinen Halbleiterschichten bestehen, was zur Degradation der Kenndaten, zu einer Ausbeutereduzierung und Verringerung der Zuverlässigkeit der in den gestörten Schichten aufgebauten Bauelemente führt, ganz abgesehen von dem erhöhten
Verfahrens- und Materialaufwand. Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung von
Halbleiterscheiben mit lll-V Schichtstrukturen zur Integration von auf lll-V
Halbleiterschichten basierenden HEMTs mit Silizium-Halbleiterbauelementen und auch entsprechende Schichtstrukturen anzugeben, so dass sich Vorteile für die Funktion der HEMTs ergeben und auch Nachteile der bekannten Verfahrenstechnik überwunden werden.
Gelöst wird die Aufgabe gemäß einem Aspekt durch ein Verfahren zur Herstellung von zumindest einer Halbleiterscheibe mit einer aktiven Siliziumschicht und mit einer Struktur von Gruppe Ill-V-Schichten. Die Scheibe eignet sich für die Integration von Silizium- Bauelementen mit HEMTs, die auf Gruppe lll-V Schichtstrukturen basieren. Dazu wird eine Substratscheibe bereitgestellt, über der die aktive Siliziumschicht hergestellt ist, wobei die aktive Siliziumschicht ein erstes Gebiet und ein zweites Gebiet aufweist, die durch eine Grabenisolation zumindest lateral voneinander elektrisch isoliert sind. Ferner wird ein strukturierter Schichtstapel hergestellt mit einer Zwischenschicht zur
Gitterparameteranpassung, die auf der aktiven Siliziumschicht eines Teils des ersten und zweiten Gebiets und auf einem dazwischen liegenden Teil der Grabenisolation liegt, mit einer darüber befindlichen lll-V Halbleiterschicht und einer den Schichtstapel
abschließenden ΙΙΙχΙΙΙι-χ-ν Halbleiterschicht. Schließlich wird eine Elektrode über einem Teil der der ΙΙΙχΙΙΙι-χ-ν Halbleiterschicht gebildet.
Mit diesem Verfahren wird ausgehend vom eingangs genannten Stand der Technik die Herstellung von Schichten auf einer Halbleiterscheibe für spezielle zu integrierende lll-V- Halbleiterbauelemente wie HEMTs angegeben, wobei ein relativ defektfreies Wachstum eines Ill-V-Halbleitermaterials auf speziellen Teilbereichen der Halbleiterscheibe, z. B. eines CMOS-Siliziumwafers, ermöglicht. Dabei gelingen eine möglichst planare
Oberfläche sowie eine elektrische Isolation des Ill-V-Halbleiterbauelementes von der restlichen Scheibe zumindest in lateraler Richtung. Auch kann eine Beeinflussung bzw. Schädigung durch die Silizium-Prozessschritte, z. B. der CMOS-Technologie oder anderer Siliziumtechnologien, einerseits im Hinblick auf die Ill-V-Schichten und andererseits eine Schädigung der Silizium-Strukturen durch die Ill-V-Prozessschritte verhindert oder zumindest deutlich reduziert werden.
Mit diesem Verfahren kann eine kostengünstige Fertigung eingerichtet werden, wenn die Prozessierung von CMOS-üblichen Scheibendurchmessern, z. B. 6 Zoll und größer, erfolgt. Damit können für den Fertigungsprozess auch für diese Scheibendurchmesser verfügbare, moderne Fertigungsanlagen verwendet werden. In einer weiteren Ausführungsform werden ein Source-Gebiet und ein Drain-Gebiet, oder kurz ein Source und ein Drain hergestellt. Das Source-Gebiet kommt über dem ersten Gebiet der aktiven Siliziumschicht und das Drain-Gebiet über dem zweiten Gebiet der aktiven Siliziumschicht zu liegen. Damit können die entsprechenden Schichten für einen HEMT sehr klein gewählt werden, da auch bei Leistungstransistoren ein Teil des
Spannungsfalls über das Halbleitermaterial des ersten und zweiten Gebiets
insbesondere auf der Drainseite erfolgen kann. Die laterale Isolation des ersten und zweiten Gebiets ergibt dabei die gewünschte Spannungsfestigkeit auch im Bereich des aktiven Siliziums.
In einer weiteren Variante wird die Elektrode als Gate so ausgebildet, dass es sich über dem ersten Gebiet der aktiven Siliziumschicht befindet, über welchem auch das Source- Gebiet liegt. Durch eine geeignete Wahl der Lage der Gate-Elektrode können die
Transistoreigenschaften, so Schwellwertspannung, Leckstrom, etc in der gewünschten Weise eingestellt werden, wobei die hier gewählte Position für Transistoren mit höherer Leistung besonders geeignet ist.
In einer weiteren Ausführungsform wird die aktive Siliziumschicht so hergestellt, dass ein Bereich durch den Isolationsgraben lateral abgegrenzt ist, in welchem
Halbleiterbauelemente auf Siliziumbasis hergestellt werden. Damit kann eine
gewünschte Abgrenzung zwischen den Ill-V-Elementen und den Silizium-Bauelementen erreicht werden, die auch die Integrität beider Arten von Bauelementen in hohem Maße während des gesamten Herstellungsvorgangs bewahrt.
In einer vorteilhaften Ausführungsform wird die Substratscheibe so bereitgestellt, dass eine vergrabene Isolationsschicht unter der aktiven Siliziumschicht ausgebildet ist, so dass das erste und zweite Gebiet durch die vergrabene Isolationsschicht und die
Grabenisolation begrenzt sind. Aus diese Weise werden die lll-V Halbleiterelemente elektrisch vollständig von dem Rest der Halbleiterscheibe getrennt, so dass hier gezielt die Vorteile von lll-V Transistoren, z. B. sehr hohe Betriebsspannungen, etc. ausgenutzt werden können, ohne die restlichen Siliziumbereiche nennenswert zu beeinflussen.
In einer vorteilhaften Variante wird der Schichtstapel so hergestellt, dass die ΙΙΙχΙΙΙι-χ-ν Halbleiterschicht Aluminium, Gallium und Stickstoff aufweist und die lll-V- Halbleiterschicht eine GaN-Schicht ist. Mit dieser Materialkombination können
insbesondere Transistoren mit hoher Leistung und großer Temperaturstabilität hergestellt werden. Gemäß einem weiteren Aspekt der Erfindung wird die zuvor genannte Ausgabe gelöst durch eine Halbleiterschichtanordnung zur monolithischen Integration von auf Gruppe lll-V Halbleiterschichtstrukturen basierenden HEMTs mit Silizium-Bauelementen. Dabei umfasst die Halbleiterschichtanordnung eine aktive Siliziumschicht, die über einer Substratscheibe ausgebildet ist und ein erstes Gebiet und ein dazu zumindest lateral elektrisch isoliertes zweites Gebiet aufweist. Ferner ist ein Schichtstapel vorgesehen, der auf der Oberfläche der aktiven Siliziumschicht über dem ersten und dem zweiten Gebiet ausgebildet ist und eine Zwischenschicht, die auf der aktiven Siliziumschicht liegt, eine darüber befindlichen Ill-V-Halbleiterschicht und darauf eine ΙΙΙχΙΙΙι-χ-ν Halbleiterschicht aufweist. Des Weiteren ist eine Elektrode auf oder über einem Teil der ΙΙΙχΙΙΙι-χ-ν
Halbleiterschicht ausgebildet.
Für die erfindungsgemäße Halbleiterschichtanordnung ergeben sich die gleichen Vorteile im Hinblick auf die Herstellung sowie im Hinblick auf Transistoreigenschaften der aus dieser Schichtstruktur hergestellten Transistoren, wie sie auch zuvor für das
erfindungsgemäße Verfahren beschrieben sind.
Weitere vorteilhafte Ausführungsformen der Halbleiterschichtanordnung sind den
Ansprüchen 8 bis 15 zu entnehmen, die hier einbezogen sind.
Ferner sind auch weitere anschauliche Ausführungsformen der beanspruchten Erfindung in der folgenden detaillierten Beschreibung aufgeführt.
Die Erfindung wird nun anhand eines Ausführungsbeispiels unter Zuhilfenahme der schematischen Schnittzeichnungen erläutert. Es zeigen
Fig. 1 eine Schichtanordnung im Querschnitt einer Halbleiterscheibe,
dem Stand der Technik entsprechend,
Fig. 2 eine Schichtanordnung im Querschnitt eines ersten Beispiels
der erfindungsgemäßen Halbleiterscheibe für die Herstellung
eines auf einer Ill-V-Halbleiterschichtstru ktur basierenden
HEMTs, angrenzend an voneinander elektrisch isolierte
Bereiche einer aktiven Siliziumschicht. Damit ist auch ein
Beispiel eines Verfahrens offenbart.
Figur 2 zeigt im Querschnitt schematisch eine Halbleiterschichtanordnung 1 mit einer Halbleitersubstratscheibe 20, die in dem gezeigten Beispiel in Form einer
Siliziumträgerscheibe 20 bereit gestellt ist. Des Weiteren ist eine vergrabene
Oxidschicht 22 auf der Trägerscheibe 20 ausgebildet und über dieser ist eine aktive Siliziumschicht 24 angeordnet, so dass sich durch diese Komponenten eine SOI- Siliziumscheibe ergibt.
In anderen - nicht gezeigten - Ausführungsformen kann auch eine Bulk-Architektur, also ein Aufbau, in welchem die "vertikale" Isolierung durch eine entsprechende Dotierung anstelle der vergrabenen Schicht 22 erfolgt, verwendet werden.
In der aktiven Schicht 24 sind durch das Einbringen einer Grabenisolationsstruktur 26, die als eine Kombination von vielen, teilweise miteinander in Verbindung stehenden Isolationsgräben 26a, 26b, 26c zu verstehen ist, in der aktiven Schicht 24 einzelne Bereiche erzeugt, die voneinander elektrisch isoliert sind.
In dem gezeigten Beispiel ist ein Bereich 24c angedeutet, in welchem z. B.
Siliziumhalbleiterelemente, so Dioden, Transistoren, hergestellt sind oder herzustellen sind, was mittels einer geeigneten Technologie bewerkstelligt wird. Dazu können Prozesstechniken und Materialien gemäß gut bekannter CMOS-Technologie oder auch anderer Siliziumverarbeitungstechnologien eingesetzt werden.
In dem Ausführungsbeispiel in Fig. 2 ist der Bereich 24c durch entsprechende Bereiche der Grabenisolation 26 und durch die vergrabene Isolationsschicht 22 vollständig von anderen Bereichen, so den Gebieten 24a und 24b elektrisch isoliert. Die Gebiete 24a und 24b stellen in Kombination einen Bereich dar, in und über welchem lll-V Halbleiterbauelemente hergestellt werden. Dabei ist das erste Gebiet 24a auch von dem zweiten Gebiet 24b elektrisch isoliert, was in lateraler Richtung durch einen Teil 24c der Grabenisolation 26 und in vertikaler Richtung durch die vergrabene Isolationsschicht 22 erfolgt.
Gegebenenfalls kann auch eine laterale und/oder vertikale Isolation der Gebiete 24a, 24b mittels geeigneter Dotiergebiete erfolgen, wenn dies mit den gewünschten
Transistoreigenschaften eines oder mehrerer Transistoren verträglich ist, der in und über den Gebieten 24a, 24b herzustellen ist.
Ein Schichtstapel 2 ist unter Ausbildung einer Zwischenschicht 60 zur
Gitterparameteranpassung, einer Ill-V-Halbleiterschicht 30 und einer ΙΙΙχΙΙΙι-χ-ν
Halbleiterschicht 62 über den Gebieten 24a, 24b und auch über dem Teil 26c der Grabenisolation 26 erzeugt, wobei aus diesem Schichtstapel 2 zumindest ein HEMT hergestellt werden kann.
Der Schichtstapel 2 kann mittels geeigneter Abscheide- und Strukturierungsverfahren, so durch MOCVD (metallorganische chemische Dampfabscheidung) aufgebracht werden, wobei die Prozessparameter und die Vorstufengase so gewählt werden, dass die jeweiligen Schichten mit der gewünschten Dicke und Materialzusammensetzung erhalten werden. Beispielsweise wird die Zwischenschicht 60 als AIGaN-Schicht abgeschieden, um die Gitterunterschiede zwischen dem Silizium der Schicht 24 und dem
nachfolgenden Ill-V-Halbleiter zu verringern. Dieser wird in einer vorteilhaften
Ausführungsform als GaN aufgebracht, dies mit einer Dicke von etwa (im Wesentlichen) 1 μιτι oder weniger, wobei die Dicke auch von den gewünschten Eigenschaften des zu bildenden Transistors abhängt, der aus dem Schichtstapel 2 herzustellen ist.
Aufgrund des Vorsehens des Siliziummaterials in den Gebieten 24a, 24b kann die Dicke der Schicht 30 bei einer gewünschten Betriebsspannung für den HEMT im Vergleich zu konventionellen HEMTs auf GaN-Basis verringert werden.
An die Schicht 30 schließt sich die "Barrierenschicht" 62 an, die typischerweise eine kleinere Dicke als die Schicht 30 besitzt und z. B. als AIGaN-Schicht mit einer geeignet hohen Dotierung, z. B. einer n-Dotierung, versehen ist. Es können auch andere Schichtfolgen im Stapel 2 verwendet werden, sofern andere elektronische Eigenschaften gefordert sind. Der grundsätzliche Aufbau in Bezug auf die Lage und die Orientierung bezüglich der Gebiete 24a, 24b bleibt dabei gleich.
In der gezeigten Fertigungsphase ist der Stapel 2 so modifiziert, dass ein HEMT daraus hergestellt wird. Ein Sourcegebiet S des HEMT liegt dabei vertikal oberhalb des isolierten Gebiets 24a, ein Draingebiet D vertikal oberhalb des Gebiets 24b. Die
(horizontale) Länge des HEMT wird u.a. durch die benötigte Durchbruchspannung, d.h. durch die Länge der Raumladungszone zwischen Source S und Drain D bestimmt.
Wie zuvor erläutert ist, kann die vertikale Höhe der Ill-V-Halbleiterschicht 30 sehr dünn ausgeführt werden, da die Ill-V-Halbleiterschicht 30 in vertikaler Richtung nicht die komplette Drainspannung aufnehmen muss, sondern die aktive Schicht 24, also insbesondere das Gebiet 24b und zu einem gewissen Grad auch das Gebiet 24a, einen Teil der Spannungsfestigkeit übernehmen kann. Des Weiteren umfasst der Stapel 2 eine Elektrode G, die - nach geeigneter Strukturierung - als Gate-Elektrode für den HEMT dient. Die Elektrode weist dabei eine für den Transistorbetrieb geeignete Form auf, so dass insbesondere eine gewünschte Gate-Länge definiert ist. Die Elektrode G kann direkt auf der Schicht 62 aufgebracht sein oder es kann eine dünne Isolatorschicht (nicht gezeigt) zwischen der Elektrode G und der Schicht 62 vorgesehen werden, um die Gate- Leckströme zu verringern.
Die Gate-Elektrode G sowie das Draingebiet D und das Sourcegebiet S können mittels bekannter Verfahren als Schottky-Kontakt bzw. als ohmsche Kontakte hergestellt werden, dies durch Aufbringen einer Metallisierung und durch Ausheizen oder
dergleichen.
Aufgrund der reduzierten Dicke der Halbleiterschicht 30 ist die Stufenhöhe der lll-V- Halbleiterschichten, also des Stapels 2, deutlich reduziert und es kann eine fast planare Oberfläche erreicht werden.
In einer vorteilhaften Variante des Verfahrens zur Herstellung von
Siliziumhalbleiterscheiben mit Gruppe lll-V Schichtstrukturen für die Integration von Silizium-Bauelementen mit auf Gruppe lll-V Schichtstrukturen basierenden High Electron Mobility Transistoren (HEMTs) werden die folgende Schritte angewendet:
Es wird eine SOI-Siliziumscheibe mit durch Isolationsschichten 22,26 voneinander elektrisch isolierten Bereichen der aktiven Siliziumschicht 24 eingesetzt. Ein strukturierter Schichtstapel 2, gebildet aus einer Zwischenschicht zur Gitterparameteranpassung 60, die auf der aktiven Siliziunnschicht 24 liegt, einer darüber befindlichen lll-V- Halbleiterschicht 30 und einer (den Stapel bevorzugt abschließenden) ΙΙΙχΙΙΙι-χ-ν
Halbleiterschicht 62 wird so aufgebracht, dass dieser Stapel in der der Bauelementgröße entsprechenden Ausdehnung auf zwei durch einen Isolationsgraben 26 voneinander elektrisch isolierten Gebieten, also den Gebieten 24a, 24b, der aktiven
Halbleiterschicht 24 zu liegen kommt, wobei Source und Drain so ausgebildet werden, dass Source über dem einen, dem Gebiet 24a, und Drain über dem anderen, dem
Gebiet 24b, der zwei elektrisch voneinander isolierten Gebiete der aktiven
Siliziumschicht 24 zu liegen kommen. Es wird ein Gate so ausgebildet, dass sich dieses über dem elektrisch isolierten Gebiet der aktiven Siliziumscheibe 24 befindet, über welchem auch das Source liegt. Dies alles vertikal fluchtend betrachtet.
In einer vorteilhaften Variante der Halbleiterschichtanordnung zur monolithischen
Integration von auf Gruppe Ill-V-Halbleiterschichtstrukturen basierenden HEMTs mit Silizium-Bauelementen ist ein Schichtstapel 2 vorgesehen. Der Schichtstapel 2 ist auf der Oberfläche der aktiven Siliziumschicht 24 einer SOI-Scheibe gebildet und besteht aus: Einer Zwischenschicht 60, die auf der aktiven Siliziumschicht 24 liegt, einer darüber befindlichen lll-V Halbleiterschicht 30 und darauf einer ΙΙΙχΙΙΙι-χ-ν Halbleiterschicht 62. Der Schichtstapel 2 ist so positioniert, dass dieser in Bauelementgröße auf zwei, durch einen Isolationsgraben 26c voneinander elektrisch isolierten Gebieten der aktiven
Halbleiterschicht 24, z. B. den Gebieten 24a, 24b, liegt. Ferner sind Source und Drain im Schichtstapel so ausgebildet, dass Source auf dem einen und Drain auf dem anderen der zwei voneinander elektrisch isolierten Gebiete der aktiven Halbleiterschicht 24 liegt und sich das Gate über dem elektrisch isolierten Gebiet 24a der aktiven
Siliziumschicht 24 befindet, über dem auch die Source S liegt.
Verzeichnis der Bezugszeichen
1 Halbleiterschichtanordnung
2 Schichtstapel
1 1 Trägerscheibe (Siliziumsubstrat)
12 Germanium und/oder Silizium-Germaniumschicht
13 Isolationsschicht
14 einkristalline Siliziumschicht
15 Isolationsschicht
16 monokristalline Halbleiterschicht
17 monokristalline Halbleiterschicht
18 erster Bereich
19 zweiter Bereich
20 Silizium-Trägerscheibe (Substrat)
22 vergrabene Oxidschicht
24 aktive Siliziumschicht
24a erstes Gebiet, über welchem der Schichtstapel 2 hergestellt wird
24b zweites Gebiet, über welchem der Schichtstapel 2 hergestellt wird
24c Bereich der aktiven Schicht, in welchem Siliziumhalbleiterelemente herzustellen sind oder hergestellt sind
26 Grabenisolation mit Isolationsgräben, z. B. mit Siliziumoxid-Seitenwänden
26c Teil der Grabenisolation, über welchem der Schichtstapel 2 hergestellt wird
30 Ill-V-Halbleiterschicht
60 Zwischenschicht zur Gitterparameteranpassung
62 ΙΙΙχΙΙΙι-χ-V Halbleiterschicht
S Source
G Gate
D Drain des HEMT

Claims

Ansprüche.
1. Verfahren zur Herstellung einer Halbleiterscheibe mit einer aktiven
Siliziumschicht (24) und mit einer Gruppe lll-V Schichtstruktur für die Integration von Silizium-Bauelementen mit auf Gruppe lll-V Schichtstrukturen basierenden High Electron Mobility Transistoren (HEMT), das Verfahren mit den Schritten
Bereitstellen einer Substratscheibe (20), über der die aktive
Siliziumschicht (24) hergestellt ist, wobei die aktive Siliziumschicht ein erstes Gebiet (24a) und ein zweites Gebiet (24b) aufweist, die durch eine dazwischen liegende Grabenisolation (26c) zumindest lateral gegeneinander elektrisch isoliert sind;
Herstellen eines strukturierten Schichtstapels (2) mit einer
Zwischenschicht (60) zur Gitterparameter-Anpassung, die auf der aktiven Siliziumschicht (24) eines Teils des ersten und zweiten Gebiets (24a, 24b) und auf der dazwischen liegenden Grabenisolation (26c) liegt, einer darüber befindlichen lll-V Halbleiterschicht (30) und einer den Schichtstapel (2) abschließenden lllxllli-x-V Halbleiterschicht (62);
Ausbilden einer Elektrode (G) über einem Teil der der ΙΙΙχΙΙΙι-χ-ν
Halbleiterschicht (62).
2. Verfahren nach Anspruch 1 , das ferner umfasst: Herstellen eines Source- Gebiets (S) und eines Drain-Gebiets (D), wobei das Source-Gebiet (S) über dem ersten Gebiet (24a) der aktiven Siliziumschicht (24) und das Drain-Gebiet (D) über dem zweiten Gebiet (24b) der aktiven Siliziumschicht zu liegen kommen.
3. Verfahren nach Anspruch 2, wobei die Elektrode (G) als Gate so ausgebildet wird, dass sie sich über dem ersten Gebiet (24a) der aktiven Siliziumschicht (24) befindet, über welchem auch das Source-Gebiet (S) liegt.
4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die aktive Siliziumschicht (24) so hergestellt ist, dass ein Bereich (24c) durch einen Abschnitt (26a) der
Grabenisolation (26) lateral abgegrenzt ist, in welchem zumindest ein
Halbleiterbauelement auf Siliziumbasis hergestellt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die
Substratscheibe (20) so bereitgestellt wird, dass eine vergrabene Isolationsschicht (22) unter der aktiven Siliziumschicht (24) ausgebildet ist, so dass das erste und zweite Gebiet (24a, 24b) durch die vergrabene Isolationsschicht (22) und die Grabenisolation (26;26c) begrenzt sind.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die ΙΙΙχΙΙΙι-χ-ν
Halbleiterschicht (62) Aluminium, Gallium und Stickstoff aufweist und die lll-V Halbleiterschicht (30) eine GaN-Schicht ist.
Halbleiterschichtanordnung zur monolithischen Integration von auf Gruppe lll-V Halbleiterschichtstrukturen basierenden High Electron Mobility
Transistoren (HEMTs) mit Silizium-Bauelementen, mit
einer aktiven Siliziumschicht (24), die über einer Substratscheibe (20) ausgebildet ist und ein erstes Gebiet (24a) und ein dazu zumindest lateral elektrisch isoliertes (26c) zweites Gebiet (24b) aufweist,
einem Schichtstapel (2), der auf der Oberfläche der aktiven Siliziumschicht (24) über dem ersten und dem zweiten Gebiet (24a, 24b) ausgebildet ist und eine Zwischenschicht (60), die auf der aktiven Siliziumschicht (24) liegt, eine darüber befindlichen lll-V Halbleiterschicht (30) und darauf eine ΙΙΙχΙΙΙι-χ-ν Halbleiterschicht (62) aufweist,
einer Elektrode (G), die auf oder über einem Teil der lllxllli-x-V
Halbleiterschicht (62) ausgebildet ist.
Halbleiterschichtanordnung nach Anspruch 7, wobei eine Grabenisolation (26c) zwischen dem ersten und dem zweiten Gebiet (24a, 24b) zu deren lateralen Isolierung angeordnet ist.
Halbleiterschichtanordnung nach Anspruch 7 oder 8, wobei eine vergrabene Isolationsschicht (22) zwischen der Substratscheibe (20) und der aktiven
Siliziumschicht (24) vorgesehen ist.
Halbleiterschichtanordnung nach einem der Ansprüche 7 bis 9, das ferner ein Source-Gebiet (S), das über dem ersten Gebiet (24a) angeordnet ist, und ein Drain Gebiet (D), das über dem zweiten Gebiet (24b) angeordnet ist, aufweist.
Halbleiterschichtanordnung nach Anspruch 10, wobei die Elektrode (G) als Gate- Elektrode über dem ersten Gebiet (24a) angeordnet ist.
12. Halbleiterschichtanordnung nach einem der Ansprüche 7 bis 1 1 , wobei mindestens ein Bereich (24c) in der aktiven Siliziumschicht (24) zur Ausbildung von zumindest einem Silizium-Halbleiterbauelement vorgesehen ist.
13. Halbleiterschichtanordnung nach einem der Ansprüche 7 bis 12, wobei die ΙΙΙχΙΙΙι-χ-ν Halbleiterschicht (62) Aluminium, Gallium und Stickstoff aufweist und die lll-V Halbleiterschicht (30) eine GaN-Schicht ist.
14. Halbleiterschichtanordnung nach Anspruch 13, wobei die Zwischenschicht eine AIGaN-Schicht ist.
15. Halbleiterschichtanordnung nach einem der Ansprüche 7 bis 14, wobei eine Dicke der Ill-V-Halbleiterschicht (30) im Wesentlichen 1 μιτι oder kleiner ist.
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