DE102013108987A1 - Halbleitervorrichtungsbaugruppe und Verfahren für die Bildung einer Baugruppe hiervon - Google Patents

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Abstract

In einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer Halbleitervorrichtung auf das Ausbilden eines Vorrichtungsbereichs in einem ersten Bereich eines Halbleitersubstrats (10) und das Ausbilden einer Öffnung in einem zweiten Bereich des Halbleitersubstrats (10). Das Verfahren weist ferner auf das Anordnen eines Halbleiterchips (1) innerhalb der Öffnung und das Ausbilden einer ersten Metallisierungsebene über dem Halbleiterchip (1) und dem Vorrichtungsbereich.

Description

  • Die vorliegende Erfindung betrifft im Allgemeinen die Bildung von Baugruppen und insbesondere eine Halbleitervorrichtungsbaugruppe und Verfahren für die Bildung einer Baugruppe hiervon.
  • Halbleitervorrichtungen werden in vielen elektronischen und anderen Anwendungen verwendet. Halbleitervorrichtungen weisen integrierte Schaltungen oder diskrete Vorrichtungen auf, die auf Halbleiterwafern durch Abscheiden von vielen Typen von dünnen Materialfilmen über den Halbleiterwafern und Strukturieren der dünnen Materialfilme ausgebildet werden.
  • In der Halbleitervorrichtungstechnologie besteht ein Bedarf an der Integration von vielen verschiedenen Funktionen auf einem einzelnen Chip, z. B. Herstellung einer analogen und einer digitalen Schaltungsanordnung, von Leistungsvorrichtungen und Logikvorrichtungen und anderen auf demselben Chip. Bei solchen Anwendungen werden viele verschiedene Komponenten in einen einzelnen Chip integriert. Eine solche Integration erzeugt jedoch zusätzliche Herausforderungen, die bewältigt werden müssen. Alternativ können verschiedene Typen einer Schaltungsanordnung in separaten Chips ausgebildet und zu einer Baugruppe zusammengefasst werden. Die Bildung einer Baugruppe aus mehreren Chips hat jedoch viele Verschlechterungseffekte auf die Leistung der Halbleitervorrichtung.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer Halbleitervorrichtung das Ausbilden einer Öffnung innerhalb eines Halbleitersubstrats, das Befestigen eines Halbleiterchips am Halbleitersubstrat an der Öffnung und das Vereinzeln des Halbleitersubstrats, auf.
  • In einer Ausgestaltung kann das ferner das Ausbilden von Vorrichtungsbereichen im Halbleitersubstrat vor dem Ausbilden der Öffnung aufweisen. In noch einer Ausgestaltung kann das Verfahren ferner das Ausbilden einer Metallisierungsebene über dem Halbleitersubstrat vor dem Ausbilden der Öffnung aufweisen. In noch einer Ausgestaltung kann das Verfahren ferner das Ausbilden einer Metallisierungsebene nach dem Befestigen des Halbleiterchips aufweisen. In noch einer Ausgestaltung kann das Halbleitersubstrat einen Siliziumwafer aufweisen. In noch einer Ausgestaltung kann das Befestigen des Halbleiterchips das Befestigen eines Leiters auf einer hinteren Oberfläche des Halbleiterchips an einer Oberfläche des Halbleitersubstrats innerhalb der Öffnung aufweisen.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer Halbleitervorrichtung auf das Ausbilden eines Vorrichtungsbereichs in einem ersten Bereich eines Halbleitersubstrats und das Ausbilden einer Öffnung in einem zweiten Bereich des Halbleitersubstrats. Das Verfahren weist ferner das Anordnen eines Halbleiterchips innerhalb der Öffnung und das Ausbilden einer ersten Metallisierungsebene über dem Halbleiterchip und dem Vorrichtungsbereich auf.
  • In einer Ausgestaltung kann das Verfahren ferner das Ausbilden einer zweiten Metallisierungsebene unter der ersten Metallisierungsebene vor dem Ausbilden der Öffnung aufweisen. In noch einer Ausgestaltung kann die zweite Metallisierungsebene Kontakte mit dem Vorrichtungsbereich bilden. In noch einer Ausgestaltung kann der Vorrichtungsbereich auf einer Seite der Öffnung angeordnet sein. In noch einer Ausgestaltung kann der Vorrichtungsbereich die Öffnung umgeben. In noch einer Ausgestaltung kann der Vorrichtungsbereich eine Schaltungsanordnung für einen Leistungschip aufweisen. In noch einer Ausgestaltung kann der Halbleiterchip eine integrierte Schaltung aufweisen. In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Ausbilden des Halbleiterchips innerhalb eines ersten Wafers; und Zertrennen des ersten Wafers, wobei das Halbleitersubstrat ein zweiter Wafer ist, der vom ersten Wafer verschieden ist. In noch einer Ausgestaltung kann das Verfahren ferner das Zertrennen des Halbleitersubstrats nach dem Anordnen des Halbleiterchips aufweisen. In noch einer Ausgestaltung kann der Halbleiterchip innerhalb der Öffnung derart angeordnet werden, dass eine obere Oberfläche des Halbleiterchips mit einer oberen Oberfläche des Halbleitersubstrats im Wesentlichen koplanar ist. In noch einer Ausgestaltung kann das Verfahren ferner das Füllen eines Spalts zwischen dem Halbleiterchip und Seitenwänden der Öffnung mit einem Isolationsmaterial aufweisen.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist eine Halbleitervorrichtung einen Vorrichtungsbereich, der innerhalb eines Halbleitersubstrats angeordnet ist, eine Öffnung innerhalb des Halbleitersubstrats und nahe dem Vorrichtungsbereich und einen Halbleiterchip, der in der Öffnung angeordnet ist, auf. Der Halbleiterchip ist an dem Halbleitersubstrat an der Öffnung befestigt.
  • In einer Ausgestaltung kann die Vorrichtung ferner Folgendes aufweisen: eine Metallisierungsebene, die den Vorrichtungsbereich mit einem ersten externen Potentialknoten koppelt und den Halbleiterchip mit einem zweiten externen Potentialknoten koppelt. In noch einer Ausgestaltung kann die Metallisierungsebene den Vorrichtungsbereich mit dem Halbleiterchip koppeln. In noch einer Ausgestaltung kann die Vorrichtung ferner einen Chipisolationsbereich aufweisen, der zwischen dem Halbleiterchip und dem Vorrichtungsbereich angeordnet ist. In noch einer Ausgestaltung kann die Vorrichtung ferner einen Chipisolationsbereich aufweisen, der um den Halbleiterchip angeordnet ist.
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und von deren Vorteilen wird nun auf die folgenden Beschreibungen in Verbindung mit der begleitenden Zeichnung Bezug genommen, in der:
  • 1, die 1A und 1B aufweist, eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, wobei 1A eine Draufsicht darstellt und 1B eine Querschnittsansicht darstellt;
  • 2, die 2A und 2B aufweist, eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, wobei 2A eine Draufsicht darstellt und 2B eine Querschnittsansicht darstellt;
  • 3 eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
  • 4, die 4A und 4B aufweist, eine Halbleitervorrichtung nach der Ausbildung von Vorrichtungsbereichen gemäß Ausführungsformen der vorliegenden Erfindung darstellt, wobei 4A eine Querschnittsansicht darstellt und wobei 4B eine Draufsicht darstellt;
  • 5 eine Halbleitervorrichtung nach der Ausbildung von Chipöffnungen gemäß Ausführungsformen der vorliegenden Erfindung darstellt;
  • 6, die 6A–6C aufweist, die Ausbildung eines integrierten Schaltungschips gemäß Ausführungsformen der vorliegenden Erfindung darstellt;
  • 7 eine Halbleitervorrichtung, während der Halbleiterchip innerhalb der Chipöffnungen des ersten Substrats angeordnet wird, gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
  • 8 eine Halbleitervorrichtung nach dem Befestigen des Halbleiterchips am ersten Substrat gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
  • 9 eine Halbleitervorrichtung nach dem Füllen der Räume zwischen dem Substrat und dem Halbleiterchip mit einem dielektrischen Material gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
  • 10, die 10A und 10B aufweist, eine Halbleitervorrichtung nach dem Ausbilden von externen Kontaktstellen gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
  • 11 eine Halbleitervorrichtung nach dem Befestigen eines Halbleiterchips, der vorher in einem anderen Substrat ausgebildet wurde, an einem ersten Substrat gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt;
  • 12 eine Halbleitervorrichtung nach dem Füllen des Spalts oder Abstandes zwischen dem Halbleiterchip und dem ersten Substrat mit einem dielektrischen Material gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt; und
  • 13 eine Halbleitervorrichtung nach dem Ausbilden von Metallisierungsebenen über dem ersten Substrat und dem Halbleiterchip gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt.
  • Entsprechende Ziffern und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Teile, wenn nicht anders angegeben. Die Figuren sind gezeichnet, um die relevanten Aspekte der Ausführungsformen deutlich darzustellen, und sind nicht notwendigerweise maßstäblich gezeichnet.
  • Die Herstellung und Verwendung von verschiedenen Ausführungsformen werden nachstehend im Einzelnen erörtert. Es sollte jedoch erkannt werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte schafft, die in einer breiten Vielfalt von spezifischen Zusammenhängen verkörpert sein können. Die erörterten spezifischen Ausführungsformen erläutern lediglich spezifische Weisen zur Herstellung und Verwendung der Erfindung und begrenzen den Schutzbereich der Erfindung nicht.
  • Viele Anwendungen erfordern die Integration von erheblich unterschiedlichen Schaltungen. Leistungschips werden beispielsweise häufig mit Logikchips in einem Leistungsmodul kombiniert. Viele von diesen verschiedenen Schaltungen können jedoch die Verwendung von inkompatiblen Prozessen erfordern. Ansonsten können sie eine komplexe Integration erfordern, die zu einer großen Steigerung der Produktionskosten führt. Daher können in solchen Fällen mehrere Chips separat hergestellt und zu einer Baugruppe zusammengefasst werden. Eine solche Bildung einer Baugruppe erhöht die Kosten der Baugruppe und erhöht auch parasitäre Effekte und verringert die thermisch-mechanische Stabilität, was zu einer Verschlechterung der Leistung der kombinierten Baugruppe führt. Ausführungsformen der Erfindung beseitigen diese Probleme durch Beschreiben eines Prozesses zum Kombinieren der Vorteile des Vorhandenseins einer separaten Prozessherstellung, jedoch ohne die hinzugefügten Kosten und die Leistungsverschlechterung einer Mehrchipbaugruppe.
  • Eine Strukturausführungsform der vorliegenden Erfindung wird unter Verwendung von 1 beschrieben. Weitere Strukturausführungsformen werden unter Verwendung von 2–3 beschrieben. Ein Verfahren zur Herstellung der Halbleitervorrichtung wird unter Verwendung von 4–10 beschrieben. Weitere Ausführungsformen zur Herstellung der Halbleitervorrichtung werden unter Verwendung von 11–13 beschrieben.
  • 1, die 1A und 1B aufweist, stellt eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar. 1A stellt eine Draufsicht dar und 1B stellt eine Querschnittsansicht dar.
  • Mit Bezug auf 1A weist die Halbleitervorrichtung eine erste Schaltung 1 auf, eine zweite Schaltung 2 und eine dritte Schaltung 3. Die zweite Schaltung 2 ist zwischen der ersten Schaltung 1 und der dritten Schaltung 3 angeordnet. In verschiedenen Ausführungsformen können die erste Schaltung 1 und die zweite Schaltung 2 Leistungsschaltungen aufweisen. In einer Ausführungsform kann die erste Schaltung 1 eine diskrete Halbleitervorrichtung sein, die dritte Schaltung 3 kann eine diskrete Halbleitervorrichtung sein, während die zweite Schaltung 2 eine integrierte Schaltung aufweisen kann. Die erste Schaltung 1 und die dritte Schaltung 3 können in einer Ausführungsform Energie zur zweiten Schaltung 2 liefern.
  • In verschiedenen Ausführungsformen ist die zweite Schaltung 2 von der ersten Schaltung 1 und der dritten Schaltung 3 verschieden. In einer Ausführungsform weist die zweite Schaltung 2 ein anderes Halbleitermaterial als die erste Schaltung 1 und die dritte Schaltung 3 auf. Die zweite Schaltung 2 kann beispielsweise Vorrichtungen aufweisen, die auf Germanium, Siliziumcarbid, III-V-, II-IV-Verbindungen wie z. B. Galliumnitrid, Galliumarsenid ausgebildet sind, während die erste Schaltung 1 und die dritte Schaltung 3 Vorrichtungen aufweisen können, die auf Silizium ausgebildet sind. In einer anderen Ausführungsform weist die zweite Schaltung 2 ein anderes Metallisierungsschema auf als die erste Schaltung 1 und die dritte Schaltung 3. Die erste Schaltung 1 und die dritte Schaltung 3 können beispielsweise zwei Metallebenen aufweisen, während die zweite Schaltung 2 mehr als vier Metallebenen, z. B. zehn Metallebenen, aufweisen kann.
  • Die erste Schaltung 1 und die dritte Schaltung 3 sind durch Isolationsbereiche 30 isoliert, während die zweite Schaltung 2 durch Chipisolationsbereiche 40 isoliert sein kann. Die Isolationsbereiche 30 können in einer Ausführungsform die erste Schaltung 1 und die zweite Schaltung 3 umgeben, während die Chipisolationsbereiche 40 die zweite Schaltung 2 umgeben können.
  • Mit Bezug auf 1B können die Isolationsbereiche 30 in einer Ausführungsform um die erste Schaltung 1 und die dritte Schaltung 3 als flache Grabenisolation angeordnet sein. Der Chipisolationsbereich 40 kann beispielsweise als tiefe Grabenisolationsstruktur um die zweite Schaltung 2 angeordnet sein. Die zweite Schaltung 2 kann mit dem Substrat 10 durch eine leitfähige Haftschicht 50 gekoppelt sein. In einer oder mehreren Ausführungsformen weist die leitfähige Haftschicht 50 Aluminium und Silizium auf. In einer oder mehreren Ausführungsformen weist die leitfähige Haftschicht 50 ein Silizid auf. In einer oder mehreren Ausführungsformen weist die leitfähige Haftschicht 50 Wolfram, Titan, Tantal, Kobalt und andere, auf. In einer Ausführungsform weist die leitfähige Haftschicht 50 ein eutektisches Material auf. In einer Ausführungsform weist die leitfähige Haftschicht 50 beispielsweise ein Eutektikum mit Aluminium und Silizium auf. Die Isolationsbereiche 30 können in einer Ausführungsform um die erste Schaltung 1 und die dritte Schaltung 3 als flache Grabenisolation angeordnet sein.
  • 2, die 2A und 2B aufweist, stellt eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar. 2A stellt eine Draufsicht dar und 2B stellt eine Querschnittsansicht dar.
  • Im Gegensatz zur Ausführungsform der vorherigen Ausführungsform umschließt oder umgibt in dieser Ausführungsform die erste Schaltung 1 die zweite Schaltung 2, so dass die Isolationsbereiche 30 sowohl die erste Schaltung 1 als auch die zweite Schaltung 2 umgeben. Wie in früheren vorherigen Ausführungsformen umgeben die Chipisolationsbereiche 40 die zweite Schaltung 2.
  • 3 stellt eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Im Gegensatz zu den vorherigen Ausführungsformen ist die zweite Schaltung 2 auf einer Seite der ersten Schaltung 1 derart ausgebildet, dass die zweite Schaltung 2 von der ersten Schaltung 1 von zwei Seiten umgeben ist. In dieser Ausführungsform ist die erste Schaltung 1 folglich als ”L”-förmiger Bereich ausgebildet. Entlang einer Seite der zweiten Schaltung 2 können die Chipisolationsbereiche 40 in einer Ausführungsform benachbart und in Kontakt mit den Isolationsbereichen 30 ausgebildet sein.
  • 4–10 stellen eine Ausführungsform zum Ausbilden der Halbleitervorrichtung gemäß einer Ausführungsform der Erfindung dar.
  • 4, die 4A und 4B aufweist, stellt eine Halbleitervorrichtung nach der Ausbildung von Vorrichtungsbereichen gemäß Ausführungsformen der vorliegenden Erfindung dar, wobei 4A eine Querschnittsansicht darstellt und wobei 4B eine Draufsicht darstellt.
  • 4A stellt ein erstes Substrat 10 mit einem ersten Bereich 11, einem zweiten Bereich 12 und einem dritten Bereich 13 dar. Der zweite Bereich 12 ist zwischen dem ersten Bereich 11 und dem dritten Bereich 13 angeordnet. Das erste Substrat 10 kann ein Massesiliziumsubstrat beispielsweise mit einer (100)-Oberfläche aufweisen. In verschiedenen Ausführungsformen kann das erste Substrat 10 ein Material eines Halbleiters auf einem Isolator (SOI) wie z. B. Silizium auf Oxid aufweisen. In einer oder mehreren Ausführungsformen kann das erste Substrat 10 andere Halbleitermaterialien wie z. B. SiGe, SiC, Graphen, einschließlich Verbundhalbleitern wie z. B. GaN, GaAs, GaP, GaSb, InP, InSb, SbAs und Kombinationen davon aufweisen. In einer oder mehreren Ausführungsformen kann das Substrat 10 mit einer Dotierung vom n-Typ oder vom p-Typ dotiert sein, um den Widerstand zu verringern, und kann Epitaxieschichten aufweisen.
  • In verschiedenen Ausführungsformen können Isolationsbereiche 30 im Substrat 10 ausgebildet werden. Eine Hartmaskenschicht (hier nicht gezeigt) wie z. B. Siliziumnitrid kann beispielsweise über dem ersten Substrat 10 ausgebildet und strukturiert werden, um die Isolationsbereiche freizulegen. Die freigelegten Abschnitte des ersten Substrats 10 können dann auf die geeignete Tiefe, z. B. zwischen etwa 200 nm und etwa 500 nm, geätzt werden. Die Gräben werden dann mit einem Isolationsmaterial gefüllt. Freigelegte Siliziumoberflächen können beispielsweise thermisch oxidiert werden, um eine dünne Oxidschicht auszubilden. Die Gräben können dann mit einem ersten Material wie z. B. einer Nitridschicht (z. B. Si3N4) verkleidet werden. Die Gräben können dann mit einem zweiten Material wie z. B. einem Oxid gefüllt werden. Ein hochdichtes Plasma (HDP) kann beispielsweise durchgeführt werden, wobei das resultierende Füllmaterial als HDP-Oxid bezeichnet wird. In anderen Ausführungsformen können andere Grabenfüllprozesse verwendet werden. Während der Graben typischerweise verkleidet wird, kann beispielsweise dieser Schritt mit anderen Füllmaterialien vermieden werden. Die Tiefe der Isolationsbereiche 30 kann in Abhängigkeit vom Typ von isolierter Vorrichtung verschieden sein, z. B. können Hochspannungsvorrichtungen eine tiefere Isolation verwenden als Vorrichtungen mit niedrigerer Spannung.
  • Vorrichtungsbereiche 20 können zwischen den Isolationsbereichen 30 ausgebildet werden. Die Ausbildung der Vorrichtungsbereiche 20 kann mehrere Prozesse wie z. B. Maskieren, Implantation, Ausglühen und andere aufweisen. Aktive Bereiche 25 können innerhalb der Vorrichtungsbereiche 20 ausgebildet werden. Ferner können Source-, Drain- und andere Transistorbereiche ausgebildet werden.
  • Nach dem Ausbilden der Vorrichtungsbereiche 20 zwischen den Isolationsbereichen 30 können einige Metallisierungsebenen über dem ersten Substrat 10 ausgebildet werden. Folglich können der erste Bereich 11 und der dritte Bereich 13 auch einige Metallisierungsebenen aufweisen. Die Halbleitervorrichtungen innerhalb der aktiven Bereiche 25 können beispielsweise durch die Metallisierungsebenen miteinander verbunden sein. Ferner schafft die Metallisierung einen Kontakt mit den aktiven Bereichen 25. Wie dargestellt, kann eine erste Metallisierungsschicht mit Substratkontaktstellen 70 über dem Substrat 10 ausgebildet werden. Die Metallisierungsschichten können während der anschließenden Bearbeitung durch eine Deckschicht 60 geschützt werden.
  • In verschiedenen Ausführungsformen kann der erste Bereich 11 die erste Schaltung 1 bilden, der zweite Bereich 12 kann die zweite Schaltung 2 bilden und der dritte Bereich 13 kann die dritte Schaltung 3 bilden (z. B. 1A). Der erste Bereich 11 und der dritte Bereich 13 können in einer oder mehreren Ausführungsformen einen Teil eines Leistungschips bilden. Der erste Bereich 11 und der dritte Bereich 13 können Vorrichtungsbereiche 20 aufweisen, die verschiedene Halbleitervorrichtungen wie z. B. Dioden, Feldeffekttransistoren, Bipolartransistoren, Thyristoren und andere Vorrichtungen aufweisen können. Die Vorrichtungsbereiche 20 können aktive Bereiche 25 zum Ausbilden von solchen Vorrichtungen aufweisen. Die Vorrichtungsbereiche 20 können verschiedene dotierte Schichten 35 beim Ausbilden der Halbleitervorrichtungen aufweisen. In einer oder mehreren Ausführungsformen kann der zweite Bereich 12 keine Vorrichtungsbereiche aufweisen.
  • Mit Bezug auf 4B kann das erste Substrat 10 in einer oder mehreren Ausführungsformen ein Wafer wie z. B. ein Siliziumwafer sein. 4B stellt auch den ersten Bereich 11, den zweiten Bereich 12 und den dritten Bereich 13 in einer Ausführungsform dar.
  • 5 stellt eine Halbleitervorrichtung nach der Ausbildung von Chipöffnungen gemäß Ausführungsformen der vorliegenden Erfindung dar.
  • Wie in 5 dargestellt, werden nach dem Ausbilden der ersten Metallisierungsebene Chipöffnungen 110 im ersten Substrat 10 ausgebildet. Der erste Bereich 11 und der dritte Bereich 13 können mit einer Hartmaskenschicht 120 maskiert werden. Eine Hartmaskenschicht 120 kann über dem Substrat 10 abgeschieden werden, gefolgt von einer Photoresistschicht. Die Hartmaskenschicht 120 kann durch Strukturieren der Photoresistschicht strukturiert werden. Die strukturierte Hartmaskenschicht 120 legt den zweiten Bereich 12 frei, während der erste Bereich 11 und der dritte Bereich 13 geschützt werden. Ein Grabenätzprozess kann durchgeführt werden, um die Chipöffnungen 110 auszubilden.
  • Die Hartmaskenschicht 120 schützt die Deckschicht 60 und die darunter liegenden Vorrichtungsbereiche 20 während des anschließenden Granbeätzprozesses. Das Material der Hartmaskenschicht 120 kann auf der Basis der Selektivität zur Ätzchemie des Ätzprozesses ausgewählt werden. In einer Ausführungsform kann beispielsweise ein hochdichtes Plasma mit einer Fluorchemie anschließend verwendet werden, um die Öffnungen 110 zu ätzen, und die Hartmaskenschicht 120 weist eine SiO2-Hartmaske auf. Die Hartmaskenschicht 120 kann in verschiedenen Ausführungsformen eine anorganische dielektrische Schicht wie z. B. eine Siliziumoxidschicht aufweisen. Alternativ weist die Hartmaskenschicht 120 Siliziumnitrid auf. In einer alternativen Ausführungsform kann die Hartmaskenschicht 120 eine Imidschicht aufweisen.
  • Die Hartmaskenschicht 120 kann in verschiedenen Ausführungsformen eine Dicke von etwa 100 nm bis etwa 500 nm aufweisen. In einer oder mehreren Ausführungsformen kann die Hartmaskenschicht 120 eine Dicke von etwa 100 nm bis etwa 300 nm aufweisen. In einer oder mehreren Ausführungsformen kann die Hartmaskenschicht 120 eine Dicke von etwa 100 nm bis etwa 2000 nm aufweisen. Die Hartmaskenschicht 120 kann in verschiedenen Ausführungsformen unter Verwendung von Abscheidungstechniken ausgebildet werden oder beschichtet werden. Die Ausbildung der Hartmaskenschicht 120 kann einen Brennprozess aufweisen.
  • Die Chipöffnungen 110 können im Substrat 10 unter Verwendung eines Ätzprozesses ausgebildet werden. In einer oder mehreren Ausführungsformen kann anisotropes Ätzen wie z. B. ein reaktiver Ionenätzprozess verwendet werden.
  • In verschiedenen Ausführungsformen kann die Tiefe DDO der Chipöffnungen 110 etwa 20 μm bis etwa 100 μm sein. In einer oder mehreren Ausführungsformen kann die Tiefe DDO der Chipöffnungen 110 etwa 20 μm bis etwa 200 μm sein. In einer oder mehreren Ausführungsformen kann die Tiefe DDO der Chipöffnungen 110 etwa 20 μm bis etwa 80 μm sein. In verschiedenen Ausführungsformen kann die Tiefe DDO der Chipöffnungen 110 etwa 10 μm bis etwa 40 μm sein. In verschiedenen Ausführungsformen kann die Tiefe DDO der Chipöffnungen 110 etwa 30 μm bis etwa 50 μm sein.
  • 6, die 6A–6C aufweist, stellt die Ausbildung eines integrierten Schaltungschips gemäß Ausführungsformen der vorliegenden Erfindung dar.
  • Mit Bezug auf 6A werden mehrere Halbleiterchips 100 innerhalb eines zweiten Substrats 51 ausgebildet. Das zweite Substrat 51 kann in einer oder mehreren Ausführungsformen einen Siliziumwafer aufweisen. Das zweite Substrat 51 kann ein Massesiliziumsubstrat beispielsweise mit einer (100)-Oberfläche aufweisen. In verschiedenen Ausführungsformen kann das zweite Substrat 51 ein Material eines Halbleiters auf einem Isolator (SOI) wie z. B. Silizium auf Oxid aufweisen. In einer oder mehreren Ausführungsformen kann das zweite Substrat 51 andere Halbleitermaterialien aufweisen, wie z. B. SiGe, SiC, Graphen, einschließlich Verbundhalbleitern wie z. B. GaN, GaAs, GaP, GaSb, InP, InSb, SbAs und Kombinationen davon. In einer oder mehreren Ausführungsformen kann das zweite Substrat 51 mit einer Dotierung vom n-Typ oder vom p-Typ dotiert sein, um den Widerstand zu verringern, und kann Epitaxieschichten aufweisen.
  • Aktive Bereiche können nahe der oberen Oberfläche des zweiten Substrats 51 ausgebildet werden. Die aktiven Bereiche können in verschiedenen Ausführungsformen Dioden, Transistoren, Thyristoren und andere Vorrichtungen aufweisen. Das zweite Substrat 510 kann in einer oder mehreren Ausführungsformen auch passive Vorrichtungen wie z. B. Kondensatoren, Induktoren, Widerstände aufweisen.
  • Die mehreren Halbleiterchips 100 können in einer oder mehreren Ausführungsformen ein hochintegrierter Chip mit vielen Metallisierungsebenen sein. In verschiedenen Ausführungsformen kann jeder der mehreren Halbleiterchips 100 einen Logikchip, einen Speicherchip, einen analogen Chip, einen Mischsignalchip und andere Typen einer Schaltungsanordnung aufweisen. Die aktive Schaltungsanordnung der mehreren Halbleiterchips 100 kann aktive Vorrichtungsbereiche aufweisen und kann erforderliche Transistoren, Widerstände, Kondensatoren, Induktoren oder andere Komponenten aufweisen, die verwendet werden, um integrierte Schaltungen zu bilden. Aktive Bereiche, die Transistoren (z. B. CMOS-Transistoren) aufweisen, können beispielsweise durch Isolationsbereiche (z. B. flache Grabenisolation) voneinander getrennt sein.
  • Als nächstes wird eine Metallisierung über den aktiven Vorrichtungsbereichen ausgebildet, um die aktiven Vorrichtungen elektrisch zu kontaktieren und miteinander zu verbinden. Die Metallisierung und die aktiven Vorrichtungsbereiche bilden zusammen eine vollendete integrierte Funktionsschaltung. Mit anderen Worten, die elektrischen Funktionen von jedem der mehreren Halbleiterchips 100 können durch die verbundene aktive Schaltungsanordnung durchgeführt werden. In Logikvorrichtungen kann die Metallisierung viele Schichten, z. B. neun oder mehr, aus Kupfer oder alternativ aus anderen Metallen aufweisen. In Speichervorrichtungen wie z. B. DRAMs kann die Anzahl von Metallebenen geringer sein und kann Aluminium sein. In einer oder mehreren Ausführungsformen können die mehreren Halbleiterchips 100 mindestens vier Metallebenen aufweisen. Die mehreren Halbleiterchips 100 können mindestens 10 Metallebenen aufweisen, wie in der vergrößerten Querschnittsansicht von 6B dargestellt.
  • 6B stellt eine vergrößerte Ansicht dar, die mehrere Metallebenen (M1–M10) und mehrere Kontaktlochebenen (V1–V10), die über dem zweiten Substrat 51 ausgebildet sind, darstellt. In 6B sind zehn Metallebenen vertikal gestapelt und weisen Metallleitungsebenen M1, M2, M3, M4, M5, M6, M7, M8, M9 und M10 auf, die mittels Kontaktlochebenen V1, V2, V3, V4, V5, V6, V7, V8, V9 und V10 verbunden sind. In anderen Ausführungsformen kann eine größere oder geringere Anzahl von Metall- und Kontaktlochebenen verwendet werden. In verschiedenen Ausführungsformen der vorliegenden Erfindung können die Metall- und Kontaktlochebenen unter Verwendung eines Einzeldamaszierungsprozesses oder Doppeldamaszierungsprozesses ausgebildet werden. In einem Einzeldamaszenerprozess wird eine einzelne Schicht aus Isolationsmaterial mit einem Muster für leitfähige Merkmale wie z. B. leitfähige Leitungen, leitfähige Kontaktlöcher strukturiert. Im Gegensatz dazu werden in einem Doppeldamaszenerprozess die Kontaktlöcher und Metallleitungen für leitfähige Merkmale strukturiert und in einem einzelnen Füllschritt mit leitfähigem Material gefüllt.
  • Die Metallisierungsebenen des zweiten Substrats 51 können eine oberste Metallebene zum Kontaktieren mit einer externen Schaltungsanordnung aufweisen. Die oberste Metallebene kann beispielsweise Chipkontaktstellen 65 aufweisen.
  • Wie als nächstes in 6C dargestellt, wird das zweite Substrat 51 vereinzelt, um die mehreren Halbleiterchips 100 auszubilden. Die gestrichelten Linien stellen die Zertrennkanäle oder Ritzlinien, durch die das Zertrennen durchgeführt wird, dar. In verschiedenen Ausführungsformen kann vor der Vereinzelung das zweite Substrat 51 von der Rückseite (Seite entgegengesetzt zu den aktiven Bereichen 25) verdünnt werden. Die Verdünnung kann durch einen Rückseitenschleifprozess in einer oder mehreren Ausführungsformen durchgeführt werden. Nach der Verdünnung kann ein Rückseitenleiter 140 auf der freigelegten hinteren Oberfläche des zweiten Substrats 51 abgeschieden werden. Der Rückseitenleiter 140 kann in einer Ausführungsform Aluminium aufweisen.
  • In verschiedenen Ausführungsformen sind Metallisierungsebenen über den mehreren Halbleiterchips 100 von den Metallisierungsebenen über dem ersten Substrat 10 verschieden. In einer oder mehreren Ausführungsformen ist die Anzahl von Metallisierungsebenen über den mehreren Halbleiterchips 100 höher als die Anzahl von Metallisierungsebenen über dem ersten Substrat 10.
  • 7 stellt eine Halbleitervorrichtung nach dem Ausrichten des Halbleiterchips innerhalb der Chipöffnungen des ersten Substrats gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Mit Bezug auf 7 werden die mehreren Halbleiterchips 100 innerhalb der Chipöffnungen 120 des ersten Substrats 10 angeordnet. In verschiedenen Ausführungsformen kann jeder der mehreren Halbleiterchips 100 separat ausgerichtet und innerhalb der Chipöffnungen 110 angeordnet werden. Geeignete Techniken für die seitliche und vertikale Ausrichtung der mehreren Halbleiterchips 100 können in verschiedenen Ausführungsformen verwendet werden.
  • In verschiedenen Ausführungsformen ist die Breite der Chipöffnungen WDO um mindestens 10% größer als die Breite des Halbleiterchips WD. In verschiedenen Ausführungsformen ist die Breite der Chipöffnungen WDO um mindestens 5% größer als die Breite des Halbleiterchips WD. In verschiedenen Ausführungsformen ist die Breite der Chipöffnungen WDO um mindestens 20% größer als die Breite des Halbleiterchips WD. In verschiedenen Ausführungsformen ist die Breite der Chipöffnungen WDO um etwa 5% bis etwa 20% größer als die Breite des Halbleiterchips WD. Ferner ist die Tiefe DDO der Chipöffnungen 110 etwa dieselbe wie die Dicke TD des Halbleiterchips 100. In verschiedenen Ausführungsformen ist die Tiefe DDO der Chipöffnungen 110 0,9- bis etwa 1,1-mal die Dicke TD des Halbleiterchips 100. In verschiedenen Ausführungsformen ist die Tiefe DDO der Chipöffnungen 110 0,95- bis etwa 1,05-mal die Dicke TD des Halbleiterchips 100.
  • 8 stellt eine Halbleitervorrichtung nach dem Befestigen des Halbleiterchips am ersten Substrat gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Mit Bezug als nächstes auf 8 werden die mehreren Halbleiterchips 100 am ersten Substrat 10 beispielsweise unter Verwendung eines thermischen Prozesses befestigt. In einer oder mehreren Ausführungsformen werden die mehreren Halbleiterchips 100 innerhalb der Chipöffnungen 110 bei höheren Temperaturen angeordnet. Alternativ kann eine Wärmebehandlung nach der Anordnung aller mehreren Halbleiterchips innerhalb aller Chipöffnungen 120 des ersten Substrats 10 durchgeführt werden. Die Wärmebehandlung kann zur Bildung einer Bandstelle zwischen den mehreren Halbleiterchips 100 und dem ersten Substrat 10 führen. In einer Ausführungsform können sich die Atome des Rückseitenleiters 140 mit den Atomen des ersten Substrats 10 vermischen und/oder reagieren, um eine mechanisch stabile Bandstelle zu bilden. Folglich wird eine leitfähige Haftschicht 50 ausgebildet.
  • Nach dem Bonden der mehreren Halbleiterchips 100 mit dem ersten Substrat 10 wird eine Öffnung 45 mit einer kritischen Abmessung von etwa DS ausgebildet. In verschiedenen Ausführungsformen ist die kritische Abmessung DS der Öffnung 45 etwa 2 μm bis etwa 10 μm. In einer oder mehreren Ausführungsformen ist die kritische Abmessung DS der Öffnung 45 etwa 4 μm bis etwa 6 μm.
  • 9 stellt eine Halbleitervorrichtung nach dem Füllen der Räume zwischen dem ersten Substrat und dem Halbleiterchip mit einem dielektrischen Material gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Mit Bezug auf 9 wird ein dielektrisches Material 210 über dem ersten Substrat 10 ausgebildet. Das dielektrische Material 210 füllt die Öffnung 45 in einer oder mehreren Ausführungsformen. In einer oder mehreren Ausführungsformen kann das dielektrische Material 210 unter Verwendung eines Füllprozesses mit hohem Seitenverhältnis abgeschieden werden, um die Öffnung 45 mit hohem Seitenverhältnis zu füllen. In einer oder mehreren Ausführungsformen kann das dielektrische Material 210 unter Verwendung eines Prozesses einer chemischen Gasphasenabscheidung mit hochdichtem Plasma (HDP CVD) abgeschieden werden. Alternativ kann das dielektrische Material 210 unter Verwendung von anderen Prozessen wie z. B. Aufschleudern, chemischer Gasphasenabscheidung, Plasmagasphasenabscheidung und anderen Abscheidungsprozessen abgeschieden werden. Das dielektrische Material 210 kann unter Verwendung eines chemischen und/oder mechanischen Polierprozesses planarisiert werden. Alternativ kann das dielektrische Material 210 als planarisierte Oberfläche, z. B. unter Verwendung eines Beschichtungsprozesses, ausgebildet werden.
  • Das erste Substrat 10 weist nun den Halbleiterchip 100 auf, der zusammen mit den anderen Schaltungen des ersten Substrats 10 ähnlich zur eingebetteten Waferebenenbearbeitung bearbeitet werden kann. Im Gegensatz zur eingebetteten Waferebenenbearbeitung umfasst jedoch das erste Substrat 10 ein homogenes Material ohne Differenzen im Wärmeausdehnungskoeffizienten. Bei der herkömmlichen eingebetteten Waferebenenbearbeitung werden beispielsweise die Chips in eine Formverbindung eingebettet. Die Chips weisen jedoch einen anderen Wärmeausdehnungskoeffizienten als die Formverbindung auf, was zu einer auf Spannung bezogenen Gestalt während der Bearbeitung und/oder des Betriebs führen kann.
  • 10, die 10A und 10B aufweist, stellt eine Halbleitervorrichtung nach dem Ausbilden von externen Kontaktstellen gemäß einer Ausführungsform der vorliegenden Erfindung dar. 10A stellt eine Querschnittsansicht dar, während 10B eine Draufsicht darstellt.
  • Mit Bezug auf 10 können zusätzliche Metallebenen über und/oder innerhalb des dielektrischen Materials 210 ausgebildet werden. In einer Ausführungsform kann beispielsweise mindestens eine Kontaktlochebene innerhalb des dielektrischen Materials 210 ausgebildet werden. Alternativ können zusätzliche Metallebenen über einem Dielektrikum zwischen den Ebenen, das über dem dielektrischen Material 210 ausgebildet ist, ausgebildet werden.
  • Wie dargestellt, kann ein Chipkontaktloch 310 verwendet werden, um eine Chipkontaktstelle 350 mit den Chipkontaktstellen 65 des Halbleiterchips 100 zu koppeln. Ein Substratkontaktloch 320 kann verwendet werden, um die Chipkontaktstelle 350 mit den Substratkontaktstellen 70 zu koppeln.
  • Das erste Substrat 10 kann vereinzelt werden, um einen Chip mit einer Schaltungsanordnung vom ersten Bereich 11, zweiten Bereich 12 und dritten Bereich 13 auszubilden. Der zweite Bereich 12 umfasst den Halbleiterchip 100. Vor der Vereinzelung kann das erste Substrat 10 wahlweise von der Rückseite aus verdünnt werden.
  • 11–13 stellen eine Halbleitervorrichtung während verschiedener Herstellungsstufen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar.
  • Im Gegensatz zur vorherigen Ausführungsform stellt diese Ausführungsform einen Fall dar, wenn die Dicke des Halbleiterchips nicht der Tiefe der Chipöffnung entspricht.
  • Dieser Prozess beginnt, wie in 4–7 beschrieben. 11 stellt eine Halbleitervorrichtung nach dem Befestigen eines Halbleiterchips 100, der vorher in einem anderen Substrat ausgebildet wurde, an einem ersten Substrat 10 gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar. Mit Bezug auf 11 sind in einer Ausführungsform die mehreren Halbleiterchips 100 dünner als die Tiefe der Chipöffnungen 110.
  • 12 stellt eine Halbleitervorrichtung nach dem Füllen des Spalts oder Abstandes zwischen dem Halbleiterchip 100 und dem ersten Substrat 10 mit einem dielektrischen Material 210 gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar. Nach dem Befestigen der mehreren Halbleiterchips 100 am ersten Substrat 10 wie in der vorherigen Ausführungsform wird ein dielektrisches Material 210 über dem ersten Substrat 10 ausgebildet und planarisiert, wie in 12 dargestellt.
  • 13 stellt eine Halbleitervorrichtung nach dem Ausbilden von Metallisierungsebenen über dem ersten Substrat und dem Halbleiterchip gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar. Mehrere Kontakte werden über dem ersten Substrat 10 ausgebildet. Ein Substratkontaktloch 320 kann ausgebildet werden, um mit den Substratkontaktstellen 70 zu koppeln. Ferner können Chipkontaktlöcher 310 ausgebildet werden, um mit den Chipkontaktstellen 65 zu koppeln. Die Länge der Chipkontaktlöcher 310 ist von den Substratkontaktlöchern 320 verschieden. In verschiedenen Ausführungsformen können die Chipkontaktlöcher 310 und die Substratkontaktlöcher 320 gleichzeitig in einem Damaszierungsprozess ausgebildet werden. Alternativ können in einigen Ausführungsformen die Chipkontaktlöcher 310 und die Substratkontaktlöcher 320 sequentiell ausgebildet werden. Folglich können Ausführungsformen der Erfindung selbst dann verwendet werden, wenn sich die Chipdicke aufgrund von Prozessvariationen und/oder aus Entwurfsgründen unterscheidet.
  • Wie in verschiedenen Ausführungsformen beschrieben, kann ein Material, das ein Metall umfasst, beispielsweise ein reines Metall, eine Metalllegierung, eine Metallverbindung, eine intermetallische Verbindung und andere, d. h. irgendein Material, das Metallatome umfasst, sein. Kupfer kann beispielsweise reines Kupfer oder irgendein Material mit Kupfer sein, wie z. B. eine Kupferlegierung, eine Kupferverbindung, eine intermetallische Kupferverbindung, ein Isolator mit Kupfer und ein Halbleiter mit Kupfer, ist jedoch nicht darauf begrenzt.
  • Obwohl diese Erfindung mit Bezug auf erläuternde Ausführungsformen beschrieben wurde, soll diese Beschreibung nicht in einer begrenzenden Hinsicht aufgefasst werden. Verschiedene Modifikationen und Kombinationen der erläuternden Ausführungsformen sowie andere Ausführungsformen der Erfindung sind für den Fachmann auf dem Gebiet bei der Bezugnahme auf die Beschreibung ersichtlich. Als Erläuterung können die in 1–13 beschriebenen Ausführungsformen in verschiedenen Ausführungsformen miteinander kombiniert werden. Daher ist vorgesehen, dass die beigefügten Ansprüche beliebige derartige Modifikationen oder Ausführungsformen aufweisen.
  • Obwohl die vorliegende Erfindung und ihre Vorteile im Einzelnen beschrieben wurden, sollte verständlich sein, dass verschiedene Änderungen, Substitutionen und Veränderungen hier vorgenommen werden können, ohne vom Gedanken und Schutzbereich der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen. Beispielsweise ist für den Fachmann auf dem Gebiet leicht verständlich, dass viele der hier beschriebenen Merkmale, Funktionen, Prozesse und Materialien verändert werden können, während sie innerhalb des Schutzbereichs der vorliegenden Erfindung bleiben.
  • Überdies soll der Schutzbereich der vorliegenden Anmeldung nicht auf die speziellen Ausführungsformen des Prozesses, der Maschine, der Herstellung, der Stoffzusammensetzung, der Mittel, Verfahren und Schritte, die in der Patentbeschreibung beschrieben sind, begrenzt sein. Wie ein Fachmann auf dem Gebiet leicht aus der Offenbarung der vorliegenden Erfindung erkennt, können Prozesse, Maschinen, Herstellung, Stoffzusammensetzungen, Mittel, Verfahren oder Schritte, die derzeit existieren oder später entwickelt werden sollen und die im Wesentlichen dieselbe Funktion durchführen oder im Wesentlichen dasselbe Ergebnis erreichen wie die hier beschriebenen entsprechenden Ausführungsformen, gemäß der vorliegenden Erfindung verwendet werden. Folglich sollen die beigefügten Ansprüche innerhalb ihres Schutzbereichs solche Prozesse, Maschinen, Herstellung, Stoffzusammensetzungen, Mittel, Verfahren oder Schritte aufweisen.

Claims (22)

  1. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes aufweist: Ausbilden einer Öffnung innerhalb eines Halbleitersubstrats (10); Befestigen eines Halbleiterchips (1) am Halbleitersubstrat an der Öffnung; und Vereinzeln des Halbleitersubstrats (10).
  2. Verfahren nach Anspruch 1, das ferner das Ausbilden von Vorrichtungsbereichen im Halbleitersubstrat (10) vor dem Ausbilden der Öffnung aufweist.
  3. Verfahren nach Anspruch 1 oder 2, das ferner das Ausbilden einer Metallisierungsebene über dem Halbleitersubstrat (10) vor dem Ausbilden der Öffnung aufweist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, das ferner das Ausbilden einer Metallisierungsebene nach dem Befestigen des Halbleiterchips (1) aufweist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Halbleitersubstrat (10) einen Siliziumwafer aufweist.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Befestigen des Halbleiterchips (1) das Befestigen eines Leiters auf einer hinteren Oberfläche des Halbleiterchips (1) an einer Oberfläche des Halbleitersubstrats (10) innerhalb der Öffnung aufweist.
  7. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes aufweist: Ausbilden eines Vorrichtungsbereichs in einem ersten Bereich eines Halbleitersubstrats (10); Ausbilden einer Öffnung in einem zweiten Bereich des Halbleitersubstrats (10); Anordnen eines Halbleiterchips (1) innerhalb der Öffnung; und Ausbilden einer ersten Metallisierungsebene über dem Halbleiterchip (1) und dem Vorrichtungsbereich.
  8. Verfahren nach Anspruch 7, das ferner das Ausbilden einer zweiten Metallisierungsebene unter der ersten Metallisierungsebene vor dem Ausbilden der Öffnung aufweist.
  9. Verfahren nach Anspruch 8, wobei die zweite Metallisierungsebene Kontakte mit dem Vorrichtungsbereich bildet.
  10. Verfahren nach einem der Ansprüche 7 bis 9, wobei der Vorrichtungsbereich auf einer Seite der Öffnung angeordnet ist.
  11. Verfahren nach einem der Ansprüche 7 bis 10, wobei der Vorrichtungsbereich die Öffnung umgibt.
  12. Verfahren nach einem der Ansprüche 7 bis 11, wobei der Vorrichtungsbereich eine Schaltungsanordnung für einen Leistungschip aufweist,
  13. Verfahren nach einem der Ansprüche 7 bis 12, wobei der Halbleiterchip (1) eine integrierte Schaltung aufweist.
  14. Verfahren nach einem der Ansprüche 7 bis 13, das ferner Folgendes aufweist: Ausbilden des Halbleiterchips (1) innerhalb eines ersten Wafers; und Zertrennen des ersten Wafers, wobei das Halbleitersubstrat (10) ein zweiter Wafer ist, der vom ersten Wafer verschieden ist.
  15. Verfahren nach einem der Ansprüche 7 bis 14, das ferner das Zertrennen des Halbleitersubstrats (10) nach dem Anordnen des Halbleiterchips (1) aufweist.
  16. Verfahren nach einem der Ansprüche 7 bis 15, wobei der Halbleiterchip (1) innerhalb der Öffnung derart angeordnet wird, dass eine obere Oberfläche des Halbleiterchips (1) mit einer oberen Oberfläche des Halbleitersubstrats (10) im Wesentlichen koplanar ist.
  17. Verfahren nach einem der Ansprüche 7 bis 16, das ferner das Füllen eines Spalts zwischen dem Halbleiterchip (1) und Seitenwänden der Öffnung mit einem Isolationsmaterial aufweist.
  18. Halbleitervorrichtung, die Folgendes aufweist: einen Vorrichtungsbereich, der innerhalb eines Halbleitersubstrats (10) angeordnet ist; eine Öffnung innerhalb des Halbleitersubstrats (10) und nahe dem Vorrichtungsbereich; und einen Halbleiterchip (1), der in der Öffnung angeordnet ist, wobei der Halbleiterchip (1) am Halbleitersubstrat (10) an der Öffnung befestigt ist.
  19. Vorrichtung nach Anspruch 18, die ferner Folgendes aufweist: eine Metallisierungsebene, die den Vorrichtungsbereich mit einem ersten externen Potentialknoten koppelt und den Halbleiterchip (1) mit einem zweiten externen Potentialknoten koppelt.
  20. Vorrichtung nach Anspruch 19, wobei die Metallisierungsebene den Vorrichtungsbereich mit dem Halbleiterchip (1) koppelt.
  21. Vorrichtung nach einem der Ansprüche 18 bis 20, die ferner einen Chipisolationsbereich (40) aufweist, der zwischen dem Halbleiterchip (1) und dem Vorrichtungsbereich angeordnet ist.
  22. Vorrichtung nach einem der Ansprüche 18 bis 21, die ferner einen Chipisolationsbereich (40) aufweist, der um den Halbleiterchip (1) angeordnet ist.
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