CN111048503A - 一种内埋芯片的扇出型封装方法以及封装结构 - Google Patents

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Abstract

本发明提供了一种内埋芯片的扇出型封装方法，显著地提高了元件密度，工艺步骤较少，可以利用扇出封装的流程实现，降低了生产成本，包括以下步骤：步骤1：提供第一芯片、第二芯片，在第二芯片上开槽，开槽时避开第二芯片上的功能区域；步骤2：在第二芯片上的开槽表面以及凹槽上覆盖一层粘结剂；步骤3：将第一芯片埋入第二芯片的凹槽中；步骤4：在第一芯片及第二芯片上覆盖一层绝缘树脂，然后再将第一芯片和第二芯片的I/O口露出；步骤5：制作重布线层，将重布线层连接到第一芯片、第二芯片的I/O口，此外，本发明还提供了内埋芯片的扇出型封装结构。

Description

一种内埋芯片的扇出型封装方法以及封装结构
技术领域
本发明涉及半导体芯片的封装技术领域，具体涉及一种内埋芯片的扇出型封装方法以及封装结构。
背景技术
传统封装大都采用Fan-in(扇入)封装，应用于低I/O(输入/输出接口)数量的产品并引入RDL和Bumping两大关键技术，Fan-in封装的芯片在二维平面上的尺寸与产品尺寸相同大小，伴随着I/O数量的不断增多，对焊球间距的要求越发严格，考虑到整体的需求，引用Fan-out(扇出)技术。
目前大多数Fan-out技术采用芯片面向上及芯片面向下两种工艺形式。首先把测试合格的芯片嵌入到人造塑料晶元中，然后用模塑料对芯片及周围空隙进行填充，在晶元接触焊盘区域上构建互连扇出RDLs并安装焊球进行测试，最后将模芯片切割成各个封装成品。Fan-out可以扇出封装面积，对焊球数量及间距没有特别的限制，应用更广泛，更具有优势。
随着电子产品多功能化和小型化的潮流，高密度微电子组装技术在新一代电子产品上逐渐成为主流。为了配合新一代电子产品的发展，尤其是智能手机、掌上电脑、超级本等产品的发展，芯片的尺寸向密度更高、速度更快、尺寸更小、成本更低等方向发展。
将至少两层芯片堆叠封装，能够大大缩小芯片的封装结构的尺寸，如公开号为CN109801883A的中国发明专利公开了一种扇出型堆叠封装方法及结构、公开号为CN105529276A的中国发明专利公开了低成本多层堆叠扇出型封装结构及其制备方法，然而现有的这些堆叠封装方法的工艺步骤较多，工序复杂且成本相对较高。
发明内容
针对上述问题，本发明提供了一种内埋芯片的扇出型封装方法，显著地提高了元件密度，工艺步骤较少，可以利用扇出封装的流程实现，降低了生产成本，此外，本发明还提供了内埋芯片的扇出型封装结构。
其技术方案是这样的：一种内埋芯片的扇出型封装方法，其特征在于，包括以下步骤：
步骤1：提供第一芯片、第二芯片，在第二芯片上开槽；
步骤2：在第二芯片上的开槽表面以及凹槽上覆盖一层粘结剂；
步骤3：将第一芯片埋入第二芯片的凹槽中；
步骤4：在第一芯片及第二芯片上覆盖一层绝缘树脂，然后再将第一芯片和第二芯片的I/O口露出；
步骤5：制作重布线层，将重布线层连接到第一芯片、第二芯片的I/O口。
进一步的，在步骤1中，先在第二芯片上通过光刻工艺形成开口，然后通过蚀刻工艺在开口位置处蚀刻出凹槽，开槽时避开第二芯片上的功能区域。
进一步的，在步骤2中，粘结剂通过喷涂工艺覆盖在第二芯片上的开槽表面上，粘结剂同时覆盖凹槽的侧壁和底面。
进一步的，在步骤4中，绝缘树脂同时覆盖在第一芯片、第二芯片上且填充到凹槽与第一芯片之间的空隙中，然后通过光刻工艺对绝缘树脂进行处理，使得第一芯片和第二芯片上的I/O口露出。
进一步的，在步骤5中，在制作重布线层时，先沉积一层种子层，种子层采用Ti/Cu复合材料或者铝，然后光刻出线路，再沉积铜或铝至目标厚度，再采用化学镀Ni或镀Au或镀Pd的方式在重布线层上形成保护。
一种内埋芯片的扇出型封装方法，其特征在于，包括以下步骤：
步骤a：提供第一芯片、第二芯片、第三芯片…第N芯片；
步骤b：分别在第二芯片、第三芯片…第N芯片上开槽；
步骤c：在第二芯片、第三芯片…第N芯片上的开槽表面上覆盖一层粘结剂；
步骤d：将第一芯片埋入第二芯片的凹槽中、第二芯片埋入第三芯片的凹槽中…第N-1芯片埋入第N芯片中；
步骤e：在第一芯片、第二芯片、第三芯片…第N芯片上覆盖一层绝缘树脂，然后再将第一芯片、第二芯片、第三芯片…第N芯片的I/O口露出；
步骤f：制作重布线层，将重布线层连接到第一芯片、第二芯片、第三芯片…第N芯片的I/O。
进一步的，在步骤b中，先在第二芯片、第三芯片…第N芯片上通过光刻工艺形成开口，然后通过蚀刻工艺在开口位置处蚀刻出凹槽，开槽时避开第二芯片、第三芯片…第N芯片上的功能区域；
在步骤c中，粘结剂通过喷涂工艺覆盖在第二芯片、第三芯片…第N芯片上的开槽表面上，粘结剂同时覆盖凹槽的侧壁和底面；
进一步的，在步骤e中，绝缘树脂同时覆盖在第一芯片、第二芯片、第三芯片…第N芯片上且填充到凹槽与芯片之间的空隙中，然后通过光刻工艺对绝缘树脂进行处理，使得第一芯片、第二芯片、第三芯片…第N芯片上的I/O口露出。
进一步的，在步骤f中，在制作重布线层时，先沉积一层种子层，种子层采用Ti/Cu复合材料或者铝，然后光刻出线路，再沉积铜或铝至目标厚度，再采用化学镀Ni或镀Au或镀Pd的方式在重布线层上形成保护。
一种内埋芯片的扇出型封装结构，其特征在于，包括：
第二芯片，所述第二芯片上设有凹槽；
粘结剂层，设置于所述于第二芯片的开槽表面上及所述凹槽上；
第一芯片，位于所述凹槽中且设置在所述粘结剂层上；
绝缘树脂层，设置于所述第一芯片及第二芯片上，在绝缘树脂层上开孔使得第一芯片和第二芯片的I/O口露出；
重布线层，设置于所述绝缘树脂层上，且与所述第一芯片、第二芯片的I/O口相连接。
一种内埋芯片的扇出型封装结构，其特征在于，包括：
第一芯片、第二芯片、第三芯片…第N芯片，其中，
第二芯片、第三芯片…第N芯片上分别设有凹槽；
粘结剂层，设置于第二芯片、第三芯片…第N芯片的开槽表面上及凹槽上；
第一芯片位于第二芯片的凹槽中且设置在粘结剂层上、第二芯片位于第三芯片的凹槽中且设置在粘结剂层上…第N-1芯片位于第N芯片的凹槽中且设置在粘结剂层上；
绝缘树脂层，设置于第一芯片、第二芯片、第三芯片…第N芯片上，在绝缘树脂层上开孔使得第一芯片、第二芯片、第三芯片…第N芯片的I/O口露出；
重布线层，设置于所述绝缘树脂层上，且与第一芯片、第二芯片、第三芯片…第N芯片的I/O口相连接。
本发明的内埋芯片的扇出型封装方法，显著地提高了元件密度，工艺步骤较少，可以利用扇出封装的流程实现，降低了生产成本，其使单个封装体内可以堆叠多个芯片，实现了封装集成度的提高，它将芯片直接互连，互连线长度显著缩短，信号传输得更快且所受干扰更小；再则，它将多个不同功能芯片堆叠在一起，使单个封装体实现更多的功能，提高对电子系统附加功能的要求，从而形成系统芯片封装新思路；最后，采用本发明的内埋芯片的扇出型封装方法得到的芯片还有功耗低、速度快等优点，这可以使电子产品的尺寸和重量大大减少，满足多媒体及无线通信设备的发展需求。
附图说明
图1为本发明的一种内埋芯片的扇出型封装方法的流程图；
图2为本发明的具体实施例1的内埋芯片的扇出型封装方法中步骤1得到的半成品的示意图；
图3为本发明的具体实施例1的内埋芯片的扇出型封装方法中步骤2得到的半成品的示意图；
图4为本发明的具体实施例1的内埋芯片的扇出型封装方法中步骤3得到的半成品的示意图；
图5为本发明的具体实施例1的内埋芯片的扇出型封装方法中步骤4得到的半成品的示意图；
图6为本发明的具体实施例1的内埋芯片的扇出型封装方法中步骤5得到产品的示意图；
图7为本发明的具体实施例2的内埋芯片的扇出型封装结构的示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
见图1，本发明的内埋芯片的扇出型封装方法，至少包括以下步骤：
步骤1：提供第一芯片、第二芯片，在第二芯片上开槽，开槽时避开第二芯片上的功能区域；
步骤2：在第二芯片上的开槽表面以及凹槽上覆盖一层粘结剂；
步骤3：将第一芯片埋入第二芯片的凹槽中；
步骤4：在第一芯片及第二芯片上覆盖一层绝缘树脂，然后再将第一芯片和第二芯片的I/O口露出；
步骤5：制作重布线层，将重布线层连接到第一芯片、第二芯片的I/O口。
具体实施例1：
本发明的一种内埋芯片的扇出型封装方法，具体包括以下步骤：
见图2，步骤1：提供第一芯片1、第二芯片2，先在第二芯片2上通过光刻工艺形成开口，然后通过蚀刻工艺在开口位置处蚀刻出凹槽3，开槽时避开第二芯片2上的功能区域；
见图3，步骤2：在第二芯片2上的开槽表面以及凹槽上覆盖一层粘结剂构成粘结剂层4，具体在本实施例中，粘结剂通过喷涂工艺覆盖在第二芯片上的开槽表面上，粘结剂5同时覆盖凹槽3的侧壁和底面，具体的，粘结剂可以采用DAF黏胶或PA胶；
见图4，步骤3：将第一芯片1埋入第二芯片2的凹槽3中；
见图5，步骤4：在第一芯片1及第二芯片2上覆盖一层绝缘树脂构成绝缘树脂层5，绝缘树脂同时覆盖在第一芯1片、第二芯片2上且填充到凹槽3与第一芯片1之间的空隙中，然后通过光刻工艺对绝缘树脂进行光刻处理，使得第一芯片和第二芯片上的I/O口6露出。
见图6，步骤5：制作重布线层7，将重布线层7连接到第一芯片、第二芯片的I/O口，具体的，在制作重布线层时，先沉积一层种子层，种子层采用Ti/Cu复合材料或者铝，然后光刻出线路，再沉积铜或铝至目标厚度，再采用化学镀Ni或镀Au或镀Pd的方式在重布线层上形成保护。
在该实施例中，还提供了通过上述内埋芯片的扇出型封装方法得到的一种内埋芯片的扇出型封装结构，见图6，包括：
第二芯片2，第二芯片2上设有凹槽3；
粘结剂层4，设置于第二芯片2的开槽表面上及凹槽3上；
第一芯片1，位于凹槽3中且设置在粘结剂层4上；
绝缘树脂层5，设置于第一芯片1及第二芯片2上，在绝缘树脂层5上开孔使得第一芯片1和第二芯片2的I/O口6露出；
重布线层7，设置于绝缘树脂层6上，且与第一芯片1、第二芯片2的I/O口6相连接。
具体实施例2：
本发明的一种内埋芯片的扇出型封装方法，包括以下步骤：
步骤a：提供第一芯片1、第二芯片2、第三芯片8；
步骤b：先在第二芯片2、第三芯片8上通过光刻工艺形成开口，然后通过蚀刻工艺在开口位置处蚀刻出凹槽3，开槽时避开第二芯片2、第三芯片8上的功能区域；
步骤c：在第二芯片2、第三芯片8上的开槽表面以及凹槽3上覆盖一层粘结剂形成粘结剂层4，粘结剂5同时覆盖凹槽3的侧壁和底面；
步骤d：将第一芯片1埋入第二芯片2的凹槽3中、第二芯片2埋入第三芯片8的凹槽3中；
步骤e：在第一芯片1、第二芯片2、第三芯片8上覆盖一层绝缘树脂形成绝缘树脂层5，绝缘树脂同时覆盖在第一芯1片、第二芯片2、第三芯片8上且填充到凹槽3与芯片之间的空隙中，然后通过光刻工艺对绝缘树脂进行光刻处理，使得第一芯片、第二芯片、第三芯片上的I/O口6露出；
步骤f：制作重布线层7，将重布线层连接到第一芯片1、第二芯片2、第三芯片8的I/O口，具体的，在制作重布线层时，先沉积一层种子层，种子层采用Ti/Cu复合材料或者铝，然后光刻出线路，再沉积铜或铝至目标厚度，再采用化学镀Ni或镀Au或镀Pd的方式在重布线层上形成保护。
见图7，在该实施例中，还提供了通过上述内埋芯片的扇出型封装方法得到的一种内埋芯片的扇出型封装结构，其实现了三层堆叠，包括：
第一芯片1、第二芯片2、第三芯片8，其中，
第二芯片2、第三芯片8上分别设有凹槽3；
粘结剂层4，设置于第二芯片2、第三芯片8的开槽表面上及凹槽3上；
第一芯片1位于第二芯片2的凹槽3中且设置在粘结剂层4上、第二芯片2位于第三芯片8的凹槽3中且设置在粘结剂层4上；
绝缘树脂层5，设置于第一芯片1、第二芯片2、第三芯片8上，在绝缘树脂层5上开孔使得第一芯片1、第二芯片2、第三芯片8的I/O口6露出；
重布线层7，设置于绝缘树脂层6上，且与第一芯片1、第二芯片2、第三芯片8的I/O口6相连接。
在工艺制程允许的情况下，通过本发明的内埋芯片的扇出型封装方法还可以实现N层以上的芯片堆叠封装,N为大于等于3的自然数，具体堆叠数量可以根据实际情况决定。
本发明的内埋芯片的扇出型封装方法，显著地提高了元件密度，产品的体积和重量可以得到降低，同时功能可以得到增强，通过集成多种不同类型的器件可以增强功能，还可以降低电路板复杂性，通过更高可靠性提高产品质量和降低产品上市风险；
在尺寸和重量方面，本发明的内埋芯片的扇出型封装结构替代单芯片封装缩小了器件尺寸、减轻了重量，与传统封装相比，可大大缩短尺寸、减轻重量；在速度方面，本发明的内埋芯片的扇出型封装方法节约的功率可使元件以每秒更快的转换速度运转而不增加能耗，寄生性电容和电感得以降低；其更有效的利用了硅片的有效区域；在芯片中，噪声幅度和频率主要受封装和互连的限制，本发明的内埋芯片的扇出型封装结构在降低噪声中起着缩短互连长度的作用，因而也降低了互连伴随的寄生性。
本发明的内埋芯片的扇出型封装方法能够改善了芯片的许多性能，如尺寸、重量、速度、产量及耗能。
对本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种内埋芯片的扇出型封装方法，其特征在于，包括以下步骤：
步骤1：提供第一芯片、第二芯片，在第二芯片上开槽；
步骤2：在第二芯片上的开槽表面以及凹槽上覆盖一层粘结剂；
步骤3：将第一芯片埋入第二芯片的凹槽中；
步骤4：在第一芯片及第二芯片上覆盖一层绝缘树脂，然后再将第一芯片和第二芯片的I/O口露出；
步骤5：制作重布线层，将重布线层连接到第一芯片、第二芯片的I/O口。
2.根据权利要求1所述的一种内埋芯片的扇出型封装方法，其特征在于：在步骤1中，先在第二芯片上通过光刻工艺形成开口，然后通过蚀刻工艺在开口位置处蚀刻出凹槽，开槽时避开第二芯片上的功能区域。
3.根据权利要求1所述的一种内埋芯片的扇出型封装方法，其特征在于：在步骤2中，粘结剂通过喷涂工艺覆盖在第二芯片上的开槽表面上，粘结剂同时覆盖凹槽的侧壁和底面。
4.根据权利要求1所述的一种内埋芯片的扇出型封装方法，其特征在于：在步骤4中，绝缘树脂同时覆盖在第一芯片、第二芯片上且填充到凹槽与第一芯片之间的空隙中，然后通过光刻工艺对绝缘树脂进行处理，使得第一芯片和第二芯片上的I/O口露出。
5.根据权利要求1所述的一种内埋芯片的扇出型封装方法，其特征在于：在步骤5中，在制作重布线层时，先沉积一层种子层，种子层采用Ti/Cu复合材料或者铝，然后光刻出线路，再沉积铜或铝至目标厚度，再采用化学镀Ni或镀Au或镀Pd的方式在重布线层上形成保护。
6.一种内埋芯片的扇出型封装方法，其特征在于，包括以下步骤：
步骤a：提供第一芯片、第二芯片、第三芯片…第N芯片；
步骤b：分别在第二芯片、第三芯片…第N芯片上开槽；
步骤c：在第二芯片、第三芯片…第N芯片上的开槽表面上覆盖一层粘结剂；
步骤d：将第一芯片埋入第二芯片的凹槽中、第二芯片埋入第三芯片的凹槽中…第N-1芯片埋入第N芯片中；
步骤e：在第一芯片、第二芯片、第三芯片…第N芯片上覆盖一层绝缘树脂，然后再将第一芯片、第二芯片、第三芯片…第N芯片的I/O口露出；
步骤f：制作重布线层，将重布线层连接到第一芯片、第二芯片、第三芯片…第N芯片的I/O。
7.根据权利要求6所述的一种内埋芯片的扇出型封装方法，其特征在于：在步骤b中，先在第二芯片、第三芯片…第N芯片上通过光刻工艺形成开口，然后通过蚀刻工艺在开口位置处蚀刻出凹槽，开槽时避开第二芯片、第三芯片…第N芯片上的功能区域；
在步骤c中，粘结剂通过喷涂工艺覆盖在第二芯片、第三芯片…第N芯片上的开槽表面上，粘结剂同时覆盖凹槽的侧壁和底面；
在步骤e中，绝缘树脂同时覆盖在第一芯片、第二芯片、第三芯片…第N芯片上且填充到凹槽与芯片之间的空隙中，然后通过光刻工艺对绝缘树脂进行处理，使得第一芯片、第二芯片、第三芯片…第N芯片上的I/O口露出。
8.根据权利要求6所述的一种内埋芯片的扇出型封装方法，其特征在于：在步骤f中，在制作重布线层时，先沉积一层种子层，种子层采用Ti/Cu复合材料或者铝，然后光刻出线路，再沉积铜或铝至目标厚度，再采用化学镀Ni或镀Au或镀Pd的方式在重布线层上形成保护。
9.一种内埋芯片的扇出型封装结构，其特征在于，包括：
第二芯片，所述第二芯片上设有凹槽；
粘结剂层，设置于所述于第二芯片的开槽表面上及所述凹槽上；
第一芯片，位于所述凹槽中且设置在所述粘结剂层上；
绝缘树脂层，设置于所述第一芯片及第二芯片上，在绝缘树脂层上开孔使得第一芯片和第二芯片的I/O口露出；
重布线层，设置于所述绝缘树脂层上，且与所述第一芯片、第二芯片的I/O口相连接。
10.一种内埋芯片的扇出型封装结构，其特征在于，包括：
第一芯片、第二芯片、第三芯片…第N芯片，其中，
第二芯片、第三芯片…第N芯片上分别设有凹槽；
粘结剂层，设置于第二芯片、第三芯片…第N芯片的开槽表面上及凹槽上；
第一芯片位于第二芯片的凹槽中且设置在粘结剂层上、第二芯片位于第三芯片的凹槽中且设置在粘结剂层上…第N-1芯片位于第N芯片的凹槽中且设置在粘结剂层上；
绝缘树脂层，设置于第一芯片、第二芯片、第三芯片…第N芯片上，在绝缘树脂层上开孔使得第一芯片、第二芯片、第三芯片…第N芯片的I/O口露出；
重布线层，设置于所述绝缘树脂层上，且与第一芯片、第二芯片、第三芯片…第N芯片的I/O口相连接。
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