TW201826471A - 扇出型半導體封裝 - Google Patents

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Abstract

本發明提供一種扇出型半導體封裝，包括：第一半導體晶片；第一包封體；連接構件，包括第一通孔及第一重佈線層；第二半導體晶片；第一包封體；第二重佈線層；第二通孔以及第三通孔。第二通孔的第一切割面的最長邊的長度小於第三通孔的第二切割面的最長邊的長度，第二通孔的第一切割面及第三通孔的第二切割面由在平行於第二主動面的任何水平高度上的平面切割而形成。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可朝配置有半導體晶片的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉引用]
本申請案主張於2017年1月03日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0000799號的優先權以及於2017年3月22日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0036054號的優先權，所述各韓國專利申請案的揭露內容全文併入本案供參考。
近來，與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求的快速增加，已經需要實現同時包括多個引腳的小型尺寸半導體封裝。
扇出型半導體封裝即為一種滿足上述技術需求而提出的封裝技術。此種扇出型半導體封裝具有小型的尺寸，並可藉由朝配置有半導體晶片的區域之外對連接端子進行重佈線而實現多個引腳。
本揭露的一個態樣可提供一種扇出型半導體封裝，儘管使用多個半導體晶片，扇出型半導體封裝仍可被薄化並具有改善後的效能與優異的可靠性。
根據本揭露的一個態樣可提供一種扇出型半導體封裝，其中多個半導體晶片被堆疊與封裝，且所述多個半導體晶片以特殊形式配置，從而經由通孔而非佈線（wire）而電性連接至重佈線層。
根據本揭露的一個態樣，扇出型半導體封裝可包括：第一半導體晶片，具有其上有第一連接墊配置的第一主動面以及與所述第一主動面相對的第一非主動面；第一包封體，包覆第一半導體晶片的至少部分；連接構件，配置於第一包封體及第一半導體晶片的第一主動面上，並包括第一通孔及經由所述第一通孔而電性連接至第一連接墊的第一重佈線層；第二半導體晶片，具有其上配置有多個第二連接墊的第二主動面以及與第二主動面相對並貼附至連接構件的第二非主動面；第二包封體，覆蓋連接構件的至少部分，並包覆第二半導體晶片的至少部分；第二重佈線層，配置於第二包封體及第二半導體晶片的第二主動面上；第二通孔，貫穿第二包封體並使第二連接墊與第二重佈線層彼此電性連接；以及第三通孔，貫穿第二包封體並使第一重佈線層與第二重佈線層彼此電性連接。第二通孔的第一切割面的最長邊的長度小於第三通孔的第二切割面的最長邊的長度，第二通孔的第一切割面及第三通孔的第二切割面由在平行於第二主動面的任何水平高度上的平面切割而形成。
在下文中，將參照所附圖式說明本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。同樣地，第二元件亦可被稱作第一元件。
在本文中，所附圖式中說明上部分、下部分、上側、下側、上表面、下表面等。舉例而言，連接構件配置於重佈線層上方。然而，本申請專利範圍不以此為限。另外，垂直方向意指上述向上方向及向下方向，且水平方向意指與上述向上方向及向下方向垂直的方向。在此情況下，垂直橫截面意指沿垂直方向上的平面截取的情形，且垂直橫截面的實例可為圖式中所示的剖視圖。此外，水平橫截面意指沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面圖。
使用本文中所使用的用語僅為了說明例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為說明電子裝置系統實施例的方塊示意圖。
參照圖1，電子裝置1000中可容納母板1010。母板1010可包括物理連接至或電性連接至母板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020不以此為限，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）或其組合等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接或電性連接至母板1010的其他組件，或是可不物理連接至或不電性連接至母板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，這些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理地連接至或電性連接至主板1110的其他組件，或可不物理連接至或不電性連接至主板1110的其他組件（例如：相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為上述其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精細的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間有電性連接方面的電路寬度（circuit width）差異而需要半導體封裝。詳細而言，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精細，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可例如為處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等的導電材料；以及鈍化層2223，例如為氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上是顯著小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，連接構件2240可視半導體晶片2220的尺寸在半導體晶片2220上形成以重佈線連接墊2222。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔孔洞2243h；並接著形成佈線圖案2242及通孔2243。接著，保護連接構件2240的鈍化層2250可被形成，開口2251可被形成，且凸塊下金屬層2260等可被形成。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有所述半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均配置於所述半導體晶片內的封裝形式，且可具有優異的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小尺寸的同時實施快速訊號傳遞。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外部表面可被模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中，由中介基板2302重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外部表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，可進一步在連接構件2140上形成鈍化層2150，且可進一步在鈍化層2150的開口中形成凸塊下金屬層2160。可進一步於凸塊下金屬層2160上形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距，進而使得無法在扇入型半導體封裝中使用標準化球佈局（standardized ball layout）。另一方面，如上所述，扇出型半導體封裝具有一種其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而進行重佈線並朝半導體晶片之外配置的形式。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情況的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上，並能夠將連接墊2122重佈線至半導體晶片2120外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般堆疊式封裝（POP）類型的形式更小型（compact）的形式，且可解決因出現翹曲（warpage）現象而造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且與例如中介基板等的印刷電路板（PCB）為不同概念，其中印刷電路板具有與扇出型半導體封裝不同的規格及目的等並具有扇入型半導體封裝嵌入其中。
以下將參考圖式說明扇出型半導體封裝，儘管使用多個半導體晶片，扇出型半導體封裝仍可被薄化並具有改善後的效能與優異的可靠性。
圖9為說明扇出型半導體封裝的實例的剖視示意圖。
圖10A與圖10B為說明圖9中扇出型半導體封裝配置於第一半導體晶片的主動面上的第一連接墊的各種陣列示意圖。
參照圖式，根據本揭露例示性實施例的扇出型半導體封裝100A可包括具有主動面及與主動面相對的非主動面的第一半導體晶片121，所述主動面上有第一連接墊121b配置；第一包封體130，包覆第一半導體晶片121的至少部分；連接構件140，配置於第一半導體晶片121的主動面上，並包括第一通孔143以及經由第一通孔143而電性連接至第一連接墊121b的第一重佈線層142；第二半導體晶片122，貼附至與連接構件140的其上配置有半導體晶片121的表面相對的連接構件140的另一個表面，並具有第二連接墊122b配置於上的主動面及與主動面相對的非主動面；第二包封體150，配置於與連接構件140的其上配置有第一半導體晶片121的表面相對的連接構件140的另一個表面上，並包覆第二半導體晶片122的主動面的至少部分；第二重佈線層152，配置於第二包封體150及第二半導體晶片122的主動面上；第二通孔153，貫穿第二包封體150並使第二連接墊122b與第二重佈線層152彼此電性連接；以及第三通孔155，貫穿第二包封體150並使第一重佈線層142與第二重佈線層152彼此電性連接。此處，當在平行於第二半導體晶片的主動面的表面中的相同水平高度上形成第二通孔153及第三通孔153時，第三通孔155的切割面的長邊的長度可在任何水平高度上大於第二通孔153的切割面的長邊的長度。此處，長邊的長度意指在各水平切割面中任何穿過切割面中心的直線分別接到切割面的外緣之兩點之間的最長距離。
同時，近年來已發展多個記憶體晶片的多級式（multiple stages）堆疊技術，以增加記憶體容量。舉例而言，如圖19所示，可有以下技術：在二級或三級（stage）堆疊多個記憶體晶片、安裝堆疊的記憶體晶片在中介基板上，並接著造模製備在中介基板上安裝的堆疊的記憶體晶片，使用模製材料以形成封裝。在此情況下，堆疊的記憶體晶片藉由打線接合（wire bonding）而電性連接至中介基板。然而，在此結構中，由於中介基板顯著的厚度，因而在厚度方面有所限制。另外，當以矽（silicon）為基礎製造中介基板時，需要相當大的成本。另外，當支撐堆疊的記憶體晶片之強化材料不單獨包括在內時，可能因翹曲而出現可靠性問題。特定而言，由於堆疊的記憶體晶片經由而打線接合電性連接至中介基板，使得輸入端及輸出端被重佈線，由於訊號路徑ⓐ、ⓑ、ⓒ以及ⓓ相當長，使得訊號損失時常產生。
詳細而言，在此打線接合方法中，連接墊配置於半導體晶片的主動面的中央部分上，連接墊需要藉由形成重佈線層刻意地朝半導體晶片的主動面外被重佈線，以將半導體晶片堆疊。舉例而言，如圖18A中所示，裸露狀態下的連接墊120P在半導體晶片120B的主動面的中央部分上配置成一排，連接墊120P可藉由重佈線層120R的重佈線圖案120RP而朝半導體晶片120B的主動面外重佈線。或者，如圖18B中所示，裸露狀態下的連接墊120P在半導體晶片120B的主動面的中央部分上配置成兩排，連接墊120P可藉由重佈線層120R的重佈線圖案120RP而朝半導體晶片120B的主動面外重佈線。在任何情況下，重佈線後的連接墊120P’可位於半導體晶片120B的主動面的兩側上。在此情況下，在有效率設計與配置半導體晶片120B方面會有所限制。舉例而言，訊號損失會因訊號路徑增加等而產生。另外，需要增加個別的重佈線層形成製程，因而降低生產力（productivity）。
另一方面，在根據例示性實施例的扇出型半導體封裝100A中，如圖17中所示，訊號路徑①及訊號路徑②可經由通孔而非打線接合形成，從而被顯著地減小。因此，可顯著地減小訊號損失的產生。亦即，可改善訊號電性特性。特定而言，使在不同的層上形成的重佈線層142及重佈線層152彼此連接的第三通孔155的直徑可形成為大於第一通孔143的直徑及第二通孔153的直徑，造成可靠性改善，例如穩定的高電流訊號傳輸（transmission of a high-current signal）等。另外，如圖10A與圖10B中所示，配置於連接構件上的第一半導體晶片121及配置在連接構件下方的第二半導體晶片122可封裝為裸露狀態。亦即，第一半導體晶片121的第一連接墊121b及第二半導體晶片122的第二連接墊122b可分別配置於第一半導體晶片121的主動面的中央部分及第二半導體晶片122的主動面的中央部分上。此處，第一連接墊121b中的每一者可如圖10A中所示排成一列，或如圖10B中所示排成兩列。儘管圖式中未繪示，第二半導體晶片的第二連接墊122b可配置為與第一半導體晶片的第一連接墊121b相同的方式。舉例而言，第二連接墊121b可排成與第一連接墊121b的配置相似的一列，如圖10A中所示，或可排成與第一連接墊121b的配置相似的兩列，如圖10B中所示。此處，第一半導體晶片121可經由第一通孔143而連接至連接構件140的第一重佈線層142，且第一重佈線層142可經由貫穿第二包封體150的第三通孔155而連接至在第二包封體150上形成的第二重佈線層152。如上所述，不需為了重新設計半導體晶片121的連接墊121b及半導體晶片122的連接墊122b而在晶片狀態下形成重佈線層，且可在扇出型半導體封裝100A中使用用於最有效地設計半導體晶片121及半導體晶片122並位於半導體晶片121之中央的連接墊121b及半導體晶片122之中央的連接墊122b，因為其無單獨的改變操作。
另外，在根據例示性實施例的扇出型半導體封裝100A中，可形成包括第一重佈線層142的連接構件140、配置於第二包封體150上的第二重佈線層152等，而非中介基板。因此，如圖17中所示，重佈線層142及重佈線層152可被佈線至各種位置，使得連接構件140的厚度可顯著地減小，且背面包封的厚度或堆疊晶片的厚度亦可顯著地減小。另外，可使用黏合構件125（例如：晶粒貼附膜（die attach film，DAF））將第二半導體晶片122的非主動面貼附至連接構件140，且貼附後的第二半導體晶片122可被第二包封體150包覆從而有效地固定，使得可靠性可改善。
同時，根據例示性實施例的扇出型半導體封裝100A可包括支撐構件110，且第一半導體晶片121可配置於支撐構件110的貫穿孔110H中。在此情況下，可經由支撐構件110而控制翹曲，從而改善可靠性。另外，扇出型半導體封裝100A可進一步包括配置於第二包封體150上的鈍化層160、形成於鈍化層160的開口中的凸塊下金屬層170以及形成在凸塊下金屬層170上的連接端子180。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的個別組件。
第一半導體晶片121可為數百至數百萬個元件或更多的數量整合於單一晶片中的積體電路（IC）。積體電路可為揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））等，但不以此為限。第一半導體晶片121的主動面意指其上有第一連接墊121b配置的第一半導體晶片121的表面，而第一半導體晶片121的非主動面意指與所述主動面相對的表面。第一半導體晶片121可以主動晶圓為基礎而形成。在此情況下，本體121a的基礎材料（basic material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121a上可形成各種電路。第一連接墊121b可使第一半導體晶片121電性連接至其他組件，且第一連接墊121b中的每一者的材料可使用導電材料，例如鋁（Al）等。必要時，暴露第一連接墊121b的鈍化層121c可形成在本體121a上，且鈍化層121c可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可配置其他絕緣層（未繪示）等。
第一包封體130可保護第一半導體晶片121。第一包封體130的包封形式不受特別限制，且第一包封體130可為其中第一包封體130環繞第一半導體晶片121的至少部分的形式。舉例而言，第一包封體130可覆蓋支撐構件110的至少部分及第一半導體晶片121的非主動面的至少部分，且第一包封體130可填充於貫穿孔110H的壁面與第一半導體晶片121的側表面之間的空間的至少部分。同時，第一包封體130可填充於貫穿孔110H中，以作為用於固定第一半導體晶片121的黏合劑，並可視特定材料而減小第一半導體晶片121的彎曲（buckling）。第一包封體130可包括絕緣材料。絕緣材料可為包括無機填料與絕緣樹脂的材料，例如：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；具有例如浸泡在熱固性樹脂及熱塑性樹脂中的無機填料等加強材料的樹脂等，例如味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）、感光成像介電（PID）樹脂等。另外，亦可使用已知的模製材料，例如：環氧模製化合物（epoxy molding compound，EMC）等。或者，熱固性樹脂或熱塑性樹脂注入有無機填料以及/或例如玻璃纖維（或玻璃布、玻璃織物）等的核心材料所製成的材料亦可作為絕緣材料使用。
連接構件140可重佈線第一半導體晶片121的第一連接墊121b。具有各種功能的數十至數百個第一連接墊121b可藉由連接構件140而進行重佈線，並可經由以下將視功能說明的第三通孔155而物理連接至或電性連接至其他組件。連接端子140可包括第一絕緣層141a、配置於第一絕緣層141a上的第一重佈線層142、貫穿第一絕緣層141a並使第一連接墊121b連接至第一重佈線層142的第一通孔143以及配置於第一絕緣層141a上且覆蓋第一重佈線層142的至少部分的第二絕緣層141b。同時，組成連接構件140的絕緣層141a及絕緣層141b的數量、重佈線層142的數量、通孔143的數量等可大於上述的數量。
絕緣材料亦可用作絕緣層141a及絕緣層141b中每一者的材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141a及絕緣層141b可為感光性絕緣層。當絕緣層141a及絕緣層141b具有感光特性時，絕緣層141a及絕緣層141b可形成為較小的厚度，且可更容易達成第一通孔143的精密間距。絕緣層141a及絕緣層141b可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141a及絕緣層141b為多層時，絕緣層141a及絕緣層141b的材料可彼此相同，必要時亦可彼此不同。當絕緣層141a及絕緣層141b為多層時，絕緣層141a及絕緣層141b可視製程而彼此整合，使得絕緣層之間的邊界亦可為不明顯。
第一重佈線層142可用於重佈線第一連接墊121b至其他區域。第一重佈線層142的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。第一重佈線層142可視其對應層的設計而執行各種功能。舉例而言，第一重佈線層142可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，第一重佈線層142可包括各種接墊圖案，例如通孔接墊、連接端子接墊等。當以垂直於第一半導體晶片121的主動面的方向投影扇出型半導體封裝時，若第一半導體晶片121的投影區域為第一區域且環繞第一區域的區域為第二區域，所有連接至第一通孔143的第一連接墊121b可經由第一重佈線層142而重佈線至第二區域。亦即，所有連接至第一半導體晶片121的第一通孔143的第一連接墊121b可重佈線至扇出區域。
第一通孔143可電性連接形成於不同的層上的第一重佈線層142、第一連接墊121b等，從而產生電性通路。第一通孔143中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導電材料可完全填充於第一通孔143中的每一者，或者導電材料可沿著通孔孔洞中每一者的壁面形成。另外，第一通孔143中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
視特定材料，支撐構件110可維持扇出型半導體封裝100A的剛性，且支撐構件110可用於確保第一包封體130的厚度均勻性。另外，由於支撐構件110，根據例示性實施例的扇出型半導體封裝100A可作為堆疊式封裝（package-on-package，POP）的部分。支撐構件110可具有貫穿孔110H。第一半導體晶片121可配置於貫穿孔110H中以自支撐構件110分隔預定距離。第一半導體晶片121的側表面可被支撐構件110環繞。然而，此形式僅為舉例說明並可經各式修改以具有其他形式，而支撐構件110可視該形式執行另一功能。在一些情況下，亦可省略支撐構件110。
組成支撐構件110的絕緣層111的材料不受特別限制。舉例而言，絕緣材料可作為絕緣層的材料。在此情況下，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；絕緣樹脂，其中熱固性樹脂或熱塑性樹脂注入有無機填料或核心材料（例如：玻璃纖維（或玻璃布、玻璃纖維）等）的絕緣材料，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電（PID）樹脂作為所述的絕緣材料。
第二半導體晶片122亦可為數百至數百萬個元件或更多的數量整合於單一晶片中的積體電路。積體電路可為揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））等，但不以此為限。第二半導體晶片122的主動面意指第二半導體晶片122其上配置有第二連接墊122b的表面，而第二半導體晶片122的非主動面意指與所述主動面相對的表面。第二半導體晶片122可以主動晶圓為基礎而形成。在此情況下，本體122a的基礎材料（basic material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體122a上可形成各種電路。第二連接墊122b可使第二半導體晶片122電性連接至其他組件，且第二連接墊122b中的每一者的材料可使用導電材料，例如鋁（Al）等。必要時，可在本體122a中形成暴露第二連接墊122b的鈍化層122c，且鈍化層122c可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可配置其他絕緣層（未繪示）等。
黏合構件125可易於將第二半導體晶片122的非主動面貼附至連接構件140的第二絕緣層141b。黏合構件125可為已知的膠帶，例如晶粒貼附膜。黏合構件125的材料不受特定限制。黏合構件125可例如包括環氧組分（epoxy component），但不以此為限。可經由黏合構件125更穩定地安裝第二半導體晶片122，從而可改善可靠性。
第二包封體150可保護第二半導體晶片122。第二包封體150的包封形式不受特別限制，且第二包封體150可為第二包封體130環繞第二半導體晶片122的至少部分的形式。舉例而言，第二包封體150可覆蓋第二半導體晶片122的主動面的至少部分，亦可覆蓋第二半導體晶片122的側表面的至少部分。第二包封體150可包括絕緣材料。可使用感光成像介電（PID）樹脂等作為所述的絕緣材料。然而，絕緣材料並不以此為限。亦即，絕緣材料可使用包括無機填料與絕緣樹脂的材料，例如：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；或具有注入例如熱固性樹脂及熱塑性樹脂的無機填料等加強材料的樹脂等，更詳細而言，例如味之素構成膜（Ajinomoto Build up Film，ABF）等。另外，亦可使用已知的模製材料，例如：環氧模製化合物（epoxy molding compound，EMC）等。或者，熱固性樹脂或熱塑性樹脂注入有無機填料以及/或例如玻璃纖維（或玻璃布、玻璃織物）等的核心材料中所製成的材料亦可作為絕緣材料使用。
第二重佈線層152可用於重佈線第二連接墊122b至其他區域。第二重佈線層152可配置於第二包封體150及第二半導體晶片122的主動面上。第二重佈線層152的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。第二重佈線層152可視其對應層的設計而執行各種功能。舉例而言，第二重佈線層152可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，第二重佈線層152可包括各種接墊圖案，例如通孔接墊、連接端子接墊等。
第二通孔153可電性連接不同的層上形成的第二重佈線層152、第二連接墊122b，從而產生電性通路。第二通孔153可貫穿第二包封體150並可接觸第二連接墊122b。第二通孔153中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導電材料可完全填充於第二通孔153中的每一者，或者導電材料可沿著通孔孔洞中每一者的壁面形成。第二通孔153可具有下直徑大於上直徑的倒轉的錐形（reverse tapered shape），且可有利於具有此形式的第二通孔153的製程。
第三通孔155可使在不同的層上的第一重佈線層142及第二重佈線層152彼此電性連接，從而產生電性路徑。第三通孔155可貫穿第二包封體150，亦可貫穿連接構件140的第二絕緣層141b。第三通孔155中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導電材料可完全填充於第三通孔155中的每一者，或者導電材料可沿著通孔孔洞中每一者的壁面形成。當第三通孔155沿著貫穿第二包封體150的通孔孔洞的壁面形成預定厚度時，通孔孔洞的第三通孔155之間的空間可被鈍化層160填充。第三通孔155可為下直徑大於上直徑的錐形，而且可有利於具有此形式的第三通孔155的製程。亦即，當第三通孔155在垂直於第一主動面的表面中形成時，第三通孔155的切割面可為錐形。第三通孔155的直徑可大於第二通孔153的直徑。另外，第三通孔155的高度可大於第二通孔153的高度。亦即，通孔153及通孔155可具有可穩定傳輸訊號等的多階通孔的形式。
鈍化層160可保護第二重佈線層152等免於外部物理或化學損傷等。鈍化層160可具有暴露第二重佈線層152的至少部分的開口。在鈍化層160中形成的開口的數量可為數十至數千個。鈍化層160的材料不受特別限制，但可為感光絕緣材料，例如感光成像介電（PID）樹脂。或者，亦可使用阻焊劑作為鈍化層160的材料。或者，可使用絕緣樹脂作為鈍化層160的材料，絕緣樹脂不包括核心材料但包括填料，例如包括無機填料及環氧樹脂的味之素構成膜（ABF）。
凸塊下金屬層170可改善連接端子180的連接可靠性，並可改善扇出型半導體封裝100A的板級（board level）可靠性。凸塊下金屬層170可連接至經由鈍化層160的開口外露的第二重佈線層152。可藉由已知的金屬化方法在鈍化層160的開口中形成凸塊下金屬層170，所述金屬化方法使用已知的導電材料（例如：金屬），但不以此為限。
連接端子180可額外用於外部物理連接或外部電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子180安裝於電子裝置的主板上。連接端子180中的每一者可由導電材料形成，例如焊料等。然而，此僅為舉例說明，且連接端子180中每一者的材料不以此為限。連接端子180中的每一者可為接腳（land）、球、引腳等。連接端子180可形成為多層結構或單層結構。當連接端子180形成為多層結構時，連接端子180可包括銅柱及焊料。當連接端子180形成為單層結構時，連接端子180可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子180不以此為限。
連接端子180的數量、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，連接端子180可設置為數十至數千的數量，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子180為焊球時，連接端子180可覆蓋延伸至鈍化層160的一個表面上的凸塊下金屬層170的側表面，而且連接可靠性可為更優異。
可在扇出區域中配置連接端子180中的至少一者。扇出區域為除了配置有第一半導體晶片121及第二半導體晶片122以外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，扇出型封裝可具有優異的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且扇出型封裝可有利於三維（3D）互連。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，所述扇出型封裝可被製造為較小的厚度，並可具有價格競爭力。
同時，雖然圖中未繪示，必要時金屬層可進一步配置於貫穿孔110H的壁面上。金屬層可用於有效散出第一半導體晶片121所產生的熱。另外，金屬層亦可用於阻擋電磁波。另外，除了第一半導體晶片121，個別的被動組件（例如：電容器或電感器等）可進一步配置於貫穿孔110H中。除了上述的結構，可應用相關技術領域中的已知結構。
圖11A至圖11D為說明圖9中扇出型半導體封裝的製造過程實例示意圖。
參照圖11A，可先行製備支撐構件110。支撐構件110可由絕緣層111形成。絕緣層111可為未經附蓋的包銅層板（copper clad laminate，CCL）等，但不以此為限。接著，可在支撐構件110中形成貫穿孔110H。可使用機械鑽孔、雷射鑽孔等形成貫穿孔110H，但不以此為限。貫穿孔110H形成之後，可額外進行除膠渣製程（desmear process）等。接著，第一半導體晶片121可以面朝下的形式在支撐構件110的貫穿孔110H中配置，並可以第一包封體130包覆。黏合膜（未繪示）等可用於配置第一半導體晶片121。舉例而言，可使用貼附黏合膜（未繪示）至支撐構件110、貼附第一半導體晶片121至經由貫穿孔110H暴露的黏合膜（未繪示）、藉由已知的層疊方法或塗佈方法形成第一包封體130並移除黏合膜（未繪示）的方法。
參照圖11B，接著，可在支撐構件110及第一半導體晶片121的主動面上形成第一絕緣層141a。亦可藉由層疊或塗佈感光成像介電（PID）樹脂等形成第一絕緣層141a。接著，可形成貫穿第一絕緣層141a的通孔孔洞143h。可藉由微影法（例如：曝光、顯影等）形成通孔孔洞143h。接著，可形成第一重佈線層142及第一通孔143。藉由使用乾燥膜等形成圖案並接著藉由電鍍製程填充圖案的方法，可形成第一重佈線層142及第一通孔143。電鍍製程可為減成法（subtractive process）、加成法（additive process）、半加成法（semi-additive process，SAP）、改良半加成法（modified semi-additive process；MSAP）等，但不以此為限。
參照圖11C，接著，可在第一絕緣層141a上形成第二絕緣層141b。亦可藉由層疊或塗佈感光成像介電（PID）樹脂等的方法形成第二絕緣層141b。因此，可形成連接構件140。接著，第二半導體晶片122可使用黏合構件125等貼附至第二絕緣層141b。接著，可藉由已知的層疊方法或塗佈方法形成包覆第二半導體晶片122的至少部分的第二包封體150。
參照圖11D，接著，可形成貫穿第二包封體150的通孔孔洞153h。另外，可形成貫穿第二包封體150及連接構件140的第二絕緣層141b的通孔孔洞155h。可藉由使用曝光與顯影的微影法形成通孔孔洞153h及通孔孔洞155h。然而，視第二包封體150的特定材料，亦可使用雷射鑽孔、機械鑽孔等形成通孔孔洞153h及通孔孔洞155h。接著，可形成第二重佈線層152、第二通孔153及第三通孔155。藉由使用乾燥膜等形成圖案並接著藉由電鍍製程填充圖案的方法，可形成第二重佈線層152、第二通孔153及第三通孔155。電鍍製程可為減成法（subtractive process）、加成法（additive process）、半加成法（semi-additive process，SAP）、改良半加成法（modified semi-additive process；MSAP）等，但不以此為限。接著，可依序形成鈍化層160、凸塊下金屬層170以及連接端子180。可藉由已知的層疊方法或硬化方法形成鈍化層160，可藉由已知的金屬化方法形成凸塊下金屬層170，且可藉由迴焊製程（reflow process）等形成連接端子180。
同時，一系列製程可為以下製程：製備具有較大的尺寸的支撐構件110、製造多個扇出型半導體封裝、接著藉由切割製程（sawing process）將所述多個扇出型半導體封裝單體化成單獨的扇出型半導體封裝以有助於大量生產。在此情況下，生產率可為優異的。
圖12為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據例示性實施例的扇出型半導體封裝100B中，第一半導體晶片121及第三半導體晶片123可在支撐構件110的貫穿孔110H中並列配置。第一半導體晶片121及第三半導體晶片123可具有分別配置於本體121a的主動面上的第一連接墊121b及配置於本體123a的主動面上的第三連接墊123b，且第一連接墊121b及第三連接墊123b中的每一者可藉由連接構件140的第一重佈線層142重佈線。另外，藉由分別使用第一黏合構件125a及第二黏合構件125b等，第二半導體晶片122及第四半導體晶片124可並列貼附至連接構件140。第二半導體晶片122及第四半導體晶片124可分別具有配置於本體122a的主動面上的第二連接墊122b及配置於本體124a的主動面上的第四連接墊124b，且第二連接墊122b及第四連接墊124b中的每一者可藉由形成於第二包封體150上的第二重佈線層152重佈線。鈍化層123c及鈍化層124c等可分別配置於第三半導體晶片123及第四半導體晶片124的主動面上。除了上述架構以外的其他架構的說明以及製造方法與上述的內容重疊，且因此將其省略。
圖13為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據例示性實施例的扇出型半導體封裝100C中，第三通孔155可具有金屬柱（metal post）的形狀。亦即，必要時，第三通孔155亦可形成金屬柱的形狀。金屬柱可例如為銅柱，但不以此為限。除了上述架構以外的其他架構的說明以及製造方法與上述的內容重疊，且因此將其省略。同時，根據另一例示性實施例的扇出型半導體封裝100B及扇出型半導體封裝100C的上述特徵部分的組件可彼此組合。
圖14為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據另一例示性實施例的扇出型半導體封裝100D中，第三通孔155可包括金屬柱155a及通孔導體155b。亦即，必要時，亦可形成第三通孔155以包括金屬柱155a及通孔導體155b。除了上述架構以外的其他架構的說明以及製造方法與上述的內容重疊，且因此將其省略。同時，根據另一例示性實施例的扇出型半導體封裝100B、扇出型半導體封裝100C及扇出型半導體封裝100D的上述特徵部分的組件可彼此組合。
圖15為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一實例的扇出型半導體封裝100E中，支撐構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c，第一絕緣層111a與連接構件140接觸，第一重佈線層112a與連接構件140接觸且嵌入第一絕緣層111a中，第二重佈線層112b配置於與嵌有第一重佈線層112a的第一絕緣層111a的表面相對的第一絕緣層111a的另一個表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b，而第三重佈線層112c配置於第二絕緣層111b上。由於支撐構件110可包括大量的重佈線層112a、重佈線層112b及重佈線層112c，支撐構件110可執行連接構件140的一些功能，使得連接構件140可被簡化。因此，可抑制因在形成連接構件140的製程中出現的缺陷而導致的良率下降。由於第一重佈線層112a嵌入第一絕緣層111a中，連接構件140的絕緣層141a的絕緣距離可為相對固定。第一重佈線層112a可凹陷於第一絕緣層111中，進而使得在第一絕緣層111a的下表面具有相對於第一重佈線層112a的下表面的台階。因此，可防止第一包封體130滲入第一重佈線層112a的現象。第一重佈線層112a、第二重佈線層112b以及第三重佈線層112c可藉由貫穿第一絕緣層111a及第二絕緣層111b的第一通孔113a及第二通孔113b而彼此電性連接。
支撐構件110的第一重佈線層112a的下表面可配置於第一半導體晶片121的第一連接墊121b的下表面之上方。另外，連接構件140的第一重佈線層142與支撐構件110的第一重佈線層112a之間的距離可大於連接構件140的第一重佈線層142與第一半導體晶片121的第一連接墊121b之間的距離。此處，第一重佈線層112a可凹陷於第一絕緣層111a中。支撐構件110的第二重佈線層112b所配置的水平高度可介於第一半導體晶片121的主動面與非主動面之間。支撐構件110的厚度可對應於第一半導體晶片121的厚度而形成。因此，支撐構件110中形成的第二重佈線層112b所配置的水平高度可介於第一半導體晶片121的主動面與非主動面之間。
支撐構件110的重佈線層112a、重佈線層112b以及重佈線層112c的厚度可大於連接構件140的第一重佈線層142的厚度。由於支撐構件110的厚度可等於或大於第一半導體晶片121的厚度，重佈線層112a、重佈線層112b以及重佈線層112c可視支撐構件110的規格而形成較大的尺寸。另一方面，考量薄度，連接構件140的第一重佈線層142可形成相對較小的厚度。
支撐構件110可藉由例如以下步驟製備：製備載體膜，其具有在載體膜的一個表面或相對的表面上形成金屬層；使用金屬層作為晶種層，形成第一重佈線層112a；形成在金屬層上覆蓋第一重佈線層112a的第一絕緣層111a；在第一絕緣層111a上形成第二重佈線層112b；形成在第一絕緣層111a上覆蓋第二重佈線層112b的第二絕緣層111b；在第二絕緣層111b上形成第三重佈線層112c，以形成支撐構件110；將支撐構件110自載體膜分離；接著移除在第一重佈線層112a上剩餘的金屬層。當金屬層被移除時，凹陷部分可在支撐構件110中形成。藉由使用乾燥膜進行圖案化並藉由已知的電鍍製程填充圖案，可形成重佈線層112a、重佈線層112b以及重佈線層112c。藉由已知的層疊方法或塗佈方法與硬化方法，可形成絕緣層111a及絕緣層111b。同時，當在通孔孔洞在第一絕緣層111a及第二絕緣層111b中形成後形成第二重佈線層112b及第三重佈線層112c時，第一通孔113a及第二通孔113b亦可藉由電鍍形成。
除了上述架構以外的其他架構的說明以及製造方法與上述的內容重疊，且因此將其省略。同時，根據另一例示性實施例的扇出型半導體封裝100B、扇出型半導體封裝100C、扇出型半導體封裝100D及扇出型半導體封裝100E的上述特徵部分的組件可彼此組合。
圖16為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一實例的扇出型半導體封裝100F中，支撐構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d，第一重佈線層112a及第二重佈線層112b分別配置於第一絕緣層111a的相對的表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第一重佈線層112a，第三重佈線層112c配置於第二絕緣層111b上，第三絕緣層111c配置於第一絕緣層111a上且覆蓋第二重佈線層112b，第四重佈線層112d配置於第三絕緣層111c上。由於支撐構件110可包括數量較大的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化連接構件140。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c以及第四重佈線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c的第一通孔113a、第二通孔113b以及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。基本上第一絕緣層111a可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被導入，以形成較大數量的重佈線層112c及重佈線層112d。第一絕緣層111a所包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可例如為包括核心材料、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為味之素構成膜或包括無機填料及絕緣樹脂的感光性絕緣膜。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。相似地，第一通孔113a的直徑可大於第二通孔113b及第三通孔113c的直徑。
支撐構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的厚度可大於連接構件140的第一重佈線層142的厚度。由於支撐構件110的厚度可等於或大於半導體晶片121的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可形成較大的尺寸。另一方面，考量薄度，連接構件140的第一重佈線層142可形成相對較小的厚度。
支撐構件110可藉由例如以下步驟製備：製備包銅層板（CCL）作為第一絕緣層111a、分別在第一絕緣層111a的相對表面上形成第一重佈線層112a及第二重佈線層112b、使用包銅層板的銅層作為晶種層（seed layer）、堆疊味之素構成膜等分別作為在第一絕緣層111a的相對表面上的第二絕緣層111b及第三絕緣層111c、接著分別在第二絕緣層111b及第三絕緣層111c上形成第三重佈線層112c及第四重佈線層112d。藉由使用乾燥膜進行圖案化並藉由已知的電鍍製程填充圖案，可形成重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d。藉由已知的層疊方法或塗佈方法與硬化方法，可形成絕緣層111b及絕緣層111c。同時，當通孔孔洞在第一絕緣層111a及第二絕緣層111b中形成之後形成第一重佈線層112a、第二重佈線層112b、第三重佈線層112c以及第四重佈線層112d時，亦可藉由電鍍形成第一通孔113a、第二通孔113b以及第三通孔113c。
除了上述架構以外的其他架構的說明以及製造方法與上述的內容重疊，且因此將其省略。同時，根據另一例示性實施例的扇出型半導體封裝100B、扇出型半導體封裝100C、扇出型半導體封裝100D、扇出型半導體封裝100E及扇出型半導體封裝100F的上述特徵部分的組件可彼此組合。
如前所述，根據本揭露的例示性實施例，可提供一種扇出型半導體封裝，儘管使用多個半導體晶片，扇出型半導體封裝能夠被薄化且具有改善的效能與優異的可靠性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、100F‧‧‧扇出型半導體封裝
110‧‧‧支撐構件
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120B‧‧‧半導體晶片
120P‧‧‧連接墊
120P’‧‧‧重佈線後的連接墊
120R‧‧‧重佈線層
120RP‧‧‧重佈線圖案
121‧‧‧第一半導體晶片
121a‧‧‧本體
121b‧‧‧第一連接墊
121c‧‧‧鈍化層
122‧‧‧第二半導體晶片
122a‧‧‧本體
122b‧‧‧第二連接墊
122c‧‧‧鈍化層
123‧‧‧第三半導體晶片
123a‧‧‧本體
123b‧‧‧第三連接墊
123c‧‧‧鈍化層
124‧‧‧第四半導體晶片
124a‧‧‧本體
124b‧‧‧第四連接墊
124c‧‧‧鈍化層
125‧‧‧黏合構件
130‧‧‧第一包封體
140‧‧‧連接構件
141a‧‧‧第一絕緣層
141b‧‧‧第二絕緣層
142‧‧‧第一重佈線層
143‧‧‧第一通孔
150‧‧‧第二包封體
152‧‧‧第二重佈線層
153‧‧‧第二通孔
155‧‧‧第三通孔
155a‧‧‧金屬柱
155b‧‧‧通孔導體
155h‧‧‧通孔孔洞
160‧‧‧鈍化層
170‧‧‧凸塊下金屬層
180‧‧‧連接端子
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1120‧‧‧電子組件
1130‧‧‧相機模組
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖； 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖； 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖； 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖7為說明扇出型半導體封裝的剖視示意圖； 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖； 圖9為說明扇出型半導體封裝的實例的剖視示意圖； 圖10A與圖10B為說明圖9中扇出型半導體封裝配置於第一半導體晶片的主動面上的第一連接墊的各種陣列示意圖； 圖11A至圖11D為說明圖9中扇出型半導體封裝的製造過程實例； 圖12為說明扇出型半導體封裝另一實例的剖視示意圖； 圖13為說明扇出型半導體封裝另一實例的剖視示意圖； 圖14為說明扇出型半導體封裝另一實例的剖視示意圖； 圖15為說明扇出型半導體封裝另一實例的剖視示意圖； 圖16為說明扇出型半導體封裝另一實例的剖視示意圖； 圖17為說明根據本揭露例示性實施例的扇出型半導體封裝之效果示意圖； 圖18A與圖18B為說明根據相關技術領域將裸露狀態下的半導體晶片重佈線製程的示意圖； 圖19為說明根據相關技術領域的扇出型半導體封裝的問題的示意圖。

Claims (15)

  1. 一種扇出型半導體封裝，包括： 第一半導體晶片，具有其上配置有第一連接墊的第一主動面以及與所述第一主動面相對的第一非主動面； 第一包封體，包覆所述第一半導體晶片的至少部分； 連接構件，配置於所述第一包封體及所述第一半導體晶片的所述第一主動面上，並包括第一通孔及經由所述第一通孔而電性連接至所述第一連接墊的第一重佈線層； 第二半導體晶片，具有其上配置有第二連接墊的第二主動面以及與所述第二主動面相對並貼附至所述連接構件的第二非主動面； 第二包封體，覆蓋所述連接構件的至少部分，並包覆所述第二半導體晶片的至少部分； 第二重佈線層，配置於所述第二包封體及所述第二半導體晶片的所述第二主動面上； 第二通孔，貫穿所述第二包封體，並使所述第二連接墊與所述第二重佈線層彼此電性連接；以及 第三通孔，貫穿所述第二包封體並使所述第一重佈線層與所述第二重佈線層彼此電性連接， 其中所述第二通孔的第一切割面的最長邊的長度小於所述第三通孔的第二切割面的最長邊的長度，所述第二通孔的所述第一切割面及所述第三通孔的所述第二切割面由在平行於所述第二主動面的任何水平高度上的平面切割而成。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中第一區域為所述第一半導體晶片以垂直所述第一主動面的方向投影的投影區域，且第二區域為環繞所述第一區域的區域，且所有連接至所述第一通孔的所述第一連接墊經由所述第一重佈線層而重佈線至所述第二區域。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中垂直於所述第一主動面的平面所切割的所述第三通孔的切割面為錐形。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接墊排列於所述第一半導體晶片的所述第一主動面的中央部分上。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述第一連接墊直接接觸所述連接構件的所述第一通孔。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括鈍化層，所述鈍化層配置在所述第二包封體及所述第二半導體晶片的所述第二主動面上並覆蓋所述第二重佈線層的至少部分。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第三通孔沿著貫穿所述第二包封體的通孔孔洞的壁面而形成預定的厚度，且 所述鈍化層填充於所述通孔孔洞的所述第三通孔之間的空間。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括晶粒貼附膜，所述第二半導體晶片的所述第二非主動面經由所述晶粒貼附膜而貼附至所述連接構件。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接構件包括第一絕緣層、所述第一重佈線層、所述第一通孔以及第二絕緣層，所述第一絕緣層配置於所述第一包封體與所述第一半導體晶片的所述第一主動面上，所述第一重佈線層配置於所述第一絕緣層上，所述第一通孔貫穿所述第一絕緣層並使所述第一連接墊與所述第一重佈線層彼此電性連接，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第一重佈線層的至少部分，且 所述第二半導體晶片的所述第二非主動面貼附至所述第二絕緣層。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括支撐構件，所述支撐構件具有貫穿孔並配置於所述連接構件的一個表面上，所述表面上配置有所述第一半導體晶片， 其中所述第一半導體晶片配置於所述貫穿孔中，且 所述第一包封體填充所述貫穿孔的至少部分。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述支撐構件包括電性連接至所述第一重佈線層的第三重佈線層。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述支撐構件包括第一絕緣層、第三重佈線層以及第四重佈線層，所述第三重佈線層與所述連接構件接觸並且嵌入所述第一絕緣層中，所述第四重佈線層配置於與其中嵌有所述第三重佈線層的所述第一絕緣層的表面相對的所述第一絕緣層的另一個表面上。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝模組，其中所述支撐構件進一步包括第二絕緣層及第五重佈線層，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第四重佈線層，所述第五重佈線層配置於所述第二絕緣層上。
  14. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述支撐構件包括第一絕緣層、第三重佈線層、第四重佈線層、第二絕緣層以及第五重佈線層，所述第三重佈線層及所述第四重佈線層分別配置於所述第一絕緣層的相對表面上，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第三重佈線層，所述第五重佈線層配置於所述第二絕緣層上。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述支撐構件進一步包括第三絕緣層及第六重佈線層，所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第四重佈線層，而所述第六重佈線層配置於所述第三絕緣層上。
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