TW201838126A - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TW201838126A
TW201838126A TW106122511A TW106122511A TW201838126A TW 201838126 A TW201838126 A TW 201838126A TW 106122511 A TW106122511 A TW 106122511A TW 106122511 A TW106122511 A TW 106122511A TW 201838126 A TW201838126 A TW 201838126A
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
fan
redistribution layer
semiconductor package
Prior art date
Application number
TW106122511A
Other languages
English (en)
Other versions
TWI660481B (zh
Inventor
曺正鉉
白龍浩
黃俊午
鄭注奐
李文熙
Original Assignee
三星電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電機股份有限公司 filed Critical 三星電機股份有限公司
Publication of TW201838126A publication Critical patent/TW201838126A/zh
Application granted granted Critical
Publication of TWI660481B publication Critical patent/TWI660481B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10252—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本發明提供一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔以及配置於第一連接構件中的被動組件；半導體晶片，配置於第一連接構件的貫穿孔中，並具有其中配置有連接墊的主動面以及與主動面相對的非主動面；包封體，包封第一連接構件的至少部分以及半導體晶片的非主動面的至少部分；以及第二連接構件，配置於第一連接構件及半導體晶片的主動面上。第一連接構件及第二連接構件分別包括電性連接至半導體晶片之連接墊的重佈線層，且被動組件經由第二連接構件的重佈線層而電性連接至半導體晶片的連接墊。

Description

扇出型半導體封裝
本申請案主張2016年12月22日在韓國智慧財產局申請的韓國專利申請案第10-2016-0177127號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可朝向配置有半導體晶片的區域之外延伸的扇出型半導體封裝。
半導體晶片相關技術發展中的趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求的快速增加，已經需要實現同時包括多個引腳的小型尺寸半導體封裝。
扇出型封裝即為一種滿足上述技術需求而提出的封裝技術。此種扇出型封裝具有小型的尺寸，並可藉由朝向配置有半導體晶片的區域之外對連接端子進行重新佈線而實現多個引腳。
本揭露的態樣可提供一種扇出型半導體封裝，其中多個被動組件可與半導體晶片一起安裝，封裝的尺寸及厚度可顯著地減小（即使所述多個被動組件與半導體晶片一起安裝），且製造成本及缺陷率（defect rate）可顯著地減少。
根據本揭露的一個態樣，可提供一種扇出型半導體封裝，其中具有貫穿孔以及具有形成於其中的重佈線層的第一連接構件可被引入，半導體晶片配置於貫穿孔中，被動組件配置於第一連接構件中，而半導體晶片及被動組件藉由第二連接構件的重佈線層以彼此電性連接。
根據本揭露的一個樣態，扇出型半導體封裝可包括：第一連接構件，具有貫穿孔以及配置於第一連接構件中的被動組件；半導體晶片，配置於第一連接構件的貫穿孔中，並具有其中配置有連接墊的主動面以及與主動面相對的非主動面；包封體，包封第一連接構件的至少部分以及半導體晶片的非主動面的至少部分；以及第二連接構件，配置於第一連接構件及半導體晶片的主動面上。第一連接構件及第二連接構件分別包括電性連接至半導體晶片之連接墊的重佈線層，且被動組件經由第二連接構件的重佈線層而電性連接至半導體晶片的連接墊。
在下文中，將參照所附圖式說明本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或省略各組件的形狀、尺寸等。
此處，下側、下部分、下表面等用於表示相對於圖式剖視圖的朝向扇出型半導體封裝的安裝表面之方向，而上側、上部分、下表面等用於表示與所述方向相反的方向。然而，這些方向為了方便解釋而定義，申請專利範圍並不受到上述所定義的方向之特別限制。
在說明書中組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」等用語來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將一個元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。同樣地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了說明例示性實施例而非限制本發明。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為說明電子裝置系統實例的方塊示意圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括物理連接或電連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020不以此為限，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite bead）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）或其組合等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，這些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1110或可不物理連接至或不電性連接至主板1110的其他組件（例如：相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精細的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，在電性連接方面，由於半導體晶片與電子裝置的主板之間存電路寬度差異而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精細，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如為氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222是顯著小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，連接構件2240可視半導體晶片2220的尺寸而在半導體晶片2220上形成，以對連接墊2222進行重新佈線。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成露出連接墊2222的導通孔孔洞2243h；並接著形成佈線圖案2242及導通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有所述半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均配置於所述半導體晶片內的封裝形式，且可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已經發展許多安裝於智慧型電話的元件以使得在具有相對較小尺寸時仍可以進行快速的訊號傳輸。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301重新佈線，且扇入型半導體封裝2200在其安裝於中介基板2301上的狀態下最終可安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外部表面可以模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中由中介基板2302重新佈線，且扇入型半導體封裝2200最終可安裝於電子裝置的主板2500上。
如上文所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型 半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外部表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝向半導體晶片2120之外進行重新佈線。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的導通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子經由在半導體晶片上所形成的連接部件朝向半導體晶片之外重新佈線與配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距，進而使得無法在扇入型半導體封裝中使用標準化球佈局（standardized ball layout）。另一方面，如上所述，所述扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝向半導體晶片之外進行重新佈線與配置的形式。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下文所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情況的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新佈線至面積大於半導體晶片2120的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上文所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，可以比使用印刷電路板（PCB）的一般疊層封裝（package-on-package；POP）類型更小型的形式來實施扇出型半導體封裝，且所述扇出型半導體封裝可解決因翹曲現象出現所造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上文所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且與印刷電路板（PCB）（例如：中介基板等）在概念方面不同，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且具有扇入型半導體封裝嵌入其中。
以下將參照圖式說明一種扇出型半導體封裝，其中多個被動組件可與半導體晶片一起安裝，封裝的尺寸及厚度可顯著地減小，即使所述多個被動組件與半導體晶片一起安裝，且製造成本及缺陷率（defect rate）可顯著地減少。
圖9為說明扇出型半導體封裝的實例的剖視示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖式，根據本揭露中例示性實施例的扇出型半導體封裝100可包括：第一連接構件110、半導體晶片120、第二被動組件125、包封體130以及第二連接構件140，第一連接構件110具有第一貫穿孔110Ha及第二貫穿孔110Hb，並具有配置於其中的第一被動組件128；半導體晶片120配置於第一連接構件110的第一貫穿孔110Ha中，並具有連接墊122配置於其中的主動面以及與所述主動面相對的非主動面；第二被動組件125配置於第一連接構件110的第二貫穿孔110Hb中，且其厚度大於第一被動組件128的厚度；包封體130包封第一連接構件110的至少部分、第二被動組件125的至少部分以及半導體晶片120的非主動面的至少部分；第二連接構件140配置於第一連接構件110、第二被動組件125以及半導體晶片120的主動面上。第一連接構件110可包括重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d以及重佈線層112e，所述重佈線層電性連接至半導體晶片120的連接墊122。第二連接構件140亦可包括重佈線層142，重佈線層142電性連接至半導體晶片120的連接墊122。第一被動組件128及第二被動組件125可經由第二連接構件140的重佈線層142而電性連接至半導體晶片120的連接墊122。
一般而言，半導體封裝與被動組件安裝於資訊科技（information technology，IT）裝置（例如：行動裝置等）的主板或子板（sub-board）上。因此，在板上組件之間的間隔窄化方面有所限制，特定而言，數百個小型組件安裝在一個板上，因而增加製造成本以及缺陷率。為了解決此問題，可考慮使用系統級封裝（system in package，SIP）結構，其可減小安裝區域，並藉由一個封裝中的半導體晶片及被動組件改善表面安裝技術（surface mounting technology，SMT）效果。然而，在SIP結構中，普遍使用中介基板，因而在減少封裝厚度方面有所限制。特定而言，多個被動組件可具有不同厚度，且所述多個被動組件與半導體晶片之間的厚度差異可為顯著的。因此，當所述多個被動組件直接安裝在中介基板上時，可能出現一些因厚度誤差而產生的問題（例如：模製缺陷）。
另一方面，在根據例示性實施例的扇出型半導體封裝100中，可形成第二連接構件140，其包括可將配置於半導體晶片120的主動面上之連接墊122向上重新佈線至扇出區域的重佈線層142，而非引入中介基板。因此，扇出型半導體封裝100的厚度可顯著地減小。另外，可將第一連接構件110引入至半導體晶片120的包封區域，從而顯著地減少第二連接構件140的層數，所述第一連接構件110包括可將半導體晶片120的連接墊122重新佈線的重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d以及重佈線層112e。因此，第二連接構件的重佈線層的厚度可能為薄的，且可抑制因製程缺陷而出現的良率下降。
特定而言，根據例示性實施例的扇出型半導體封裝100可封裝為以下狀態：相對較薄的第一被動組件128可嵌入於第一連接構件110中，且半導體晶片120及相對較厚的第二被動組件125可分別配置於第一連接構件110的第一貫穿孔110Ha及第二貫穿孔110Hb中。因此，可解決例如因第一被動組件128與半導體晶片120以及第二被動組件125之間厚度偏差而出現在形成包封體130的製程中的製程缺陷的問題。另外，第一被動組件128、半導體晶片120以及第二被動組件125可分別並列配置在彼此分隔的空間中，且儘管包括多個組件，扇出型半導體封裝100可盡可能地設計為薄的。
同時，在根據例示性實施例的扇出型半導體封裝100中，第一連接構件110可包括具有貫穿孔111aH的第一絕緣層111a，且第一被動組件128可配置於第一絕緣層111a的貫穿孔111aH中。因此，第一被動組件128可被穩定地嵌入，且在形成包封第一被動組件128的第二絕緣層112b的時候可解決厚度偏差的問題。另外，第一絕緣層111a的材料可較一般積層（build-up）的絕緣層的材料堅硬，藉以容易控制翹曲。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100中所包括的各個組件。
第一連接構件110可包括使半導體晶片120的連接墊122重新佈線的重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d以及重佈線層112e，從而減少第二連接構件140的層數。必要時，視特定材料，第一連接構件110可改善扇出型半導體封裝100的剛性，並用於確保包封體130的厚度的均勻性。根據例示性實施例的扇出型半導體封裝100可藉由第一連接構件110作為疊層式（POP）類型封裝。第一連接構件110可具有第一貫穿孔110Ha及第二貫穿孔110Hb。半導體晶片120可配置於第一貫穿孔110Ha中，以自第一連接構件110分隔預定距離。第二被動組件125可配置於第二貫穿孔110Hb中，以自第一連接構件110分隔預定距離。半導體晶片120的側表面及第二被動組件125的側表面可被第一連接構件110環繞。然而，此形式僅為舉例說明，並可經各式修改以具有其他形式，而第一連接構件110可視形式執行另一功能。
第一連接構件110可包括：第一絕緣層111a，具有第一被動組件128配置於其中的貫穿孔111aH；第一重佈線層112a1及第二重佈線層112a2，分別配置於與第一絕緣層111a相對的表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第一重佈線層112a1；第三重佈線層112b，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上且覆蓋第二重佈線層112a2；第四重佈線層112c，配置於第三絕緣層111c上；第四絕緣層111d，配置於第二絕緣層111b上且覆蓋第三重佈線層112b；第五重佈線層112d，配置於第四絕緣層111d上；第五絕緣層111e，配置於第三絕緣層111c上且覆蓋第二重佈線層112c；以及第六重佈線層112e，配置於第五絕緣層111e上。第一重佈線層112a1及第二重佈線層112a2可藉由貫穿第一絕緣層111a的第一導通孔113a而彼此電性連接。第一重佈線層112a1及第三重佈線層112b可藉由貫穿第二絕緣層111b的第二導通孔113b而彼此電性連接。第二重佈線層112a2及第四重佈線層112c可藉由貫穿第三絕緣層111c的第三導通孔113c而彼此電性連接。第三重佈線層112b及第五重佈線層112d可藉由貫穿第四絕緣層111d的第四導通孔113d而彼此電性連接。第四重佈線層112c及第六重佈線層112e可藉由貫穿第五絕緣層111e的第五導通孔113e而彼此電性連接。第二絕緣層111b可填充貫穿孔111aH的至少部分，並包封第一被動組件128的至少部分。必要時，金屬層115可配置於第一連接構件110的貫穿孔110Ha及貫穿孔110Hb的壁面上。
第一絕緣層111a的厚度可大於第三絕緣層111c、第四絕緣層111d與第五絕緣層111e的厚度。第一絕緣層111a可為相對較厚，以維持剛性，且為了形成大數量的重佈線層而使用的第三絕緣層111c、第四絕緣層111d與第五絕緣層111e可具有相對較薄的厚度。相似地，第一絕緣層111a的厚度可大於覆蓋第一絕緣層111a的第二絕緣層111b的厚度。相似地，貫穿第一絕緣層111a的第一導通孔113a的直徑可大於第二導通孔113b、第三導通孔111c、第四導通孔111d與第五通孔111e。
形成於第一連接構件110中的重佈線層112a1、重佈線層112a2、重佈線層112b以及重佈線層112c可配置於半導體晶片120的主動面與非主動面之間的水平高度上。原因在於，第一連接構件110的厚度可對應於半導體晶片120的厚度而形成。第一連接構件110的重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d以及重佈線層112e的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d及重佈線層112e亦可具有較大的尺寸。另一方面，第二連接構件140的重佈線層142可形成為相對較小的厚度。
絕緣層111a、絕緣層111b、絕緣層111c、絕緣層111d以及絕緣層111e中每一者的材料不受特別限制。舉例而言，絕緣材料亦可用作絕緣層111a、絕緣層111b、絕緣層111c、絕緣層111d以及絕緣層111e中每一者的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂浸入無機填料的樹脂；或例如玻璃纖維（或玻璃布、玻璃織物）等的核心材料，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。絕緣層111a、絕緣層111b、絕緣層111c、絕緣層111d以及絕緣層111e可由相同或不同絕緣材料形成，且當絕緣層111a、絕緣層111b、絕緣層111c、絕緣層111d以及絕緣層111e以相同絕緣材料形成時，在絕緣材料硬化後的絕緣層111a、絕緣層111b、絕緣層111c、絕緣層111d以及絕緣層111e之間的邊界可為不明顯。
重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d以及重佈線層112e可作為半導體晶片120的連接墊122。另外，重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d以及重佈線層112e亦可用於將第一被動組件128重新佈線。重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d以及重佈線層112e中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d以及重佈線層112e可視其對應層的設計而執行各種功能。重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d以及重佈線層112e可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a1、重佈線層112a2、重佈線層112b、重佈線層112c、重佈線層112d以及重佈線層112e可包括導通孔接墊等。
導通孔113a、導通孔113b、導通孔113c、導通孔113d以及導通孔113e可使在不同層上形成的重佈線層彼此電性連接，因而產生第一連接構件110中的電路徑。第一被動組件128可經由導通孔113a、導通孔113b、導通孔113c、導通孔113d以及導通孔113e電性連接至第二連接構件142的重佈線層142。導通孔113a、導通孔113b、導通孔113c、導通孔113d以及導通孔113e中每一者的材料可為導電材料。導通孔113a、導通孔113b、導通孔113c、導通孔113d以及導通孔113e中的每一者可被導電材料完全填充，或者導電材料可沿著導通孔孔洞中每一者的壁面形成。視絕緣層的厚度或材料，導通孔113a、導通孔113b、導通孔113c、導通孔113d以及導通孔113e中的每一者可為錐形、沙漏形、圓柱形等。
金屬層115可在貫穿孔110Ha及貫穿孔110Hb的壁面上形成，以環繞半導體晶片120及第二被動組件125的側表面。因此，可抑制從半導體晶片120、第二被動組件125等產生的電磁波的相互干擾問題。金屬層115可由具有高導熱性的金屬形成，以改善散熱效果。金屬層115中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。金屬層115可延伸至第一連接構件110的上表面及下表面，並可如下述經由導通孔133而連接至圖案層132，以環繞除了半導體晶片120及/或第二被動組件125的下表面以外的半導體晶片120及/或第二被動組件125的大部分表面。在此情況下，阻擋電磁波效果（electromagnetic wave blocking effect）或散熱效果可特別優異。金屬層115可電性連接至在扇出型半導體封裝100中形成的接地圖案。亦即，金屬層115可作為扇出型半導體封裝100中的接地（GND）。
半導體晶片120可為於單一晶片中整合的數百至數百萬個元件或更多的數量設置的積體電路（IC）。在此情況下，積體電路可例如為處理器晶片（具體而言，應用處理器晶片），例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等或邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。另外，積體電路亦可為用於管理電源的積體電路，例如電源管理積體電路（power management IC，PMIC）等。半導體晶片的數量較圖式中所繪示的數量大，半導體晶片可嵌入於扇出型半導體封裝100中。
半導體晶片120可為以主動晶圓為基礎的積體電路。在此情況下，本體121的基本材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為導電材料，例如鋁（Al）等。在本體121上可形成暴露出連接墊122的鈍化層（未繪示），且鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。連接墊122的下表面透過鈍化層（未繪示）可具有相對於包封體130的下表面的台階。絕緣層（未繪示）等可在其他需要的位置中進一步配置。
被動組件125及被動組件128可分別為多層陶瓷電容器（multilayer ceramic capacitor；MLCC）、低電感晶片電容器（low inductance chip capacitor，LICC）或電感器等。在此情況下，被動組件125及被動組件128可具有不同尺寸。在此情況下，舉例而言，具有相對較小厚度的第一被動組件128可嵌入於第一連接構件110中，且具有相對較大厚度的第二被動組件125可配置於第一連接構件110的第二貫穿孔110Hb中，以解決因第一被動組件128與第二被動組件125之間厚度偏差所產生的一些問題。可配置比圖式中所示者較大或較小數量的被動組件125及被動組件128，且被動組件125及被動組件128可為相同或不同組件。
電子組件129的種類不受特別限制。亦即，電子組件129可為積體電路（例如：半導體晶片）或被動組件。或者，電子組件129可為虛擬晶片（dummy chip），其用於控制因熱膨脹係數（coefficients of thermal expansion，CTE）之間差值而產生的翹曲而配置。或者，電子組件129可為被動組件與虛擬晶片的組合。電子組件129可在第一貫穿孔110Ha中與半導體晶片120一同並列配置。然而，電子組件129不以此為限，而是亦可配置在第一連接構件110中形成的單獨貫穿孔中。
包封體130可包封第一連接構件110、半導體晶片120、第二被動組件125等的至少部分，並保護第一連接構件110、半導體晶片120、第二被動組件125等。包封體130所形成的包封形式不受特別限制，而可為其中包封體130環繞第一連接構件110、半導體晶片120、第二被動組件125等的至少部分的形式。舉例而言，包封體130可覆蓋第一連接構件110、第二被動組件125以及半導體晶片120的非主動面，並填充貫穿孔110Ha及貫穿孔110Hb的壁面與半導體晶片120的側表面以及第二被動組件125的側表面之間的空間的至少部分。包封體130可填充貫穿孔110Ha及貫穿孔110Hb，因而作為用於固定半導體晶片120與第二被動組件125的黏著劑，並可視特定材料而減少半導體晶片120及第二被動組件125的彎曲。
包封體130可包括絕緣材料。絕緣材料可為包括無機填料與絕緣樹脂的材料，絕緣樹脂例如為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有加強材料的樹脂（加強材料例如為注入熱固性樹脂及熱塑性樹脂中的無機填料），例如為味之素構成膜、FR-4、BT、感光成像絕緣樹脂等。另外，亦可使用已知的模製材料，例如：環氧模製化合物（epoxy molding compound，EMC）等。或者，絕緣材料亦可為其中絕緣樹脂（例如熱固性樹脂或熱塑性樹脂）浸入無機填料及核心材料（例如：玻璃纖維、玻璃布或玻璃織物）中的材料，以控制翹曲（warpage）。
當包括玻璃纖維、無機填料以及絕緣樹脂的材料作為包封體130的材料時，可有效地控制扇出型半導體封裝100的翹曲而無需進行額外的製程。詳細而言，包封體130可包括玻璃纖維以維持扇出型半導體封裝100的剛性。另外，包封體130可包括無機填料，且可因而調整熱膨脹係數。因此，由於熱膨脹係數之間的失配（mismatch）而導致扇出型半導體封裝100出現翹曲的現象可被抑制。同時，包封體130的材料可在半硬化階段（b-stage）包封第一連接構件110、第二被動組件125以及半導體晶片120。因此，包封體130的絕緣樹脂及無機填料可配置於貫穿孔110Ha與貫穿孔110Hb的壁面以及半導體晶片120的側表面與第二被動組件125的側表面之間的空間中，而且可配置在第一連接構件110、第二被動組件125以及半導體晶片120的非主動面上。另一方面，包封體130的玻璃纖維可僅配置於第一連接構件110、第二被動組件125以及半導體晶片120上。可藉由配置玻璃纖維而維持在扇出型半導體封裝100的上部分的扇出型半導體封裝100之剛性。
第二連接構件140可對半導體晶片120的連接墊122進行重新佈線。具有各種功能的半導體晶片120的數十至數百個連接墊122可藉由第二連接構件140而進行重新佈線，且可視所述功能經由連接端子170而物理連接至或電性連接至外源（external source）。即使在與半導體晶片120並列配置的情況下，嵌入於第一連接構件110中的第一被動組件128以及配置於第二貫穿孔110Hb中的第二被動組件125可經由第二連接構件140而電性連接至半導體晶片120。第二連接構件140可包括：絕緣層141、重佈線層142以及導通孔143，重佈線層142配置於絕緣層141上，而通孔143貫穿絕緣層141並使重佈線層142彼此連接。第二連接構件140可由單層形成，或可由數量大於圖式中所示的多個層形成。
散熱零件145可在第二連接構件140中形成。散熱零件145可連接至半導體晶片120的主動面，並可向下散出從半導體晶片120產生的熱。散熱零件145可包括散熱導通孔。在扇出型半導體封裝100中，散熱導通孔可與訊號圖案電性絕緣。散熱零件145可包括傳導材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。在扇出型半導體封裝100中，散熱導通孔可電性連接至接地圖案，但不以此為限。
絕緣層141中每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等的感光絕緣材料作為絕緣材料。亦即，絕緣層141可為感光絕緣層。當絕緣層141具有感光特性時，絕緣層141可形成為較薄的厚度，且可較易達成導通孔143的精密間距。絕緣層141可為包括絕緣樹脂及無機填料的感光絕緣層。必要時，當絕緣層141為多個層時，絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多個層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可實質地用於對連接墊122進行重新佈線。重佈線層142中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括導通孔接墊、連接端子接墊等。
導通孔143可使在不同的層上所形成的重佈線層142、連接墊122等彼此電性連接，從而在扇出型半導體封裝100中產生電路徑。導通孔143中每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等的導電材料。導電材料可完全填充導通孔143中的每一者，或導電材料亦可沿導通孔中每一者的壁面形成。另外，導通孔143中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
鈍化層150可保護第二連接構件140不受外部物理或化學損害等。鈍化層150可具有開口，開口暴露第二連接構件140的重佈線層142的至少部分。在鈍化層150中形成的開口的數量可為數十至數千個。鈍化層150可包括絕緣樹脂及無機填料，但可不包括玻璃纖維。舉例而言，鈍化層150可由味之素構成膜（ABF）形成，但不以此為限。
凸塊下金屬層160可改善連接端子170的連接可靠性。凸塊下金屬層160可連接至第二連接構件140的經由鈍化層150的開口而暴露的重佈線層142。凸塊下金屬層160可藉由使用已知的導電材料（例如：金屬）的已知金屬化方法在鈍化層150的開口中形成，但不以此為限。
連接端子170可另外用以在外部物理連接或電性連接扇出型半導體封裝100。舉例而言，扇出型半導體封裝100可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由導電材料形成，例如焊料等。然而，此僅為舉例說明，且連接端子170中每一者的材料不以此為限。連接端子170中的每一者可為墊（land）、球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅（Cu）柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子170不以此為限。
連接端子170的數量、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據連接墊122的數量，連接端子170可設置為數十至數千的數量，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170為焊球時，連接端子170可覆蓋凸塊下金屬層160的延伸至鈍化層150的一個表面上的側表面，且連接可靠性可為更優異。
可在扇出區域中配置連接端子170中的至少一者。所述扇出區域為除了配置有半導體晶片120的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且扇出型封裝可有利於三維（3D）連接。另外，相較於球柵陣列（ball grid array，BGA）封裝、墊柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造為較薄，並可具有價格競爭力。
圖案層132可配置於包封體130上。圖案層132可覆蓋半導體晶片120的非主動表面。圖案層132可覆蓋第二被動組件125的上部分。圖案層132可經由導通孔133而連接至金屬層115，以環繞除了半導體晶片120及/或第二被動組件125的下表面以外的半導體晶片120及/或第二被動組件125的大部分表面。在此情況下，阻擋電磁波效果或散熱效果可特別優異。圖案層132中每一者的材料可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。圖案層132可電性連接至在扇出型半導體封裝100中形成的接地圖案。亦即，圖案層132可作為扇出型半導體封裝100中的接地。必要時，圖案層132亦可具有執行訊號功能的重佈線圖案。
導通孔133可貫穿包封體130，並可使圖案層132連接至第一連接構件110的重佈線層112d或連接至金屬層115。導通孔133中每一者的材料可包括導電材料，例如：銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。當圖案層132形成時，導通孔133可與圖案層132一起形成。因此，導通孔133與圖案層132之間的邊界可不存在。必要時，導通孔133亦可連接至半導體晶片120的非主動面。導通孔133中每一者的形狀等不受特別限制。
圖11A至圖11D為說明圖9中扇出型半導體封裝的製造過程實例示意圖。
參照圖11A，可製備第一絕緣層111a，其具有貫穿孔111aH，具有分別配置於其相對表面上的第一重佈線層112a1及第二重佈線層112a2，並具有形成於其中的第一導通孔113a。接著，黏合膜191可貼附至第一絕緣層111a。接著，第一被動組件128可貼附至經由貫穿孔111aH暴露的黏合膜191。可使用雷射鑽孔、機械鑽孔等形成貫穿孔111aH或用於第一導通孔113a的孔洞。另外，第一重佈線層112a1、第二重佈線層112a2以及第一導通孔113a可藉由使用抗蝕膜（resist film）的已知的電鍍方法形成，例如電鍍（electroplating）、無電鍍（electroless plating）等。
接著，參照圖11B，第二絕緣層111b可在黏合膜191上形成，以包封第一被動組件128的至少部分。接著，黏合膜191可被剝離，且第三絕緣層111c可在黏合膜191被剝離的區域中形成。接著，第三重佈線層112b及第四重佈線層112c可分別在第二絕緣層111b及第三絕緣層111c上形成，且第二導通孔113b及第三導通孔113c可分別在第二絕緣層111b及第三絕緣層111c中形成。接著，第四絕緣層111d及第五絕緣層111e可分別在第二絕緣層111b及第三絕緣層111c上形成。接著，第五重佈線層112d及第六重佈線層112e可分別在第四絕緣層111d及第五絕緣層111e上形成，且第四導通孔113d及第五導通孔113e可分別在第四絕緣層111d及第五絕緣層111e中形成。另外，可形成第一貫穿孔110Ha及第二貫穿孔110Hb。接著，可形成金屬層115。第二絕緣層111b、第三絕緣層111c、第四絕緣層111d與第五絕緣層111e可藉由已知的層疊方法（lamination method）或塗佈方法（applying method）形成。可使用雷射鑽孔、機械鑽孔、微影方法等形成第一貫穿孔110Ha、第二貫穿孔110Hb以及用於第二導通孔113b、第三導通孔113c、第四導通孔113d與第五通孔113e的孔洞。另外，第三重佈線層112b、第四重佈線層112c、第五重佈線層112d、第六重佈線層112e、第二導通孔113b、第三導通孔113c、第四導通孔113d、第五通孔113e以及金屬層115可藉由使用抗蝕膜（resist film）的已知的電鍍方法形成，例如電鍍（electroplating）、無電鍍（electroless plating）等。
接著，參照圖11C，經製造的第一連接構件110具有第一貫穿孔110Ha及第二貫穿孔110Hb，第一連接構件110可貼附至黏合膜192。接著，第二被動組件125及半導體晶片120可貼附至經由第一貫穿孔110Ha及第二貫穿孔110Hb暴露的黏合膜192。半導體晶片120可以面朝下的形式貼附至黏合膜192，使得其主動表面貼附至黏合膜192，但不以此為限。接著，可使用包封體130包封第二被動組件125及半導體晶片120。可藉由已知的層疊方法或施行方法進行包封。
接著，參照圖11D，黏合膜192可被剝離，且絕緣層141、重佈線層142以及導通孔143可在黏合膜192被剝離的區域中形成。接著，必要時可進一步形成絕緣層141、重佈線層142以及導通孔143一次或更多次。另外，可形成圖案層132及導通孔133。接著，可依序形成鈍化層150、凸塊下金屬層160以及連接端子170。可藉由已知的層疊方法或塗佈方法形成絕緣層141或鈍化層150；可使用雷射鑽孔、機械鑽孔、微影方法等形成用於導通孔143及導通孔133的孔洞；且重佈線層142、導通孔143、圖案層132以及導通孔133可藉由使用抗蝕膜（resist film）的已知的電鍍方法形成，例如電鍍（electroplating）、無電鍍（electroless plating）等。凸塊下金屬層160可藉由已知的金屬化方法形成。可經由一系列製程製造扇出型半導體封裝100。
圖12為說明扇出型半導體封裝的另一實例的剖視示意圖。
圖13為沿圖12的扇出型半導體封裝的剖線II-II'獲取的平面示意圖。
參照圖式，根據本揭露中另一例示性實施例的扇出型半導體封裝200可包括：第一包封體230a及第二包封體230b，第一包封體230a配置於第一連接構件210上並具有多個連接至第一貫穿孔210Ha及第二貫穿孔210Hb的貫穿孔；而第二包封體230b配置於第一包封體230a上，並包封第二被動組件225的至少部分以及半導體晶片220的非主動面，如包封體230a及包封體230b。在連接至第一包封體230a情況下的第一連接構件210可具有非對稱形狀。第一包封體230a及第二包封體230b可包括相同或不同的絕緣材料。第一包封體230a可包括與第一連接構件210的第二絕緣層211b的材料相同的絕緣材料。在此情況下，第一包封體230a及第二絕緣層211b之間的邊界可為不明顯。
將省略例如以下的其他架構說明或與上述說明重複的個別架構說明：第一連接構件210、組成第一連接構件210的絕緣層211a、絕緣層211b、絕緣層211c、重佈線層212a1、重佈線層212a2、重佈線層212b、重佈線層212c、導通孔213a、導通孔213b及導通孔213c、絕緣層211a的貫穿孔211aH、具有本體211及連接墊222的半導體晶片220、具有不同厚度的被動組件225及被動組件228、第二連接構件240、組成第二連接構件240的絕緣層241、重佈線層242與導通孔243、在第二連接構件240中形成的散熱零件245、鈍化層250、凸塊下金屬層、連接端子、圖案層232、導通孔233、電子組件229等。
圖14A至圖14D為說明圖12中扇出型半導體封裝的製造過程實例示意圖。
參照圖14A，可製備第一絕緣層211a，第一絕緣層211a具有貫穿孔211aH並具有配置於第一絕緣層211a的相對表面上的第一重佈線層212a1及第二重佈線層212a2，且第一絕緣層211a具有形成於其中的第一導通孔213a。接著，黏合膜291可貼附至第一絕緣層211a。接著，第一被動組件228可貼附至經由貫穿孔211aH暴露的黏合膜291。
接著，參照圖14B，第二絕緣層211b可在黏合膜291上形成，以包封第一被動組件228的至少部分。接著，黏合膜291可被剝離，第三絕緣層211c可在黏合膜291被剝離的區域中形成。接著，第三重佈線層212b及第四重佈線層212c可分別在第二絕緣層211b及第三絕緣層211c上形成，且第二導通孔213b及第三導通孔213c可分別在第二絕緣層211b及第三絕緣層211c中形成。另外，可形成第一貫穿孔210Ha及第二貫穿孔210Hb。
接著，參照圖14C，經製造的具有第一貫穿孔210Ha及第二貫穿孔210Hb的第一連接構件210可貼附至黏合膜292。接著，第二被動組件225及半導體晶片220可貼附至經由第一貫穿孔210Ha及第二貫穿孔210Hb暴露的黏合膜292。接著，第一包封體230a可在第一連接構件210上形成。接著，可使用第二包封體230b包封第二被動組件225及半導體晶片220。接著，黏合膜292可被剝離，且絕緣層241、重佈線層242以及導通孔243可在黏合膜292被剝離的區域中形成。
接著，參照圖14D，必要時可進一步形成絕緣層241、重佈線層242以及導通孔243一次或更多次。另外，可形成圖案層232及導通孔233。接著，可依序形成鈍化層250、凸塊下金屬層260以及連接端子270。可經由一系列製程製造扇出型半導體封裝200。個別製程的細節內容與上述重複，因而省略之。
圖15為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝300A中，第一連接構件310可包括：第一絕緣層311a；第一重佈線層312a，嵌入於第一絕緣層311a中，以使其至少一個表面暴露在第一絕緣層311a外；第二絕緣層311b，配置於第一絕緣層311a的另一個表面上，所述表面相對於第一絕緣層311a的其中有第一重佈線層312a嵌入的表面；以及第二重佈線層312b，配置於第二絕緣層311b上。藉由貫穿第一絕緣層311a及第二絕緣層311b的第一導通孔313a，第一重佈線層312a及第二重佈線層312b可彼此電性連接。第一絕緣層311a可具有貫穿孔311H，且第一被動組件328可配置於貫穿孔311H中。第二絕緣層311b可支撐第一被動組件328。第一被動組件328的至少部分可被樹脂層317包封，樹脂層317填充至少部分貫穿孔311H。經由貫穿第二絕緣層311b的導通孔313c，第一被動組件328可電性連接至第二連接構件340的重佈線層342。經由貫穿樹脂層317的導通孔313b以及嵌入樹脂層317中的嵌入式圖案312c，第一被動組件328可電性連接至扇出型半導體封裝300A的上部分。連接圖案318可配置於嵌入第一絕緣層311a中的第一重佈線層312a上或嵌入樹脂層317中的嵌入式圖案312c上。第一絕緣層311a及第二絕緣層311b可包括相同絕緣材料，但不以此為限。同時，亦可配置第一連接構件310，使得第一絕緣層311a鄰接第二連接構件340，且第二絕緣層311b鄰接包封體330。亦即，扇出型半導體封裝300A亦可在將圖式中所示形式旋轉180°的狀態下使用。
將省略例如以下的其他架構說明或與上述說明重複的個別架構說明：具有本體321及連接墊322的半導體晶片320、具有不同厚度的被動組件325及被動組件328、第二連接構件340、組成第二連接構件340的絕緣層341、重佈線層342與導通孔343、在第二連接構件340中形成的散熱零件345、鈍化層350、凸塊下金屬層360、連接端子370、圖案層332、導通孔333等。
圖16為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝300B中，第一連接構件310可更包括第三絕緣層311c及第四絕緣層，第三絕緣層311c配置於第一絕緣層311a上，且第四絕緣層311d配置於第二絕緣層311b上，與上述扇出型半導體封裝300A不同。第三絕緣層311c及第四絕緣層311d可具有開口，其分別暴露連接圖案318的至少部分以及第二重佈線層312b的至少部分。第三絕緣層311c及第四絕緣層311d可包括與第一絕緣層311a及第二絕緣層311b不同的絕緣材料，但不以此為限。第一絕緣層311a可不具有貫穿孔，且第一被動組件328可視其厚度而嵌入於第一絕緣層311a以及/或第二絕緣層311b中。
將省略與上述重複的其他架構說明或詳細個別架構說明。
圖17為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一實例的扇出型半導體封裝400A中，第一連接構件410可包括：第一絕緣層411a；第一重佈線層412a，嵌入於所述第一絕緣層411a中，以使其至少一個表面暴露在所述第一絕緣層411a外；第二重佈線層412b，配置於所述第一絕緣層411a的另一個表面上，所述表面相對於所述第一絕緣層411a的其中嵌入有所述第一重佈線層412a的表面；第二絕緣層411b，配置於所述第一絕緣層411a的相對於所述第一絕緣層411a的其中嵌入有所述第一重佈線層412a的表面的所述另一個表面上，並覆蓋第二重佈線層412b；以及第三重佈線層412c，配置於第二絕緣層411b上。第一重佈線層412a及第二重佈線層412b可藉由貫穿第一絕緣層411a的第一導通孔413a而彼此電性連接。第二重佈線層412b及第三重佈線層412c可藉由貫穿第一絕緣層411b的第二導通孔413b而彼此電性連接。第一絕緣層411a可具有貫穿孔411H，且第一被動組件428可配置於貫穿孔411H中。貫穿孔411H亦可貫穿部分第二絕緣層411b，且第一被動組件428可被第二絕緣層411b支撐。第一被動組件428的至少部分可被填充至少部分貫穿孔411H的樹脂層417包封。經由貫穿第二絕緣層411b的導通孔413d，第一被動組件428可電性連接至第二連接構件440的重佈線層442。經由貫穿樹脂層417的導通孔413c以及嵌入樹脂層417中的嵌入式圖案412d，第一被動組件428可電性連接至扇出型半導體封裝400A的上部分。連接圖案418可配置於嵌入第一絕緣層411a中的第一重佈線層412a上或嵌入樹脂層417中的嵌入式圖案412d上。第一絕緣層411a及第二絕緣層411b可包括相同絕緣材料，但不以此為限。同時，亦可配置第一連接構件410，使得第一絕緣層411a鄰接第二連接構件440，且第二絕緣層411b鄰接包封體430。亦即，扇出型半導體封裝400A亦可在將圖式中所繪旋轉形式180°的狀態下使用。
將省略例如以下的其他架構說明，或與上述說明重複的個別架構說明：具有本體421及連接墊422的半導體晶片420、具有不同厚度的被動組件425及被動組件428、第二連接構件440、組成第二連接構件440的絕緣層441、重佈線層442與導通孔444、在第二連接構件440中形成的散熱零件445、鈍化層450、凸塊下金屬層460、連接端子470、圖案層432、導通孔433等。
圖18為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝400B中，第一連接構件410可進一步包括第三絕緣層411c及第四絕緣層411d，第三絕緣層411c配置於第一絕緣層411a上，且第四絕緣層411d配置於第二絕緣層411b上，與上述扇出型半導體封裝400A不同。第三絕緣層411c及第四絕緣層411d可分別具有暴露連接圖案418的至少部分以及第二重佈線層412b的至少部分的開口。第三絕緣層411c及第四絕緣層411d可包括與第一絕緣層411a及第二絕緣層411b不同的絕緣材料，但不以此為限。第一絕緣層411a可不具有貫穿孔，且第一被動組件428可視其厚度而嵌入於第一絕緣層411a以及/或第二絕緣層411b中。
將省略與上述重複的其他架構說明或詳細個別架構說明。
圖19為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一實例的扇出型半導體封裝500A中，第一連接構件510可包括：第一絕緣層511a；第一重佈線層512a，嵌入於第一絕緣層511a中，以使其至少一個表面暴露在第一絕緣層511a外；第二重佈線層512b，配置於第一絕緣層511a的另一個表面上，所述表面相對於第一絕緣層511a的其中有第一重佈線層512a嵌入的表面；第二絕緣層511b，配置於第一絕緣層511a的相對於第一絕緣層511a的其中嵌入有第一重佈線層512a的表面的所述另一個表面上，並覆蓋第二重佈線層412b；第三重佈線層512c，配置於第二絕緣層511b上；第三絕緣層511c，配置於第二絕緣層511b上並覆蓋第三重佈線層512c；以及第四重佈線層512d，配置於第三絕緣層511c上。第一重佈線層512a及第二重佈線層512b可藉由貫穿第一絕緣層511a的第一導通孔513a而彼此電性連接。第二重佈線層512b及第三重佈線層512c可藉由貫穿第二絕緣層511b的第二導通孔513b而彼此電性連接。第三重佈線層512c及第四重佈線層512d可藉由貫穿第三絕緣層511c的第三導通孔513c而彼此電性連接。第一絕緣層511a及第二絕緣層511b可具有貫穿孔511H，且第一被動組件528可配置於貫穿孔511H中。第一被動組件528可被第三絕緣層511c支撐。第一被動組件528的至少部分可被樹脂層517包封，樹脂層517填充至少部分貫穿孔511H。經由貫穿第三絕緣層511c的導通孔513e，第一被動組件528可電性連接至第二連接構件540的重佈線層542。經由貫穿樹脂層517的導通孔513d以及嵌入樹脂層517中的嵌入式圖案512e，第一被動組件528可電性連接至扇出型半導體封裝500A的上部分。連接圖案518可配置於嵌入第一絕緣層511a中的第一重佈線層512a上或嵌入樹脂層517中的嵌入式圖案512e上。第一絕緣層511a、第二絕緣層511b以及第三絕緣層511c可包括相同的絕緣材料，但不以此為限。同時，亦可配置第一連接構件510，使得第一絕緣層511a鄰接第二連接構件540，且第三絕緣層511c鄰接包封體530。亦即，扇出型半導體封裝500A亦可在將圖式中所繪形式旋轉180°的狀態下使用。
將省略例如以下的其他架構說明或與上述說明重複的個別架構說明：具有本體521及連接墊522的半導體晶片520、具有不同厚度的被動組件525及被動組件528、第二連接構件540、組成第二連接構件540的絕緣層541、重佈線層542與導通孔543、在第二連接構件540中形成的散熱零件545、鈍化層550、凸塊下金屬層560、連接端子570、圖案層532、導通孔533等。
圖20為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝500B中，第一連接構件510可進一步包括第四絕緣層511d及第五絕緣層511e，第四絕緣層511d配置於第一絕緣層511a上，而第五絕緣層511e配置於第三絕緣層511c上，與上述扇出型半導體封裝500A不同。第四絕緣層511d及第五絕緣層511e可分別具有暴露連接圖案518的至少部分以及第四重佈線層512d的至少部分的開口。第四絕緣層511d及第五絕緣層511e可包括與第一絕緣層511a、第二絕緣層511b以及第三絕緣層511c不同的絕緣材料，但不以此為限。第一絕緣層511a及第二絕緣層511b可不具有貫穿孔，且第一被動組件528可視其厚度而嵌入於第一絕緣層511a以及/或第二絕緣層511b中。
將省略與上述重複的其他架構說明或詳細個別架構說明。
如上所述，根據本揭露中的例示性實施例，可提供一種扇出型半導體封裝，其中多個被動組件可與半導體晶片一起安裝，封裝的尺寸及厚度可顯著地減小，即使所述多個被動組件與半導體晶片一起安裝，且製造成本及缺陷率（defect rate）可顯著地減少。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100、200、300A、300B、400A、400B、500A、500B‧‧‧扇出型半導體封裝
110、210、310、410、510‧‧‧第一連接構件
110Ha、210Ha‧‧‧第一貫穿孔
110Hb、210Hb‧‧‧第二貫穿孔
111a、211a、311a、411a、511a‧‧‧第一絕緣層
111aH、211aH、311H、411H、511H‧‧‧貫穿孔
111b、211b、311b、411b、511b‧‧‧第二絕緣層
111c、211c、311c、411c、511c‧‧‧第三絕緣層
111d、211d、311d、411d、511d‧‧‧第四絕緣層
111e、211e、311e、411e、511e‧‧‧第五絕緣層
112a1、212a1、312a1、412a1、512a1‧‧‧第一重佈線層
112a2、212a2、312a2、412a2、512a2‧‧‧第二重佈線層
112b、212b、312b、412b、512b‧‧‧第三重佈線層
112c、212c、312c、412c、512c‧‧‧第四重佈線層
112d、212d、312d、412d、512d‧‧‧第五重佈線層
112e‧‧‧第六重佈線層
113a、213a、313a、413a、513a‧‧‧導通孔
113b、213b、313b、413b、513b‧‧‧導通孔
113c、213c、313c、413c、513c‧‧‧導通孔
113d、213d、313d、413d、513d‧‧‧導通孔
113e、513e‧‧‧導通孔
115‧‧‧金屬層
120、220、320、420、520‧‧‧半導體晶片
121、221、321、421、521‧‧‧本體
122、222、322、422、522‧‧‧連接墊
125、225、325、425、525‧‧‧第二被動組件
128、228、328、428、528‧‧‧第一被動組件
122、222、322、422、522‧‧‧連接墊
129、229‧‧‧電子組件
130、230、330、430、530‧‧‧包封體
130a、230a、330a、430a、530a‧‧‧第一包封體
130b、230b、330b、430b、530b‧‧‧第二包封體
132、232、332、432、532‧‧‧圖案層
133、233、333、433、533‧‧‧導通孔
140、240、340、440、540‧‧‧第二連接構件
141、241、341、441、541‧‧‧絕緣層
142、242、342、442、542、2142‧‧‧重佈線層
145、245、345、445、545‧‧‧散熱零件
143、243、343、443、543‧‧‧導通孔
150、250、350、450、550‧‧‧鈍化層
160、260、360、460、560‧‧‧凸塊下金屬層
170、270、370、470、570‧‧‧連接端子
191、192、291、292‧‧‧黏合膜
312c、412d、512e‧‧‧嵌入式圖案
317、417、517‧‧‧樹脂層
318、418、518‧‧‧連接圖案
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1120‧‧‧電子組件
1130‧‧‧相機
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧導通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧導通孔
2243h‧‧‧導通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
I-I’‧‧‧剖線
II-II’‧‧‧剖線
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖； 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖； 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖7為說明扇出型半導體封裝的剖視示意圖； 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖； 圖9為說明扇出型半導體封裝的實例的剖視示意圖； 圖10為沿圖9所示的扇出型半導體封裝的剖線I-I’截取的平面示意圖； 圖11A至圖11D為說明圖9中扇出型半導體封裝的製造過程實例示意圖； 圖12為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖13為沿圖12的扇出型半導體封裝的剖線II-II’獲取的平面示意圖； 圖14A至圖14D為說明圖12中扇出型半導體封裝的製造過程實例示意圖； 圖15為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖16為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖17為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖18為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖19為說明扇出型半導體封裝的另一實例的剖視示意圖；以及 圖20為說明扇出型半導體封裝的另一實例的剖視示意圖。

Claims (18)

  1. 一種扇出型半導體封裝，包括： 第一連接構件，具有第一貫穿孔以及配置於所述第一連接構件中的第一被動組件； 半導體晶片，配置於所述第一連接構件的所述第一貫穿孔中，並具有主動面以及與所述主動面相對的非主動面，所述主動面中配置有連接墊； 包封體，包封所述第一連接構件的至少部分及所述半導體晶片的所述非主動面的至少部分；以及 第二連接構件，配置於所述第一連接構件及所述半導體晶片的所述主動面上， 其中所述第一連接構件及所述第二連接構件分別包括重佈線層，所述重佈線層電性連接至所述半導體晶片的所述連接墊，且 所述第一被動組件經由所述第二連接構件的所述重佈線層而電性連接至所述半導體晶片的所述連接墊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件進一步具有第二貫穿孔，且 第二被動組件配置於所述第二貫穿孔中。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第二被動組件的厚度大於所述第一被動組件的厚度。
  4. 如申請專利範圍第2項所述的扇出型半導體封裝，其中相對於所述第二連接構件，所述第一被動組件的下表面配置在高於所述第二被動組件的下表面的水平高度上。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括配置於所述第一貫穿孔中的電子組件。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述電子組件為積體電路、被動組件或虛擬晶片中的至少一者。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括：第一絕緣層，具有其中有所述第一被動組件配置的貫穿孔；第一重佈線層及第二重佈線層，分別配置於所述第一絕緣層的相對表面上；第二絕緣層，配置於所述第一絕緣層上並覆蓋所述第一重佈線層；第三重佈線層，配置於所述第二絕緣層上；第三絕緣層，配置於所述第一絕緣層上並覆蓋所述第二重佈線層；以及第四重佈線層，配置於所述第三絕緣層上，且 所述第一連接構件的所述第一重佈線層至所述第四重佈線層經由所述第二連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第三絕緣層的厚度。
  9. 如申請專利範圍第7項所述的扇出型半導體封裝，其中沿著所述半導體晶片及所述第二連接構件堆疊的方向，所述第一絕緣層的所述貫穿孔與所述第二絕緣層或所述第三絕緣層中至少一者彼此重疊。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括：第一絕緣層，具有其中有所述第一被動組件配置的貫穿孔；第一重佈線層，嵌入於所述第一絕緣層中，以使所述第一重佈線層的至少一個表面暴露在所述第一絕緣層外；第二絕緣層，配置於所述第一絕緣層的相對於其中有所述第一重佈線層嵌入的所述第一絕緣層的表面的另一個表面上；以及第二重佈線層，配置於所述第二絕緣層上，且 所述第一連接構件的所述第一重佈線層以及所述第二重佈線層經由所述第二連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一連接構件進一步包含第三重佈線層，配置於與所述第一絕緣層的其中所述第一重佈線層嵌入其中並被所述第二絕緣層覆蓋的表面相對的所述第一絕緣層的所述另一個表面上，且 所述第一連接構件的所述第三重佈線層經由所述第二連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一連接構件進一步包括樹脂層，所述樹脂層填充所述第一絕緣層的所述貫穿孔的至少部分並包封所述第一被動組件的至少部分。
  13. 如申請專利範圍第10項所述的扇出型半導體封裝，其中在沿著所述半導體晶片及所述第二連接構件堆疊的方向，所述第一絕緣層的所述貫穿孔與所述第二絕緣層彼此重疊。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第二絕緣層以及第一重佈線層，所述第二絕緣層配置於所述第一絕緣層上，且所述第一重佈線層配置於所述第一絕緣層與所述第二絕緣層之間， 所述第一被動組件的至少部分嵌入於所述第一絕緣層或所述第二絕緣層中的至少一者中，且 所述第一連接構件的所述第一重佈線層經由所述第二連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊。
  15. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一連接構件進一步包含第二重佈線層以及第三重佈線層，所述第二重佈線層嵌入於所述第一絕緣層中，使得所述第二重佈線層的至少一個表面暴露在所述第一絕緣層外，而所述第三重佈線層配置於所述第一絕緣層的相對於所述第一絕緣層的其中有所述第二重佈線層嵌入的表面的另一個表面上，且 所述第一連接構件的所述第二重佈線層及所述第三重佈線層經由所述第二連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述包封體包括第一包封體以及第二包封體，所述第一包封體配置於所述第一連接構件上，並具有貫穿孔，所述貫穿孔在沿著所述半導體晶片及所述第二連接構件堆疊的方向與所述第一連接構件的所述第一貫穿孔重疊，而第二包封體配置於所述第一包封體上，並包封所述半導體晶片的至少部分。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括： 金屬層，配置於所述第一連接構件的所述第一貫穿孔的壁面上； 圖案層，配置於所述包封體上；以及 導通孔，貫穿所述包封體，並使所述圖案層電性連接至所述第一連接構件的所述重佈線層， 其中所述金屬層與所述圖案層彼此電性連接。
  18. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二連接構件包括散熱通孔，所述散熱通孔連接至所述半導體晶片的所述主動面。
TW106122511A 2016-12-22 2017-07-05 扇出型半導體封裝 TWI660481B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2016-0177127 2016-12-22
KR1020160177127A KR101983188B1 (ko) 2016-12-22 2016-12-22 팬-아웃 반도체 패키지

Publications (2)

Publication Number Publication Date
TW201838126A true TW201838126A (zh) 2018-10-16
TWI660481B TWI660481B (zh) 2019-05-21

Family

ID=62630447

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106122511A TWI660481B (zh) 2016-12-22 2017-07-05 扇出型半導體封裝

Country Status (3)

Country Link
US (2) US10026678B1 (zh)
KR (1) KR101983188B1 (zh)
TW (1) TWI660481B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128906A (zh) * 2018-10-31 2020-05-08 三星电子株式会社 半导体封装件和包括该半导体封装件的天线模块
TWI739527B (zh) * 2020-03-19 2021-09-11 日商鎧俠股份有限公司 半導體封裝
TWI800679B (zh) * 2019-05-21 2023-05-01 南韓商三星電機股份有限公司 半導體封裝以及包括其的天線模組

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922964B1 (en) * 2016-09-19 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die
US10242973B2 (en) * 2017-07-07 2019-03-26 Samsung Electro-Mechanics Co., Ltd. Fan-out-semiconductor package module
KR20190036264A (ko) * 2017-09-27 2019-04-04 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
US11101209B2 (en) * 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support
KR102059814B1 (ko) 2018-07-12 2019-12-27 삼성전기주식회사 안테나 모듈
KR102089285B1 (ko) * 2018-07-17 2020-03-16 삼성전자주식회사 안테나 모듈
KR102150250B1 (ko) * 2018-08-22 2020-09-01 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
US10804188B2 (en) * 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
KR102140554B1 (ko) * 2018-09-12 2020-08-03 삼성전자주식회사 반도체 패키지 및 패키지 실장 기판
KR102621099B1 (ko) * 2018-11-07 2024-01-04 삼성전자주식회사 반도체 패키지
KR102635183B1 (ko) 2018-11-20 2024-02-08 삼성전자주식회사 패키지 모듈
KR102509644B1 (ko) * 2018-11-20 2023-03-15 삼성전자주식회사 패키지 모듈
KR102662556B1 (ko) * 2018-11-29 2024-05-03 삼성전자주식회사 패키지 모듈
KR102624986B1 (ko) * 2018-12-14 2024-01-15 삼성전자주식회사 반도체 패키지
KR102547250B1 (ko) 2018-12-20 2023-06-23 삼성전자주식회사 반도체 패키지
KR20200092566A (ko) * 2019-01-25 2020-08-04 에스케이하이닉스 주식회사 브리지 다이를 포함한 반도체 패키지
KR102609137B1 (ko) 2019-02-14 2023-12-05 삼성전기주식회사 반도체 패키지
US11277917B2 (en) * 2019-03-12 2022-03-15 Advanced Semiconductor Engineering, Inc. Embedded component package structure, embedded type panel substrate and manufacturing method thereof
WO2020189560A1 (ja) * 2019-03-15 2020-09-24 株式会社村田製作所 モジュール
KR102584960B1 (ko) * 2019-04-12 2023-10-05 삼성전기주식회사 반도체 패키지
KR102671078B1 (ko) * 2019-05-02 2024-05-30 에스케이하이닉스 주식회사 팬 아웃 서브 패키지를 포함한 스택 패키지
KR20220144107A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11985804B2 (en) * 2021-07-22 2024-05-14 Qualcomm Incorporated Package comprising a block device with a shield and method of fabricating the same
CN113675166A (zh) * 2021-09-18 2021-11-19 江苏芯德半导体科技有限公司 一种用于扇出型封装的被动元件及其制备方法、扇出型封装方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW499823B (en) * 1999-09-02 2002-08-21 Ibiden Co Ltd Printed circuit board and its manufacturing method
KR101084525B1 (ko) 1999-09-02 2011-11-18 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
TWI245384B (en) 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same
JP5284155B2 (ja) * 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
KR101243304B1 (ko) * 2011-07-20 2013-03-13 전자부품연구원 인터포저 및 그의 제조 방법
JP5406322B2 (ja) * 2012-03-01 2014-02-05 株式会社フジクラ 電子部品内蔵多層配線基板及びその製造方法
JP6152254B2 (ja) * 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
KR101522786B1 (ko) * 2012-12-31 2015-05-26 삼성전기주식회사 다층기판 및 다층기판 제조방법
KR101472640B1 (ko) 2012-12-31 2014-12-15 삼성전기주식회사 회로 기판 및 회로 기판 제조방법
JP6478309B2 (ja) 2012-12-31 2019-03-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． 多層基板及び多層基板の製造方法
JP6173781B2 (ja) * 2013-06-10 2017-08-02 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP5601413B2 (ja) * 2013-09-19 2014-10-08 大日本印刷株式会社 部品内蔵配線板、部品内蔵配線板の製造方法
US10418298B2 (en) 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
KR20150083278A (ko) * 2014-01-09 2015-07-17 삼성전기주식회사 다층기판 및 다층기판의 제조방법
US9881859B2 (en) * 2014-05-09 2018-01-30 Qualcomm Incorporated Substrate block for PoP package
US9947625B2 (en) * 2014-12-15 2018-04-17 Bridge Semiconductor Corporation Wiring board with embedded component and integrated stiffener and method of making the same
WO2016099523A1 (en) * 2014-12-19 2016-06-23 Intel IP Corporation Stacked semiconductor device package with improved interconnect bandwidth
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
KR102021886B1 (ko) * 2015-05-15 2019-09-18 삼성전자주식회사 전자부품 패키지 및 패키지 온 패키지 구조
TWI570842B (zh) * 2015-07-03 2017-02-11 矽品精密工業股份有限公司 電子封裝件及其製法
JP6491564B2 (ja) * 2015-07-29 2019-03-27 Ｔｏｙｏ Ｔｉｒｅ株式会社 空気入りタイヤ
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
US9691743B2 (en) * 2015-09-21 2017-06-27 Nxp Usa, Inc. Localized redistribution layer structure for embedded component package and method
KR20170112363A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128906A (zh) * 2018-10-31 2020-05-08 三星电子株式会社 半导体封装件和包括该半导体封装件的天线模块
CN111128906B (zh) * 2018-10-31 2024-05-28 三星电子株式会社 半导体封装件和包括该半导体封装件的天线模块
TWI800679B (zh) * 2019-05-21 2023-05-01 南韓商三星電機股份有限公司 半導體封裝以及包括其的天線模組
TWI739527B (zh) * 2020-03-19 2021-09-11 日商鎧俠股份有限公司 半導體封裝

Also Published As

Publication number Publication date
US10026678B1 (en) 2018-07-17
US10283439B2 (en) 2019-05-07
KR20180073371A (ko) 2018-07-02
US20180286790A1 (en) 2018-10-04
TWI660481B (zh) 2019-05-21
KR101983188B1 (ko) 2019-05-28
US20180182691A1 (en) 2018-06-28

Similar Documents

Publication Publication Date Title
TWI660481B (zh) 扇出型半導體封裝
TWI645526B (zh) 扇出型半導體裝置
TWI660486B (zh) 扇出型半導體封裝
TWI694576B (zh) 扇出型半導體封裝
TWI685073B (zh) 扇出型半導體封裝
TWI655726B (zh) 扇出型半導體封裝
TWI758571B (zh) 扇出型半導體封裝
TW201820568A (zh) 扇出型半導體封裝
TWI771586B (zh) 半導體封裝
TW201826458A (zh) 扇出型半導體封裝
TW202023105A (zh) 天線模組
TW201917839A (zh) 扇出型半導體封裝
TW202007007A (zh) 天線基底以及包括其的天線模組
TWI669790B (zh) 扇出型半導體封裝
TW201911505A (zh) 扇出型半導體封裝
TW201939691A (zh) 扇出型組件封裝
TW202008476A (zh) 扇出型半導體封裝
TWI702697B (zh) 半導體封裝
TW201824467A (zh) 扇出型半導體封裝
TWI671867B (zh) 扇出型半導體封裝
TW201919167A (zh) 扇出型半導體封裝
TW201816969A (zh) 扇出型半導體封裝
TW202017122A (zh) 扇出型半導體封裝
TW201937672A (zh) 扇出型半導體封裝
TW202038392A (zh) 半導體封裝