TWI685073B - 扇出型半導體封裝 - Google Patents

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TWI685073B
TWI685073B TW106126331A TW106126331A TWI685073B TW I685073 B TWI685073 B TW I685073B TW 106126331 A TW106126331 A TW 106126331A TW 106126331 A TW106126331 A TW 106126331A TW I685073 B TWI685073 B TW I685073B
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白龍浩
李文熙
林景相
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南韓商三星電機股份有限公司
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Abstract

一種扇出型半導體封裝，包括半導體晶片及第二連接構件，半導體晶片配置於具有貫穿孔的第一連接構件的貫穿孔中，第二連接構件配置於半導體晶片的主動面上。圍繞半導體晶片的多個虛設通孔配置於第一連接構件中。

Description

扇出型半導體封裝
本申請案主張於2016年8月19日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0105511號的優先權以及於2016年10月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0137656號的優先權，所述各韓國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可朝配置有半導體晶片的區域之外延伸的扇出型半導體封裝。
近來，半導體晶片相關技術發展的趨勢為減小半導體晶片的尺寸。因此在封裝技術的領域中，由於對尺寸較小的半導體晶片的需求日益增加，半導體封裝的尺寸愈趨小型化，同時所包括的引腳數量愈來愈多。
扇出型封裝即為一種滿足上述技術需求而提出的封裝技術。此類扇出型封裝具有小型化尺寸，且可使多個接腳藉由自配置有半導體晶片的區域向外重佈連接端子而實現。
本揭露的一個態樣可提供一種扇出型半導體封裝，具有改進的電磁干擾(electromagnetic interference(EMI))阻隔特性。
根據本揭露的一個態樣，一種扇出型半導體封裝可包括連接構件與虛設通孔(dummy via)，連接構件具有貫穿孔，貫穿孔具有半導體晶片配置於其中，而虛設通孔阻隔電磁干擾且獨立於連接構件中的訊號通孔而形成。
根據本揭露的一個態樣，一種扇出型半導體封裝可包括第一連接構件、半導體晶片、包封體以及第二連接構件，第一連接構件具有貫穿孔，半導體晶片配置於第一連接構件的貫穿孔中並具有其上配置有連接墊的主動面以及與主動面相對的非主動面，包封體包覆至少部分的第一連接構件及半導體晶片的非主動面，而第二連接構件配置於第一連接構件及半導體晶片的主動面上。第一連接構件及第二連接構件分別包括重佈線層，其電性連接至半導體晶片的連接墊，第一連接構件的重佈線層包括訊號圖案及接地圖案，以及第一連接構件包括多個虛設通孔，其連接至接地圖案並環繞半導體晶片。
根據本揭露的另一個態樣，一種扇出型半導體封裝可包括第一連接構件、半導體晶片以及第二連接構件，第一連接構件具有貫穿孔，半導體晶片配置於第一連接構件的貫穿孔中並具有其上配置有連接墊的主動面以及與主動面相對的非主動面，而第二連接構件配置於第一連接構件及半導體晶片的主動面上並包括 電性連接至半導晶片的連接墊的重佈線層。第一連接構件包括多個訊號通孔及多個虛設通孔，且所述多個虛設通孔環繞所述多個訊號通孔或被所述多個訊號通孔環繞。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、100F、100G、100H、2100‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110a‧‧‧訊號元件
110b‧‧‧虛設元件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113‧‧‧訊號通孔
113a‧‧‧第一訊號通孔
113b‧‧‧第二訊號通孔
113c‧‧‧第三訊號通孔
114a‧‧‧第一重佈線層
114b‧‧‧第二重佈線層
114c‧‧‧第三重佈線層
114d‧‧‧第四重佈線層
115‧‧‧虛設通孔
115a‧‧‧第一虛設通孔
115b‧‧‧第二虛設通孔
115c‧‧‧第三虛設通孔
116b‧‧‧線通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
131‧‧‧開口
132‧‧‧金屬層
133‧‧‧通孔
140‧‧‧第二連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧第二連接構件
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
180‧‧‧連接端子
210‧‧‧中介基板
220‧‧‧連接端子
230‧‧‧佈線基板
240‧‧‧記憶體
250‧‧‧包封體
261‧‧‧金屬層
262‧‧‧金屬層
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1130‧‧‧相機模組
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140、2240‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
A‧‧‧部分
B‧‧‧部分
I-I’‧‧‧剖線
II-II’‧‧‧剖線
下文特舉實施例，並配合所附圖式說明實施例的部分內容，不應被視為排他性的實施例。所揭露的主題在形式與功能上，皆可進行大幅修改、變更、組合或其他同等動作，本領域中具有通常知識者可在對本揭露有益的情況下進行。
圖1是電子裝置系統的實例的方塊示意圖。
圖2是電子裝置的實例的立體示意圖。
圖3A是扇入型半導體封裝在封裝前的剖面示意圖。
圖3B繪示圖3A的扇入型半導體封裝的平面圖。
圖3C是圖3A與圖3B的扇入型半導體封裝在封裝後的剖面示意圖。
圖3D繪示圖3C的扇入型半導體封裝的平面圖。
圖4A至圖4G繪示圖3C至圖3D中用於製造扇入型半導體封裝的製程步驟。
圖5是安裝於中介基板上的扇入型半導體封裝的剖面示意圖，中介基板安裝於電子裝置的主板上。
圖6是嵌入於中介基板中的扇入型半導體封裝的剖面示意圖，中介基板安裝於電子裝置的主板上。
圖7是扇出型半導體封裝的剖面示意圖。
圖8是安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
圖9是繪示扇出型半導體封裝的實例的剖面示意圖。
圖10是沿圖9的線I-I’所截取的扇出型半導體封裝的平面示意圖。
圖11是沿圖9的線I-I’所截取的扇出型半導體封裝的另一平面示意圖。
圖12是沿圖9的線I-I’所截取的扇出型半導體封裝的另一平面示意圖。
圖13是圖9扇出型半導體封裝的修改後實例的剖面示意圖。
圖14是繪示圖9扇出型半導體封裝的修改後實例的剖面示意圖。
圖15是繪示扇出型半導體封裝另一實例的剖面示意圖。
圖16是沿圖15的線II-II’所截取的扇出型半導體封裝的平面示意圖。
圖17是沿圖15的線II-II’所截取的扇出型半導體封裝的另一平面示意圖。
圖18是沿圖15的線II-II’所截取的扇出型半導體封裝的另一平面示意圖。
圖19是繪示扇出型半導體封裝另一實例的剖面示意圖。
圖20是繪示扇出型半導體封裝另一實例的剖面示意圖。
圖21是繪示扇出型半導體封裝另一實例的剖面示意圖。
圖22是繪示扇出型半導體封裝另一實例的剖面示意圖。
在下文中，將參照所附圖式說明本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
本文中所使用的用語「例示性實施例」及其任何變化用法並不一定指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而使用。然而，此處所提供的例示性實施例可全部或部分與其他揭露的一或多個其他例示性實施例結合。舉例而言，即使未在文中明確描述，在一例示性實施例中的元件可包括於另一例示性實施例中，除非有提供相反或抵觸的描述。
如本文所使用，第一組件與第二組件的「連接」以及其任何變化包括：透過一或多個其他組件在第一組件與第二組件的間接連接以及第一組件與第二組件之間的直接連接。如本文中所使用，「電性地連接」以及其任何變化參照物理性連接及物理性斷接。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件彼此區分開的目的，且可不限制所述元件的順序或重要性。在一些情況中，在不背離本揭露的範疇下，第一元件可作為第二元件參照。同樣地，在不背離本揭露的範疇下，第一元件可作為第二元件參照。
在本文中，上部分、下部分、上側、下側、上表面、下 表面等皆參照所附圖示搭配使用。舉例而言，第一連接構件可配置於重佈線層的上方的水平面。然而，本申請專利範圍不以此為限。另外，垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。在此情況下，垂直剖面意指沿垂直方向上的平面截取的剖面，且垂直剖面的實例可為圖式中所示的剖面圖。此外，水平剖面指代沿水平方向上的平面截取的剖面，且水平剖面的實例可為圖式中所示的平面圖。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1是繪示電子裝置系統的實例的方塊圖。
參照圖1，電子裝置1000可包括主板(或母板)1010，主板1010具有晶片相關組件1020、網路相關組件1030、電子組件1040及其組合等。在所示的一實例中，相對於其他在主板1010外部並且透過訊號線1090電性連接至主板1010的電子組件，晶片相關組件1020、網路相關組件1030以及電子組件1040可被視為裝設在主板1010上的內建組件(on-board component)。晶片相關組件1020、網路相關組件1030以及電子組件1040可彼此連接並且透過訊號線1090連接至主板101的其他外部組件。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記 憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等或類似者；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)、其組合或類似者。然而，晶片相關組件1020並不限於此，且在不背離本揭露的範疇下，亦可包括其他種類的晶片相關組件。另外，雖然兩個或更多個晶片相關組件1020繪示為不連續的組件，但可彼此結合。
網路相關組件1030可包括一個或更多個用於實施以下協定的電子組件：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM 環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的其他任何無線協定及有線協定、其組合等。然而，網路相關組件1030並不限於此，在不背離本揭露的範疇下，亦可包括各種其他無線或有線標準或協定。另外，雖然網路相關組件1030繪示為不連續的組件，但其可彼此結合，且可進一步與晶片相關組件1020結合。
電子組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite bead)、低溫共燒陶瓷(low temperature co-fired ceramic；LTCC)、電磁干擾(electromagnetic interference；EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor；MLCC)、其組合等。然而，電子組件1040不以此為限，亦可包括用於各種其他目的的被動組件等。另外，兩個或更多個電子組件1040可彼此結合，或者一個或多個電子組件1040可與晶片相關組件1020及/或網路相關組件1030結合。
視電子裝置1000的類型而定，且如上述所討論，電子裝 置1000可包括在主板1010外部的電子組件。所述的電子組件例如可包括相機模組1050、天線1060、顯示裝置1070以及電池1080。雖然未明確繪示，其他外部電子組件可為或可包括：音訊編碼解碼器(audio codec)、視訊編碼解碼器(video codec)、功率放大器、羅盤、加速計(accelerometer)、陀螺儀(gyroscope)、揚聲器、大容量儲存單元(例如硬碟驅動機)、光碟(compact disk，CD)、驅動機(數位多功能光碟(digital versatile disk，DVD)驅動機、其組合等。應理解的是，電子裝置1000中的組件不限於此，且視應用與使用者的需求，電子組件1000可包括其他組件。
在一實例中，電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦(laptop PC)、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件、其組合等。然而，電子裝置1000不限於此，且可為或可包括其他可以處理資料的電子裝置。
圖2是電子裝置1100的實例的立體示意圖。在一實施例中，電子裝置1100可為或可包括一個或更多個上述的電子裝置1000。
參照圖2，半導體封裝100可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容納於電子裝置1000的主體1101中，如圖所示，其可為智慧型手機，且各種電子 組件1120可物理性地連接或電性地連接至主板1110。然而，電子裝置1000並不限於此。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件(例如照相機模組1130)可容置於主體1101中。一些電子裝置1120可為晶片相關組件，例如：應用處理器、訊號處理器等。然而，電子組件1120並不限於此。
半導體封裝
一般而言，可將多個不同的電路整合在半導體晶片中。半導體晶片可能遭受外部物理性或化學性影響而受損。因此，半導體晶片在使用於電子裝置中之前，可先進行封裝。
此處，由於半導體晶片及電子裝置的主板之間存在電性連接方面尺寸上的差異，而需要半導體封裝。詳細而言，半導體晶片的連接墊尺寸及半導體晶片的連接墊之間的間隔實質上小於主板的組件安裝墊(component mounting pad)的尺寸及主板的組件安裝墊之間的間隔。因此，半導體晶片可能難以直接安裝在主板上，且封裝技術可降低半導體晶片與主板之間連接尺寸的差異。
視半導體封裝的結構及其目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
下文將參照圖式，詳細地說明扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A是扇入型半導體封裝在封裝前的剖面示意圖。圖3B繪示圖3A的扇入型半導體封裝的平面圖。圖3C是圖3A與圖3B的扇入型半導體封裝在封裝後的剖面示意圖。圖3D繪示圖3C的扇入型半導體封裝的平面圖。
圖4A至圖4G繪示圖3C至圖3D中用於製造扇入型半導體封裝的製程步驟。
參照圖3A至圖3D及圖4A至圖4G，半導體晶片2220可例如為積體電路(IC)，半導體晶片2220具有主體2221、連接墊2222以及鈍化層2223，主體2221包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)、其組合等，連接墊2222形成於主體2221的一個表面上且包括例如鋁(Al)等導電材料，鈍化層2223例如為氧化物膜、氮化物膜、其組合等，鈍化層2223形成於主體2221的一個表面上並且至少部分覆蓋連接墊2222。由於連接墊2222的尺寸相對較小，因此難以將積體電路(IC)安裝於中間印刷電路板(intermediate printed circuit board；PCB)上以及電子裝置的主板上。
因此，視半導體晶片2220的尺寸而定，連接構件2240可在半導體晶片2220上形成，以對連接墊2222進行重佈線。圖4A繪示圖3A的扇入型半導體封裝。參照圖4B、圖4C以及圖4D，絕緣層2241可沉積於半導體晶片2220上以形成連接構件2240。更具體而言，絕緣層2241可沉積於鈍化層2223與連接墊2222上 方。絕緣層2241可包括絕緣材料，例如感光成像介電(photoimagable dielectric，PID)樹脂。如圖中4B及圖4C中所繪示，接下來可使用光微影與蝕刻製程，在絕緣層2241中形成通孔孔洞2243h。簡言之，具有特定波長的光線會經過具有通孔孔洞2243h之圖案形成於其中的罩幕而照射在絕緣層2241上。可執行蝕刻製程移除絕緣層2241，以形成通孔2243(圖4D)。
如圖4D中所繪示，佈線圖案2242可接著在絕緣層2241上形成以連接至連接墊2222。參照圖4E與圖4F，可形成保護連接構件2240的鈍化層2250，且可再次執行光微影與蝕刻製程，以在鈍化層2250中形成開口2251。簡言之，光微影與蝕刻製程可包括經過包括有對應於開口2251的圖案的罩幕而在鈍化層2250上照光。接著，蝕刻鈍化層2250以形成開口2251且暴露出下方的佈線圖案2242。
如圖4G所繪示，凸塊下金屬層2260可沉積於開口2251中，即可獲得圖3D的扇入型半導體封裝。因此，包括有半導體晶片2220、連接構件2240、鈍化層2250以及凸塊下金屬層2260的扇入型半導體封裝2200可透過多個製程步驟而製造出來。
如上所述，在扇入型半導體封裝中，所有的連接墊2222配置於半導體晶片2220內，所述連接墊例如可用作半導體晶片2220的輸入/輸出(input/output；I/O)端子。因此，扇入型半導體封裝可具有改進的電特性且可以低成本製造。由於低製造成本及改進的電特性，所以多種可攜帶式的電子裝置(例如：智慧型 手機、媒體播放器等)都包含了以扇入型半導體封裝型態製造的組件。此類組件帶來更快的訊號傳遞速度且尺寸較小。
因為半導體晶片2220的連接墊2222的尺寸相對較小，且相鄰連接墊2222之間的間隔(或分隔)距離小，因此可使用中間電路(亦指中介基板)以在電子裝置的主板(例如：圖1中的主板1010)上安裝扇入型半導體封裝。
圖5是安裝於中介基板上的扇入型半導體封裝的剖面示意圖，中介基板接著安裝於電子裝置的主板上。
圖6是嵌入於中介基板中的扇入型半導體封裝的剖面示意圖，中介基板接著安裝於電子裝置的主板上。
請參照圖5及圖6，且延續對圖3A至3D及圖4的參考，在扇入型半導體封裝2200中，可透過中介基板2301來重佈線半導體晶片2220的連接墊2222，以及透過在中介基板2301上安裝扇入型半導體封裝2200以在電子裝置的主板2500上安裝扇入型半導體封裝2200。在此情況下，焊球2270等可藉由底部填充樹脂2280等固定於半導體封裝2200。半導體晶片2220的外表面可用模製材料2290覆蓋。或者，如圖6所繪示，為了重佈線半導體晶片2220的連接墊2222，扇入型半導體封裝2200可嵌入於中介基板2302中，接著，扇入型半導體封裝2200可安裝於電子裝置的主板2500上。
因此，具有相對較小尺寸及間隔(或分隔)距離小的連接墊2222，即可連接至電子裝置的主板。
扇出型半導體封裝
圖7是繪示出扇出型半導體封裝2100的剖面示意圖。
參照圖7，扇出型半導體封裝2100可包括具有被包封體2130所保護的主體2121的半導體晶片2120。可藉由連接構件2140使半導體晶片2120的連接墊2122向外重佈線或將連接墊2122「引出」至半導體晶片2120之外。如圖所示，鈍化層2150可形成於或沉積於連接構件2140上，且凸塊下金屬層2160可形成於或沉積於鈍化層2150的開口中。焊球2170可形成於或沉積於凸塊下金屬層2160上。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此連接的通孔2143。
如上所述，在扇入型半導體封裝中，所有半導體晶片的連接墊可配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，焊球的尺寸與間距(pitch)亦會減小，因而非標準化的焊球佈局(non-standardized ball layout)即可用於扇入型半導體封裝中。另一方面，在圖7所揭露的扇出型半導體封裝中，透過形成於半導體晶片上的連接構件，半導體晶片的連接墊(I/O端子)即可重佈線至半導體晶片外。因此，即使半導體晶片的尺寸減小，標準化球佈局仍有可能在扇出型半導體封裝中使用。因而在電子裝置的主板上安裝扇出型半導體封裝，即可不需要中介層，如下所述。
圖8是安裝於電子裝置的主板2500上的扇出型半導體封裝2100的剖面示意圖。
參照圖8，可使用焊球2170或類似連接器，將扇出型半導體封裝2100安裝在電子裝置的主板2500上。扇出型半導體封裝2100包括在半導體晶片2120上形成的連接構件2140，以將連接墊2122重佈線至面積大於半導體晶片2120的扇出區域，使得標準化球佈局可用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100不需要使用單獨的中介基板，即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝不需要使用單獨的中介基板，即可安裝於電子裝置的主板上，因此扇出型半導體封裝的厚度可小於使用了中介基板的扇入型半導體封裝的厚度。因此，扇出型半導體封裝的尺寸可減小。此外，扇出型半導體封裝具有改進的熱特性及電特性，因此適於用在行動裝置(例如：智慧型手機)中。因此，相較於使用印刷電路板(printed circuit board；PCB)的一般疊層類型半導體封裝(package-on-package；POP)，扇出型半導體封裝不僅能更為小型化，且可防止彎曲。
如上述所討論，在扇出型半導體封裝中，半導體晶片安裝於電子裝置的主板上，且半導體晶片受到保護而免於外部影響。相反地，扇入型半導體封裝則是嵌入於接下來被安裝在電子裝置的主板上的中介基板中。
以下將參考圖式，說明可更有效的阻隔電磁干擾 (electromagnetic interference；EMI)且具有改進的散熱品質的扇出型半導體封裝。
圖9是扇出型半導體封裝100A的實例的剖面示意圖。
圖10是沿圖9的線I-I’所截取的扇出型半導體封裝100A的平面示意圖。
圖11是沿圖9的線I-I’所截取的扇出型半導體封裝100A的另一平面示意圖。
圖12是沿圖9的線I-I’所截取的扇出型半導體封裝100A的又一平面示意圖。
參照圖9至圖12，根據本揭露例示性實施例的扇出型半導體封裝100A可包括第一連接構件110(於下方論述)、半導體晶片120、包封體130以及第二連接構件140，第一連接構件110具有貫穿孔110H；半導體晶片120配置於第一連接構件110的貫穿孔110H中，並具有其上配置有連接墊122的主動面以及與主動面相對的非主動面；包封體130包覆至少部分的第一連接構件110及半導體晶片120的非主動面；而第二連接構件140配置於第一連接構件110及半導體晶片120的主動面上。第一連接構件110可包括電性連接至半導體晶片120的連接墊122的重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、重佈線層114b以及重佈線層114c。第二連接構件140亦可包括電性連接至半導體晶片120的連接墊122的重佈線層142。第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、 重佈線層114b以及重佈線層114c可包括訊號圖案以及接地圖案。第一連接構件110可包括多個虛設通孔115a與虛設通孔115b，其連接至接地圖案並環繞半導體晶片120。第一連接構件110可包括多個訊號通孔113a與訊號通孔113b，其連接至訊號圖案並被所述多個虛設通孔115a與虛設通孔115b環繞。如本文中所使用，「虛設」通孔(虛設通孔115a與虛設通孔115b)並不提供訊號連接功能，而是用來執行其他附隨功能。舉例而言，虛設通孔115a與虛設通孔115b僅電性連接至接地圖案，且可絕緣於其他訊號圖案，例如提供控制訊號、資料訊號、有關網路協定的訊號等的訊號圖案。
根據相關技術中的半導體封裝的電磁干擾阻隔效果不佳。因此在相關技術中，半導體封裝中會安裝屏蔽器，來阻隔大量輻射電磁波產生的大量電磁干擾。然而，屏蔽器的使用會使得可用的安裝面積縮小、製造成本提高，屏蔽器中單位組件間的雜訊增加，並且屏蔽器的安裝方式也會增加主板上的應力集中情形。此外，即便使用了屏蔽器，單位組件層級中輻射出的電磁波量仍會隨著高速訊號傳送增加而增加。為了接收到符合通訊公司要求的訊號層級，則需要一個在一組顯影製程中多次進行的設計優化製程。這樣的製程成本高、不可靠，而且耗時。因此能夠在半導體封裝的單位組件層級有效執行電磁干擾的結構與方法是極為需要的。
在依據例示性實施例的扇出型半導體封裝100A中，虛設 通孔115a與虛設通孔115b可阻隔電磁干擾，且可在第一連接構件110的外部分B中形成壁式結構，以包圍或環繞配置在第一連接構件110的內部分A中的組件，例如半導體晶片120與訊號通孔113a與訊號通孔113b。亦即，虛設通孔115a與虛設通孔115b形成於第一連接構件110的外緣(或邊緣)周圍，並圍繞半導體晶片120與訊號通孔113a、訊號通孔113b，其從外緣向內呈放射狀配置。這個結構無需額外的製程步驟即可減少每一單位組件層級中的雜訊輻射，並且阻隔電磁干擾。因此，不需要使用現有的屏蔽器方法，而改進設置層級中的接收靈敏度的雜訊減少方法則可用在單位組件層級中，以減少設置設計與驗證的負擔。特別是，虛設通孔115a與虛設通孔115b可沿著第一連接構件110的外緣而形成，以阻隔重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、重佈線層114b、重佈線層114c等產生的電磁干擾。在此結構下，虛設通孔115a與虛設通孔115b也可執行散熱功能，以改善散熱。虛設通孔115a與虛設通孔115b也可連接至第一連接構件110及/或第二連接構件140的接地圖案，以進一步改善設計效率。所述多個虛設通孔115a與虛設通孔115b可彼此間隔一預定間距，或是可透過多個線通孔116b彼此連接。或者，所述多個虛設通孔115a與虛設通孔115b可彼此重疊，因此兩者之間不存在間隙，或以最小間隔彼此相距。
依據例示性實施例的扇出型半導體封裝100A可進一步包括金屬層132，金屬層132配置於包封體130上並覆蓋半導體晶 片120的非主動面的至少一部分。金屬層132可透過通孔133而連接至虛設通孔115a與虛設通孔115b。在此結構中，半導體晶片120的大部分表面可被金屬環繞。因此，可更有效的阻隔電磁干擾，同時達成更佳的散熱效果。金屬層132可透過使用已知金屬的塗佈或電鍍方法而形成。必要時，金屬層132亦可作為接地圖案使用。因此，虛設通孔115a與虛設通孔115b可連接至整個扇出型半導體封裝100A的接地。包封體130可具有形成於金屬層132中的開口131，且暴露出連接於訊號通孔113a與訊號通孔113b的接墊圖案。因此，金屬層132不會連接至訊號通孔113a與訊號通孔113b。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
第一連接構件110可維持扇出型半導體封裝100A的剛性及維持包封體130的厚度均勻性。扇出型半導體封裝100A可藉由第一連接構件110作為堆疊式封裝(POP)的一部分使用。第一連接構件110可包括重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、重佈線層114b以及重佈線層114c，以重佈線半導體晶片120的連接墊122，並減少第二連接構件140的層數。半導體晶片120可配置於貫穿孔110H中，以藉由預定距離自第一連接構件110分隔。半導體晶片120的側表面可被第一連接構件110環繞。然而，此配置僅為舉例說明，且第一連接構件110的貫穿孔110H可更改，扇出型半導體封裝100A則可依據此一形式執行 應用程式與設計上要求的其他功能。
第一連接構件110可包括第一絕緣層111a、第二絕緣層111b、訊號元件110a、虛設元件110b。訊號元件110a可配置於第一連接構件110的內部分A上。虛設元件110b可配置於第一連接構件110的外部分B上。訊號元件110a可包括穿過第一絕緣層111a的第一訊號通孔113a以及穿過第二絕緣層111b的第二訊號通孔113b。虛設元件110b可包括穿過第一絕緣層111a的第一虛設通孔115a以及穿過第二絕緣層111b的第二虛設通孔115b。訊號元件110a可包括第一重佈線層112a、第二重佈線層112b以及包括訊號圖案、訊號通孔的接墊圖案等的第三重佈線層112c。訊號圖案、訊號通孔的接墊圖案等可透過第一訊號通孔113a以及第二訊號通孔113b而彼此電性連接。虛設元件110b可包括第一重佈線層114a、第二重佈線層114b以及包括虛設圖案、虛設通孔的接墊圖案等的第三重佈線層114c。虛設圖案、虛設通孔的接墊圖案等可透過第一虛設通孔115a以及第二虛設通孔115b而彼此電性連接。除了訊號圖案與訊號通孔的接墊圖案，電源圖案、電源通孔的接墊圖案等可配置於第一連接構件110的內部分A上，且將電源圖案、電源通孔的接墊圖案等彼此連接的電源通孔也可配置於第一連接構件110的內部分A上。接地圖案可配置在配置有虛設通孔115a與虛設通孔115b的第一連接構件110的外部分B上，並且也可配置在獨立於虛設通孔115a與虛設通孔115b的第一連接構件110的內部分A上。
第一重佈線層112a與第一重佈線層114a可與第二連接構件140接觸，且嵌入於第一絕緣層111a中。第二重佈線層112b與第二重佈線層114b配置於第一絕緣層111a的與第一絕緣層的有第一重佈線層112a與第一重佈線層114a嵌入的表面相對的另一表面上。第二絕緣層111b可配置於第一絕緣層111a上，且可覆蓋第二重佈線層112b與第二重佈線層114b。第三重佈線層112c與第三重佈線層114c可配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、第一重佈線層114a、第二重佈線層114b、第三重佈線層114c可電性連接至連接墊122。由於第一重佈線層112a與第一重佈線層114a嵌入第一絕緣層111a中，因此第二連接構件140的絕緣層141的厚度可為實質上固定。由於第一連接構件110可包括相對多數量的重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、重佈線層114b、重佈線層114c，因此第二連接構件140的結構相對於第一連接構件110較不複雜。因此，在製造第二連接構件140的過程中，出現的缺陷而導致的良率下降的情形可降至最低。第一重佈線層112a與第一重佈線層114a可凹陷於第一絕緣層111中，進而使得在第一絕緣層111a的下表面相對於第一重佈線層112a與第一重佈線層114a的下表面可具有台階(或台階輪廓)。因此，當包封體130形成時，包封體131流入第一重佈線層112a與第一重佈線層114a因而汙染第一重佈線層112a與第一重佈線層114a的現象可降至最低。此外，第一連接構件110的第一重佈線層112a與 第一重佈線層114a的下表面可配置在半導體晶片120的連接墊122的下表面的上方。此外，第二連接構件140的重佈線層142與第一連接構件110的第一重佈線層112a與第一重佈線層114a之間的距離可大於第二連接構件140的重佈線層142與第一半導體晶片120的連接墊122之間的距離。可在半導體晶片120的主動面與非主動面之間的水平高度上配置形成於第一連接構件110中的第二重佈線層112b與第二重佈線層114b。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、重佈線層114b、重佈線層114c的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度以維持包封體130厚度的均勻性，因此視第一連接構件110的規格而定，重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、重佈線層114b、重佈線層114c可為相對較大的尺寸。另一方面，第二連接構件140的重佈線層142可形成相對較小的尺寸以減少厚度。
舉例而言，包括無機填料及絕緣樹脂的材料可作為絕緣層111a及絕緣層111b的材料。舉例而言，絕緣材料可為：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺；或包括例如無機填料(例如二氧化矽(silica)、礬土(alumina)、及其組合等)的加強材料的樹脂，更詳細而言，味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、馬來醯亞胺三嗪(BT)、感光成像 介電(PID)樹脂及其組合等。或者，一種材料亦可作為絕緣材料使用：其中無機填料及/或核心材料(例如玻璃纖維(或玻璃布、玻璃纖維))注入熱固性樹脂或熱塑性樹脂，例如預浸體(prepreg)、及其組合等。
重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、重佈線層114b、重佈線層114c可包括導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、重佈線層114b、重佈線層114c可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、重佈線層114b、重佈線層114c可包括接地(ground，GND)圖案、電源(power，PWR)圖案、訊號(signal，S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號、控制訊號等。另外，重佈線層112a、重佈線層112b、重佈線層112c、重佈線層114a、重佈線層114b、重佈線層114c可包括用於通孔的接墊圖案、用於連接端子的接墊圖案等。表面處理層可在經由開口131暴露的接墊圖案的表面上形成。表面處理層可由例如電解鍍金、無電鍍金、有機可焊性保護層(organic solderability preservative，OSP)或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金(direct immersion gold，DIG)鍍覆、熱空氣焊料均塗(hot air solder leveling，HASL)、及其組合等而形 成。
通孔113a、通孔113b、通孔115a、通孔115b中的每一者的材料可為導電材料。通孔113a、通孔113b、通孔115a、通孔115b中的每一者可分別以導電材料完整填充，或者導電材料亦可沿每個通孔孔洞的孔壁形成或者在通孔孔洞中任何位置形成，以提供所需的電性連接。當通孔113a、通孔113b、通孔115a、通孔115b形成時，第一重佈線層112a與第一重佈線層114a及第二重佈線層112b與第二重佈線層114b的一些接墊可作為停止件(stoper)，因而在通孔113a、通孔113b、通孔115a、通孔115b中每一者具有上表面寬度大於下表面寬度的錐形的製程中為有利的。在此情況下，通孔113a、通孔113b、通孔115a、通孔115b可分別與第二重佈線層112b與第二重佈線層114b以及第三重佈線層112c與第三重佈線層114c的部分整合。訊號通孔113a與訊號通孔113b可配置於第一連接構件110的內側a上。虛設通孔115a與虛設通孔115b可以壁式結構的方式配置於第一連接構件110的外部分B。虛設通孔115a與虛設通孔115b可分別環繞訊號通孔113a與訊號通孔113b。這個結構可以有效地阻隔半導體晶片120等當中產生的電磁干擾。此外，散熱效果也可有效改善。虛設通孔115a與虛設通孔115b可連接至第一連接構件110及/或第二連接構件150的接地圖案，以進一步改善設計效果。所述多個虛設通孔115a與虛設通孔115b可彼此間隔一預定間距，或是可透過多個線通孔116b彼此連接。或者，所述多個虛設通孔115a與虛 設通孔115b可彼此重疊，因此兩者之間不存在間隙，或以最小間隔彼此相距。
半導體晶片120可為於單一晶片中整合的數百至數百萬個元件或更多數量設置的積體電路(IC)。舉例而言，所述積體電路可為應用處理器晶片，例如中央處理器(例如中央處理單元)、圖形處理器(例如圖形處理單元)、數位訊號處理器、密碼處理器、微處理器、微控制器、及其組合等，但並非僅限於此。半導體晶片120可以主動晶圓為基礎而形成。在此種情形中，本體121的基本材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)、及其組合等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性地連接至其他組件。連接墊122中的每一者的材料可為導電材料，例如鋁(Al)等。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜、及其組合等，或氧化物層與氮化物層所構成的雙層。鈍化層123的下表面透過連接墊122可具有相對於包封體130的下表面的台階。因此，在最大程度上可防止包封體130流入連接墊122的下表面的現象。絕緣層等亦可進一步配置在其他所需位置中。
包封體130可保護半導體晶片120。包封體130的排列/配置方式不受特定限制，且包封體130至少環繞半導體晶片120的部分。舉例而言，包封體130可覆蓋第一連接構件110的至少部分以及半導體晶片120的非主動面，並且填充貫穿孔110H的壁面與半導體晶片120的側面之間的空間。另外，包封體130亦可 填充半導體晶片120的鈍化層123與第二連接構件140之間的空間的至少一部分。用於包封體130的材料不受特別限制。舉例而言，絕緣材料可用作包封體130的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺；具有例如浸入於熱固性樹脂及熱塑性樹脂中的無機填料等加強材料的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪、感光成像介電樹脂、及其組合等。另外，亦可使用已知的模製材料，例如：環氧模製化合物(epoxy molding compound，EMC)等。或者，亦可使用其中無機填料及/或核心材料(例如玻璃纖維(或玻璃布、玻璃纖維))注入熱固性樹脂或熱塑性樹脂的樹脂，作為絕緣材料。
金屬層132可透過通孔133而連接至虛設通孔115a與虛設通孔115b。在此結構中，半導體晶片120的表面可被金屬環繞。因此，可更有效的阻隔電磁干擾，同時達成更佳的散熱效果。金屬層132可透過使用已知金屬(例如銅(Cu))的塗佈或電鍍方法而形成。必要時，金屬層132亦可作為接地圖案使用。因此，虛設通孔115a與虛設通孔115b可連接至整個扇出型半導體封裝100A的接地。開口131可形成於包封體130中，並且暴露出連接於訊號通孔113a與訊號通孔113b的金屬層132與接墊圖案。因此，金屬層132不會連接至訊號通孔113a與訊號通孔113b。
第二連接構件140可用於對半導體晶片120的連接墊122進行重佈線。具有各種功能的多個連接墊122可藉由第二連接構 件140而進行重佈線，且可經由以下將視功能所闡述的連接端子170而物理連接或電性連接至外源(external source)。第二連接構件140可包括絕緣層141、重佈線層142以及通孔143，重佈線層142配置於絕緣層141上，而通孔143貫穿絕緣層141並連接至重佈線層142。在根據例示性實施例的扇出型半導體封裝100A中，第二連接構件140可包括單層，但亦可包括多個層。
可使用絕緣材料作為絕緣層141的材料。在此情況下，亦可使用例如感光成像介電(PID)樹脂等感光絕緣材料作為絕緣材料。當絕緣層141為多層時，絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多層時，絕緣層141可彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。
重佈線層142可實質地對連接墊122進行重佈線。重佈線層142中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號、控制訊號等。此外，重佈線層142可包括各種接墊圖案等。
通孔143可使在不同的層上所形成的連接墊122、重佈線層142等彼此電性連接，從而在扇出型半導體封裝100A中產生電性通路。通孔143中的每一者的材料可為導電材料，例如銅(Cu)、 鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。通孔143中的每一者可被導電材料完全填充，或者導電材料可沿著通孔中的每一者的孔壁或在通孔中任何所需位置中形成。另外，通孔143中的每一者可具有所需形狀，例如錐形形狀、圓柱形形狀等。
鈍化層150可額外用於保護第二連接構件140免受外部物理或化學損害。鈍化層150可具有開口151，其暴露第二連接構件140中至少部分的重佈線層142。所述開口可以數十至數百的數量設置。鈍化層150的材料不受特定限制，但可為感光絕緣材料，例如感光成像介電樹脂。或者，亦可使用阻焊劑作為鈍化層150的材料。或者，可使用絕緣樹脂作為鈍化層150的材料，絕緣樹脂可不包括核心材料但包括填料，例如包括無機填料及環氧樹脂的ABF。當包括無機填料及絕緣樹脂(例如ABF等)的絕緣材料作為鈍化層150的材料時，第二連接構件140的絕緣層141亦可包括無機填料及絕緣樹脂。在此情況下，鈍化層150所包括的無機填料的重量百分比可大於第二連接構件140的絕緣層141所包括的無機填料的重量百分比。在此情況下，鈍化層150可具有相對較低的熱膨脹係數(coefficient of thermal expansion，CTE)，而且可使用鈍化層150控制翹曲。
凸塊下金屬層160可另外用以改善連接端子170的連接可靠性，並改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口151而暴露的第二連接 構件140的重佈線層142。凸塊下金屬層160可在鈍化層150的開口151中藉由使用已知的導電金屬之所需的金屬化方法形成。
連接端子170可另外用於外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可使用連接端子170來安裝於電子裝置的主板上。連接端子170中的每一者可由例如焊料等的導電材料形成。然而，此僅為舉例說明，且連接端子170中的每一者的材料不受特別限制。連接端子170中的每一者可為接腳(land)、焊球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅。然而，此僅為舉例說明，連接端子170不以此為限。
連接端子170的數目、間隔、配置等不受特別限制，且可視設計與應用所需進行充分修改。舉例而言，所提供的多個連接端子170的數量可等同於半導體晶片120的連接墊122的數量，但不以此為限。實例上而言，所提供的連接端子170的數量可為數十至數千或更多，或為數十至數千或更少。當連接端子170為焊球時，連接端子170可覆蓋延伸至鈍化層150的表面上的凸塊下金屬層160的側面，且可有較佳的連接可靠性。
連接端子170中的至少一者可配置在扇出區域中。扇出區域為除配置有半導體晶片120的區域之外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於 扇入型封裝而言，扇出型封裝可具有改善的可靠性，可實施多個輸入/輸出(I/O)端子，並且有助於三維(3D)內連線。此外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可在無需單獨的板的條件下安裝於電子裝置上。因此，扇出型封裝可製造成具有相對較小的厚度，並可具有價格競爭力。
同時，雖然未繪示於圖中，金屬層可進一步配置於貫穿孔110H的孔壁上。金屬層可有效散出半導體晶片120所產生的熱。此外，金屬層亦可阻擋電磁波。此外，個別被動組件(例如：電容器、電感器等)可進一步配置於貫穿孔110H中。此外，多個半導體晶片120可配置於貫穿孔110H中。此外，貫穿孔110H的數量可為多個，且半導體晶片120或被動組件可分別配置於貫穿孔110H中。此外，除了以上述描的結構，也可使用其他組件。
圖13是扇出型半導體封裝100B的另一實例的剖面示意圖。
參考圖13，扇出型半導體封裝100B可具有堆疊式封裝(POP)類型結構。扇出型半導體封裝100B可與圖9至圖12中的扇出型半導體封裝在一些樣態中相似，因此可理解為根據前述的相關參考，因此不再詳加說明相似符號所指代相似的組件。扇出型半導體封裝100B可進一步包括中介基板210，中介基板210配置於包封體130上且透過形成於開口131中的連接端子180與配置在中介基板210上的記憶體封裝而電性連接至訊號通孔113a 與訊號通孔113b等。記憶體封裝可包括佈線基板230、記憶體240、包封體250、連接端子220，記憶體240配置於佈線基板230上且透過打線結合(wire bonding)等電性連接至佈線基板230，包封體250配置於佈線基板230上且包覆記憶體240，連接端子220則將佈線基板230連接至中介基板210。在此情形下，可形成圍繞包封體250的金屬層261，藉以阻隔記憶體封裝的電磁干擾。另外，金屬層262可形成於除了配置有連接端子220的區域以外的區域中，形成於佈線基板230的下表面上。
圖14是另一扇出型半導體封裝100C的剖面示意圖。
參照圖14，扇出型半導體封裝100C可具有另一種堆疊式封裝(POP)類型結構。扇出型半導體封裝100C可與圖9至圖13中的扇出型半導體封裝100A與扇出型半導體封裝100B在一些樣態中相似，因此可理解為根據前述的相關參考，因此不再詳加說明相似符號所指代相似的組件。在扇出型半導體封裝100C中，圖13的扇出型半導體封裝100B的中介基板210可省略，並且記憶體封裝可直接配置在包封體130上，且可透過連接端子180而電性連接至訊號通孔113a與訊號通孔113b等。在包封體130上形成例如背面重佈線層等即可解決由於省略了中介基板而造成需有額外佈線設計的問題。記憶體封裝可包括佈線基板230、記憶體240、包封體250，記憶體240配置於佈線基板230上且透過打線結合等電性連接至佈線基板230，包封體250配置於佈線基板230上且包覆記憶體240。可形成圍繞包封體250的金屬層261，藉以 阻隔記憶體封裝的電磁干擾。金屬層262可形成於除了配置有連接端子180的區域以外的區域中，形成於佈線基板230的下表面。
圖15是扇出型半導體封裝100D的另一實例的剖面示意圖。
圖16是沿圖15的線II-II’所截取的扇出型半導體封裝100D的平面示意圖。
圖17是沿圖15的線II-II’所截取的扇出型半導體封裝100D的另一平面示意圖。
圖18是沿圖15的線II-II’所截取的扇出型半導體封裝100D的另一平面示意圖。
扇出型半導體封裝100D可與圖9至圖14中的扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100C在一些樣態中相似，因此可理解為根據前述的相關參考，因此不再詳加說明相似符號所指代相似的組件。參照圖15至圖18，在根據本揭露另一例示性實施例的扇出型半導體封裝100D中，多個虛設通孔115a與虛設通孔115b可沿著第一連接構件110的內緣配置並被多個訊號通孔113a與訊號通孔113b環繞。舉例而言，包括所述多個虛設通孔115a與虛設通孔115b的虛設元件110b可配置於第一連接構件110的內部分B(箭頭指示部分)中，而包括所述多個訊號通孔113a與訊號通孔113b的訊號元件110a可配置於第一連接構件110的外部分A(箭頭指示部分)上。在此情況下，即使金屬層132只形成在第一連接構件110的內部分B上方， 金屬層132仍可透過通孔133而連接至所述多個虛設通孔115a與虛設通孔115b。此外，所述多個虛設通孔115a與虛設通孔115b可放置於相對接近半導體晶片120之處，如此一來即可改善阻隔半導體晶片120中產生的電磁干擾的效果，並且改善散熱效果。同時，當所述多個虛設通孔115a與虛設通孔115b配置於內部分A上時，每一虛設通孔115a與虛設通孔115b可彼此間隔，或是透過線通孔116b彼此連接。此外，每一虛設通孔115a與虛設通孔115b可彼此重疊。根據另一例示性實施例，扇出型半導體封裝100B與扇出型半導體封裝100C的內容亦可適用於扇出型半導體封裝100D。
圖19是扇出型半導體封裝100E的另一實例的剖面示意圖。
扇出型半導體封裝100E可與圖9至圖18中的扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100C、扇出型半導體封裝100D在一些樣態中相似，因此可理解為根據前述的相關參考，因此不再詳加說明相似符號所指代相似的組件。參照圖19，在扇出型半導體封裝100E中，第一連接構件110可包括僅一個單一絕緣層111。因此，多個訊號通孔113與多個虛設通孔115的每一者也可由僅貫穿絕緣層111的單一層所形成。同時在此情形下，包括所述多個訊號通孔113的訊號元件110a可配置於第一連接構件110的內部分A上，而包括所述多個虛設通孔115的虛設元件110b可沿著第一連接構件110的外緣配置於 第一連接構件110的外部分B上。雖然如上所述，所述多個虛設通孔115是由單一層所形成，仍可達成電磁干擾阻隔與散熱效果。
圖20是扇出型半導體封裝100F的另一實例的剖面示意圖。
扇出型半導體封裝100F可與圖9至圖19中的扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100C、扇出型半導體封裝100D、扇出型半導體封裝100E在一些樣態中相似，因此可理解為根據前述的相關參考，因此不再詳加說明相似符號所指代相似的組件。參照圖20，在扇出型半導體封裝100F中，第一連接構件110可包括僅一個單一絕緣層111。因此，多個通孔113與多個虛設通孔115的每一者也可由僅貫穿絕緣層111的單一層所形成。同時在此情形下，包括所述多個訊號通孔113的訊號元件110a可配置於第一連接構件110的外部分A上，而包括所述多個虛設通孔115的虛設元件110b可沿著第一連接構件110的內緣配置於第一連接構件110的內部分B上。雖然如上所述，所述多個虛設通孔115是由單一層所形成，仍可改善電磁干擾阻隔與散熱效果。
圖21是扇出型半導體封裝100G的另一實例的剖面示意圖。
扇出型半導體封裝100G可與圖9至圖20中的扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100C、扇出型半導體封裝100D、扇出型半導體封裝100E、扇出 型半導體封裝100F在一些樣態中相似，因此可理解為根據前述的相關參考，因此不再詳加說明相似符號所指代相似的組件。參照圖21，在扇出型半導體封裝100G中，第一連接構件110可包括第一絕緣層111a、第二絕緣層111b、第三絕緣層111c、訊號元件110a、虛設元件110b。第一重佈線層112a與第一重佈線層114a以及第二重佈線層112b與第二重佈線層114b分別配置於第一絕緣層111a的相對表面上。第二絕緣層111b可配置於第一絕緣層112a上，且可覆蓋第一重佈線層112a與第一重佈線層114a。第三絕緣層111c可配置於第一絕緣層111a上，且可覆蓋第二重佈線層112b與第二重佈線層114b。第四重佈線層112d與第四重佈線層114d可配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、第四重佈線層112d、第一重佈線層114a、第二重佈線層114b、第三重佈線層114c、第四重佈線層114d可電性連接至連接墊122。由於第一連接構件110包括數量愈來愈多的重佈線層112a、重佈線層112b、重佈線層112c、重佈線層112d、重佈線層114a、重佈線層114b、重佈線層114c、重佈線層114d，因此第二連接構件140的結構可簡化，且製造第二連接構件140的過程中出現缺陷而導致的良率下降的情形可降至最低。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、第四重佈線層112d、第一重佈線層114a、第二重佈線層114b、第三重佈線層114c、第四重佈線層114d可藉由各自貫穿第一絕緣層111a、第二絕緣層111b、第三絕緣層111c的第一訊號通孔113a、 第二訊號通孔113b、第三訊號通孔113c以及第一虛設通孔115a、第二虛設通孔115b、第三虛設通孔115c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b以及第三絕緣層111c的厚度。第一絕緣層111a可為相對較厚以維持剛性，且可提供第二絕緣層111b以及第三絕緣層111c以形成數量較多的重佈線層112c、重佈線層112d、重佈線層114c、重佈線層114d。第一絕緣層111a包括的絕緣材料可與第二絕緣層111b以及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可例如為包括核心材料、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜。相似地，第一訊號通孔113a的直徑可大於第二訊號通孔113b與第三訊號通孔113c的直徑，第一虛設通孔115a的直徑可大於第二虛設通孔115b與第三虛設通孔115c的直徑。
可在低於半導體晶片120的連接墊122的下表面的水平高度上配置第一連接構件110的第三重佈線層112c與第三重佈線層114c的下表面。此外，第二連接構件140的重佈線層142與第一連接構件110的第三重佈線層112c以及第三重佈線層114c之間的距離可小於第二連接構件140的重佈線層142與第一半導體晶片120a的連接墊122之間的距離。此處，第三重佈線層112c以及第三重佈線層114c可配置為凸出於第二絕緣層111b且接觸第二連接構件140。第一連接構件110的第一重佈線層112a與第一 重佈線層114a以及第二重佈線層112b與第二重佈線層114b所配置的水平高度可介於半導體晶片120的主動面與非主動面之間。第一連接構件110所形成的厚度可與半導體晶片120的厚度對應。因此，在第一連接構件110中形成的第一重佈線層112a與第一重佈線層114a以及第二重佈線層112b與第二重佈線層114b所配置的水平高度可介於半導體晶片120的主動面與非主動面之間。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c、重佈線層112d、重佈線層114a、重佈線層114b、重佈線層114c、重佈線層114d的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c、重佈線層112d、重佈線層114a、重佈線層114b、重佈線層114c、重佈線層114d亦可具有較大的尺寸。另一方面，第二連接構件140的重佈線層142可形成相對較小的厚度。同時在此情形下，包括所述多個訊號通孔113a、訊號通孔113b、訊號通孔113c的訊號元件110a可配置於第一連接構件110的內部分A上，而包括所述多個虛設通孔115a、虛設通孔115b、虛設通孔115c的虛設元件110b可沿著第一連接構件110的周圍配置於第一連接構件110的外部分B上。因此，可達成改進的阻隔電磁干擾與散熱效果。
圖22是扇出型半導體封裝100H的另一實例的剖面示意圖。
扇出型半導體封裝100H可與圖9至圖21中的扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100C、扇出型半導體封裝100D、扇出型半導體封裝100E、扇出型半導體封裝100F、扇出型半導體封裝100G在一些樣態中相似，因此可理解為根據前述的相關參考，因此不再詳加說明相似符號所指代相似的組件。參照圖22，在扇出型半導體封裝100H中，第一連接構件110可包括第一絕緣層111a、第二絕緣層111b、第三絕緣層111c、訊號元件110a、虛設元件110b。第一重佈線層112a與第一重佈線層114a以及第二重佈線層112b與第二重佈線層114b分別配置於第一絕緣層111a的相對表面上。第二絕緣層111b可配置於第一絕緣層112a上，且可覆蓋第一重佈線層112a與第一重佈線層114a。第三絕緣層111c可配置於第一絕緣層111a上，且可覆蓋第二重佈線層112b與第二重佈線層114b。第四重佈線層112d與第四重佈線層114d可配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、第四重佈線層112d、第一重佈線層114a、第二重佈線層114b、第三重佈線層114c、第四重佈線層114d可電性連接至連接墊122。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、第四重佈線層112d、第一重佈線層114a、第二重佈線層114b、第三重佈線層114c、第四重佈線層114d可藉由各自貫穿第一絕緣層111a、第二絕緣層111b、第三絕緣層111c的第一訊號通孔113a、第二訊號通孔113b、第三訊號通孔113c以及第一虛設通孔115a、第二虛設通 孔115b、第三虛設通孔115c而彼此電性連接。
同時，包括所述多個訊號通孔113a、訊號通孔113b、訊號通孔113c的訊號元件110a可配置於第一連接構件110的外部分A上，而包括所述多個虛設通孔115a、虛設通孔115b、虛設通孔115c的虛設元件110b可沿著第一連接構件110的內緣配置於第一連接構件110的內部分B上。因此，可達成改進的阻隔電磁干擾與散熱效果。
如前述所言，本發明的例示性實施例提供了一種具有改進的電磁干擾與散熱效果的扇出型半導體封裝。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100A‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110a‧‧‧訊號元件
110b‧‧‧虛設元件
110H‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
113a‧‧‧第一訊號通孔
113b‧‧‧第二訊號通孔
114a‧‧‧第一重佈線層
114b‧‧‧第二重佈線層
114c‧‧‧第三重佈線層
115a‧‧‧第一虛設通孔
115b‧‧‧第二虛設通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
131‧‧‧開口
132‧‧‧金屬層
133‧‧‧通孔
140‧‧‧第二連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧第二連接構件
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
A‧‧‧部分
B‧‧‧部分
I-I’‧‧‧剖線

Claims (15)

  1. 一種半導體封裝，包括：第一連接構件，具有貫穿孔；半導體晶片，配置於所述第一連接構件的所述貫穿孔中並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，包封所述第一連接構件的至少一部分及所述半導體晶片的所述非主動面；第二連接構件，配置於所述第一連接構件及所述半導體晶片的所述主動面上；以及金屬層，配置於所述包封體上並覆蓋所述半導體晶片的所述非主動面的至少一部分，而所述金屬層與所述半導體晶片的所述非主動面被隔開；其中所述第一連接構件及所述第二連接構件分別包括重佈線層，所述重佈線層電性連接至所述半導體晶片的所述連接墊，所述第一連接構件的所述重佈線層包括訊號圖案及接地圖案，所述第一連接構件包括多個虛設通孔，所述多個虛設通孔連接至所述接地圖案並環繞所述半導體晶片，所述金屬層透過穿過所述包封體的導電通孔電性連接至所述多個虛設通孔，且所述第一連接構件的最上重佈線層的訊號圖案的至少一部分 自所述包封體與所述金屬層暴露出來。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第一連接構件包括連接至所述訊號圖案的多個訊號通孔。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述多個虛設通孔沿著所述第一連接構件的外緣配置並環繞所述多個訊號通孔。
  4. 如申請專利範圍第2項所述的半導體封裝，其中所述多個虛設通孔沿著所述第一連接構件的內緣配置並被所述多個訊號通孔環繞。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述多個虛設通孔彼此間隔一預定間距。
  6. 如申請專利範圍第5項所述的半導體封裝，其中所述多個虛設通孔藉由多個線通孔彼此連接。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述多個虛設通孔彼此重疊。
  8. 如申請專利範圍第2項所述的半導體封裝，更包括記憶體封裝，配置於所述包封體上並電性連接於所述多個訊號通孔。
  9. 如申請專利範圍第1項所述的半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層與所述第二連接構件接觸並嵌入於所述第一絕緣層中，所述第二重佈線層配置於所述第一絕緣層的與所述第一絕緣層的嵌有所述第一重佈線層的表面相對的表面上，且 所述多個虛設通孔包括貫穿所述第一絕緣層的多個第一虛設通孔。
  10. 如申請專利範圍第9項所述的半導體封裝，其中所述第一連接構件更包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第三重佈線層配置於所述第二絕緣層上，且所述多個虛設通孔更包括貫穿所述第二絕緣層的多個第二虛設通孔。
  11. 如申請專利範圍第9項所述的半導體封裝，其中所述第二連接構件的所述重佈線層與所述第一重佈線層之間的距離大於所述第二連接構件的所述重佈線層與所述半導體晶片的所述連接墊之間的距離。
  12. 如申請專利範圍第1項所述的半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層、第二重佈線層、第二絕緣層以及第三重佈線層，所述第一重佈線層及所述第二重佈線層配置於所述第一絕緣層的相對表面上，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第一重佈線層，且所述第三重佈線層配置於所述第二絕緣層上，且所述多個虛設通孔包括分別貫穿所述第一絕緣層與所述第二絕緣層的第一虛設通孔與第二虛設通孔。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述第一連接構件更包括第三絕緣層及第四重佈線層，所述第三絕緣 層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第四重佈線層配置於所述第三絕緣層上，且所述多個虛設通孔包括分別貫穿所述第一絕緣層、所述第二絕緣層與所述第三絕緣層的第一虛設通孔、第二虛設通孔與第三虛設通孔。
  14. 如申請專利範圍第12項所述的半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  15. 一種半導體封裝，包括：第一連接構件，具有貫穿孔；半導體晶片，配置於所述第一連接構件的所述貫穿孔中並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，包封所述第一連接構件的至少一部分及所述半導體晶片的所述非主動面；以及第二連接構件，配置於所述第一連接構件及所述半導體晶片的所述主動面上並具有電性連接至所述半導體晶片的所述連接墊的重佈線層，其中所述第一連接構件包括多個重佈線層，所述第一連接構件的所述多個重佈線層中的每一者包括訊號圖案及接地圖案，所述第一連接構件更包括連接到所述訊號圖案的多個訊號通孔及連接到所述接地圖案的多個虛設通孔，且 所述多個虛設通孔環繞所述多個訊號通孔或被所述多個訊號通孔環繞。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102086364B1 (ko) * 2018-03-05 2020-03-09 삼성전자주식회사 반도체 패키지
KR102061564B1 (ko) * 2018-05-04 2020-01-02 삼성전자주식회사 팬-아웃 반도체 패키지
KR102070563B1 (ko) * 2018-06-01 2020-01-29 삼성전자주식회사 전자파 차폐 구조물 및 이를 포함하는 반도체 패키지
KR102086361B1 (ko) 2018-06-04 2020-03-09 삼성전자주식회사 반도체 패키지
US10916488B2 (en) 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having thermal conductive pattern surrounding the semiconductor die
KR102066903B1 (ko) * 2018-07-03 2020-01-16 삼성전자주식회사 안테나 모듈
JP7044653B2 (ja) * 2018-07-12 2022-03-30 アオイ電子株式会社 半導体装置および半導体装置の製造方法
KR102164794B1 (ko) 2018-08-27 2020-10-13 삼성전자주식회사 팬-아웃 반도체 패키지
KR102138012B1 (ko) * 2018-08-28 2020-07-27 삼성전자주식회사 팬-아웃 반도체 패키지
KR102140554B1 (ko) * 2018-09-12 2020-08-03 삼성전자주식회사 반도체 패키지 및 패키지 실장 기판
US10950538B2 (en) * 2018-11-23 2021-03-16 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
KR102586888B1 (ko) * 2018-11-27 2023-10-06 삼성전기주식회사 반도체 패키지
KR102624986B1 (ko) * 2018-12-14 2024-01-15 삼성전자주식회사 반도체 패키지
US20220310529A1 (en) * 2020-06-16 2022-09-29 Zhuhai Access Semiconductor Co., Ltd Heat dissipation-electromagnetic shielding embedded packaging structure, manufacturing method thereof, and substrate
CN112103269B (zh) * 2020-08-07 2022-09-20 珠海越亚半导体股份有限公司 一种具有屏蔽腔的嵌入式封装结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090284947A1 (en) * 2008-05-19 2009-11-19 Stanley Craig Beddingfield Integrated circuit package having integrated faraday shield
JP2012015239A (ja) * 2010-06-30 2012-01-19 Denso Corp 部品内蔵配線基板
US20160013148A1 (en) * 2011-01-21 2016-01-14 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Wafer-Level Interconnect Structures with Advanced Dielectric Characteristics
US20160093572A1 (en) * 2014-09-29 2016-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package with dummy vias
TW201616625A (zh) * 2014-10-23 2016-05-01 愛思開海力士有限公司 嵌入式封裝、製造其之方法、包含其之電子系統及包含其之記憶卡

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090284947A1 (en) * 2008-05-19 2009-11-19 Stanley Craig Beddingfield Integrated circuit package having integrated faraday shield
JP2012015239A (ja) * 2010-06-30 2012-01-19 Denso Corp 部品内蔵配線基板
US20160013148A1 (en) * 2011-01-21 2016-01-14 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Wafer-Level Interconnect Structures with Advanced Dielectric Characteristics
US20160093572A1 (en) * 2014-09-29 2016-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package with dummy vias
TW201616625A (zh) * 2014-10-23 2016-05-01 愛思開海力士有限公司 嵌入式封裝、製造其之方法、包含其之電子系統及包含其之記憶卡

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