KR20140027800A - 전자 소자의 적층 패키지 및 제조 방법 - Google Patents

전자 소자의 적층 패키지 및 제조 방법 Download PDF

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Abstract

제1접촉부를 가지는 제1반도체 칩을 함침하는 제1유전층, 제1접촉부에 연결되는 제1연결부를 포함하는 제1배선층, 적층된 제2반도체 칩을 함침하고 제1유전층과 상이한 유전 상수(dielectric constant)를 가지는 제2유전층, 제2유전층 상으로 연장된 제2배선층, 및 외부 접속 단자를 포함하는 전자 소자의 적층 패키지 및 제조 방법을 제시한다.

Description

전자 소자의 적층 패키지 및 제조 방법{Stack package of electronic device and method for manufacturing the same}
본 출원은 전자 소자의 패키지(package) 기술에 관한 것으로, 칩(chip) 내장 기술을 이용한 적층 패키지(stack package) 및 제조 방법에 관한 것이다.
전자 기기들에 요구되는 전자 소자는 다양한 전자 회로 요소들을 포함할 수 있으며, 이러한 전자 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리워지는 반도체 기판에 집적될 수 있다. 메모리 반도체 칩 또한 전자 소자 패키지(package) 형태로 요구되는 전자 시스템(electronic system)에 제공될 수 있다. 이러한 전자 소자 패키지는 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 시스템(electronic system)에 채용되고 있다. 스마트 폰(smart phone)과 같은 모바일 기기에 적용되는 메모리 칩을 포함하는 전자 소자 패키지는 경박단소의 요구가 매우 극심해지고 있으며, 메모리 용량은 증가되고 있다.
고용량의 초박형 패키지의 요구에 부합하기 위해서, 반도체 칩의 두께, 칩을 보호하는 몰드(mold)의 두께, 칩이 실장되는 인쇄회로기판(PCB)의 두께, 사용되는 접착층의 두께 등을 감소시키고자 노력하고 있지만 다양한 문제들이 유발될 수 있다. 예컨대, 칩의 두께가 얇아짐에 따라 크랙(crack) 또는 휨(warpage) 등에 의한 칩 부착 불량 확률이 증가될 수 있고, 또한, 몰드층을 형성하는 몰드 공정에서 칩 상측의 몰드층 두께 감소에 의한 몰딩 공정 마진(margin) 감소, 와이어 높이(wire loop height) 마진 감소 및 에폭시몰딩컴파운드(EMC) 미충진 등과 같은 문제가 유발될 수 있다.
본 출원은 본딩 와이어(bonding wire) 및 칩(chip)을 실장할 기판(substrate)의 도입을 배제하여 패키지의 전체 두께를 얇게 유도할 수 있는 전자 소자의 적층 패키지 및 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 제1접촉부를 가지는 제1반도체 칩을 함침하는 제1유전층; 상기 제1유전층을 관통하여 상기 제1접촉부에 연결되는 제1연결부를 포함하고 상기 제1유전층 상으로 연장된 제1배선층; 상기 제1배선층 상에 배치되고 제2접촉부를 가지는 제2반도체 칩; 상기 제2반도체 칩을 함침하고 상기 제1유전층과 상이한 유전 상수(dielectric constant)를 가지는 제2유전층; 상기 제2유전층을 관통하여 상기 제2접촉부에 연결되는 제2연결부 및 상기 제2유전층을 관통하여 상기 제1배선층에 연결되는 제1비아(via)부를 포함하고 상기 제2유전층 상으로 연장된 제2배선층; 및 상기 제2배선층에 연결된 외부 접속 단자를 포함하는 전자 소자의 적층 패키지를 제시한다.
본 출원의 일 관점은, 제1유전층이 제1접촉부를 가지는 제1반도체 칩을 함침하는 단계; 상기 제1유전층을 관통하여 상기 제1접촉부에 연결되는 제1연결부를 포함하는 제1배선층을 상기 제1유전층 상에 형성하는 단계; 상기 제1배선층 상에 제2접촉부를 가지는 제2반도체 칩을 부착하는 단계; 상기 제1유전층과 상이한 유전 상수(dielectric constant)를 가지는 제2유전층이 상기 제2반도체 칩을 함침하는 단계; 상기 제2유전층을 관통하여 상기 제2접촉부에 연결되는 제2연결부 및 상기 제2유전층을 관통하여 상기 제1배선층에 연결되는 제1비아(via)부를 포함하는 제2배선층을 상기 제2유전층 상에 형성하는 단계; 및 상기 제2배선층에 외부 접속 단자를 연결하는 단계를 포함하는 전자 소자의 적층 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 제1유전층이 제1접촉부를 가지는 제1반도체 칩을 함침하는 단계; 상기 제1유전층을 관통하여 상기 제1접촉부에 연결되는 제1연결부를 포함하는 제1배선층을 상기 제1유전층 상에 형성하는 단계; 상기 제1배선층 상에 제2접촉부를 가지는 제2반도체 칩을 부착하는 단계; 상기 제1유전층과 상이한 유전 상수(dielectric constant)를 가지는 제2유전층이 상기 제2반도체 칩을 함침하는 단계; 상기 제2유전층을 관통하여 상기 제2접촉부에 연결되는 제2연결부를 포함하는 제2배선층을 상기 제2유전층 상에 형성하는 단계; 상기 제2배선층 상에 제3접촉부를 가지는 제3반도체 칩을 부착하는 단계; 상기 제1 및 제2유전층들과 상이한 유전 상수(dielectric constant)를 가지는 제3유전층이 상기 제3반도체 칩을 함침하는 단계; 상기 제3유전층을 관통하여 상기 제3접촉부에 연결되는 제3연결부 및 상기 제3 및 제2유전층들을 관통하여 상기 제2 및 제1배선층에 연결되는 비아(via)부를 포함하는 제3배선층을 상기 제3유전층 상에 형성하는 단계; 및 상기 제3배선층에 외부 접속 단자를 연결하는 단계를 포함하는 전자 소자의 적층 패키지 제조 방법을 제시한다.
상기 제2유전층은 상기 제1유전층의 유전 상수(dielectric constant) 보다 낮은 유전 상수를 가질 수 있다.
상기 제1유전층 또는 제2유전층은 에폭시(epoxy) 수지층 또는 ABF(Aginomoto Build up Film)층를 포함할 수 있다.
상기 제1접촉부는 상기 제1반도체 칩에 형성된 접촉 패드(contact pad)이거나 상기 접촉 패드에 형성된 연결 범프(bump)를 포함할 수 있다.
상기 제1접촉부는 상기 제1반도체 칩의 중앙부에 위치하고, 상기 제1배선층은 상기 제1 및 제2반도체 칩들 사이를 가로질러 상기 제1비아부에 다다르게 연장된 것일 수 있다.
상기 제1유전층의 상기 제1배선층에 접촉하는 표면과 반대되는 반대측 표면 상을 덮고 인근하는 상기 반도체 칩의 하면을 덮는 제1보호층; 및 상기 제2배선층을 덮어 보호하는 제2보호층을 더 포함하는 전자 소자의 적층 패키지를 제시한다.
상기 제3유전층은 상기 제2유전층의 유전 상수(dielectric constant) 보다 낮은 유전 상수를 가질 수 있다.
상기 제1유전층이 상기 제1반도체 칩을 함침하는 단계는 상기 제1반도체 칩을 캐리어(carrier) 상에 부착하는 단계; 상기 제1반도체 칩 상에 상기 제1유전층의 필름을 정렬하는 단계; 및 상기 제1유전층의 필름을 상기 캐리어에 라미네이션(lamination)시키는 단계를 포함할 수 있다.
상기 제1배선층을 형성하는 단계는 상기 제1유전층의 일부를 제거하여 상기 제1접촉부를 노출시키는 단계; 및 상기 노출된 제1접촉부와 접촉하는 도금층을 형성하는 단계를 포함할 수 있다.
상기 제2배선층을 형성하는 단계는 상기 제2유전층의 일부를 제거하여 상기 제2접촉부를 노출시키는 단계; 상기 제2유전층을 관통하여 상기 제1배선층의 일부를 노출하는 제1비아홀(via hole)을 형성하는 단계; 및 상기 노출된 제1접촉부 및 상기 제1비아홀을 채우는 도금층을 형성하는 단계를 포함할 수 있다.
상기 제2배선층을 형성하는 단계 이후에 상기 제2배선층 상에 제2접착층으로 제3접촉부를 가지는 제3반도체 칩을 부착하는 단계; 상기 제1 및 제2유전층들과 상이한 유전 상수(dielectric constant)를 가지는 제3유전층이 상기 제3반도체 칩을 함침하는 단계; 및 상기 제3유전층을 관통하여 상기 제3접촉부에 연결되는 제3연결부 및 상기 제3유전층을 관통하여 상기 제2배선층에 연결되는 제2비아(via)부를 포함하는 제3배선층을 상기 제3유전층 상에 형성하는 단계를 더 포함할 수 있다.
상기 외부 접속 단자를 연결하는 단계는 상기 캐리어를 제거하는 단계; 및 상기 캐리어의 제거에 의해 노출되는 상기 제1반도체 칩의 하면을 덮는 제1보호층, 및 상기 제2배선층을 덮어 보호하는 제2보호층을 형성하는 단계를 더 포함할 수 있다.
상기 제1, 제2 또는 제3반도체 칩은 메모리(memory) 반도체 칩 또는 로직(logic) 칩을 포함할 수 있다.
본 출원의 실시예들에 따르면, 본딩 와이어(bonding wire) 및 칩(chip)을 실장할 기판(substrate)의 도입을 배제하여 패키지의 전체 두께를 얇게 유도할 수 있는 전자 소자의 적층 패키지 및 제조 방법을 제시할 수 있다.
도 1 내지 도 13은 본 출원의 실시예에 따른 전자 소자의 적층 패키지 및 제조 방법을 예시하는 도면들이다.
도 14 및 도 15는 본 출원의 실시예에 따른 전자 소자의 적층 패키지 및 제조 방법의 변형예를 예시하는 도면들이다.
본 출원에 따른 전자 소자의 패키지 및 제조 방법은 칩 내장 기술을 이용하여 칩이 실장될 기판 및 본딩 와이어를 배제하여 패키지 두께를 유효하게 감소시킬 수 있다. 본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하는 의미로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "하부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, "반도체 칩"의 기재는 DRAM이나 FLASH와 같은 집적회로가 집적된 칩이나 다이(die) 또는 반도체 기판을 의미할 수 있다. "접촉부"의 기재는 연결 패드(interconnection pad)나 랜딩 패드(landing pad), 범프 등과 같이 전기적 연결을 위한 도전 부재를 의미한다. "범프"는 전기적 연결 또는 체결 부재로 제시되며, 패키지에서의 전기적 연결 구조로 사용되는 한 스터드(stud)나 포스트(post) 등과 같은 용어로 표현될 수도 있다.
도 1은 본 출원의 실시예에 따른 전자 소자의 적층 패키지의 구조를 예시하는 단면도이다. 전자 소자의 적층 패키지는 내장형 패키지(embbeded package) 형태로 구성될 수 있다. 제1반도체 칩(100)은 외부 접속을 위한 제1접촉부(110)가 상측 표면 상에 형성된 형상으로 도입될 수 있다. 제1반도체 칩(100)과 제1반도체 칩100) 상측에 적층(stack)될 수 있는 제2반도체 칩(400) 및 제3반도체 칩(500)은 디램(DRAM)이나 플래시(FLASH)와 같은 메모리(memory) 반도체 칩일 수 있고, 또는 컨트롤러(controller)나 로직(logic) 칩일 수 있다. 제1, 제2 및 제3반도체 칩(100, 400, 500)은 동일한 칩이거나 또는 상호 다른 칩일 수도 있다.
제1접촉부(110)는 제1반도체 칩(100)을 외부와 전기적 또는 신호적으로 연결하기 위한 연결 부재로서, 제1반도체 칩에 형성된 제1접촉 패드(contact pad: 111)이거나 또는 제1접촉 패드(111)에 형성된 제1연결 범프(113)을 포함할 수 있다. 마찬가지로, 제2 및 제3반도체 칩(400, 500) 각각에서의 제2접촉부(410) 및 제3접촉부(510)은 각각 제2접촉 패드(411) 및 제2연결 범프(413), 제3접촉 패드(511) 및 제3연결 범프(513)을 포함할 수 있다. 제1, 제2 및 제3접촉부(110, 410, 510)들 각각은 제1, 제2 및 제3반도체 칩(100, 400, 500)의 중앙 부분에 위치할 수 있으나, 재배선층(RDL: ReDistributed Layer: 도시되지 않음)을 도입하여 가장자리 부분에 위치하도록 이동될 수도 있다.
제1반도체 칩(100)의 하부는 제1보호층(631)에 의해 덮혀 보호될 수 있다. 제1보호층(631)은 솔더 레지스트(solder resist)층이나 열방출을 용이하게 하는 열방출층을 포함할 수 있다. 열방출층은 열방출용 도료나 잉크(ink)를 도포하여 형성될 수 있으며, 열방출용 도료 또는 잉크는 수지(resin)에 열방출을 위한 열전도 필러(filler)를 함유할 수 있다.
제1유전층(first dielectric layer: 210)이 제1반도체 칩(100)을 함침하여, 제1반도체 칩(100)의 상면 및 측면을 덮어 보호한다. 제1유전층(210)은 에폭시(epoxy) 수지를 포함할 수 있으며, 제1반도체 칩(100)을 함침하도록 라미네이션(lamination)될 때의 유동성을 확보할 수 있는 ABF(Aginomoto Build up Film) 필름을 이용하여 제1유전층(210)이 형성될 수 있다.
제1유전층(210) 상에 제1배선층(310)이 형성된다. 제1배선층(310)은 구리(Cu)층과 같은 회로 배선을 위한 도전층을 포함하여 형성될 수 있다. 제1배선층(310)은 제1유전층(210) 상에 연장되는 트레이스(trace) 형태로 형성되지만, 제1유전층(210)의 제1접촉부(110)을 덮어 중첩된 부분을 관통하여 제1접촉부(110)에 연결되는 제1연결부(311)를 포함할 수 있다. 제1접촉부(110)의 제1연결 범프(113)는 제1유전층(210)이 제1반도체 칩(100)을 함침하도록 라미네이션될 때, 제1유전층(210)을 관통하게 유도될 수도 있다. 이러한 경우, 제1유전층(210)을 관통한 제1연결 범프(113)에 디스미어(dismear) 과정을 수행한 후, 노출된 제1연결 범프(113)에 제1연결부(311)가 중첩되게 위치하도록 제1배선층(310)이 형성되어, 제1연결 범프(113)에 제1연결부(311)가 연결될 수 있다.
제1배선층(310) 상에 제1접착층(271)을 형성하고, 제1접착층(271)에 제2반도체 칩(400)이 부착되어 제2반도체 칩(400)이 제1반도체 칩(100) 및 제1유전층(210) 상에 적층된다. 제2반도체 칩(400)을 제2유전층(230)이 함침하여 제2반도체 칩(400)의 제2접촉부(410)이 위치하는 상면 및 측면을 덮어, 제2유전층(230)에 제2반도체 칩(400)을 내장시킨다. 제2유전층(230)은 제1유전층(210)과 상이한 유전 상수(dielectric constant)를 가지는 유전 물질로 형성될 수 있으며, 에폭시 수지층 또는 ABF층을 포함하여 형성될 수 있다. 제2유전층(230)은 제1유전층(210)에 비해 낮은 유전 상수를 가지는 유전 물질을 포함하여 형성되는 것이 유효하다.
제2유전층(230) 상에 제2배선층(330)이 형성된다. 제2배선층(330)은 제1배선층(310)과 마찬가지로 구리(Cu)층과 같은 회로 배선을 위한 도전층을 포함하여 형성될 수 있다. 제2배선층(330)은 제2유전층(230) 상에 연장되는 트레이스 형태로 형성되지만, 제2유전층(230)의 제2접촉부(410)을 덮어 중첩된 부분을 관통하여 제2접촉부(410)에 연결되는 제2연결부(331)를 포함할 수 있다. 제2접촉부(410)의 제2연결 범프(413)는 제2유전층(230)이 제2반도체 칩(400)을 함침하도록 라미네이션될 때, 제2유전층(230)을 관통하게 유도될 수도 있다. 이러한 경우, 제2유전층(230)을 관통한 제2연결 범프(413)에 디스미어(dismear) 과정을 수행한 후, 노출된 제2연결 범프(413)에 제2연결부(331)가 중첩되게 위치하도록 제2배선층(330)이 형성될 수 있다.
제2배선층(330)은 제2유전층(230)을 관통하여 하부의 제1배선층(310)에 전기적 또는 신호적으로 연결되는 제1비아(via)부(335)를 포함할 수 있다. 제1비아부(335)는 제2배선층(330)과 제1배선층(310)을 연결하는 연결 부재일 수 있다. 제1배선층(310)은 제1반도체 칩(100)과 상측에 적층된 제2반도체 칩(400) 사이를 가로질러 제1비아부(335)에 다다르게 연장된 트레이스 형태일 수 있다. 제1비아부(335)는 제2배선층(330)의 제2연결부(331)와 독립되게 단락된 형태로 형성되어 제1배선층(310)을 외부와 접속시키기 위한 중간 연결 부재로 형성될 수 있다.
제1반도체 칩(100) 상에 제2반도체 칩(400)이 적층된 2층의 반도체 칩(100, 400) 적층 구조로 전자 소자의 적층 패키지가 구성될 수도 있지만, 제2반도체 칩(400) 상에 제3반도체 칩(500)이 더 적층될 수 있다. 또한, 제3반도체 칩(500) 상에 추가의 다른 칩들이 더 적층될 수도 있다. 예컨대, 제2배선층(330) 상에 제2접착층(275)을 형성하고, 제1접착층(275)에 제3반도체 칩(500)이 부착되어 제3반도체 칩(500)이 제2반도체 칩(400) 및 제2유전층(230) 상에 적층된다. 제3반도체 칩(500)을 제3유전층(230)이 함침하여 제3반도체 칩(500)의 제2접촉부(410)이 위치하는 상면 및 측면을 덮어, 제3유전층(250)에 제3반도체 칩(500)을 내장시킨다. 제3유전층(250)은 제1유전층(210) 및 제2유전층(230)과 상이한 유전 상수(dielectric constant)를 가지는 유전 물질로 형성될 수 있으며, 에폭시 수지층 또는 ABF층을 포함하여 형성될 수 있다. 제3유전층(250)은 제2유전층(250)에 비해 낮은 유전 상수를 가지는 유전 물질을 포함하여 형성되는 것이 유효하다.
제3유전층(250) 상에 제3배선층(350)이 형성된다. 제3배선층(350)은 제2배선층(330) 또는 제1배선층(310)과 마찬가지로 구리(Cu)층과 같은 회로 배선을 위한 도전층을 포함하여 형성될 수 있다. 제3배선층(350)은 제3유전층(250) 상에 연장되는 트레이스 형태로 형성되지만, 제3유전층(230)의 제3접촉부(510)을 덮어 중첩된 부분을 관통하여 제3접촉부(510)에 연결되는 제3연결부(351)를 포함할 수 있다. 제3접촉부(510)의 제3연결 범프(513)는 제2유전층(230)이 제2반도체 칩(400)을 함침하도록 라미네이션될 때, 제3유전층(250)을 관통하게 유도될 수도 있다. 이러한 경우, 제3유전층(250)을 관통한 제3연결 범프(513)에 디스미어 과정을 수행한 후, 노출된 제3연결 범프(513)에 제3연결부(351)가 중첩되게 위치하도록 제3배선층(350)이 형성될 수 있다.
제3배선층(350)은 제3유전층(250)을 관통하여 하부의 제2배선층(330)에 전기적 또는 신호적으로 연결되거나 또는 제1비아부(335)에 연결되는 제2비아(via)부(355)를 포함할 수 있다. 제1 및 제2비아부(335, 355)는 전체 비아부(301)를 이루게 상호 정렬 적층될 수 있다. 또는 제2비아부(355)가 제3 및 제2유전층(250, 230)들을 전체적으로 관통하여 제1배선층(310)에 직접적으로 접촉 연결되게 도입될 수도 있다.
제3배선층(350)을 덮어 보호하는 제2보호층(635)가 제1보호층(631)과 마찬가지로 솔더 레지스트층을 포함하여 형성될 수 있다. 제2보호층(635)를 관통하여 제3배선층(350)에 접속 연결되는 솔더볼(solder ball)과 같은 외부 접속 단자(610)이 부착될 수 있다. 외부 접속 단자(610)는 반도체 칩(100, 400, 500)들이 내장되어 임베디드 패키지 형태로 구성된 전자 소자의 적층 패키지를 모바일 기기와 같은 전자 시스템의 메인 보드(main board)와 전기적 또는 신호적으로 연결하는 연결 부재로 도입될 수 있다.
본 출원의 실시예에 따른 전자 소자의 적층 패키지는 유전층(210, 230, 250) 내에 반도체 칩(100, 400, 500)을 함침하여 내장시킴으로써, 반도체 칩이 실장될 별도의 PCB 기판을 도입하지 않아 전체 패키지의 두께를 유효하게 감소시킬 수 있다. 이에 따라, 보다 얇은 두께로 전자 소자의 적층 패키지를 구성하는 것이 가능하다. 또한, 배선층(310, 330, 350)이 유전층(210, 230, 250) 내에 함침 내장되므로, 반도체 칩(100, 400, 500)과 외부 접속 단자(610)과의 전기적 신호적 연결을 위한 본딩 와이어(bonding wire)의 도입이 요구되지 않는다. 본딩 와이어와 PCB 기판의 도입이 배제되므로, 반도체 칩(100, 400, 500)과 외부 접속 단자(610)과의 전기적 신호적 연결 경로(path)의 단축이 유효하여 고속 동작 시 신호 지연(signal delay)을 유효하게 억제할 수 있다.
반도체 칩(100, 400, 500)의 동작 주파수가 기가 헤르쯔(giga Hz) 수준으로 높아지며, 적층된 반도체 칩(100, 400, 500)의 위치 또는 적층된 층위에 따라 전기적 신호적 경로 차이에 의한 신호 미스매치(signal mismatch)가 유발될 수 있다. 본 출원의 실시예에서는 외부 접속 단자(610)에 상대적으로 가까운 쪽에 위치하는 제3유전층(250)이 상대적으로 먼 쪽에 위치하는 제1유전층(210) 또는 제2유전층(230)에 비해 낮은 유전 상수를 가지는 유전 물질을 포함하도록 함으로써, 즉, 제3유전층(250)이 제2유전층(230) 보다 낮은 유전 상수를 가지는 유전 물질을 포함하고, 제2유전층(230)이 제1유전층(210) 보다 낮은 유전 상수를 가지는 유전 물질을 포함하도록 함으로써, 신호 미스매치가 유발되는 것을 유효하게 억제할 수 있다.
반도체 칩(100, 400, 500)의 동작 주파수가 높아짐에 따른 신호 지연을 억제하기 위해서, 유전층(210, 230, 250)의 유전 상수를 상이하게 도입한다. 외부 접속 단자(610)에 가까운 제3유전층(250)의 유전 상수 보다 상대적으로 먼 쪽에 위치하는 제2유전층(230) 또는 제1유전층(210)의 유전 상수를 높게 하여, 제2유전층(230) 또는 제1유전층(210) 또는 제2유전층(230)에 의해 제공될 수 있는 커패시턴스(capacitance)들이 상부의 제3유전층(250)에 의해 제공될 수 있는 커패시턴스 보다 높게 유도한다. 커패시턴스가 높아질 수록 임피던스(impedance)는 낮아지므로, 신호 지연이 유효하게 억제될 수 있다.
제1반도체 칩(100)과 외부 접속 단자(610) 사이의 제1신호 경로는 제1배선층(310), 제1비아부(335), 제2비아부(355) 및 제3배선층(350)을 포함할 수 있으며, 제2반도체 칩(400)과 외부 접속 단자(610) 사이의 제2신호 경로는 제2배선층(330), 제2비아부(355) 및 제3배선층(350)을 포함할 수 있으며, 제3반도체 칩(500)과 외부 접속 단자(610) 사이의 제3신호 경로는 제3배선층(350)을 포함하므로, 제1, 제2 및 제3신호 경로는 경로 거리가 상이함에 따라 신호 미스매치가 유발될 수 있다. 제1배선층(310) 주위의 제1유전층(210)을 유전 상수가 상대적으로 높은 유전 물질로 도입됨에 따라 보다 기생 커패시턴스가 유도되고 보다 낮은 임피던스가 유도되므로, 경로 증가에 따른 신호 지연을 상대적으로 억제시킬 수 있어 경로 증가에 따른 신호 미스매치를 상대적으로 완화시킬 수 있다. 마찬가지로, 제1비아부(335) 및 제2배선층(330) 주위의 제2유전층(230)을 유전 상수가 제1유전층(210) 보다 낮고 제3유전층(250) 보다 높은 유전 물질로 도입함으로써, 경로 증가에 따른 신호 지연을 억제하여 신호 미스매치를 상대적으로 완화시킬 수 있다.
제1유전층(210) 또는 제2유전층(230), 제3유전층(250)은 ABF와 같은 유전 물질로 이루어질 수 있는 데, ABF는 3.3 내지 3.8 정도의 유전 상수를 가질 수 있어, 제3유전층(250)과 제2유전층(230), 제1유전층(210) 순으로 높은 유전 상수를 가지게 유도할 수 있다. 또한, 신호 미스매치 정도에 따라 제1유전층(210) 또는 제2유전층(230)에 보다 높은 유전 상수를 유도하기 위해서, ABF에 세라믹 필러(ceramic filler)를 함유시켜 제1유전층(210) 또는 제2유전층(230)이 보다 높은 유전 상수를 가지게 할 수 있다. 세라믹 필러는 규소(SiO2)나 알루미나(Al2O3)일 수 있으며, 보다 높은 유전 상수를 가지는 바륨티타늄산화물(BaTiO3)을 포함할 수 있다. 이러한 세라믹 필러는 0.5㎛ 내지 1.0㎛ 정도 입도를 가질 수 있으며, ABF나 에폭시 수지에 함유되는 양에 따라 전체 유전층의 유전 상수를 증가시키는 역할을 할 수 있다. 제3유전층(250)의 경우 ABF층으로 형성하고, 제2유전층(230) 및 제1유전층(250) 순으로 세라믹 필러의 함량을 증가시켜 유전 상수가 상대적으로 높아지도록 유도할 수 있다. 유전층(210, 230, 250)은 대략 10 내지 1000㎛ 두께로 형성될 수 있으며, 바륨티타늄산화물(BaTiO3)과 같이 고유전 세라믹 필러를 함유시킬 경우 20 내지 30의 유전 상수를 가지게 유도할 수 있다.
도 2 내지 도 13은 본 출원의 실시예에 따른 전자 소자의 적층 패키지 및 제조 방법을 예시하는 도면들이다.
도 2는 캐리어(carrier: 700) 상에 제1반도체 칩(100)을 부착하는 과정을 보여준다. 캐리어(700)는 공정 진행을 위해 임시 도입한 부재로 임시 기판이나 또는 임시 필름(film) 형태일 수 있다. 캐리어(700) 상에 제1반도체 칩(100)을 부착할 때 제1반도체 칩(100)과 캐리어(700) 사이에 접착층을 도입할 수 있으며, 경우에 따라 캐리어(700)가 접착 특성을 가져 접착층 도입 없이 제1반도체 칩(100)이 부착될 수 있다. 제1반도체 칩(100)은 제1접촉부(110)이 상측으로 향하게 하면이 캐리어(700)에 부착되도록 실장된다.
도 3 및 도 4는 제1유전층(210)을 캐리어(700)에 라미네이션(lamination)하는 과정을 보여준다. 제1유전층(210)은 필름(film) 또는 시트(sheet) 형태로 도입될 수 있으며, 제1유전층(210)의 필름을 제1반도체 칩(100) 상에 정렬하고, 열 및 압력을 인가하며 프레스(press)하여 라미네이션함으로써, 도 4에 제시된 바와 같이 제1유전층(210)이 제1반도체 칩(100)의 상측 및 하측 표면들을 덮어 함침하도록 할 수 있다. 제1유전층(210)의 라미네이션 시 제1접촉부(110)을 이루는 제1연결 범프(113)가 제1유전층(210)을 관통하여 노출되도록 유도할 수도 있으나, 제1연결 범프(113)를 덮도록 제1유전층(210)이 라미네이션되도록 유도할 수도 있다.
도 5는 제1접촉부(110)를 노출하는 제1오픈부(first opening: 211)를 형성하는 과정을 보여준다. 제1유전층(210)의 일부를 제거하여 제1오픈부(211)가 제1접촉부(110)를 노출하도록 한다. 제1접촉부(110)에 중첩된 제1유전층(210) 부분을 선택적으로 제거하여 제1오픈부(211)를 형성할 수 있다. 제1유전층(210)에 레이저(laser) 광을 이용한 레이저 드릴링(laser drilling) 과정을 이용하여 제1오픈부(211)를 형성하거나, 제1유전층(210)에 레지스트 패턴(resist pattern)을 식각 마스크(mask)로 형성하고, 이를 이용하여 노출된 제1유전층(210)을 부분을 선택적으로 제거하는 식각 과정을 건식 식각 또는 습식 식각으로 수행할 수 있다. 제1연결 범프(113)가 제1유전층(210)을 관통하게 라미네이션이 진행될 경우, 제1연결 범프(113)가 제1유전층(210) 상측으로 노출될 수 있으므로, 제1연결 범프(113) 상측에 잔류하는 유전 물질을 제거하는 디스미어(dismear) 과정을 수행하여 제1접촉부(110)를 노출시킬 수도 있다. 이러한 경우 제1접촉부(110)의 제1연결 범프(113)의 높이가 상대적으로 높아져야 하므로, 제1연결 범프(113)의 크기가 미세한 크기를 가질 경우, 별도의 제거 과정을 도입하여 제1오픈부(211)를 형성하는 과정을 도입하는 것이 유효할 수 있다.
도 6은 제1배선층(310)을 형성하는 과정을 보여준다. 제1유전층(210) 상에 제1오픈부(211)를 채워 제1접촉부(110)과 연결되는 도금층을 도전층으로 형성할 수 있다. 도금층은 구리(Cu) 도금 과정으로 형성될 수 있으며, 구리 도금을 위한 시드층(seed layer)이 제1유전층(도 3의 210) 표면에 미리 부착된 필름을 라미네이션하여 제1유전층(210)을 형성할 수 있다. 구리 도금 과정에서 도시되지는 않았으나, 제1유전층(210) 상에 도금 레지스트 패턴(도시되지 않음)을 형성하고, 이후에 도금을 수행한 후 도금 레지스트 패턴을 제거함으로써 제1배선층(310)을 회로 배선 패턴으로 패터닝(patterning)할 수 있다.
도 7은 제1배선층(310) 상에 제1접착층(271)으로 제2반도체 칩(400)을 부착하는 과정을 보여준다. 제1배선층(310) 상에 제1접착층(271)을 도포하고 제1접착층(271)에 제2반도체 칩(400)을 부착하여, 제1반도체 칩(100) 상에 정렬된 제2반도체 칩(400)을 적층한다. 제1접착층(271)을 액상으로 도포될 수 있지만, 시트 또는 필름 형상으로 제2반도체 칩(400) 후면에 부착된 후, 제2반도체 칩(400)이 제1배선층(310)이 형성된 제1유전층(210) 상에 실장되며 제1접착층(271)이 제2반도체 칩(400)을 제1배선층(310) 및 제1유전층(210) 상에 도입될 수도 있다.
도 8은 제2반도체 칩(400)을 함침하는 제2유전층(230)을 형성하는 과정을 보여준다. 제1유전층(210)을 라미네이션 하는 과정과 마찬가지로 제2유전층(230)을 제2반도체 칩(400)에 정렬 도입한 후 라미네이션한다. 라미네이션 과정에 의해 제2유전층(230)은 제2반도체 칩(400)의 상측 및 하측 표면들을 덮어 함침한다.
도 9는 제2접촉부(410)를 노출하는 제2오픈부(231) 및 제1비아홀(via hole: 235)를 형성하는 과정을 보여준다. 제1오픈부(도 5의 211)을 형성하는 과정과 마찬가지로 제2유전층(230)의 일부를 제거하여 제2오픈부(231)가 제2접촉부(410)를 노출하도록 할 수 있다. 또는, 디스미어(dismear) 과정을 수행하여 제2접촉부(410)를 노출시킬 수도 있다. 제2반도체 칩(400) 외곽 부분의 제2유전층(230) 부분을 선택적으로 제거하여 제1비아(도 1의 335)를 위한 제1비아홀(235)를 형성한다. 제1비아홀(235)을 형성하는 과정은 레이저 드릴링이나 기계적 드릴링과 같은 드릴링 과정이나 경우에 따라 식각 마스크를 이용한 선택적 식각 과정으로 형성될 수 있다. 제1비아홀(235)은 하부의 제1배선층(310) 부분을 바닥 부분에 노출하도록 형성될 수 있다.
도 10은 제2배선층(330)을 형성하는 과정을 보여준다. 제1배선층(310)을 형성하는 과정과 마찬가지로 제2오픈부(231) 및 제1비아홀(235)를 채우는 도전층을 형성할 수 있다. 제1배선층(310)을 형성하는 과정과 마찬가지로 구리 도금층을 형성하는 도금 과정을 수행하여 제2배선층(330)을 형성하여 회로 배선 패턴을 제공할 수 있다. 제2배선층(330)은 제2오픈부(231)를 채워 제2접촉부(410)에 연결되는 제2연결부(331)와 제1비아홀(235)를 채우는 제1비아부(335)를 포함하여 형성될 수 있다.
도 11은 제2배선층(330) 상에 제2접착층(275)으로 제3반도체 칩(500)을 부착하는 과정을 보여준다. 제2반도체 칩(400) 및 제2유전층(230), 제2배선층(330)을 형성하는 과정을 반복 수행하여 다수의 반도체 칩을 더 적층할 수 있다. 예컨대, 제2배선층(330) 상에 제2접착층(275)을 도포하고 제2접착층(275)에 제2반도체 칩(500)을 부착하여, 제2반도체 칩(400) 상에 정렬된 제3반도체 칩(500)을 적층한다. 제1접착층(275)은 도포 과정으로 도입될 수 있지만, 필름 또는 시트 형태로 도입될 수도 있다.
도 12는 제3반도체 칩(500)을 함침하는 제3유전층(250)을 형성하는 과정을 보여준다. 제1 또는 제2유전층(210, 230)을 라미네이션 하는 과정과 마찬가지로 제3유전층(250)을 제3반도체 칩(500)에 정렬 도입한 후 라미네이션한다. 라미네이션 과정에 의해 제3유전층(250)은 제3반도체 칩(500)의 상측 및 하측 표면들을 덮어 함침한다.
제3접촉부(510)를 노출하는 제3오픈부(251) 및 제2비아홀(255)를 형성한다. 제1 또는 제2오픈부(도 5의 211 또는 도 9의 231)을 형성하는 과정과 마찬가지로 제3유전층(250)의 일부를 제거하여 제3오픈부(251)가 제3접촉부(510)를 노출하도록 할 수 있다. 제3반도체 칩(500) 외곽 부분의 제3유전층(250) 부분을 선택적으로 제거하여 제2비아(도 1의 355)를 위한 제2비아홀(255)를 제1비아홀(도 9의 235)를 형성하는 과정과 마찬가지로 형성한다. 제2비아홀(255)은 제1비아홀(235)에 정렬되어 제1비아부(335)를 노출하게 형성될 수 있다. 또는 제2비아홀(255)는 제1비아부(335)가 형성되지 않은 다른 위치에서 하부의 제1배선층(310)을 바닥 부분에 노출하는 깊은 관통홀로 형성될 수도 있다.
도 13은 제3배선층(350)을 형성하는 과정을 보여준다. 제1 또는 2배선층(310, 330)을 형성하는 과정과 마찬가지로 제3오픈부(251) 및 제2비아홀(255)를 채우는 도전층을 구리 도금 과정으로 형성할 수 있다. 제3배선층(350)은 제2오픈부(251)를 채워 제3접촉부(510)에 연결되는 제3연결부(351)와 제2비아홀(255)를 채우는 제2비아부(355)를 포함하여 형성될 수 있다.
이후에, 캐리어(700)을 제거하고, 캐리어(700)의 제거에 의해 노출되는 제1반도체 칩(100)의 하면을 덮는 제1보호층(도 1의 631)을 솔더 레지스트층을 포함하여 형성할 수 있다. 또한, 제3배선층(350)을 덮어 보호하는 제2보호층(도 1의 635)를 솔더 레지스트층을 포함하여 형성할 수 있고, 솔더 레지스트층에 의해 노출된 제3배선층(350) 부분에 솔더볼과 같은 외부 접속 단자(도 1의 610)을 부착하는 단계를 수행하여 전자 소자의 적층 패키지를 형성할 수 있다.
비아부(도 1의 301)은 제1비아홀(도 9의 235) 및 제2비아홀(도 12의 255)을 포함하게 형성될 수 있으나, 비아부(301)은 제2 및 제3유전층(230, 250)을 관통하는 형태로 형성될 수도 있다.
도 14 및 도 15는 본 출원의 실시예에 따른 전자 소자의 적층 패키지 및 제조 방법의 변형예를 예시하는 도면들이다.
도 14는 제2 및 제3유전층(230, 250)을 관통하는 제3비아홀(1257)을 형성하는 과정을 보여준다. 캐리어(1700) 상에 제1접촉 패드(1111) 및 제1연결 범프(1113)을 포함하는 제1접촉부(1110)을 가지는 제1반도체 칩(1100)을 부착하고, 제1유전층(1210)을 라미네이션하고, 제1배선층(1310)을 제1연결부(1311)을 포함하도록 형성한다. 제2접촉 패드(1411) 및 제2연결 범프(1413)을 포함하는 제2접촉부(1410)을 가지는 제2반도체 칩(1400)을 제1접착층(1271)을 이용하여 부착하고, 제2유전층(1230)을 라미네이션하고, 제2배선층(1330)이 제2연결부(1311)을 포함하도록 형성한다. 제3접촉 패드(1511) 및 제3연결 범프(1513)을 포함하는 제3접촉부(1510)을 가지는 제3반도체 칩(1500)을 부착하고, 제3유전층(1250)을 라미네이션한다.
제3유전층(1250)의 일부를 제거하여 제3오픈부(1251)가 제3접촉부(1510)를 노출하도록 하고, 제3유전층(1250)의 제3반도체 칩(1500)의 외곽 부분을 선택적으로 제거하여 제3비아홀(1257)을 형성한다. 이때, 제3비아홀(1257)은 제3유전층(1250)을 관통하고 이어 노출되는 제2배선층(1330) 부분을 관통한 후, 제2유전층91230)을 관통하여 제1배선층(1310) 부분을 바닥에 노출하도록 형성될 수 있다.
도 15는 제3배선층(1350)을 형성하는 과정을 보여준다. 제3오픈부(1251) 및 제3비아홀(1257)를 채우는 도전층을 구리 도금 과정으로 형성할 수 있다. 제3배선층(1350)은 제3오픈부(1251)를 채워 제3접촉부(1510)에 연결되는 제3연결부(1351)와 제3비아홀(1257)를 채우는 비아부(1357)를 포함하여 형성될 수 있다. 비아부(1357)은 제2유전층(1230)을 관통하는 제1비아부(1335)와 제3유전층(1250)을 관통하는 제2비아부(1355)가 하나의 몸체를 이루게 형성될 수 있다.
상술한 바와 같은 본 출원의 전자 소자의 적층 패키지 구조 및 제조 방법은, 전체 패키지 두께를 보다 얇게 구현하는 것을 가능하게 해 주며, 또한, 반도체 칩이 고속 동작할 때 적층된 위치에 따른 신호 경로의 거리 차이에 의해 신호 미스매치가 유발되는 것을 유효하게 억제할 수 있다. 이에 따라, 고속 동작 및 고용량의 전자 소자의 적층 패키지를 구현할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100, 400, 500: 반도체 칩, 210, 230, 250: 유전층,
310, 330, 350: 배선층.

Claims (20)

  1. 제1접촉부를 가지는 제1반도체 칩을 함침하는 제1유전층;
    상기 제1유전층을 관통하여 상기 제1접촉부에 연결되는 제1연결부를 포함하고 상기 제1유전층 상으로 연장된 제1배선층;
    상기 제1배선층 상에 배치되고 제2접촉부를 가지는 제2반도체 칩;
    상기 제2반도체 칩을 함침하고 상기 제1유전층과 상이한 유전 상수(dielectric constant)를 가지는 제2유전층;
    상기 제2유전층을 관통하여 상기 제2접촉부에 연결되는 제2연결부 및 상기 제2유전층을 관통하여 상기 제1배선층에 연결되는 제1비아(via)부를 포함하고 상기 제2유전층 상으로 연장된 제2배선층; 및
    상기 제2배선층에 연결된 외부 접속 단자를 포함하는 전자 소자의 적층 패키지.
  2. 제1항에 있어서,
    상기 제2유전층은
    상기 제1유전층의 유전 상수(dielectric constant) 보다 낮은 유전 상수를 가지는 전자 소자의 적층 패키지.
  3. 제1항에 있어서,
    상기 제1유전층 또는 제2유전층은
    에폭시(epoxy) 수지층 또는 ABF(Aginomoto Build up Film)층를 포함하는 전자 소자의 적층 패키지.
  4. 제1항에 있어서,
    상기 제1접촉부는
    상기 제1반도체 칩에 형성된 접촉 패드(contact pad)이거나
    상기 접촉 패드에 형성된 연결 범프(bump)를 포함하는 전자 소자의 적층 패키지.
  5. 제1항에 있어서,
    상기 제1접촉부는
    상기 제1반도체 칩의 중앙부에 위치하고,
    상기 제1배선층은 상기 제1 및 제2반도체 칩들 사이를 가로질러 상기 제1비아부에 다다르게 연장된 전자 소자의 적층 패키지.
  6. 제1항에 있어서,
    상기 제1유전층의 상기 제1배선층에 접촉하는 표면과 반대되는 반대측 표면 상을 덮고 인근하는 상기 반도체 칩의 하면을 덮는 제1보호층; 및
    상기 제2배선층을 덮어 보호하는 제2보호층을 더 포함하는 전자 소자의 적층 패키지.
  7. 제1항에 있어서,
    상기 제2배선층 상에 배치되고 제3접촉부를 가지는 제3반도체 칩;
    상기 제3반도체 칩을 함침하고 상기 제1 및 제2유전층들과 상이한 유전 상수를 가지는 제3유전층; 및
    상기 제3유전층을 관통하여 상기 제3접촉부에 연결되는 제3연결부 및 상기 제3유전층을 관통하여 상기 제2배선층에 연결되는 제2비아(via)부를 포함하고 상기 제3유전층 상으로 연장된 제3배선층을 더 포함하고,
    상기 외부 접속 단자는 상기 제3배선층에 직접적으로 연결된 전자 소자의 적층 패키지.
  8. 제7항에 있어서,
    상기 제3유전층은
    상기 제2유전층의 유전 상수(dielectric constant) 보다 낮은 유전 상수를 가지는 전자 소자의 적층 패키지.
  9. 제1유전층이 제1접촉부를 가지는 제1반도체 칩을 함침하는 단계;
    상기 제1유전층을 관통하여 상기 제1접촉부에 연결되는 제1연결부를 포함하는 제1배선층을 상기 제1유전층 상에 형성하는 단계;
    상기 제1배선층 상에 제2접촉부를 가지는 제2반도체 칩을 부착하는 단계;
    상기 제1유전층과 상이한 유전 상수(dielectric constant)를 가지는 제2유전층이 상기 제2반도체 칩을 함침하는 단계;
    상기 제2유전층을 관통하여 상기 제2접촉부에 연결되는 제2연결부 및 상기 제2유전층을 관통하여 상기 제1배선층에 연결되는 제1비아(via)부를 포함하는 제2배선층을 상기 제2유전층 상에 형성하는 단계; 및
    상기 제2배선층에 외부 접속 단자를 연결하는 단계를 포함하는 전자 소자의 적층 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 제2유전층은
    상기 제1유전층의 유전 상수(dielectric constant) 보다 낮은 유전 상수를 가지도록 형성되는 전자 소자의 적층 패키지 제조 방법.
  11. 제9항에 있어서,
    상기 제1유전층이 상기 제1반도체 칩을 함침하는 단계는
    상기 제1반도체 칩을 캐리어(carrier) 상에 부착하는 단계;
    상기 제1반도체 칩 상에 상기 제1유전층의 필름을 정렬하는 단계; 및
    상기 제1유전층의 필름을 상기 캐리어에 라미네이션(lamination)시키는 단계를 포함하는 전자 소자의 적층 패키지 제조 방법.
  12. 제9항에 있어서,
    상기 제1배선층을 형성하는 단계는
    상기 제1유전층의 일부를 제거하여 상기 제1접촉부를 노출시키는 단계; 및
    상기 노출된 제1접촉부와 접촉하는 도금층을 형성하는 단계를 포함하는 전자 소자의 적층 패키지 제조 방법.
  13. 제9항에 있어서,
    상기 제2배선층을 형성하는 단계는
    상기 제2유전층의 일부를 제거하여 상기 제2접촉부를 노출시키는 단계;
    상기 제2유전층을 관통하여 상기 제1배선층의 일부를 노출하는 제1비아홀(via hole)을 형성하는 단계; 및
    상기 노출된 제1접촉부 및 상기 제1비아홀을 채우는 도금층을 형성하는 단계를 포함하는 전자 소자의 적층 패키지 제조 방법.
  14. 제9항에 있어서,
    상기 제2배선층을 형성하는 단계 이후에
    상기 제2배선층 상에 제3접촉부를 가지는 제3반도체 칩을 부착하는 단계;
    상기 제1 및 제2유전층들과 상이한 유전 상수(dielectric constant)를 가지는 제3유전층이 상기 제3반도체 칩을 함침하는 단계; 및
    상기 제3유전층을 관통하여 상기 제3접촉부에 연결되는 제3연결부 및 상기 제3유전층을 관통하여 상기 제2배선층에 연결되는 제2비아(via)부를 포함하는 제3배선층을 상기 제3유전층 상에 형성하는 단계를 더 포함하는 전자 소자의 적층 패키지 제조 방법.
  15. 제14항에 있어서,
    상기 제3유전층은
    상기 제2유전층의 유전 상수(dielectric constant) 보다 낮은 유전 상수를 가지도록 형성되는 전자 소자의 적층 패키지 제조 방법.
  16. 제1항에 있어서,
    상기 외부 접속 단자를 연결하는 단계는
    상기 캐리어를 제거하는 단계; 및
    상기 캐리어의 제거에 의해 노출되는 상기 제1반도체 칩의 하면을 덮는 제1보호층, 및 상기 제2배선층을 덮어 보호하는 제2보호층을 형성하는 단계를 더 포함하는 전자 소자의 적층 패키지 제조 방법.
  17. 제1유전층이 제1접촉부를 가지는 제1반도체 칩을 함침하는 단계;
    상기 제1유전층을 관통하여 상기 제1접촉부에 연결되는 제1연결부를 포함하는 제1배선층을 상기 제1유전층 상에 형성하는 단계;
    상기 제1배선층 상에 제2접촉부를 가지는 제2반도체 칩을 부착하는 단계;
    상기 제1유전층과 상이한 유전 상수(dielectric constant)를 가지는 제2유전층이 상기 제2반도체 칩을 함침하는 단계;
    상기 제2유전층을 관통하여 상기 제2접촉부에 연결되는 제2연결부를 포함하는 제2배선층을 상기 제2유전층 상에 형성하는 단계;
    상기 제2배선층 상에 제3접촉부를 가지는 제3반도체 칩을 부착하는 단계;
    상기 제1 및 제2유전층들과 상이한 유전 상수(dielectric constant)를 가지는 제3유전층이 상기 제3반도체 칩을 함침하는 단계;
    상기 제3유전층을 관통하여 상기 제3접촉부에 연결되는 제3연결부 및 상기 제3 및 제2유전층들을 관통하여 상기 제2 및 제1배선층에 연결되는 비아(via)부를 포함하는 제3배선층을 상기 제3유전층 상에 형성하는 단계; 및
    상기 제3배선층에 외부 접속 단자를 연결하는 단계를 포함하는 전자 소자의 적층 패키지 제조 방법.
  18. 제17항에 있어서,
    상기 제3유전층은
    상기 제2유전층의 유전 상수(dielectric constant) 보다 낮은 유전 상수를 가지도록 형성되고,
    상기 제2유전층은
    상기 제1유전층의 유전 상수(dielectric constant) 보다 낮은 유전 상수를 가지도록 형성되는 전자 소자의 적층 패키지 제조 방법.
  19. 제17항에 있어서,
    상기 외부 접속 단자를 연결하는 단계는
    상기 캐리어를 제거하는 단계; 및
    상기 캐리어의 제거에 의해 노출되는 상기 제1반도체 칩의 하면을 덮는 제1보호층, 및 상기 제3배선층을 덮어 보호하는 제2보호층을 형성하는 단계를 더 포함하는 전자 소자의 적층 패키지 제조 방법.
  20. 제17항에 있어서,
    상기 제1, 제2 또는 제3반도체 칩은
    메모리(memory) 반도체 칩 또는 로직(logic) 칩을 포함하는 전자 소자의 적층 패키지 제조 방법.
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