TW201903994A - 半導體封裝 - Google Patents

半導體封裝 Download PDF

Info

Publication number
TW201903994A
TW201903994A TW107119266A TW107119266A TW201903994A TW 201903994 A TW201903994 A TW 201903994A TW 107119266 A TW107119266 A TW 107119266A TW 107119266 A TW107119266 A TW 107119266A TW 201903994 A TW201903994 A TW 201903994A
Authority
TW
Taiwan
Prior art keywords
package
semiconductor
wafer
substrate
antenna
Prior art date
Application number
TW107119266A
Other languages
English (en)
Inventor
韓府義
周哲雅
郭哲宏
吳文洲
陳南誠
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Publication of TW201903994A publication Critical patent/TW201903994A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16141—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged on opposite sides of a substrate, e.g. mirror arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Details Of Aerials (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本發明公開一種半導體封裝，包括：底部晶片封裝，具有第一側和與該第一側相對的第二側，該底部晶片封裝進一步包括第一半導體晶片；以及第一頂部天線封裝，安裝在底部晶片封裝的第一側上並且具有第一輻射天線元件。將底部晶片封裝和第一頂部天線封裝分離開，就可以對底部晶片封裝和第一頂部天線封裝進行分別設計，以滿足兩者之間不同的功能和要求，相容天線和佈線的設計要求；在底部晶片封裝上進行較密集的佈線以實現互連，而第一頂部天線封裝上則可以佈置的較為均勻，從而實現較低的封裝成本，較短的前置時間和較好的設計靈活性。

Description

半導體封裝
本發明涉及半導體技術領域，尤其涉及一種半導體封裝。
如本領域所知，晶片和天線之間較短的互連（interconnect）在毫米波（mmW，millimeter-wave）應用中越來越關鍵。為了實現晶片和天線之間更短的互連以及更小的體積和更高的半導體封裝整合度，在半導體晶片封裝領域中已經開發出了在封裝內包含有積體電路（IC，integrated circuit）晶片和天線的天線封裝（AiP，Antenna in Package）。
遺憾的是，天線和佈線之間對基板層的設計要求是非常不同。典型地，通常需要在基板層中使用薄堆積（build-up）層，以便實現薄通孔和密集互連。然而，這種要求與天線設計的要求相矛盾，天線設計通常需要厚的、幾乎均勻分佈的基板層。
因此，如何提供一種半導體封裝以解決上述矛盾，成為本領域亟需解決的問題。
有鑑於此，本發明提供一種半導體封裝，以更好的相容天線和佈線的設計要求。
根據本發明的一個方面，公開一種半導體封裝，包括：
底部晶片封裝，具有第一側和與該第一側相對的第二側，該底部晶片封裝進一步包括第一半導體晶片；以及
第一頂部天線封裝，安裝在底部晶片封裝的第一側上並且具有第一輻射天線元件。
本發明提供的半導體封裝由於包括底部晶片封裝和第一頂部天線封裝，採用這種方式，將底部晶片封裝和第一頂部天線封裝分離開，就可以對底部晶片封裝和第一頂部天線封裝進行分別設計，以滿足兩者之間不同的功能和要求，相容天線和佈線的設計要求；本發明可以在底部晶片封裝上進行較密集的佈線以實現互連，而第一頂部天線封裝上則可以佈置的較為均勻，從而實現較低的封裝成本，較短的前置時間和較好的設計靈活性。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而係以元件在功能上的差異來作為區別的基準。本發明的範圍應當參考後附的申請專利範圍來確定。本發明中使用的術語“元件”、“系統”和“裝置”可以係與電腦相關的實體，其中，該電腦可以係硬體、軟體、或硬體和軟體的結合。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
對這些實施例進行了詳細的描述係為了使本領域的技術人員能夠實施這些實施例，並且應當理解，在不脫離本發明的精神和範圍情況下，可以利用其他實施例進行機械、化學、電氣和程式上的改變。因此，以下詳細描述並非係限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍第限定。
下面將參考特定實施例並且參考某些附圖來描述本發明，但係本發明不限於此，並且僅由申請專利範圍限制。所描述的附圖僅係示意性的而並非限制性的。在附圖中，為了說明的目的，一些元件的尺寸可能被誇大，而不係按比例繪製。在本發明的實踐中，尺寸和相對尺寸不對應於實際尺寸。
術語“晶粒（die）”，“晶片（chip）”，“半導體晶片”和“半導體晶粒”在整個說明書中可互換使用，以表示積體電路晶片或晶粒。本文使用的術語“水準”可以定義為平行於平面或表面（例如基板的表面）的方向，而不管它的朝向如何。如本文所使用的術語“垂直”可以指與剛剛描述的水準方向正交的方向。而例如“在…上”，“在…上方”，“在…下”，“底部”，“頂部”，“側”（例如“側壁”），“較高”，“較低”，“之上”和“之下”，均可以參考水平面。
本發明涉及一種半導體封裝，包括安裝在底部半導體晶片封裝（或底部晶片封裝）上的至少一個分離（discrete）天線裝置（或頂部天線封裝），由此形成天線疊層封裝結構。根據本發明一些實施例，本文中各種實施例中公開的示例性半導體封裝提供了包括但不限於：與常規的在封裝中的天線相比，具有更低的封裝成本，更短的前置時間（lead-time）和/或更好的設計靈活性的優點。
具體來說，習知技術中，包含有積體電路晶片和天線的封裝體為了相容這兩種結構，封裝體中會留出更複數個較薄的薄基板層，為積體電路晶片設置更多的佈線；同時封裝體較厚也可以為天線留出較厚的厚基板層，以承載天線的設計。因此習知技術中的封裝體會製造的較厚、體積較大，從而容納數量較多的薄基板層以及較厚的厚基板層，例如封裝體可能需要12層基板層，以滿足包括積體電路晶片和天線的封裝體的需求。
而本發明中將頂部天線封裝與底部晶片封裝分離開，就可以將這兩個結構分開製造成型後再組裝在一起。這樣可以根據頂部天線封裝與底部晶片封裝各自不同的功能和要求進行設計和製造，而無需將封裝體做的較厚去相容其他的結構，所以頂部天線封裝與底部晶片封裝中每一個都可以做的較薄，例如習知的封裝體需要12層基板層，而本發明中封裝相同的晶片和天線只需要6層基板層（例如底部晶片封裝）和2層基板層（例如頂部天線封裝）即可，因此本發明中需要的材質相比習知技術更少，需要的製程也更少，從而大大降低了生產、封裝成本。此外，頂部天線封裝與底部晶片封裝可分開製造成型，這樣就可以同時生產頂部天線封裝與底部晶片封裝之後，再組裝得到半導體封裝，而習知技術中一整個封裝體僅能按照流程在一條流水線生產，因此本發明中頂部天線封裝與底部晶片封裝分離可以加快生產效率，具有更短的前置時間。並且本發明中頂部天線封裝與底部晶片封裝分離，用戶或設計人員可根據需要對封裝進行組合，以滿足不同的需求。例如可以將複數個底部晶片封裝連接在一起使用，或根據需求選擇複數個底部晶片封裝和頂部天線封裝組合在一起使用，適應不同的應用場景和用戶需求，因此本發明的方案增加了設計彈性，具有更好的設計靈活性，可以滿足更廣泛的使用需求。
第1圖是示出根據本發明一個實施例的包括安裝在底部晶片封裝上的分離天線裝置的示例性半導體封裝1a的示意性橫截面圖。根據一個實施例，半導體封裝可以是無線模組，並且分離天線裝置可以是天線封裝。如第1圖所示，半導體封裝1a包括底部晶片封裝10和安裝在底部晶片封裝10上的頂部天線封裝20。底部晶片封裝10具有第一側10a和與第一側10a相對的第二側10b。頂部天線封裝20可以安裝在第一側10a上。底部晶片封裝10可以包括安裝在第二側10b上的半導體晶片（或半導體晶粒）30。例如，半導體晶片30可以是RFIC（Radio Frequency Integrated Circuit，射頻積體電路）晶片、基帶（base-band）積體電路晶片和/或系統單晶片（SOC，System-in-Chip）晶粒，但不限於此。此外，半導體晶片30的數量不限於一個，也可以是兩個或更複數個，本實施例中其餘的實施方式中半導體晶片的數量也不限於一個，可以是兩個或更複數個。另外，還可以設置模塑料覆蓋半導體晶片30，以保護半導體晶片；模塑料還可以設置在頂部天線封裝20與底部晶片封裝10之間，以提高半導體封裝的機械強度。
根據一個實施例，底部晶片封裝10可以包括封裝基板100，封裝基板100具有帶有一個或複數個導電通孔112的芯部110，以及一個或複數個堆積（build-up）層120。導電通孔112可以是電鍍（plate）通孔，或其他可以導電的結構，本文中其他的導電通孔也可以是電鍍通孔或其他可以導電的結構。導電通孔112中可以設置導電跡線114以實現導電的功能。堆積層120可以具有一個或複數個形成在堆積層中的通孔122和/或導電跡線114，以在整個底部晶片封裝10中佈設訊號、接地和/或電源，也就是導電跡線114可以從導電通孔112延伸到通孔122，以提供從導電通孔112至堆積層120的電連接。堆積層120可以在芯部110的相對的兩側均有設置。在底部的堆積層120的底表面（靠近第二側10b的表面）上的導電跡線124採用一個或複數個焊盤的形式，半導體晶片30可以與導電元件312連接在該焊盤上。例如，導電元件312可以包括焊球、焊料凸塊、銅凸塊、金凸塊或其他任何適合的導電裝置。導電跡線114可以連接至導電跡線124。此外導電跡線114也可以是與導電跡線124一體的，或者在不同的製程中分開形成的。導電跡線124上的焊盤可以是僅在導電跡線124上留出空位，而不做任何特殊的處理，例如焊盤區域與導電跡線124的其他區域是平齊的。當然也可以做其他處理，例如在導電跡線124上做出凸台或凹槽以用作焊盤；當然也可以將焊盤區域處理的更粗糙或更光滑，或設置若干小凸塊等等。
例如，芯部110可以包括任何適合的材質，包括玻璃纖維片（fiberglass sheet）、預浸材質（prepreg）、FR-4材質、FR-5材質或它們的組合的環氧層壓板（epoxy laminate）。導電跡線114，124、導電通孔112和導電通孔122可以包括任何適合的導電材質，包括銅、銀、金、鎳或它們的組合。堆積層120可以包括任何適合的介電材質，包括聚醯亞胺（polyimide）、預浸材質、聚合物（polymer）等。
根據一個實施例，底部晶片封裝10可以進一步包括在第一側10a和第二側10b上的阻焊層（solder mask layer）130。為了互連的目的，阻焊層130可以包括用於暴露導電跡線124中相應的焊盤的開口。根據一個實施例，導電元件140的陣列可以設置在底部晶片封裝10的第二側10b上以便進一步與印刷電路板或主機板的互連。
頂部天線封裝20可以包括基板210。頂部天線封裝20通過導電元件240電耦合到底部晶片封裝10，導電元件240以一個或複數個焊盤的形式耦合到堆積層120的頂表面（靠近第一側10a的表面）上的導電跡線124，並且導電元件240以一個或複數個焊盤的形式耦合到在基板210的底表面（朝向堆積層120的表面）上的導電跡線214。例如，導電元件240可以包括焊球、焊料凸塊、銅凸塊、金凸塊或其他任何適合的導電裝置。此外，基板210可以包括一個或複數個導電通孔（例如電鍍通孔）212以將訊號從基板210的一側按路線發送到基板210的另一側。
例如，基板210可以是陶瓷（ceramic）基板、半導體基板、電介質（dielectric）基板、玻璃基板，但不限於此。根據本發明的實施例，頂部天線封裝20可以是低溫共燒陶瓷（LTCC，low temperature co-fired ceramic），倒裝晶片尺寸封裝（FCCSP，flip-chip chip-scale-package）或扇出型晶片封裝（fan-out type chip package）。
根據一個實施例，頂部天線封裝20不包括半導體晶片或晶粒。頂部天線封裝20還可以包括設置在基板210的表面上的導電跡線214中的輻射天線（radiative antenna）元件220。輻射天線元件220可以包括天線陣列或用於輻射和/或接收電磁訊號（例如RF無線訊號或毫米波（mmW）訊號）的機構。儘管在該圖中沒有示出，但應該理解的是，輻射天線元件220可以根據設計要求設置在基板210的底表面處，或側表面等其他位置處。例如，輻射天線元件220可以是任何適合的類型，例如貼片（patch）天線、縫隙耦合（slot-coupled）天線、堆疊式（stacked）貼片、偶極天線（dipole）、單極天線（monopole）等，並且可以具有不同的取向（orientation）和/或極化（polarization）。在一些實施例中，輻射天線元件220可以通過設置於基板210內的一個或複數個導電通孔212或其他導電跡線將訊號從基板210的一側按路線發送到基板210的另一側。
此外，輻射天線元件220可以包括複數個天線模組，例如雙頻帶（dual-band）天線元件和單頻帶（single-band）天線元件，並不限於此。
第2-9圖示出了根據本發明各種實施例的如第1圖所示的一些示例性半導體封裝的變型，其中相同的數位標號表示相同的層、區域或元件。應該理解的是，除非另外特別指出，否則以下描述的各種示例性實施例的特徵可以彼此組合。
如第2圖所示，半導體封裝1b和半導體封裝1a之間的差別在於，半導體封裝1b的半導體晶片30設置在與頂部天線封裝20相同的一側上。例如，半導體晶片30和頂部天線封裝20都安裝在底部晶片封裝10的第一側10a上。當然，半導體晶片30和頂部天線封裝20也可以都安裝在底部晶片封裝10的第二側10b上。同樣，半導體晶片30可以通過導電元件312與導電跡線124中相應的焊盤連接。雖然未在附圖中示出，應該理解的是，可以在半導體晶片30和底部晶片封裝10的第一側10a之間設置底部填充層，例如可以使用模塑料或其他適合的材質作為底部填充層。在非限制性示例中，半導體晶片30可以直接安裝在頂部天線封裝20之下。將半導體晶片30和頂部天線封裝20安裝在同一側，半導體晶片與頂部天線封裝之間的訊號傳輸距離更短，可以提高訊號的處理效率。
如第3圖所示，並簡要地參照第2圖，半導體封裝1c與半導體封裝1b之間的區別在於，半導體封裝1c還包括位於頂部天線封裝20與底部晶片封裝10之間的模塑料410。根據一個實施例中，模塑料410可以包含環氧樹脂或聚合物，但不限於此。模塑料410可以覆蓋並封裝半導體晶片30。根據一個實施例，模塑料410可以填充到半導體晶片30和底部晶片封裝10的第一側10a之間的間隙中。可以填充模塑料作為底部填充層。根據一個實施例，模塑料410可以包括貫穿模塑通孔410a。導電元件240可以設置在相應的貫穿模塑通孔410a內，貫穿模塑通孔410a可通過設置在其中的導電元件240為頂部天線封裝20與底部晶片封裝10提供電連接。使用模塑料可以進一步保護半導體晶片，並且使得半導體封裝整體的機械強度更高，以及提高半導體封裝的結構穩定性和耐用性。
如第4圖所示，並簡要地參照第2圖，半導體封裝1d和半導體封裝1b之間的區別在於，半導體封裝1d的半導體晶片30嵌入到封裝基板100的芯部110中。應該理解的是，半導體晶片30也可以直接嵌入在堆積層120中。例如，半導體晶片30可以安裝在封裝基板100的芯部110上並且嵌入在電介質層（或介電層）的層內。在另一個實施例中，可以在封裝基板100中形成空腔（圖未示），並且將半導體晶片30放置在該空腔內。半導體晶片30可以通過傳統的接合（bonding）技術接合，例如使用引線或導電跡線與封裝件基板100的導電跡線或其他導電結構連接。將半導體晶片嵌入在封裝基板內可以為半導體晶片提供更可靠的保護，並且可以節省空間，減小整體半導體封裝的體積，有助於半導體封裝的小型化。
如第5圖所示，半導體封裝1e包括複數個半導體晶片，例如可以分別設置在底部晶片封裝10的第一側10a和第二側10b上的半導體晶片30a和半導體晶片30b。半導體晶片30a可以通過導電元件312a電連接到封裝件基板100。半導體晶片30b可以通過導電元件312b電連接到封裝件基板100。此外，還可以繼續在封裝基板100內設置半導體晶片，例如如第4圖所示的在封裝基板100的芯部110嵌入另外的半導體晶片。設置複數個半導體晶片可以提高半導體封裝的整合度，提高半導體封裝的處理性能，並且可以增加半導體封裝的設計彈性，設計人員或用戶可根據自身需求和應用場景進行選擇，從而使半導體封裝適用於更多的場景，滿足不同的需求。
如第6圖所示，半導體封裝1f包括複數個半導體晶片，例如半導體晶片30a和半導體晶片30b。半導體晶片30a可以設置在底部晶片封裝10的第一側10a上。半導體晶片30b可以嵌入封裝基板100中。當然半導體晶片30a也可以設置在底部晶片封裝10的第二側10b上。半導體晶片30b嵌入到封裝基板100中可以更好的保護半導體晶片30b，並避免半導體晶片30b佔用表面位置，節省空間。
如第7圖所示，類似地，半導體封裝1g包括底部晶片封裝10和安裝在底部晶片封裝10的第一側10a上的頂部天線封裝20。根據所示實施例，頂部天線封裝20在尺寸上可以比底部晶片封裝10更大。此外，半導體晶片30可以設置在底部晶片封裝10的第一側10a上。當然，類似於第1圖和第4圖所示，在底部晶片封裝10的第二側10b上以及在封裝基板100內設置額外的半導體晶片。較大的頂部天線封裝尺寸可以提高收發訊號的面積，提供更高的訊號強度。當然頂部天線封裝20的尺寸也可以與底部晶片封裝10的尺寸相同，如第1圖至第6圖所示，這裡的尺寸是指長寬的尺寸。頂部天線封裝20的厚度與底部晶片封裝10的厚度可以不同，例如頂部天線封裝20較薄而底部晶片封裝10厚，當然厚度也可以相等，或者頂部天線封裝20較厚而底部晶片封裝10薄。
如第8圖所示，半導體封裝1h包括底部晶片封裝10和安裝在底部晶片封裝10的第一側10a上的複數個頂部天線封裝，例如頂部天線封裝20a和頂部天線封裝20b。半導體晶片30可以安裝在底部晶片封裝10的第二側10b上。根據所示實施例，頂部天線封裝20a和20b的尺寸可以小於底部晶片封裝10的尺寸。具體的，可以是頂部天線封裝20a的尺寸小於底部晶片封裝10的尺寸，頂部天線封裝20b的尺寸小於底部晶片封裝10的尺寸。此外，半導體晶片30可以設置在底部晶片封裝10的第二側10b上。當然，類似於第1圖和第4圖所示，在底部晶片封裝10的第一側10a上以及在封裝基板100內設置額外的半導體晶片。在底部晶片封裝10的第一側10a上設置半導體晶片時，可以設置兩個，例如分別在頂部天線封裝20a和20b的下方設置。此外在封裝基板100內設置半導體晶片時，也可以不限制數量，例如設置兩個或更複數個。頂部天線封裝20b可以具有與頂部天線封裝20a相同或相似的層級和結構，關於頂部天線封裝20b的結構可參考上述對頂部天線封裝20a的描述，因此不再贅述。設置複數個頂部天線封裝，可以對不同的頂部天線封裝設置不同的功能，從而滿足多功能的要求，並且提高半導體封裝的整合度，並且可以增加半導體封裝的設計彈性，以滿足不同的需求。
如第9圖所示，半導體封裝1i包括底部晶片封裝10和安裝在底部晶片封裝10的第一側10a上的頂部天線封裝20。頂部天線封裝20可以包括設置在基板210的表面上的導電跡線214中的輻射天線元件220。輻射天線元件220可以包括天線陣列或用於輻射和/或接收電磁訊號（例如RF無線訊號或毫米波（mmW）訊號）的機構。如第9圖所示，頂部天線封裝20的尺寸也可以小於底部晶片封裝10的尺寸，這裡的尺寸是指長寬的尺寸。
半導體封裝1i還可以包括設置在底部晶片封裝10的第一側10a上的導電跡線124中的輻射天線元件520。輻射天線元件520不與輻射天線元件220重疊（在豎直方向上的位置相互錯開）。在非限制性的示例中，輻射天線元件220可以是雙頻帶天線元件，並且輻射天線元件520可以是單頻帶天線元件。採用這種方式，可以綜合分離天線和整合在底部晶片封裝的天線的優勢，從而保證收發訊號的穩定，並且可以增加半導體封裝的設計彈性，以滿足不同的需求。
使用本發明是有優勢的，因為通過與底部晶片封裝10分隔開形成頂部天線封裝20，可以實現較低的封裝成本，較短的前置時間和較好的設計靈活性。頂部天線封裝20和底部晶片封裝10可以使用對於半導體封裝相對來說可能最佳的材質、結構和/或工藝來製造。例如，底部晶片封裝10可以用多層互連（例如在芯部110的任一側上的複數個堆積層）製造以適應密集佈線。另一方面，在本實施例中，頂部天線封裝20可以僅具有單層（例如一側具有焊盤介面並且另一側具有輻射天線元件的電介質帶）。在非限制性示例中，可以在底部晶片封裝10中使用低k電介質從而以減少寄生效應（例如減少的電阻-電容（RC，resistive-capacitive）延遲）的按照路線發送訊號，而相對較高k材質可以用於頂部天線封裝20以實現減小外形尺寸（form factor）的天線。
第10-13圖是示出了根據本發明的其他實施例的一些示例性頂部天線封裝的示意性截面圖，其中相同的數位標號表示相同的層、區域或元件。應該理解的是，除非另外特別指出，否則這裡描述的各種示例性實施例的特徵可以彼此組合。為了簡單起見，圖中僅示出了示例性頂部天線封裝的相關部分。
應該理解的是，如第10-13圖所示的結構或特徵不限於頂部天線封裝。應該理解的是，如前面圖中所示，第10-13圖所示的結構或特徵可以用於底部晶片封裝10中。還應該理解的是，在不脫離本發明的精神和範圍的情況下，第10-13圖的一個圖中描繪的一些特徵可以與第10-13圖的另一個圖中的其他特徵組合。
如第10圖所示，頂部天線封裝2a包括基板210。例如，基板210可以是陶瓷基板、半導體基板、電介質基板、玻璃基板，但不限於此。導電跡線214分別形成在基板210的兩個相對的表面上。基板210可以包括一個或複數個導電通孔（例如電鍍通孔）212，以將訊號從基板210的一側按路線發送到基板210的另一側。根據本發明的實施例，例如，頂部天線封裝2a可以是具有晶片或電子元件的封裝。在基板210的一個表面上，例如基板210的底表面上，可以在基板210的底表面上設置重佈線（re-wiring）層300。
在非限制性示例中，重佈線層300可以包括層壓在基板210的底表面上的電介質層320，在電介質層320上的導電層340和在導電層340上的保護層360。電介質層320可以包括任何適合的絕緣層，例如氧化矽、氮化矽、聚醯亞胺等。導電層340可以包括銅、銀或其他合金等，但不限於此。保護層360可以包括任何適合的鈍化層或阻焊層。導電層340可以通過電介質層320中的導電通孔322電連接到導電跡線214。在非限制性示例中，半導體晶片40可以安裝在重佈線層300上。半導體晶片40可以通過接觸元件342和導電元件412電連接到導電層340。在其他一些實施例中，半導體晶片40可以省略。
輻射天線元件220可以設置在基板210的表面上的導電跡線214中，例如基板210的頂表面上。輻射天線元件220可以包括天線陣列或用於輻射和/或接收電磁訊號（例如RF無線訊號或毫米波（mmW）訊號）的機構。儘管在該圖中沒有示出，但應該理解的是，輻射天線元件220可以根據設計要求設置在基板210的底表面處，或側表面等其他位置處。例如，輻射天線元件220可以是任何適合的類型，例如貼片天線、縫隙耦合天線、堆疊式貼片、偶極天線、單極天線等，並且可以具有不同的取向和/或極化。
如第11圖所示，類似地，頂部天線封裝2b包括芯部或基板210。例如，基板210可以是陶瓷基板、半導體基板、電介質基板、玻璃基板，但不限於此。電介質層320和導電跡線214，224均分別形成在基板210的兩個相對的表面上。可以設置保護層560以覆蓋導電跡線224和電介質層320。電介質層320可以包括任何適合的絕緣層，例如氧化矽、氮化矽、聚醯亞胺等。保護層560可以包括任何適合的鈍化層或阻焊層。基板210可以包括一個或複數個導電通孔（例如電鍍通孔）212以將訊號從基板210的一側按線路發送到基板210的另一側。
根據本發明的實施例，例如，頂部天線封裝2b可以是嵌入式晶片（embedded-chip）封裝，嵌入式晶片封裝是嵌入有半導體晶片40的封裝。在非限制性示例中，半導體晶片40可以嵌入在基板210中。半導體晶片40可以通過接觸元件422電連接到導電跡線214。此外還可以設置複數個半導體晶片，例如可以在頂部天線封裝2b的相對的兩側分別設置半導體晶片，以及在頂部天線封裝2b的內部設置半導體晶片封裝。在其他一些實施例中，半導體晶片40可以省略。半導體晶片40嵌入到基板210中可以更好的保護半導體晶片40，並避免半導體晶片40佔用表面位置，節省空間。
輻射天線元件220可以設置在基板210上的導電跡線224中，例如設置在基板210的頂表面上。輻射天線元件220可以包括天線陣列或用於輻射和/或接收電磁訊號（例如RF無線訊號或毫米波（mmW）訊號）的機構。儘管在該圖中沒有示出，但應該理解的是，輻射天線元件220可以根據設計要求設置在基板210的底表面處，或側表面等其他位置處。例如，輻射天線元件220可以是任何適合的類型，例如貼片天線、縫隙耦合天線、堆疊式貼片、偶極天線、單極天線等，並且可以具有不同的取向和/或極化。
如第12圖所示，頂部天線封裝2c可以是扇出型晶片封裝，其中至少一些封裝焊盤和/或將晶片連接到封裝焊盤的導線位於晶片輪廓的橫向外側或者至少與晶片的輪廓相交。這樣可以提高更多的導電層、導電元件，方便頂部天線封裝與其他部件如主機板、電路板等的連接。此外，頂部天線封裝2c可以是晶圓級晶片尺寸封裝（WLCSP，wafer level chip scale package）。在非限制性示例中，頂部天線封裝2c可以包括由第一模塑料61封裝的半導體晶片40。第一模塑料61可以覆蓋半導體晶片40的被動（inactive）底部表面和四個側壁表面，並且可以暴露半導體晶片40的主動（inactive）表面上。在半導體晶片40的主動表面上，設置有複數個接合焊盤或輸入/輸出（I/O，input/output）焊盤402。在其他一些示例中，可以省略半導體晶片40。
重分佈層（RDL，re-distribution layer）結構600可以設置在半導體晶片40的主動表面上和第一模塑料61的表面上，並且可以電連接到半導體晶片40的I/O焊盤402。在非限制性示例中，RDL結構600可以包括電介質層601，603和605以及在電介質層601，603和605中的導電層602，604。至少一個導電元件640例如焊料凸塊，焊球或金屬凸塊/柱可以形成在電介質層605上以用於進一步地連接。電介質層601，603和605可以包括任何適合的絕緣層，例如氧化矽、氮化矽、聚醯亞胺等。導電層602，604可以包括銅、銀或其他合金等，但不限於此。
在非限制性示例中，頂部天線封裝2c可以包括第一模塑料61上的導電跡線614，在第一模塑料61和導電跡線614上的第二模塑料62，在第二模塑料62上的導電跡線624，在第二模塑料62和導電跡線624上的第三模塑料63，以及在第三模塑料63上的導電跡線634。貫穿模塑通孔612可以設置在第一模塑料61中用於RDL結構600與導電跡線614，624和634之間的訊號傳輸，當然貫穿模塑通孔612是導電的通孔。採用這種結構，將重分佈層設置在半導體晶片和第一模塑料上，不僅可以保護半導體晶片，還可以讓頂部天線封裝結構的更加緊湊，提高頂部天線封裝的機械強度和穩固性。
輻射天線元件620可以設置在導電跡線624，634中。輻射天線元件620可以包括天線陣列或用於輻射和/或接收電磁訊號（例如RF無線訊號或毫米波（mmW）訊號）的機構。儘管在該圖中沒有示出，但是應該理解的是，輻射天線元件620可以根據設計要求設置在導電跡線614，624和634的任何層中。例如，輻射天線元件620可以是任何適合的類型，例如貼片天線、縫隙耦合天線、堆疊式貼片、偶極天線、單極天線等，並且可以具有不同的取向和/或極化。
如第13圖所示，頂部天線封裝2d可以具有與第12圖所示的類似的堆疊結構。第12圖中所示的頂部天線封裝2d和頂部天線封裝2c之間的區別在於頂部天線封裝2d的半導體晶片40外部的安裝在RDL結構600上。同樣地，輻射天線元件620可以設置在導電跡線624，634中。輻射天線元件220可以包括天線陣列或用於輻射和/或接收電磁訊號（例如RF無線訊號或毫米波（mmW）訊號）的機構。儘管在該圖中沒有示出，但是應該理解的是，輻射天線元件620可以根據設計要求設置在導電跡線614，624和634的任何層中。例如，輻射天線元件620可以是任何適合的類型，例如貼片天線、縫隙耦合天線、堆疊式貼片、偶極天線、單極天線等，並且可以具有不同的取向和/或極化。在其他一些示例中，可以省略半導體晶片40。將半導體晶片40安裝在RDL結構之外，將會方便半導體晶片40的安裝，便於頂部天線封裝的製造。
例如，第14圖示出用於頂部天線封裝的示例性扇出型晶片封裝2e。如第14圖所示，扇出型晶片封裝2e是嵌入有半導體晶片40的封裝，其中至少一些封裝焊盤724和/或將半導體晶片40連接到封裝焊盤724的導線714位於半導體晶片40的輪廓的橫向外側或者至少與半導體晶片40的輪廓相交。扇出型晶片封裝2e可以包括封裝側壁和晶片的被動上表面的模塑料710。半導體晶片40的主動表面未被模塑料710覆蓋。半導體晶片40的主動表面上的輸入/輸出（I/O）焊盤402電連接到重分佈層（RDL）結構700，RDL結構700構造在半導體晶片40的主動表面上和模塑料710的下表面上。RDL結構700包括至少一個電介質層720，在至少一個電介質層720中的導電線路714（導電線路714用於將半導體晶片40的I/O焊盤402連接至封裝焊盤724），以及在至少一個電介質層720中或在至少一個電介質層720上的至少一個輻射天線元件722。導電元件740例如凸塊或者焊球，可以設置在封裝焊盤724上用於進一步地連接。在其他一些示例中，可以省略半導體晶片40。此外，與第12圖或第13圖相比，圖中暫未示出如上所述的導電跡線以及可設置在導電跡線中的輻射天線元件等，第14圖中可採用與第12圖和第13圖相類似或相同的導電跡線、輻射天線元件等結構。採用導電線路連接I/O焊盤與封裝焊盤將節省生產步驟，從而降低成本。此外扇出型晶片封裝可以設置更多的導電元件740（例如焊球或凸塊），以方便佈線和進一步的連接。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1a、1b、1c、1d、1e、1f、1g、1h、1i‧‧‧半導體封裝
10‧‧‧底部晶片封裝
10a‧‧‧第一側
10b‧‧‧第二側
20、20a、20b、2a、2b、2c、2d、2e‧‧‧頂部天線封裝
30、30a、30b、40‧‧‧半導體晶片
100‧‧‧封裝基板
110‧‧‧芯部
120‧‧‧堆積層
112、212、322‧‧‧導電通孔
114、124、214、614、624、634‧‧‧導電跡線
122‧‧‧通孔
130‧‧‧阻焊層
140、240、312、312a、312b、412、640‧‧‧導電元件
210‧‧‧基板
220、520、620‧‧‧輻射天線元件
410‧‧‧模塑料
410a、612‧‧‧貫穿模塑通孔
300‧‧‧重佈線層
320、601、603、605‧‧‧電介質層
340、602、604‧‧‧導電層
342、422‧‧‧接觸元件
360、560‧‧‧保護層
402‧‧‧輸入/輸出焊盤
61‧‧‧第一模塑料
62‧‧‧第二模塑料
63‧‧‧第三模塑料
600‧‧‧重分佈層結構
通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出，其中： 第1圖是示出根據本發明一個實施例的包括安裝在底部晶片封裝上的分離（discrete）天線裝置的示例性半導體封裝1a的示意性橫截面圖； 第2-9圖示出了根據本發明各種實施例的如第1圖所示的一些示例性半導體封裝的變型； 第10-13圖是示出根據本發明的其他實施例的示例性頂部天線封裝的示意性截面圖； 第14圖示出了頂部天線封裝的示例性扇出型晶片封裝。

Claims (18)

  1. 一種半導體封裝，包括： 底部晶片封裝，具有第一側和與該第一側相對的第二側，該底部晶片封裝進一步包括第一半導體晶片；以及 第一頂部天線封裝，安裝在底部晶片封裝的第一側上並且具有第一輻射天線元件。
  2. 如申請專利範圍第1項所述的半導體封裝，其中該第一半導體晶片包括射頻積體電路晶片和/或系統單晶片晶粒。
  3. 如申請專利範圍第1項所述的半導體封裝，其中該底部晶片封裝包括封裝基板和至少一個堆積層，該封裝基板包括帶有至少一個導電通孔的芯部。
  4. 如申請專利範圍第3項所述的半導體封裝，其中該堆積層包括至少一個通孔和在該通孔中的第一導電跡線，該第一導電跡線用於在整個底部晶片封裝中佈設訊號、接地和/或電源。
  5. 如申請專利範圍第4項所述的半導體封裝，其中該堆積層的底表面上設有第二導電跡線，該第二導電跡線上設有焊盤，該焊盤上連接有導電元件，該半導體晶片與該導電元件連接。
  6. 如申請專利範圍第3項所述的半導體封裝，其中該芯部包括玻璃纖維片、預浸材質、FR-4材質、FR-5材質或它們的組合的環氧層壓板。
  7. 如申請專利範圍第1項所述的半導體封裝，其中該第一頂部天線封裝包括基板，該基板包括陶瓷基板、半導體基板、電介質基板或玻璃基板。
  8. 如申請專利範圍第1項所述的半導體封裝，其中該第一頂部天線封裝包括基板，該基板包括至少一個導電通孔以將訊號從該基板的一側按路線發送至該基板的另一側。
  9. 如申請專利範圍第1項所述的半導體封裝，其中該第一頂部天線封裝包括基板，該第一輻射天線元件設置在該基板的表面上。
  10. 如申請專利範圍第1項所述的半導體封裝，其中該第一頂部天線封裝是低溫共燒陶瓷、倒裝晶片尺寸封裝或扇出型晶片封裝。
  11. 如申請專利範圍第1項所述的半導體封裝，其中該第一半導體晶片安裝在該底部晶片封裝的第一側或第二側上，或安裝在該底部晶片封裝內。
  12. 如申請專利範圍第1項所述的半導體封裝，其中該第一頂部天線封裝和該底部晶片封裝之間設有模塑料，其中該模塑料覆蓋並封裝該第一半導體晶片。
  13. 如申請專利範圍第12項所述的半導體封裝，其中該模塑料中設有用於將該第一頂部天線封裝與該底部晶片封裝電連接的貫穿模塑通孔。
  14. 如申請專利範圍第1項所述的半導體封裝，其中還設有安裝在該底部晶片封裝上的第二半導體晶片； 該第一半導體晶片設置在該底部晶片封裝的第一側上，該第二半導體晶片設置在該底部晶片封裝的第二側上；或者該第一半導體晶片設置在該底部晶片封裝的第一側或第二側上，該第二半導體晶片設置在該底部晶片封裝內。
  15. 如申請專利範圍第1項所述的半導體封裝，其中該第一頂部天線封裝的尺寸大於該底部晶片封裝的尺寸。
  16. 如申請專利範圍第1項所述的半導體封裝，其中還包括安裝在該底部晶片封裝上的第二頂部天線封裝。
  17. 如申請專利範圍第9項所述的半導體封裝，其中還包括設置在該底部晶片封裝的第一側上的第二輻射天線元件。
  18. 如申請專利範圍第17項所述的半導體封裝，其中該第一輻射天線元件是雙頻帶天線元件，該第二輻射天線元件是單頻帶天線元件。
TW107119266A 2017-06-07 2018-06-05 半導體封裝 TW201903994A (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201762516150P 2017-06-07 2017-06-07
US62/516,150 2017-06-07
US201762579947P 2017-11-01 2017-11-01
US62/579,947 2017-11-01
US201762584155P 2017-11-10 2017-11-10
US62/584,155 2017-11-10
US15/974,700 2018-05-09
US15/974,700 US10847869B2 (en) 2017-06-07 2018-05-09 Semiconductor package having discrete antenna device

Publications (1)

Publication Number Publication Date
TW201903994A true TW201903994A (zh) 2019-01-16

Family

ID=62245190

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107119266A TW201903994A (zh) 2017-06-07 2018-06-05 半導體封裝

Country Status (4)

Country Link
US (2) US10847869B2 (zh)
EP (2) EP4293821A3 (zh)
CN (1) CN109449141A (zh)
TW (1) TW201903994A (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI696255B (zh) * 2019-04-09 2020-06-11 矽品精密工業股份有限公司 電子封裝件及其製法
TWI700801B (zh) * 2019-09-16 2020-08-01 矽品精密工業股份有限公司 電子封裝件及其製法
TWI722893B (zh) * 2020-03-30 2021-03-21 南亞科技股份有限公司 半導體封裝及其製造方法
TWI723885B (zh) * 2019-05-28 2021-04-01 聯發科技股份有限公司 半導體封裝
TWI758150B (zh) * 2020-04-07 2022-03-11 聯發科技股份有限公司 半導體封裝結構
TWI758151B (zh) * 2020-04-07 2022-03-11 聯發科技股份有限公司 半導體封裝結構
US11509038B2 (en) 2017-06-07 2022-11-22 Mediatek Inc. Semiconductor package having discrete antenna device
US11670596B2 (en) 2020-04-07 2023-06-06 Mediatek Inc. Semiconductor package structure
US11721882B2 (en) 2017-06-07 2023-08-08 Mediatek Inc. Semiconductor package having discrete antenna device
US11830851B2 (en) 2020-04-07 2023-11-28 Mediatek Inc. Semiconductor package structure

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011118379A1 (ja) * 2010-03-24 2011-09-29 株式会社村田製作所 Ｒｆｉｄシステム
US10886594B2 (en) * 2018-03-16 2021-01-05 Sj Semiconductor (Jiangyin) Corporation Packaging structure and packaging method for antenna
CN108511400B (zh) * 2018-03-16 2023-10-03 盛合晶微半导体(江阴)有限公司 天线的封装结构及封装方法
US11043730B2 (en) * 2018-05-14 2021-06-22 Mediatek Inc. Fan-out package structure with integrated antenna
US11024954B2 (en) 2018-05-14 2021-06-01 Mediatek Inc. Semiconductor package with antenna and fabrication method thereof
US20190348747A1 (en) 2018-05-14 2019-11-14 Mediatek Inc. Innovative air gap for antenna fan out package
US11081453B2 (en) 2018-07-03 2021-08-03 Mediatek Inc. Semiconductor package structure with antenna
JP7091961B2 (ja) * 2018-09-13 2022-06-28 Tdk株式会社 オンチップアンテナ
US20200259240A1 (en) * 2019-02-08 2020-08-13 Texas Instruments Incorporated Antenna-on-package integrated circuit device
US10903157B2 (en) * 2019-03-08 2021-01-26 Skc Co., Ltd. Semiconductor device having a glass substrate core layer
WO2020200444A1 (en) * 2019-04-03 2020-10-08 Huawei Technologies Co., Ltd. Partitioning of antenna device
WO2020200458A1 (en) * 2019-04-04 2020-10-08 Huawei Technologies Co., Ltd. Antenna device and method of its fabrication
KR102574415B1 (ko) * 2019-04-04 2023-09-04 삼성전기주식회사 안테나 모듈
US10903561B2 (en) * 2019-04-18 2021-01-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN113302801A (zh) * 2019-05-30 2021-08-24 华为技术有限公司 封装结构、网络设备以及终端设备
KR102593888B1 (ko) * 2019-06-13 2023-10-24 삼성전기주식회사 안테나 모듈 및 이를 포함하는 전자기기
US11508678B2 (en) 2019-08-01 2022-11-22 Mediatek Inc. Semiconductor package structure including antenna
CN111095544B (zh) * 2019-09-06 2022-02-18 深圳市汇顶科技股份有限公司 集成装置及其制备方法
US11101541B2 (en) * 2019-10-03 2021-08-24 Advanced Semiconductor Engineering, Inc. Semiconductor assembly and method for manufacturing the same
CN113140887B (zh) * 2020-01-17 2022-11-22 清华大学 封装天线及其制造方法
CN111430327B (zh) * 2020-03-05 2022-02-11 广东工业大学 一种高散热扇出型封装结构及封装方法
KR20210131477A (ko) 2020-04-23 2021-11-03 삼성전자주식회사 반도체 장치
CN213028027U (zh) * 2020-07-08 2021-04-20 瑞声科技(新加坡)有限公司 射频模组
CN213026486U (zh) * 2020-07-08 2021-04-20 瑞声科技(新加坡)有限公司 射频模组
US11764475B2 (en) * 2020-09-28 2023-09-19 Mediatek Inc. High gain and fan beam antenna structures and associated antenna-in-package
JP2022099099A (ja) * 2020-12-22 2022-07-04 富士フイルム株式会社 非接触式通信媒体
CN114024134B (zh) * 2021-10-26 2024-02-06 安徽蓝讯无线通信有限公司 一种用于通讯天线的ltcc封装结构
CN115425394B (zh) * 2022-08-05 2024-02-27 中国电子科技集团公司第十四研究所 一种基于层叠式结构的带状线以及基于异质基材三维堆叠的层叠式阵面天线单元

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100796523B1 (ko) * 2006-08-17 2008-01-21 삼성전기주식회사 전자부품 내장형 다층 인쇄배선기판 및 그 제조방법
CN102237342B (zh) 2010-05-05 2016-01-20 中兴通讯股份有限公司 一种无线通讯模块产品
TWI523158B (zh) 2010-10-11 2016-02-21 日月光半導體製造股份有限公司 雙面封裝結構及應用其之無線通訊系統
KR20120104896A (ko) * 2011-03-14 2012-09-24 삼성전자주식회사 초고주파 패키지 모듈
US8816906B2 (en) * 2011-05-05 2014-08-26 Intel Corporation Chip packages including through-silicon via dice with vertically inegrated phased-array antennas and low-frequency and power delivery substrates
KR101434003B1 (ko) * 2011-07-07 2014-08-27 삼성전기주식회사 반도체 패키지 및 그 제조 방법
CN103650234A (zh) * 2012-02-15 2014-03-19 松下电器产业株式会社 无线模块
US20130293420A1 (en) * 2012-05-07 2013-11-07 Wilocity Ltd. Techniques for maximizing the size of an antenna array per radio module
CN103258817B (zh) 2012-09-20 2016-08-03 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
US8890284B2 (en) * 2013-02-22 2014-11-18 Infineon Technologies Ag Semiconductor device
US9129954B2 (en) 2013-03-07 2015-09-08 Advanced Semiconductor Engineering, Inc. Semiconductor package including antenna layer and manufacturing method thereof
US9559064B2 (en) 2013-12-04 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
KR101833154B1 (ko) 2013-12-09 2018-04-13 인텔 코포레이션 패키징된 다이용 세라믹 상의 안테나와 컴퓨팅 시스템 및 이의 제조방법
US9620464B2 (en) * 2014-08-13 2017-04-11 International Business Machines Corporation Wireless communications package with integrated antennas and air cavity
BR112015028568A2 (pt) 2014-12-15 2017-07-25 Intel Corp aparelho de pacote em pacote de molde de suspensão invertida.
US20170040266A1 (en) * 2015-05-05 2017-02-09 Mediatek Inc. Fan-out package structure including antenna
DE112016006695T5 (de) 2016-04-01 2018-12-06 Intel IP Corporation Gehäuse auf Antennengehäuse
CN206179848U (zh) 2016-08-16 2017-05-17 深圳市中兴微电子技术有限公司 一种PoP堆叠封装结构
US11509038B2 (en) 2017-06-07 2022-11-22 Mediatek Inc. Semiconductor package having discrete antenna device
US10847869B2 (en) 2017-06-07 2020-11-24 Mediatek Inc. Semiconductor package having discrete antenna device
KR101942736B1 (ko) 2017-08-04 2019-04-17 삼성전기 주식회사 반도체 패키지 연결 시스템

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11509038B2 (en) 2017-06-07 2022-11-22 Mediatek Inc. Semiconductor package having discrete antenna device
US11721882B2 (en) 2017-06-07 2023-08-08 Mediatek Inc. Semiconductor package having discrete antenna device
TWI696255B (zh) * 2019-04-09 2020-06-11 矽品精密工業股份有限公司 電子封裝件及其製法
TWI723885B (zh) * 2019-05-28 2021-04-01 聯發科技股份有限公司 半導體封裝
TWI700801B (zh) * 2019-09-16 2020-08-01 矽品精密工業股份有限公司 電子封裝件及其製法
TWI722893B (zh) * 2020-03-30 2021-03-21 南亞科技股份有限公司 半導體封裝及其製造方法
TWI758150B (zh) * 2020-04-07 2022-03-11 聯發科技股份有限公司 半導體封裝結構
TWI758151B (zh) * 2020-04-07 2022-03-11 聯發科技股份有限公司 半導體封裝結構
US11670596B2 (en) 2020-04-07 2023-06-06 Mediatek Inc. Semiconductor package structure
US11830851B2 (en) 2020-04-07 2023-11-28 Mediatek Inc. Semiconductor package structure

Also Published As

Publication number Publication date
US20180358685A1 (en) 2018-12-13
CN109449141A (zh) 2019-03-08
EP3413347A1 (en) 2018-12-12
US11721882B2 (en) 2023-08-08
US10847869B2 (en) 2020-11-24
EP4293821A3 (en) 2024-05-22
EP3413347B1 (en) 2023-12-20
US20210036405A1 (en) 2021-02-04
EP4293821A2 (en) 2023-12-20

Similar Documents

Publication Publication Date Title
TW201903994A (zh) 半導體封裝
US11848481B2 (en) Antenna-in-package with frequency-selective surface structure
US11509038B2 (en) Semiconductor package having discrete antenna device
US11728292B2 (en) Semiconductor package assembly having a conductive electromagnetic shield layer
US20220384958A1 (en) Antenna device
US8952521B2 (en) Semiconductor packages with integrated antenna and method of forming thereof
US8648454B2 (en) Wafer-scale package structures with integrated antennas
TWI723885B (zh) 半導體封裝
CN110649001B (zh) 一种集成天线结构的2.5d多芯片封装结构及制造方法
US11908787B2 (en) Package structure and method of manufacturing the same
EP3772100B1 (en) Semiconductor package structure including antenna
CN115066746A (zh) 封装结构及其制备方法和电子设备
US11121065B2 (en) Semiconductor packaging structure with antenna assembly
TWI789768B (zh) 天線模組及其製造方法暨電子裝置
CN116387799B (zh) 双极化空气耦合天线封装结构及制备方法
US20230154862A1 (en) 3D-Interconnect with Electromagnetic Interference ("EMI") Shield and/or Antenna
CN116246965B (zh) 组合型空气耦合天线封装结构及制备方法
WO2023019516A1 (zh) 芯片封装结构及电子设备