TWI758151B - 半導體封裝結構 - Google Patents

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Abstract

本發明公開一種半導體封裝結構，包括：基板；第一重分佈層，在該基板的上方；第二重分佈層，在該第一重分佈層之上；橋接結構，在該第一重分佈層和該第二重分佈層之間，其中該橋接結構包括有源器件；第一半導體部件和第二半導體部件，位於該第二重分佈層上方，其中，該第一半導體部件透過該第二重分佈層和該橋接結構與該第二半導體部件電耦合。

Description

半導體封裝結構
本發明半導體技術領域，尤其涉及一種半導體封裝結構。
業界需要比上一代封裝結構佔用更少空間的更小的封裝結構。 一種技術解決方案是異構整合（heterogeneous integration），即在同一封裝中整合複數個半導體晶粒。這樣，可以降低製造成本，同時仍然能夠提供高性能和高密度。在一些封裝結構中，可以利用中介層（interposer）或橋接結構（bridge structure）來提供半導體晶粒之間的互連。
儘管現有的半導體封裝結構通常對於它們的預期目的是足夠的，但是它們在所有方面都不令人滿意。例如，中介層的成本和其中嵌入有橋接結構的基板的成本相對較高。 因此，需要進一步改善半導體封裝結構以降低生產成本並提高產量（yield）。
有鑑於此，本發明提供一種半導體封裝結構，以解決上述問題。
根據本發明的第一方面，公開一種半導體封裝結構，包括： 基板； 第一重分佈層，在該基板的上方； 第二重分佈層，在該第一重分佈層之上； 橋接結構，在該第一重分佈層和該第二重分佈層之間，其中該橋接結構包括有源器件； 第一半導體部件和第二半導體部件，位於該第二重分佈層上方，其中，該第一半導體部件透過該第二重分佈層和該橋接結構與該第二半導體部件電耦合。
根據本發明的第二方面，公開一種半導體封裝結構，包括： 基板； 重分佈層，在該基板上； 橋接結構，在該重分佈層中，該橋接結構包括有源器件，其中，該橋接結構具有電連接至該重分佈層的複數個通孔；以及 第一半導體部件和第二半導體部件，位於該重分佈層上方，其中，該第一半導體部件透過該重分佈層和該橋接結構與該第二半導體部件電耦合。
根據本發明的第三方面，公開一種半導體封裝結構，包括： 基板； 重分佈層，在該基板上； 橋接結構，在該重分佈層中，該橋接結構包括有源器件； 複數個導電結構，在該重分佈層上方；以及 第一半導體部件和第二半導體部件，在該複數個導電結構上，其中該第一半導體部件透過該複數個導電結構、該重分佈層和該橋接結構電連接至該第二半導體部件。
本發明的半導體封裝結構由於包括：橋接結構，在該第一重分佈層和該第二重分佈層之間，其中該橋接結構包括有源器件；第一半導體部件和第二半導體部件，位於該第二重分佈層上方，其中，該第一半導體部件透過該第二重分佈層和該橋接結構與該第二半導體部件電耦合。與提供具有形成在其中的橋接結構的基板相比，在基板上（例如在第一重分佈層和該第二重分佈層之間）提供橋接結構，可以減少基板的層數。因此，可以提高基板的製造成品率，並且還可以降低基板的成本。
以下描述是出於說明本發明的一般原理的目的，並且不應以限制意義來理解。本發明的範圍最好透過參考所附的申請專利範圍書來確定。
將針對特定實施例並參考某些附圖來描述本發明，但是本發明不限於此，而是僅由申請專利範圍書來限制。所描述的附圖僅是示意性的而非限制性的。在附圖中，出於說明的目的，一些元件的尺寸可能被放大並且未按比例繪製。在本發明的實踐中，尺寸和相對尺寸不對應於實際尺寸。
根據本發明的一些實施例描述了半導體封裝結構。半導體封裝結構包括橋接結構，該橋接結構包括在基板上方的有源器件或主動器件（active device），從而可以提供半導體部件之間的互連以及半導體部件和橋接結構之間的互連。
圖1是根據一些實施例的半導體封裝結構100的截面圖。可以將附加特徵添加到半導體封裝結構100。對於不同的實施例，可以替換或消除以下描述的一些特徵。為了簡化該圖，僅示出了半導體封裝結構100的一部分。
如圖1所示，根據一些實施例，半導體封裝結構100包括基板102。在一些實施例中，基板102包括絕緣芯（insulating core），例如玻璃纖維增​​強樹脂芯（fiberglass reinforced resin core），以防止基板102翹曲。基板102可在其中具有佈線結構。在一些實施例中，基板102的佈線結構包括導電層、導電通孔、導電柱等或其組合。基板102的佈線結構可以由諸如銅、鋁等的金屬或其組合形成。
基板102的佈線結構可以設置在金屬間介電（inter-metal dielectric，IMD）層中。在一些實施例中，IMD層可以由有機材料（例如，聚合物基礎材料）、非有機材料（例如，氮化矽、氧化矽、氮氧化矽等）或其組合形成。應當注意，附圖中所示的基板102的配置僅是示例性的，並且不旨在限制本發明。任何期望的半導體元件都可以形成在基板102之中和之上。然而，為了簡化該圖，僅示出了平坦基板102。
在一些實施例中，半導體封裝結構100包括具有在其中嵌入的橋接結構110的重分佈層108。重分佈層108可以透過複數個導電結構104結合到基板102（或者可稱為載體基板）上。導電結構104可以形成在重分佈層108和基板102之間，並且可以將重分佈層108電耦合到基板102。在一些實施例中，導電結構104包括諸如金屬的導電材料。導電結構104可以是微凸塊、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、球柵陣列（ball grid array，BGA）球等、或它們的組合。
導電結構104可以由底部填充材料106圍繞。在一些實施例中，底部填充材料106在基板102和重分佈層108之間，並填充導電結構104之間的間隙以提供結構支撐。在一些實施例中，在基板102和重分佈層108之間形成導電結構104之後，可以用毛細作用力分配底部填充材料106。然後，底部填充材料106可以使用合適的固化過程來固化，諸如熱固化製程、紫外線（ultra-violet，UV）固化過程等。底部填充材料106可以由諸如環氧樹脂的聚合物形成。
如圖1所示，底部填充材料106可以覆蓋基板102的頂表面的一部分，並且基板102的頂表面的另一部分可以暴露。底部填充材料106可以延伸到重分佈層108的側壁，並且可以覆蓋重分佈層108的側壁的一部分。
重分佈層108可以包括一個或複數個金屬層和鈍化層，其中一個或複數個金屬層可以設置在一個或複數個鈍化層中。在一些實施例中，鈍化層由氮化矽、碳化矽、氧化矽等或其組合形成。
在一些實施例中，在重分佈層108的形成期間形成橋接結構110。橋接結構110可以提供半導體部件之間的互連，並且提供半導體部件與橋接結構110之間的互連。
在一些其他實施例中，為了實現半導體部件之間的互連，基板可以形成為在其中具有橋接結構。但是，還引入了一些相關的問題。例如，為了將橋接結構電連接到基板的佈線結構而應當增加基板的層數，導致基板的製造困難。另外，形成半導體封裝結構的製程可能會受到基板製造的限制。例如，基板的製造一般是相對較固定的製造過程，因此若是在基板中增加例如橋接結構的部件，就會改變以前基板的製程，對基板的生產線影響較大，不方便批量的生產。
因此，根據本發明的一些實施例，與提供具有形成在其中的橋接結構的基板相比，在基板102上（例如在重分佈層108中）提供橋接結構110，可以減少基板102的層數。因此，可以提高基板102的製造成品率，並且還可以降低基板102的成本。此外，由於其中沒有橋接結構的基板102的形成已得到很好的發展，因此可以使用柔性製程來形成半導體封裝結構100，而不受基板102的製造的限制。
橋接結構110可以包括矽橋（silicon bridge）。在一些實施例中，橋接結構110包括有源部件（active component）。例如，橋接結構110可以是系統單晶片（system-on-chip，SoC）設備、邏輯裝置、記憶體裝置、射頻（radio frequency，RF）設備等或其任意組合。例如，橋接結構110可以包括微控制器（microcontroller，MCU），微處理器（microprocessor，MPU）、電源管理積體電路（power management integrated circuit，PMIC）、全球定位系統（global positioning system，GPS）設備、中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、動態隨機存取記憶體（dynamic random access memory，DRAM）控制器、靜態隨機存取記憶體（static random-access memory，SRAM）、高頻寬記憶體（high bandwidth memory，HBM）等或其任意組合。在一些其他實施例中，橋接結構110包括互連結構和一個或複數個有源部件或無源部件，例如電阻器、電容器、電感器等。
根據本發明的一些實施例，包括有源部件的橋接結構110可以實現三維積體電路（three-dimensional integrated circuit，3D IC）堆疊，並且可以比晶片上晶片（chip-on-chip）技術或晶圓上晶圓（wafer-on-wafer）技術更靈活。另外，橋接結構110可最小化訊號路徑以增加處理速度並提供低功率和低等待時間。
橋接結構110可以具有與重分佈層108不同的線寬/間隔（width/space，L / S）（線寬和線之間的間距均不同）。例如，橋接結構110的L / S可以比重分佈層108的L / S更細。在一些實施例中，重分佈層108的靠近橋接結構110的層的L / S可以比重分佈層108的遠離橋接結構110的層的L / S更細。從而可以實現高端（high-end）設備和多功能整合。重分佈層的L / S不再充當封裝發展的瓶頸。例如，橋接結構110的L / S可以等於或小於大約2 /2μm（例如，L /S≤2/2μm；即佈線的線寬和線之間的間距均小於或等於2μm），例如在大約0.4 /0.4μm至大約2 /2μm的範圍內。例如，重分佈層108的L / S可以等於或大於大約2 /2μm（例如，L /S≥2/2μm；即佈線的線寬和線之間的間距均大於或等於2μm），例如在大約2 /2μm至大約10 /10μm的範圍內。例如，對於重分佈層108的不同層，重分佈層108的L / S可以是大約5 /5μm和大約2 /2μm。橋接結構110中的佈線的線寬更小，間距更小，因此可以佈線更加靈活，佈線尺寸更小，並且可以適用於尺寸更小的第一導電結構114a，以滿足佈線需求。
可以根據半導體封裝結構100的佈線來調整橋接結構110的位置和數量。例如，半導體封裝結構100可以包括嵌入在重分佈層108中的兩個或更多的橋接結構110。
如圖1所示，每個橋接結構110的底表面和側壁可以由重分佈層108覆蓋，而橋接結構110的頂表面可以由重分佈層108暴露。重分佈層108的表面可以與橋接結構110的頂表面基本共面，但是本發明不限於此。例如，在一些其他實施例中，橋接結構110的頂表面可以在重分佈層108的頂表面之上，並且橋接結構110的側壁可以由重分佈層108部分地覆蓋。
如圖1所示，根據一些實施例，第一半導體部件112a和第二半導體部件112b透過複數個導電結構114結合到重分佈層108上。在一些實施例中，導電結構114包括導電材料，例如金屬。導電結構114可以包括微凸塊、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、球柵陣列（ball grid array，BGA）球等、或其組合。
如圖1所示，導電結構114可以包括第一導電結構114a和第二導電結構114b，其中第一導電結構114a可以與橋接結構110的頂表面接觸，而第二導電結構114b可以與重分佈層108接觸。在一些實施例中，第二導電結構114b的一個尺寸（例如，直徑）大於第一導電結構114a的尺寸（例如，直徑）。應當注意，圖中所示的導電結構114的配置僅是示例性的，並不旨在限制本發明。
導電結構114可以由底部填充材料115圍繞。在一些實施例中，底部填充材料115位於重分佈層108與第一半導體部件112a和第二半導體部件112b之間，並且填充了導電結構114之間的間隙，以提供結構支撐。如圖1所示，底部填充材料115的側壁可以與重分佈層108的側壁基本共面。
在一些實施例中，在重分佈層108與第一半導體部件112a和第二半導體部件112b之間形成導電結構114之後，可以用毛細作用力分配底部填充材料115。然後，可使用合適的固化製程（例如熱固化製程，紫外線（UV）固化製程等）來固化底部填充材料115。底部填充材料115可以由諸如環氧樹脂的聚合物形成。
第一半導體部件112a和第二半導體部件112b可以透過晶粒在後（die-last）方法形成在重分佈層108上。特別地，在形成重分佈層108之後，可以將第一半導體部件112a和第二半導體部件112b接合到重分佈層108上。因此，可以提高半導體封裝結構100的產量和可靠性。
在一些實施例中，第一半導體部件112a和第二半導體部件112b是有源器件。例如，第一半導體部件112a和第二半導體部件112b可以各自獨立地包括系統單晶片（SoC）晶粒、邏輯裝置、記憶體裝置，射頻（RF）設備等，或者任何它們的組合。例如，第一半導體部件112a和第二半導體部件112b可以各自獨立地包括微控制器（microcontroller，MCU）、微處理器（microprocessor，MPU）、電源管理積體電路（power management integrated circuit，PMIC）、全球定位系統（global positioning system，GPS）設備、中央處理單元（central processing unit，CPU），圖形處理單元（graphics processing unit，GPU），動態隨機存取記憶體（dynamic random access memory，DRAM）控制器，靜態隨機存取記憶體（static random-access memory，SRAM），高頻寬記憶體（high bandwidth memory，HBM）等或其任意組合。在一些其他實施例中，第一半導體部件112a和/或第二半導體部件112b包括無源器件，例如電阻器、電容器、電感器等、或其組合。第一半導體部件112a和第二半導體部件112b可以包括相同或不同的器件。例如，第一半導體部件112a是SoC器件，第二半導體部件112b是HBM。可替代地，例如，第一半導體部件112a和第二半導體部件112b是SOC器件。在一些實施例中，可以在相同的製程節點以下，例如在7nm節點以下，製造第一半導體部件112a和第二半導體部件112b；並且在一些其他實施例中，可以在不同的製程節點以下製造第一半導體部件112a和第二半導體部件112b，例如，可以在7nm節點以下製造第一半導體部件112a，並且可以在6 nm節點以下製程第二半導體部件112b，但不限於此。
在一些其他實施例中，一個或複數個無源器件也接合到重分佈層108上，諸如電阻器、電容器、電感器等或其組合。儘管在圖1中示出了兩個半導體部件，即第一半導體部件112a和第二半導體部件112b，但是半導體部件的數量可以大於兩個。
在一些實施例中，第一半導體部件112a透過重分佈層108和橋接結構110電耦合到第二半導體部件112b。第一半導體部件112a和第二半導體部件112b可以透過導電結構114、重新分佈層108、橋接結構110和導電結構104電耦合到基板102的佈線結構。
如圖1所示，根據一些實施例，橋接結構110在基本上垂直於基板102的頂表面的方向上與第一半導體部件112a和第二半導體部件112b部分重疊。由此可以實現具有高輸入/輸出（Input/Output，I/ O）密度的部件或用於高速通訊的部件之間的互連。
橋接結構110、第一半導體部件112a和第二半導體部件112b可以包括相同類型的部件或不同類型的部件。橋接結構110的尺寸（例如寬度）可以基本上小於、等於或大於第一半導體部件112a的尺寸（例如寬度）或第二半導體部件112b的尺寸（例如寬度）。
在一些實施例中，第一半導體部件112a和第二半導體部件112b由模製材料116包圍。模製材料116可以防止第一半導體部件112a和第二半導體部件112b例如由於壓力、化學物質和/或水分而受到損壞。模製材料116可以填充在第一半導體部件112a和第二半導體部件112b之間的間隙中。模製材料116可以鄰接第一半導體部件112a和第二半導體部件112b的側壁。
在一些實施例中，模製材料116包括非導電材料，例如可模製的聚合物、環氧樹脂、樹脂等或其組合。在一些實施例中，模製材料116以液體或半液體形式被施加，然後使用合適的固化過程例如熱固化過程、UV固化過程等或其組合來固化。模製材料116可以用模具（未示出）成形或模製。
然後，可以透過諸如化學機械拋光（chemical mechanical polishing，CMP）的平坦化製程部分地去除成型材料116，直到暴露出第一半導體部件112a的頂表面或第二半導體部件112b的頂表面。備選地，第一半導體部件112a的頂表面和第二半導體部件112b的頂表面都可以暴露或可以由模製材料116覆蓋。
模製材料116的側壁可以與底部填充材料115的側壁基本共面，並且可以與 重分佈層108的側壁基本共面。如圖1中所示，第一半導體部件112a和第二半導體部件112b由模製材料116包圍，但是本發明不限於此。例如，第一半導體部件112a和第二半導體部件112b可以由兩種模製材料包圍。
如前所述，半導體封裝結構100可以包括兩個以上的半導體部件。在這些實施例中，多於兩個的半導體部件由模製材料116圍繞。可替代地，多於一種的模製材料可以用於這些半導體部件。
在一些實施例中，複數個導電端子118形成在基板102下方，並且電連接至基板102的佈線結構。導電端子118可以包括諸如金屬的導電材料。導電端子118可以包括微凸塊、受控塌陷晶片連接（C4）凸塊、球柵陣列（BGA）球等、或其組合。
在以上實施例中，包括有源器件的橋接結構110形成在重分佈層108中，以提供第一半導體部件112a和第二半導體部件112b之間的互連，第一半導體部件112a和112b之間的互連。因此，可以實現具有高I / O密度的部件或用於高速通訊的部件之間的互連。橋接結構110還可以使訊號路徑最小化，以提高處理速度，並且可以提供低功率和低等待時間。雖然圖1中未直接畫出，但是橋接結構110可以提供半導體部件112a和112b之間的互連，例如可以在橋接結構110的上表面設置佈線，以連接半導體部件112a的第一導電結構114a與半導體部件112b的第一導電結構114a，從而將半導體部件112a和112b電連接。此外，由於橋接結構110為矽橋結構，這樣在形成重分佈層（例如重分佈層108）時，橋接結構110上的重分佈層部分的佈線可以具有更細的節距寬度，佈線可以更加密集；而重分佈層部分的佈線可以具有更大的節距寬度。採用這種方式，就可以透過橋接結構110來為半導體部件112a和112b提供電性連接，以傳輸訊號；而重分佈層部分來為半導體部件112a和112b提供電源的連接和接地的連接（重分佈層線寬更寬，間距更大，適合較大電流量）。因此本發明將具有不同用途和功能的連接線路分開佈置，線路佈局更加合理，半導體部件112a和112b之間傳輸速度不會受到幹擾，運行更加穩定。重分佈層部分的較大節距可以適應於較大電流量的電源線路和接地線路，而橋接結構110的較小節距可以適應於較小電流量的訊號線路，因此線路的分配也可以合理。此外包括有源器件的橋接結構110，可以通過重分佈層108等來提供電源，並且增加半導體封裝的整合度。
此外，與提供具有橋接結構的基板相比，在重分佈層108中形成橋接結構110可以減少基板的層數，從而簡化基板102的製造製程。可以提高半導體封裝結構100的製造成品率，並且可以降低半導體封裝結構100的成本。
此外，由於沒有橋接結構110的基板102的形成已得到很好的發展，因此可以使用柔性製程來形成半導體封裝結構100。此外，橋接結構110和重分佈層108可以具有不同的L / S，因此可以為高端設備和多功能整合提供靈活的路由。由於橋接結構110可以實現比重分佈層更精細的L / S，因此重分佈層的L / S不再為半導體封裝開發中的瓶頸。
圖2是根據本發明的一些其他實施例的半導體封裝結構200的截面圖。應當注意，半導體封裝結構200可以包括與圖1所示的半導體封裝結構100相同或相似的部件，並且為了簡單起見，將不再詳細討論那些部件。在以下實施例中，橋接結構具有用於雙面接合的複數個通孔。即，橋接結構的上側和下側都可以用於互連。
如圖2所示，橋接結構110可以具有複數個通孔120，其電耦合到重分佈層108和導電結構114。第一半導體部件112a和第二半導體部件112b可以透過導電結構114電耦合到通孔120。第一半導體部件112a和第二半導體部件112b可以透過導電結構114、重分佈層108、橋接結構110，通孔120和導電結構104電耦合到基板102的佈線結構。
通孔120可以由任何導電材料（諸如金屬）形成。例如，通孔120可以由銅形成。通孔120可以從橋接結構110的頂表面延伸到橋接結構110的底表面，但是本發明不限於此。橋接結構110中的包括通孔120的互連結構可以具有其他構造。
通孔120的L / S與重分佈層108不同。例如，通孔120的L / S比重分佈層108的L / S更精細。從而可以實現高端設備和多功能整合。可以根據半導體封裝結構200的佈線來調整通孔120的位置和數量。本實施例中橋接結構110中設置通孔120可以滿足不同的連接需求，例如輔助的電源或接地連接，或者其他的訊號連接等等，這種設置可以增加設計的靈活性。
圖3是根據本發明的一些其他實施例的半導體封裝結構300的截面圖。應當注意，半導體封裝結構300可以包括與圖1所示的半導體封裝結構100相同或相似的部件，並且為了簡單起見，將不再詳細討論那些部件。與其中半導體部件透過導電結構電耦合到橋接結構的圖1和圖2的實施例相比，在以下實施例中，半導體部件透過重分佈層電耦合到橋接結構。因此，可以增加I / O密度。
如圖3所示，根據一些實施例，半導體封裝結構300包括重分佈層302，重分佈層302具有嵌入其中的橋接結構110。重分佈層302可以類似於如圖1所示的重分佈層108，並且將不重複。橋接結構110的頂表面可以由重分佈層302覆蓋。
根據一些實施例，第一半導體部件112a和第二半導體部件112b在重分佈層302上並且與重分佈層302接觸。第一半導體部件112a可以透過重分佈層302和橋接結構110電耦合到第二半導體部件112b。第一半導體部件112a和第二半導體部件112b可以透過重佈線層302、橋接結構110和導電結構104電耦合到基板102的佈線結構。
第一半導體部件112a和第二半導體部件112b可以由模製材料116圍繞。模製材料116可以與重分佈層302的頂表面接觸。模製材料116的側壁可以與重分佈層302的側壁基本上共面。
第一半導體部件112a和第二半導體部件112b可以透過晶粒優先（die-first）方法形成在重分佈層302上。特別地，可以在第一半導體部件112a和第二半導體部件112b由模製材料116圍繞之後，在第一半導體部件112a和第二半導體部件112b上形成重分佈層302。因此，可以簡化製造過程。本實施例中提供了橋接結構的另一種安裝方式，將橋接結構嵌入在重分佈層302內部可以方便製造。同樣的，橋接結構110可以提供第一半導體部件112a和第二半導體部件112b之間的電連接，例如訊號連接等等。
圖4是根據本發明的一些其他實施例的半導體封裝結構400的截面圖。應當注意，半導體封裝結構400可以包括與圖3所示的半導體封裝結構300相同或相似的部件，並且為了簡單起見，將不再詳細討論那些部件。在以下實施例中，橋接結構具有用於雙面接合的複數個通孔。即，橋接結構的上側和下側都可以用於互連。
如圖4所示，根據一些實施例，橋接結構110具有複數個通孔402，其電耦合到重分佈層302的不同層。第一半導體部件112a和第二半導體部件112b可以透過重分佈層302的在橋接結構110上方的一部分電耦合到通孔402。第一半導體部件112a和第二半導體部件112b可以是透過重分佈層302、橋接結構110、通孔402和導電結構104電耦合到基板102的佈線結構。
橋接結構110中的通孔402可以類似於如圖2所示的橋接結構110中的橋接結構120，並且將不重複。通孔402可以具有與重分佈層302不同的L / S。例如，通孔402可以具有比重分佈層302的L / S更精細的L / S。高端設備的靈活佈線從而可以實現多功能整合。可以根據半導體封裝結構400的佈線來調整通孔402的位置和數量。本實施例中橋接結構110中設置通孔402可以滿足不同的連接需求，例如輔助的電源或接地連接，或者其他的訊號連接等等，這種設置可以增加設計的靈活性。
圖5是根據本發明的一些其他實施例的半導體封裝結構500的截面圖。應當注意，半導體封裝結構500可以包括與圖3所示的半導體封裝結構300相同或相似的部件，並且為了簡單起見，將不再詳細討論那些部件。
與其中半導體部件透過導電結構電耦合至橋接結構的圖1和圖2的實施例相比，在以下實施例中，半導體部件透過重分佈層電耦合至橋接結構。與其中橋接結構被嵌入在重分佈層中的圖3和圖4的實施例相比，在以下實施例中，橋接結構被嵌入在模製材料中。因此，可以增加I / O密度。也可以減少重分佈層的層數。
如圖5所示，根據一些實施例，半導體封裝結構500包括在基板102上方的第一重分佈層502和在第一重分佈層502之上的第二重分佈層504。橋接結構110可以在第一重分佈層502和第二重分佈層504之間。特別地，橋接結構110的底表面可以由第一重分佈層502覆蓋，並且橋接結構110的頂表面可以由第二重分佈層504覆蓋。
第一重分佈層502和第二重分佈層504可以類似於如圖1所示的重分佈層108，並且將不重複。第一重分佈層502和第二重分佈層504的配置可以相同或不同。例如，第一重分佈層502的層數可以小於第二重分佈層504的層數。
橋接結構110可以具有與第一重分佈層502和第二重分佈層504不同的L / S。第一重分佈層502可以具有與第二重分佈層504不同的L / S。例如，橋接結構110的L / S可以比第一重分佈層502的L / S細，並且第一重分佈層502的L / S可以比第二重分佈層504的L / S細。由此可以實現用於高端設備的靈活路由和多功能整合。例如，橋接結構110的L / S可以等於或小於大約2 /2μm，例如在大約0.4 /0.4μm至大約2 /2μm的範圍內。例如，第一重分佈層502的L / S可以等於或大於大約2 /2μm，例如在大約2 /2μm至大約10 /10μm的範圍內。例如，第二重分佈層504的L / S可以等於或大於大約2 /2μm，諸如從大約2 /2μm到大約10 /10μm的範圍。例如，第一重分佈層502的L / S可以是大約5 /5μm，並且第二重分佈層504的L / S可以是大約2 /2μm。
另外，第一重分佈層502的靠近橋接結構110的層可以具有比第一重分佈層502的遠離橋接結構110的層更精細的L / S。與橋接結構110較遠的第二重分佈層504相比，靠近橋接結構110的第二重分佈層504的L / S可以具有更精細的L / S。
應當注意，圖中所示的橋接結構110的配置僅是示例性的。半導體封裝結構500可以包括一個以上的橋接結構110。例如，半導體封裝結構500可以包括兩個橋接結構110，其中，橋接結構110中的一個位於第一重分佈層502與第二重分佈層504之間，橋接結構110中的另一個嵌入第一重分佈層502中。
在一些實施例中，複數個導電柱506鄰近橋接結構110並且在第一重分佈層502和第二重分佈層504之間。導電柱506可以電耦合到第一重分佈層502和第二重分佈層504。在一些實施例中，導電柱506包括金屬柱，例如銅柱。導電柱506可以透過電鍍製程或任何其他合適的製程形成。使用導電柱506可以將第一重分佈層502和第二重分佈層504進行電連接，從而可以連接到電源或接地。
在附圖中示出的導電柱506的構造僅是示例性的，並且不旨在限制本發明。導電柱506可以具有基本垂直的側壁。導電柱506的高度基本上等於或大於橋接結構110的高度。每個導電柱506可以是不同的形狀。
如圖5所示，電橋接結構110位於第一重分佈層502的頂表面的中心，並且導電柱506的數量在電橋接結構110的相對側上是相等的，但是本發明不限於此。例如，在橋接結構110的相對側上，導電柱506的數量可以不同。
模製材料510可以在第一重分佈層502與第二重分佈層504之間。橋接結構110和導電柱506可以由模製材料510圍繞。模製材料510可以防止橋接結構110導電柱506不會由於例如應力、化學物質和/或水分而損壞。
在一些實施例中，模製材料510包括非導電材料，例如可模製的聚合物、環氧樹脂、樹脂等或它們的組合。在一些實施例中，模製材料510以液體或半液體形式被施加，然後使用合適的固化過程例如熱固化過程、UV固化過程等或其組合來固化。模製材料510可以用模具（未示出）成形或模製。
成型材料510可以填充在橋接結構110和導電柱506之間的間隙中。成型材料510可以鄰接橋接結構110和導電柱506的側壁。成型材料510的側壁可以是基本與底部填充材料115的側壁共面，並且可以與第一重分佈層502的側壁和第二重分佈層504的側壁基本共面。
在一些實施例中，複數個導電連接器508在橋接結構110的頂表面上。導電連接器508可以在橋接結構110和第二重分佈層504之間，並且可以電耦合橋接結構110模製材料510可以圍繞導電連接器508，並且可以覆蓋橋接結構110的頂表面。
在一些實施例中，導電連接器508包括諸如銅的金屬。可以透過鍍覆製程或任何其他合適的製程來形成導電連接器508。導電連接器508和導電柱506可以以相同的製程形成，並且包括相同的材料。在一些其他實施例中，導電連接器508和導電柱506可以以不同的製程形成，並且包括不同的材料。導電柱506的高度基本上等於橋接結構110和導電連接器508的總高度。
導電連接器508是可選的。在一些實施例中，沒有佈置導電連接器508，並且第二重分佈層504與橋接結構110接觸。模製材料510可以圍繞橋接結構110，並且它可以不覆蓋橋接結構110的頂表面。在這些實施例中，導電柱506的高度基本上等於橋接結構110的高度。
根據一些實施例，第一半導體部件112a和第二半導體部件112b在第二重分佈層504上並且與第二重分佈層504接觸。第一半導體部件112a可以透過第二重分佈層504和橋接結構110電耦合到第二半導體部件112b。第一半導體部件112a和第二半導體部件112b可以電耦合到基板102的佈線結構。透過第二重分佈層504、橋接結構110、導電柱506、第一重分佈層502和導電結構104，並且如果設置了導電連接器508，則進一步透過導電連接器508。
第一半導體部件112a和第二半導體部件112b可以由模製材料116圍繞。模製材料116可以與第二重分佈層504的頂表面接觸。如圖5所示，側壁在模製材料116中，第二重分佈層504的側壁、模製材料510的側壁和第一重分佈層502的側壁基本上共面，但是本發明不限於此。例如，在一些其他實施例中，模製材料116的側壁、第二重分佈層504的側壁可以基本共面，並且可以不與模製材料510的側壁共面。
第一半導體部件112a和第二半導體部件112b可以透過晶粒優先方法形成在第二重分佈層504上。特別地，在第一半導體部件112a和第二半導體部件112b由模製材料116包圍之後，第二重分佈層504可以形成在第一半導體部件112a和第二半導體部件112b上。因此，製造製程可以簡化。本實施例中在製造時，可以使用模製材料510圍繞橋接結構110之後，形成導電柱506，然後在兩面分別形成第一重分佈層502和第二重分佈層504，因此本實施例中提供了另一種製造方式，以適應不同的需求。
圖6是根據本發明的一些其他實施例的半導體封裝結構600的截面圖。應當注意，半導體封裝結構600可以包括與圖5所示的半導體封裝結構500相同或相似的部件，並且為了簡單起見，將不再詳細討論那些部件。在以下實施例中，橋接結構具有用於雙面接合的複數個通孔。即，橋接結構的上側和下側都可以用於互連。
如圖6所示，橋接結構110具有複數個通孔602，其電耦合到第一重分佈層502和第二重分佈層504。通孔602可以電耦合到第二重新分佈。如果設置了導電連接器508，則導電層508穿過導電連接器508。第一半導體部件112a和第二半導體部件112b可以透過第二重分佈層504電耦合到通孔602。第一半導體部件112a和第二半導體部件112b可以電耦合到基板102的佈線結構。透過第一重分佈層502、橋接結構110、通孔602、導電柱506、第二重分佈層504和導電結構104，並且如果設置了導電連接器508，則進一步穿過導電連接器508。
橋接結構110中的通孔602可以類似於如圖2所示的橋接結構110中的橋接結構120，並且將不重複。通孔602可以具有與第一重分佈層502和第二重分佈層504不同的L / S。例如，通孔602可以具有比重分佈層502的L / S更精細的L / S，並且通孔602可以具有比重分佈層502的L / S更精細的L / S。第二重分佈層504的L / S。從而可以實現用於高端設備的靈活路由和多功能整合。可以根據半導體封裝結構600的佈線來調整通孔602的位置和數量。本實施例中橋接結構110中設置通孔602可以滿足不同的連接需求，例如輔助的電源或接地連接，或者其他的訊號連接等等，這種設置可以增加設計的靈活性。本實施例中可以採用導電柱506連接第一重分佈層502和第二重分佈層504，並且用於電源和接地的連接，通孔602可以用於訊號的連接，以將不同功能的連接路徑進行分配，這樣提高訊號傳遞效率，減少干擾。
總而言之，本發明提供了一種或多種橋接結構，其包括在基板上方的有源器件，以提供半導體部件之間的互連並且提供半導體部件與橋接結構之間的互連。因此，可以實現具有高I / O密度的部件或用於高速通訊的部件之間的互連。訊號路徑也可以透過電橋接結構最小化，以提高處理速度。低功耗和低延遲也可以實現。
此外，與具有整體橋接結構的基板相比，沒有橋接結構的基板的製造得到了很好的發展。因此，可以使用柔性製程來形成半導體封裝結構。還可以減少重分佈層的層數。此外，還可以減少基板的層數，並且可以簡化基板的製造製程。因此，可以提高半導體封裝結構的製造成品率，並且可以降低半導體封裝結構的成本。
根據一些實施例，橋接結構中的互連結構的線寬/間隔與諸如 重分佈層的其他部件的線寬/間隔不同，從而為高端設備和多功能整合提供了靈活的佈線。由於橋接結構可以實現更好的L / S，因此重分佈層的L / S不再成為半導體封裝開發中的瓶頸。可以實現具有高I / O密度的部件或用於高速通訊的部件之間的互連。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100,200,300,400,500,600:半導體封裝結構 102:基板 104,114:導電結構 106,115:底部填充材料 108,302:重分佈層 110:橋接結構 112a:第一半導體部件 112b:第二半導體部件 114a:第一導電結構 114b:第二導電結構 116:模製材料 118:導電端子 120,402,602:通孔 502:第一重分佈層 504:第一重分佈層 506:導電柱 508:導電連接器
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中： 圖1-6是根據一些實施例的半導體封裝結構的截面圖。
100:半導體封裝結構
102:基板
104,114:導電結構
106,115:底部填充材料
108:重分佈層
110:橋接結構
112a:第一半導體部件
112b:第二半導體部件
114a:第一導電結構
114b:第二導電結構
116:模製材料
118:導電端子

Claims (18)

  1. 一種半導體封裝結構，包括：基板；第一重分佈層，在該基板的上方；第二重分佈層，在該第一重分佈層之上；橋接結構，在該第一重分佈層和該第二重分佈層之間，其中該橋接結構包括有源器件；第一半導體部件和第二半導體部件，位於該第二重分佈層上方，其中，該第一半導體部件透過該第二重分佈層和該橋接結構與該第二半導體部件電連接；其中該第一半導體部件與該第二半導體部件透過該橋接結構的佈線電連接，並且該橋接結構的該佈線具有比該第一重分佈層的線寬/間隔更細的線寬/間隔。
  2. 如請求項1之半導體封裝結構，其中，該橋接結構由該模製材料包圍。
  3. 如請求項2之半導體封裝結構，其中，還包括複數個導電柱，該複數個導電柱與該橋接結構相鄰並且位於該第一重分佈層和該第二重分佈層之間，其中，該複數個導電柱由該模製材料包圍。
  4. 如請求項3之半導體封裝結構，其中，該複數個導電柱的高度等於或大於該橋接結構的高度。
  5. 如請求項1之半導體封裝結構，其中，該橋接結構在垂直於該基板的頂表面的方向上與該第一半導體部件和該第二半導體部件部分重疊。
  6. 如請求項1之半導體封裝結構，其中，該第一半導體部件和該第二半導體部件由該模製材料圍繞，並且該模製材料的側壁與該第二重分佈 層的側壁共面。
  7. 如請求項1之半導體封裝結構，其中，還包括位於該橋接結構和該第二重分佈層之間的複數個導電連接器，其中，該橋接結構透過該複數個導電連接器電耦合至該第二重分佈層。
  8. 如請求項7之半導體封裝結構，其中，該複數個導電連接器由該模製材料包圍，並且該橋接結構的頂表面由該模製材料覆蓋。
  9. 如請求項7之半導體封裝結構，其中，該橋接結構具有複數個通孔，並且該複數個通孔透過該複數個導電連接器電耦合至該第二重分佈層。
  10. 一種半導體封裝結構，包括：基板；重分佈層，在該基板上；橋接結構，在該重分佈層中，該橋接結構包括有源器件，其中，該橋接結構具有電連接至該重分佈層的複數個通孔；以及第一半導體部件和第二半導體部件，位於該重分佈層上方，其中，該第一半導體部件透過該重分佈層和該橋接結構與該第二半導體部件電連接；其中該第一半導體部件與該第二半導體部件透過該橋接結構的佈線電連接，並且該橋接結構的該佈線具有比該重分佈層的線寬/間隔更細的線寬/間隔。
  11. 如請求項10之半導體封裝結構，其中，該第一半導體部件和該第二半導體部件由該模製材料包圍。
  12. 如請求項10之半導體封裝結構，其中，該橋接結構的頂表面透過該重分佈層暴露，或者，該重分佈層覆蓋該橋接結構的頂表面。
  13. 如請求項10之半導體封裝結構，還包括在該第一半導體部件和該重分佈層之間的複數個導電結構，其中該複數個導電結構由該底部填充 材料圍繞。
  14. 如請求項10之半導體封裝結構，其中，該複數個通孔具有比該重分佈層的線寬/間隔更細的線寬/間隔。
  15. 如請求項10之半導體封裝結構，其中，還包括：複數個導電結構，在該重分佈層與該基板之間，其中，該複數個導電結構電耦合至該重分佈層與該基板的佈線結構；以及複數個導電端子，在該基板下方，其中該複數個導電端子電連接至該基板的該佈線結構。
  16. 一種半導體封裝結構，包括：基板；重分佈層，在該基板上；橋接結構，在該重分佈層中，該橋接結構包括有源器件；複數個導電結構，在該重分佈層上方；以及第一半導體部件和第二半導體部件，在該複數個導電結構上，其中該第一半導體部件透過該複數個導電結構、該重分佈層和該橋接結構電連接至該第二半導體部件；其中該第一半導體部件與該第二半導體部件透過該橋接結構的佈線電連接，並且該橋接結構的該佈線具有比該重分佈層的線寬/間隔更細的線寬/間隔。
  17. 如請求項16之半導體封裝結構，其中，該複數個導電結構包括：第一導電結構，與該橋接結構的頂表面接觸；以及第二導電結構，與該重分佈層接觸，其中該第二導電結構的尺寸大於該第一導電結構的尺寸。
  18. 如請求項17之半導體封裝結構，其中，該橋接結構具有複 數個通孔，並且該第一導電結構透過該複數個通孔電耦合至該重分佈層。
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