TWI764852B - 半導體封裝結構 - Google Patents

半導體封裝結構

Info

Publication number
TWI764852B
TWI764852B TW110143307A TW110143307A TWI764852B TW I764852 B TWI764852 B TW I764852B TW 110143307 A TW110143307 A TW 110143307A TW 110143307 A TW110143307 A TW 110143307A TW I764852 B TWI764852 B TW I764852B
Authority
TW
Taiwan
Prior art keywords
semiconductor die
semiconductor
wiring
redistribution layer
package structure
Prior art date
Application number
TW110143307A
Other languages
English (en)
Other versions
TW202303904A (zh
Inventor
劉興治
崢 曾
郭哲宏
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/363,459 external-priority patent/US11710688B2/en
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Application granted granted Critical
Publication of TWI764852B publication Critical patent/TWI764852B/zh
Publication of TW202303904A publication Critical patent/TW202303904A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體封裝結構包括前側重佈線層、堆疊結構、後側重佈線層、第一IP核和第二IP核。堆疊結構設置在前側重佈線層上方並且包括第一半導體裸晶和第一半導體裸晶上方的第二半導體裸晶。後側重佈線層配置於堆疊結構上。第一IP核配置於堆疊結構中並通過第一走線通道電性耦合於前側重佈線層。第二IP核配置於堆疊結構中並通過第二走線通道電性耦合後側重佈線層，其中第二走線通道與第一走線通道分離且與前側重佈線層電性絕緣。

Description

半導體封裝結構
本發明涉及半導體封裝技術，尤其涉及一種半導體封裝結構。
隨著對更多功能和更小裝置的需求不斷增加，垂直堆疊兩個或更多個封裝的層疊封裝(package-on-package, PoP)技術變得越來越流行。 PoP技術減少了不同元件(例如控制器和儲存設備)之間的線路長度。這提供了更好的電氣性能，因為更短的互連佈線會產生更快的信號傳播並減少雜訊和串擾缺陷。
儘管現有的半導體封裝結構通常是足夠的，但是它們在各個方面都不是令人滿意的。例如，滿足將不同元件整合到一個封裝中的通道要求是一項挑戰。因此，需要進一步改進半導體封裝結構以提供通道設計的靈活性。
根據一些實施例，提供了一種半導體封裝結構。半導體封裝結構包括前側重佈線層、堆疊結構、後側重佈線層、第一IP核以及第二IP核。堆疊結構設置在前側重佈線層上方並且包括第一半導體裸晶和第一半導體裸晶上方的第二半導體裸晶。後側重佈線層配置於堆疊結構上方。第一IP核配置於堆疊結構中並通過第一走線通道電性耦合於前側重佈線層。第二IP核配置於堆疊結構中並通過第二走線通道電性耦合後側重佈線層，其中第二走線通道與第一走線通道分離且與前側重佈線層電性絕緣。
根據一些實施例，提供了一種半導體佈線結構。半導體佈線結構包括第一封裝結構、第一走線通道以及第二走線通道。第一封裝結構具有前側和後側，並且包括具有第一IP核和第二IP核的堆疊結構。第一走線通道將第一IP核電性耦合到第一封裝結構前側的第一重佈線層。第二走線通道獨立地電性耦合第二IP核至第一封裝結構後側上的第二重佈線層，其中第二走線通道與第一佈線通道分離且與第一重佈線層電性絕緣。
以下實施例將結合附圖進行詳細說明。
以下描述是實施本發明的最佳設想模式。該描述是為了說明本發明的一般原理而進行的，不應被理解為限制性的。本發明的範圍通過參考所附請求項來確定。
本發明將結合具體實施例並參考某些附圖進行描述，但本發明不限於此，僅受請求項的限制。所描述的附圖只是示意性的並且是非限制性的。在附圖中，為了說明的目的，一些元件的尺寸可能被誇大而不是按比例繪製。尺寸和相對尺寸不對應於本發明實踐中的實際尺寸。
根據本公開的一些實施例描述半導體封裝結構和半導體佈線結構。半導體封裝結構為裝置(device)和IP核(IP core)(例如記憶體器件和記憶體IP核)提供單獨的走線通道(routing channel)，從而可以提高走線通道設計的靈活性。
第1圖是根據本公開的一些實施例的半導體封裝結構100的截面圖。額外的特徵可以添加到半導體封裝結構100。對於不同的實施例，可以替換或消除下面描述的一些特徵。為了簡化圖示，僅示出了半導體封裝結構100的一部分。
如第1圖所示，根據一些實施例，半導體封裝結構100包括垂直堆疊的第一封裝結構100a和第二封裝結構100b。第一封裝結構100a具有前側(frontside)及與所述前側相對的後側(backside)。第一封裝結構100a在其前側具有第一重佈線層102，而在其後側具有第二重佈線層124。因此，第一重佈線層102也可稱為前側重佈線層102，而第二重佈線層124也可稱為後側重佈線層124。
第一重佈線層102包括一個或多個導電層和鈍化層，其中一個或多個導電層可以設置在一個或多個鈍化層中。導電層可包括金屬，例如銅、鈦、鎢、鋁等或其組合。在一些實施例中，鈍化層包括聚合物層，例如聚酰亞胺(PI)、聚苯並噁唑(PBO)、苯並環丁烯(BCB)、環氧樹脂等或其組合。或者，鈍化層可包括介電層，例如氧化矽、氮化矽、氮氧化矽等或其組合。第二重佈線層124的材料可以與第一重佈線層102的材料類似，在此不再贅述。
如第1圖所示，根據一些實施例，第一重佈線層102包括比第二重佈線層124更多的導電層和鈍化層。第一重佈線層102可以比第二重佈線層124厚，但本公開不限於此。例如，第二重佈線層124可以比第一重佈線層102厚或基本等於第一重佈線層102。
在一些實施例中，第一封裝結構100a包括多個導電結構104，位於第一重佈線層102下方並電性耦合到第一重佈線層102。在一些實施例中，導電結構104包括導電材料，例如金屬導電結構104可以包括微凸塊、受控塌陷晶片連接(C4)凸塊、球柵陣列(BGA)球等或其組合。
在一些實施例中，第一封裝結構100a包括堆疊結構，所述堆疊結構包括垂直堆疊在第一重佈線層102上方的第一半導體裸晶(die)106和第二半導體裸晶112。根據一些實施例，第一半導體裸晶106和第二半導體裸晶112各自獨立地包系統單晶片器件(SoC)、邏輯器件、記憶體器件、射頻(RF)器件等或其任何組合。例如，第一半導體裸晶106和第二半導體裸晶112可以各自獨立地包括微控制單元(MCU)裸晶、微處理器單元(MPU)裸晶、電源管理積體電路(PMIC)裸晶、全球定位系統(GPS)器件、中央處理器(CPU)裸晶、圖形處理單元(GPU)裸晶、輸入輸出(IO)裸晶、動態隨機存取記憶體(DRAM)IP核、靜態隨機存取記憶體(SRAM)、高帶寬記憶體(HBM)等，或它們的任何組合。
儘管兩個半導體裸晶，第一半導體裸晶106和第二半導體裸晶112，在第1圖中示出，但也可能有兩個以上的半導體裸晶。例如，堆疊結構可以包括垂直堆疊的三個半導體裸晶。或者，堆疊結構可以包括四個半導體裸晶，其中兩個半導體裸晶垂直堆疊在一個半導體裸晶上方，並且另一個半導體裸晶佈置在該半導體裸晶上方並且與兩個半導體裸晶相鄰。在一些實施例中，堆疊結構還包括一個或多個被動元件(未示出)，例如電阻、電容、電感等或其組合。
參照第1圖，第一半導體裸晶106包括多個通孔108，其電性耦合到第一重佈線層102。通孔108可以由諸如金屬的導電材料形成。例如，通孔108可以由銅形成。在第1圖中，通孔108具有實質上垂直的側壁並從第一半導體裸晶106的頂面延伸至第一半導體裸晶106的底面，但本公開不限於此。第一半導體裸晶106中的通孔108可以具有其他配置和數量。
在一些實施例中，第一封裝結構100a包括位於第一重佈線層102和第二重佈線層124之間的第三重佈線層110。如第1圖所示，第三重佈線層110可以設置在第一半導體裸晶106的頂面和第二半導體裸晶112的底面之間，並且可以延伸超出第一半導體裸晶106的側壁和第二半導體裸晶112的側壁。第三重佈線層110可以電性耦合到第一半導體裸晶106、第一半導體裸晶106中的通孔108和第二半導體裸晶112。
第三重佈線層110的材料可以與第一重佈線層102的材料類似，在此不再贅述。如第1圖所示，第一重佈線層102包括比第三重佈線層110更多的導電層和鈍化層，並且第三重佈線層110包括比第二重佈線層124更多的導電層和鈍化層，但本公開不限於此。例如，第二重佈線層124可以包括比第一重佈線層102和第三重佈線層110更多的導電層和鈍化層。
通過設置第三重佈線層110，可以在第一半導體裸晶106和第二半導體裸晶112之間形成額外的佈線通道，這有助於佈局規劃的靈活性並節省裸晶凸塊扇出寬度，如下所述和在第2A-2D圖所示出的。
第2A圖是根據一些實施例的半導體封裝結構100中的堆疊結構200a的截面圖。為了簡化，僅示出了堆疊結構200a的一部分。在一些實施例中，堆疊結構200a包括第一半導體裸晶106和第二半導體裸晶112。
第一半導體裸晶106具有主動表面(active surface)106a和與主動表面106a相對的後側表面(backside surface)106b。第二半導體裸晶112具有主動表面112a和與主動表面112a相對的後側表面112b。第一半導體裸晶106和第二半導體裸晶112可以面對面(face to face, FtF)堆疊。即，第二半導體裸晶112的主動表面112a靠近第一半導體裸晶106的主動表面106a。
參照第2A圖，第一智慧財產權(intellectual property，IP)核101和第二IP核103可以設置在第一半導體裸晶106的主動表面106a上。在一些實施例中，第一IP核101用於控制第二封裝結構100b(如第1圖所示)，第二IP核103用於控制與第一重佈線層102電性耦合的其他元件。
根據一些實施例，由於第三重佈線層110設置在第一半導體裸晶106和第二半導體裸晶112之間，因此可以在它們之間形成額外的佈線通道。因此，來自第一IP核101的信號和來自第二IP核103的信號可以通過不同的走線通道，例如分別如路徑101P和路徑103P所示。具體地，第一IP核101的走線通道(以路徑101P表示)可以經過第三重佈線層110(如第1圖所示)，第二IP核103的走線通道(以路徑103P表示)可以穿過第一半導體裸晶106中的通孔108和第一重佈線層102(如第1圖所示)。
即，與第一IP核101的走線通道和第二IP核103的走線通道都經過第一重佈線層102相比，在本發明中為第一IP核101和第二IP核103提供了各自的走線通道。如此一來，這些走線通道可以單獨優化以滿足不同的通道要求。此外，第一IP核101的走線通道不會影響第二IP核103的走線通道，從而增加了通道設計的靈活性。
如第2A圖所示，第一IP核101和第二IP核103是分開並排設置的，但本公開不限於此。例如，根據一些其他實施例，第一IP核101可以被放置在第二IP核103中。或者，第一IP核101和第二IP核103可以設置在第一半導體裸晶102的不同邊緣附近。另外，可以有兩個以上的IP核。
第2B圖是根據一些實施例的半導體封裝結構100中的堆疊結構200b的截面圖。為了簡化圖，僅示出了堆疊結構200b的一部分。堆疊結構200b可以包括與第2A圖所示的堆疊結構200a相同或相似的元件，並且為了簡單起見，將不再詳細討論那些元件。在以下實施例中，第一IP核101設置在第二半導體裸晶112的主動表面112a上，而第二IP核103設置在第一半導體裸晶106的主動表面106a上。
如第2B圖所示，來自第一IP核101的信號和來自第二IP核103的信號可以通過不同的走線通道，例如分別如路徑101P和路徑103P所示。具體地，第一IP核101的走線通道(以路徑101P表示)可以經過第三重佈線層110(如第1圖所示)，第二IP核103的走線通道(以路徑103P表示)可以穿過第一半導體裸晶106中的通孔108和第一重佈線層102(如第1圖所示)。
第2C圖是根據一些實施例的半導體封裝結構100中的堆疊結構200c的截面圖。為了簡化示意圖，僅示出了堆疊結構200c的一部分。堆疊結構200c可以包括與第2A圖所示的堆疊結構200a相同或相似的元件，並且為了簡單起見，將不再詳細討論那些元件。在以下實施例中，第一半導體裸晶106和第二半導體裸晶112可以面對背(face to back, FtB)堆疊。即，第二半導體裸晶112的主動表面112a靠近第一半導體裸晶106的後側表面106b。
如第2C圖所示，第一IP核101和第二IP核103設置在第一半導體裸晶106的主動表面106a上。來自第一IP核101的信號和來自第二IP核103的信號可以通過不同的走線通道。例如，分別由路徑101P和路徑103P指示。具體地，第一IP核101的走線通道(以路徑101P表示)可以穿過第一半導體裸晶106中的通孔108和第三重佈線層110(如第1圖所示)，並且走線通道第二IP核103的(以路徑103P表示)可以通過第一重佈線層102(如第1圖所示)。
第2D圖是根據一些實施例的半導體封裝結構100中的堆疊結構200d的截面圖。為了簡化圖示，僅示出了堆疊結構200d的一部分。堆疊結構200d可以包括與第2A圖所示的堆疊結構200a相同或相似的元件並且為了簡單起見，將不再詳細討論那些元件。在以下實施例中，第一IP核101設置在第二半導體裸晶112的主動表面112a上，而第二IP核103設置在第一半導體裸晶106的主動表面106a上。
如第2D圖所示，來自第一IP核101的信號和來自第二IP核103的信號可以通過不同的走線通道，例如分別如路徑101P和路徑103P所示。具體地，第一IP核101的走線通道(以路徑101P表示)可以經過第三重佈線層110(如第1圖所示)，第二IP核103的走線通道(以路徑103P表示)可以穿過第一重佈線層102(如第1圖所示)。
參照第1圖，根據一些實施例中，在第三重佈線層110和第二半導體裸晶112之間形成多個導電結構114。導電結構114可以將第二半導體裸晶112電性耦合到第三重佈線層110。取決於走線通道設計和IP核的位置，走線通道還可以包括導電結構114。
在一些實施例中，導電結構114包括導電材料，例如金屬。導電結構114可包括微凸塊、受控塌陷晶片連接(C4)凸塊、球柵陣列(BGA)球等或其組合。
在一些實施例中，底部填充材料116形成在第二半導體裸晶112和第三重佈線層110之間，並填充導電結構114之間的間隙以提供結構支撐。底部填充材料116可以圍繞每個導電結構114。在一些實施例中，底部填充材料116由聚合物形成，例如環氧樹脂。在第二半導體裸晶112和第三重佈線層110之間形成導電結構114之後，底部填充材料116可以通過毛細管力涂佈。然後，可以通過任何合適的固化工藝來固化底部填充材料116。
如第1圖所示，第一封裝結構100a包含一模製材料118，環繞第二半導體裸晶112及底部填充材料116，並覆蓋部分第三重佈線層110的頂面。在一些實施例中，模製材料118鄰接第二半導體裸晶112的側壁和第三重佈線層110的頂面。模製材料118可以保護第二半導體裸晶112免受環境影響，從而防止第二半導體裸晶112由於例如應力、化學品和/或濕氣所造成的傷害。
模製材料118可以包括非導電材料，例如可模製聚合物、環氧樹脂、樹脂等，或它們的組合。在一些實施例中，模製材料118以液體或半液體形式施加，然後通過任何合適的固化過程固化，例如熱固化過程、UV固化過程等，或其組合。模製材料118可以用模具(未示出)成形或模製。
然後，可以通過諸如化學機械拋光(CMP)之類的平坦化工藝部分地去除模製材料118，直到暴露第二半導體裸晶112的頂面。在一些實施例中，模製材料118的頂面和第二半導體裸晶112的頂面基本上共面。如第1圖所示，模製材料118的側壁可以與第一半導體裸晶106的側壁共面。
在一些實施例中，多個導電柱120形成於鄰近堆疊結構(包括第一半導體裸晶106和第二半導體裸晶112)和模製材料118處。導電柱120可以包括金屬柱，例如如銅柱。在一些實施例中，導電柱120通過電鍍工藝或任何其他合適的工藝形成。如第1圖所示，導電柱120可以具有基本上垂直的側壁。
如第1圖所示，導電柱120可以設置在第一重佈線層102和第二重佈線層124之間，並且可以設置在第三重佈線層110的頂表面和底表面上。導電柱120可以電性耦合到第一重佈線層102、第二重佈線層124和第三重佈線層110。
導電柱120的位置和數量可以根據第一封裝結構100a的走線設計進行調整。例如，在一些其他實施例中，導電柱120設置在第二重佈線層124和第三重佈線層110之間，而不設置在第一重佈線層102和第三重佈線層110之間。第二重佈線層124通過導電柱120電性耦合到第三重佈線層110，並且第三重佈線層110通過第一半導體裸晶106中的通孔108電性耦合到第一重佈線層102。
如第1圖所示，四個導電柱120設置在堆疊結構的相對側，但本公開不限於此。例如，在堆疊結構的相對側上的導電柱120的數量可以不同。或者，導電柱120可設置在堆疊結構的一側。
如第1圖所示，第一封裝結構100a包括圍繞堆疊結構(包括第一半導體裸晶106和第二半導體裸晶112)、模製材料118和導電柱120的模製材料122。模製材料122可以填充在導電柱120以及堆疊結構與導電柱120之間的間隙。
如第1圖所示，模製材料122鄰接第一半導體裸晶106和模製材料118的側壁，並覆蓋第一重佈線層102的頂面、第二重佈線層124的底面以及第三重佈線層110的頂面和底面。模製材料122可以保護堆疊結構和導電柱120免受環境影響，從而防止堆疊結構和導電柱120由於例如應力、化學物質和/或濕氣所造成的傷害。
在一些實施例中，模製材料122包括非導電材料，例如可模製聚合物、環氧樹脂、樹脂等，或它們的組合。在一些實施例中，模製材料122以液體或半液體形式施加，然後通過任何合適的固化過程固化，例如熱固化過程、UV固化過程等，或其組合。模製材料122可以用模具(未示出)成形或模製。
然後，可以通過諸如化學機械拋光(CMP)的平坦化工藝部分地去除模製材料122，直到暴露導電柱120的頂面。在一些實施例中，模製材料122和導電柱120的頂面基本上共面。如圖所示。如第1圖所示，模製材料122的側壁可以與第一重佈線層102、第二重佈線層124和第三重佈線層110的側壁中的至少一個共面。
如第1圖所示，第二重佈線層124可以設置在堆疊結構上方，並且覆蓋第二半導體裸晶112的頂面、導電柱120的頂面和模製材料122的頂面。
如第1圖所示，根據一些實施例，第二封裝結構100b設置在第一封裝結構100a上方並且通過多個導電結構126電性耦合到第二重佈線層124。在一些實施例中，導電結構126包括導電材料，例如金屬。導電結構126可包括微凸塊、受控塌陷晶片連接(C4)凸塊、球柵陣列(BGA)球等或其組合。
如第1圖所示，根據一些實施例，第二封裝結構100b包括基板128。基板128可以在其中具有佈線結構。在一些實施例中，基板128的佈線結構包括導電層、導電通孔、導電柱等或其組合。基板128的佈線結構可由金屬形成，例如銅、鈦、鎢、鋁等或其組合。
基板128的佈線結構可以設置在金屬間介電(inter-metal dielectric, IMD)層中。在一些實施例中，IMD層可以由有機材料(例如聚合物基材)、非有機材料(例如氮化矽、氧化矽、氮氧化矽等)或它們的組合形成。可以在基板128中和基板128上形成任何期望的半導體元件。然而，為了簡化圖示，僅示出了平坦基板128。
如第1圖所示，根據一些實施例，第二封裝結構100b包括基板128上方的半導體元件130和132。半導體元件130和132可以包括記憶體裸晶，例如動態隨機存取記憶體(DRAM)。例如，半導體元件130和132可以是用於移動系統的雙倍數據速率(DDR)同步動態隨機存取記憶體(SDRAM)裸晶。在第二封裝結構100b包括記憶體裝置的實施例中，用於第二封裝結構100b的IP核(例如第一IP核101)可以被稱為記憶體IP核。
半導體元件130和132可以包括相同或不同的器件。在一些實施例中，第二封裝結構100b還包括一個或多個被動元件(未示出)，例如電阻、電容、電感等或其組合。
堆疊結構中的第一IP核101(如第2A-2D圖所示)可以通過第一佈線通道電性耦合到第二封裝結構100b，第一佈線通道包括第三重佈線層110、導電柱120和第二重佈線層124。堆疊結構中的第二IP核103(如第2A-2D圖所示)可以通過包括第一重佈線層110的第二佈線通道電性耦合到導電結構104。在實施例中，根據IP核的位置，如上所述，第一佈線通道或第二佈線通道還可以包括第一半導體裸晶106中的通孔108和/或導電結構114。
換句話說，IP核和第二封裝結構100b之間的走線通道可以與其他走線通道分離，例如另一個IP核和導電結構104之間的走線通道。具體地，根據一些實施例IP核和第二封裝結構100b之間的走線通道與第一重佈線層110電性絕緣。因此，可以分別優化不同的走線通道，增加通道設計的靈活性。
第3圖是根據本公開的一些實施例的半導體封裝結構300的截面圖。需要說明的是，半導體封裝結構300可以包括與第1圖所示的半導體封裝結構100相同或相似的元件。為了簡單起見，這些元件將不再詳細討論。在以下實施例中，佈線通道包括在第一半導體裸晶106上方以及與第二半導體裸晶112相鄰的導電柱134。
根據一些實施例，導電柱134電性耦合到第二重佈線層124、第一半導體裸晶106和第一半導體裸晶106中的通孔108。在用於第二封裝結構100b的IP核形成在第一半導體裸晶106的底部的實施例中，IP核和第二封裝結構100b之間的佈線通道可以包括第一半導體裸晶106中的通孔108、導電柱134以及第二重佈線層124。在用於第二封裝結構100b的IP核形成在第一半導體裸晶106的頂部的實施例中，IP核和第二封裝結構100b之間的佈線通道包括導電柱134和第二重佈線層124。
導電柱134可以包括金屬柱，例如銅柱。在一些實施例中，導電柱134通過電鍍工藝或任何其他合適的工藝形成。導電柱134可以具有基本上垂直的側壁。如第3圖所示，導電柱134可以被模製材料118所圍繞。導電柱134可以具有基本上垂直的側壁並且可以從模製材料118的底面延伸到模製材料118的頂面。
導電柱134的位置和數量可以根據第一封裝結構100a的佈線設計進行調整。例如，多於一個導電柱134可以設置在第一半導體裸晶106上方，並且可以設置為鄰近第二半導體裸晶112的一側或相對側。此外，半導體封裝結構300還可以包括一個或多個重佈線層，例如第1圖中的第三重佈線層110。
第4圖是根據本公開的一些實施例的半導體封裝結構400的截面圖。需要說明的是，半導體封裝結構400可以包括與第1圖所示的半導體封裝結構100相同或相似的元件。為了簡單起見，這些元件將不再詳細討論。在以下實施例中，佈線通道包括第二半導體裸晶112中的通孔136。
通孔136可以電性耦合到第二重佈線層124、導電結構114、第一半導體裸晶106和第一半導體裸晶106中的通孔108。在用於第二封裝結構100b的IP核形成於第一半導體裸晶106的底部的實施例中，IP核與第二封裝結構100b之間的走線通道可包括第一半導體裸晶106中的通孔108、導電結構114、通孔136，以及第二重佈線層124。在用於第二封裝結構100b的IP核形成在第一半導體裸晶106的頂部上的實施例中，IP核和第二封裝結構100b之間的走線通道可以包括導電結構114、通孔136和第二重佈線層124。
在用於第二封裝結構100b的IP核形成在第二半導體裸晶112的底部的實施例中，IP核和第二封裝結構100b之間的佈線通道可以包括通孔136和第二重佈線層124。在用於第二封裝結構100b的IP核形成在第二半導體裸晶112的頂部的實施例中，IP核和第二封裝結構100b之間的走線通道可以包括第二重佈線層124，並且可以忽略通孔136。
在這些實施例中，第二重佈線層124和IP核之間的走線通道不延伸到第一半導體裸晶106和第二半導體裸晶112之外。特別地，第二重佈線層124和IP核之間的走線通道通過由第一半導體裸晶106和/或第二半導體裸晶112屏蔽的區域。
通孔136可以由任何導電材料形成，例如金屬。舉例而言，通孔136由銅形成。如第4圖所示，通孔136可以具有基本上垂直的側壁並且可以從第二半導體裸晶112的頂面延伸到第二半導體裸晶112的底面，但是本公開不限於此。第二半導體裸晶112中的通孔136可以具有其他配置。
通孔136的位置和數量可以根據第一封裝結構100a的佈線設計進行調整。例如，可以在第二半導體裸晶112中設置多於一個通孔136。或者，半導體封裝結構400還可以包括一個或多個重佈線層(例如第1圖中的第三重佈線層110)和/或一個或多個導電柱(例如第3圖中的導電柱134)。
第5圖是根據本公開的一些實施例的半導體封裝結構500的截面圖。需要說明的是，半導體封裝結構500可以包括與第1圖所示的半導體封裝結構100相同或相似的元件。為了簡單起見，這些元件將不再詳細討論。在以下實施例中，較大的第一半導體裸晶106設置在較小的第二半導體裸晶112之上。
如第5圖所示，第二半導體裸晶112可以包括多個通孔138，其可以電性耦合到第一重佈線層102、導電結構114和第一半導體裸晶106中的通孔108。通孔138可以由任何導電材料形成，例如金屬。例如，通孔138可以由銅形成。如第5圖所示，通孔138可以每個都具有基本上垂直的側壁並且可以從第二半導體裸晶112的頂面延伸到第二半導體裸晶112的底面。然而，第二半導體裸晶112中的通孔138可以具有其他配置和數量。
通孔138可以電性耦合到第一重佈線層102、導電結構114、第一半導體裸晶106和第一半導體裸晶106中的通孔108。在用於第二封裝結構100b的IP核形成於第二半導體裸晶112底部的實施例中，IP核與第二封裝結構100b之間的走線通道可包括第二半導體裸晶112中的通孔138、導電結構114、第一半導體裸晶106中的通孔108以及第二重佈線層124。在用於第二封裝結構100b的IP核形成於第二半導體裸晶112頂部的實施例中，IP核與第二封裝結構100b之間的走線通道可包括導電結構114、第一半導體裸晶106中的通孔108以及第二重佈線層124。
在用於第二封裝結構100b的IP核形成在第一半導體裸晶106的底部的實施例中，IP核和第二封裝結構100b之間的佈線通道可以包括第一半導體裸晶106中的通孔108和第二重佈線層124。在用於第二封裝結構100b的IP核形成在第一半導體裸晶106的頂部的實施例中，IP核和第二封裝結構100b之間的走線通道可以包括第二重佈線層124而通孔108可以省略。
在這些實施例中，第二重佈線層124和IP核之間的走線通道不延伸到第一半導體裸晶106和第二半導體裸晶112之外。特別地，第二重佈線層124和IP核之間的走線通道通過由第一半導體裸晶106和/或第二半導體裸晶112屏蔽的區域。
如第5圖所示，第一封裝結構100a可以包括在第一半導體裸晶106下方並且與第二半導體裸晶112相鄰的一個或多個導電柱140。導電柱140是可以選擇的。導電柱140可以包括金屬柱，例如銅柱。在一些實施例中，導電柱140通過電鍍工藝或任何其他合適的工藝形成。
導電柱140可以電性耦合到第一重佈線層102、第一半導體裸晶106和第一半導體裸晶106的通孔108。參照第5圖，每個導電柱140可以具有基本上垂直的側壁。導電柱140可以被模製材料118圍繞並且從模製材料118的頂面延伸到模製材料118的底面。
導電柱140的位置和數量可以根據第一封裝結構100a的佈線設計進行調整。如第5圖所示，兩個導電柱140設置在鄰近第二半導體裸晶112的相對側，但本公開不限於此。例如，在堆疊結構的相對側上的導電柱140的數量可以不同。或者，導電柱140可以設置在堆疊結構的一側。
第6圖是根據本公開的一些實施例的半導體封裝結構600的截面圖。需要說明的是，半導體封裝結構600可以包括與第1圖所示的半導體封裝結構100相同或相似的元件。為了簡單起見，這些元件將不再詳細討論。在以下實施例中，堆疊結構包括位於第一半導體裸晶106上方且與第二半導體裸晶112相鄰的多個半導體元件142、144、146。
半導體元件142、144、146可以包括主動元件。例如，半導體元件142、144、146可以各自獨立地包括系統單晶片器件(SoC)、邏輯器件、記憶體器件、射頻(RF)器件等，或其任何組合。例如，半導體元件142、144、146可以各自獨立地包括微控制單元(MCU)器件、微處理器單元(MPU)器件、電源管理積體電路(PMIC)器件、全球定位系統(GPS)器件、中央處理單元(CPU)裸晶、圖形處理單元(GPU)裸晶、輸入輸出(IO)裸晶、動態隨機存取記憶體(DRAM)IP核、靜態隨機存取記憶體(SRAM)、高帶寬記憶體(HBM)等，或其任何組合。
在一些其他實施例中，半導體元件142、144、146包括被動元件，例如電阻、電容、電感等，或其組合。半導體元件142、144、146可包括相同或不同的裝置。
半導體元件142、144、146可以電性耦合到第一半導體裸晶106。半導體元件142、144、146中的每一個可以被模製材料118包圍和覆蓋。應該注意的是，半導體元件142、144、146、第一半導體裸晶106和第二半導體裸晶112的位置和數量僅是示例性的，本公開不限於此。
例如，半導體元件142、144、146可以垂直堆疊。或者，堆疊結構可以包括垂直堆疊的兩個半導體元件。在其他一些實施例中，堆疊結構可以包括四個半導體元件，其中兩個半導體元件垂直堆疊在一個半導體元件上方，另一個半導體元件設置在該半導體元件上方並且與兩個半導體元件相鄰。
根據第一封裝結構100a的走線設計，半導體封裝結構600還可以包括一個或多個重佈線層(例如第1圖中的第三重佈線層110)、一個或多個導電柱(例如第3圖中的導電柱134)和/或半導體晶片中的一個或多個通孔(例如第4圖中的通孔136)。
第7圖是根據本公開的一些實施例的半導體封裝結構700的截面圖。需要說明的是，半導體封裝結構700可以包括與第6圖所示的半導體封裝結構600相同或相似的元件。為了簡單起見，這些元件將不再詳細討論。在以下實施例中，堆疊結構包括在第一半導體裸晶106下方且與第二半導體裸晶112相鄰的多個半導體元件142、144、146。
半導體元件142、144、146可以類似於第6圖中的半導體元件142、144、146，於此不再贅述。半導體元件142、144、146可電性耦合至第一半導體裸晶106。半導體元件142、144、146中的每一者可被模製材料118圍繞且覆蓋。應注意，本實施例中半導體元件142、144、146、第一半導體裸晶106和第二半導體裸晶112的數量及位置僅是說明性的，本公開不限於此。
例如，半導體元件142、144、146可以垂直堆疊。或者，堆疊結構可以包括垂直堆疊的兩個半導體元件。在其他一些實施例中，堆疊結構可以包括四個半導體元件，其中兩個半導體元件垂直堆疊在一個半導體元件上方，另一個半導體元件設置在該半導體元件上方並且與兩個半導體元件相鄰。
根據第一封裝結構100a的走線設計，半導體封裝結構700還可以包括一個或多個重佈線層(例如第1圖中的第三重佈線層110)、一個或多個導電柱(例如第3圖中的導電柱134)和/或半導體裸晶中的一個或多個通孔(例如第4圖中的通孔136)。
總之，通過在封裝結構中的半導體裸晶中設置一個或多個重佈線層、一個或多個導電柱和/或一個或多個通孔，可以實現封裝結構中的IP核到另一個封裝結構的單獨走線通道。因此，可以單獨優化走線通道，增加通道設計的靈活性。
雖然已經通過示例和優選實施例的方式描述了本發明，但是應當理解，本發明不限於所公開的實施例。相反，它旨在涵蓋各種修改和類似的佈置(這對於本領域技術人員來說是顯而易見的)。因此，所附請求項的範圍應給予最廣泛的解釋以涵蓋所有此類修改和類似佈置。
100、300、400、500、600、700:半導體封裝結構 100a:第一封裝節購 100b:第二封裝結構 101:第一IP核 101P、103P:路徑 102:第一重佈線層 103:第二IP核 104、114、126:導電結構 106:第一半導體裸晶 106a、112a:主動表面 106b、112b:後側 108:通孔 110:第三重佈線層 112:第二半導體裸晶 116:底部填充材料 118、122:模製材料 120、136、134:導電柱 124:第二重佈線層 128:基板 130、132:半導體元件 200a、200b、200c、200d:堆疊結構 142、144、146:半導體元件 138:通孔
本發明通過結合附圖閱讀隨後的詳細描述和實施例可以更全面地理解，其中： 第1圖是根據一些實施例的示例性半導體封裝結構的截面圖； 第2A-2D圖是根據一些實施例的示例性半導體封裝結構中的堆疊結構的截面圖； 第3圖是根據一些實施例的示例性半導體封裝結構的截面圖； 第4圖是根據一些實施例的示例性半導體封裝結構的截面圖； 第5圖是根據一些實施例的示例性半導體封裝結構的截面圖； 第6圖是根據一些實施例的示例性半導體封裝結構的截面圖； 以及 第7圖是根據一些實施例的示例性半導體封裝結構的截面圖。
100:半導體封裝結構
100a:第一封裝節購
100b:第二封裝結構
102:第一重佈線層
104、114、126:導電結構
106:第一半導體裸晶
108:通孔
110:第三重佈線層
112:第二半導體裸晶
116:底部填充材料
118、122:模製材料
120:導電柱
124:第二重佈線層
128:基板
130、132:半導體元件

Claims (20)

  1. 一種半導體封裝結構，包括： 一前側重佈線層； 一堆疊結構，設置在該前側重佈線層上方並且包括一第一半導體裸晶和位於該第一半導體裸晶上方的一第二半導體裸晶； 一後側重佈線層，設置於該堆疊結構之上； 一第一IP核，設置於該堆疊結構中，並通過一第一走線通道電性耦合至該前側重佈線層；以及 一第二IP核，設置於該堆疊結構中，並通過一第二走線通道電性耦合至該後側重佈線層，其中該第二走線通道與該第一走線通道分離且與該前側重佈線層電性絕緣。
  2. 如請求項1所述的半導體封裝結構，還包括一封裝結構，設置於該後側重佈線層上方並通過該第二走線通道電性耦合至該第二IP核。
  3. 如請求項1所述的半導體封裝結構，其中該第二走線通道包括： 一導電柱，與該堆疊結構相鄰且電性耦合至該後側重佈線層；以及 一第三重佈線層，位於該第一半導體裸晶的頂面和該第二半導體裸晶的底面之間並且電性耦合到該導電柱。
  4. 如請求項3所述的半導體封裝結構，其中該第二走線通道還包括位於該第一半導體裸晶中的多個通孔。
  5. 如請求項3所述的半導體封裝結構，還包括環繞該導電柱與該堆疊結構的模製材料，其中該模製材料的側壁與該第三重佈線層的側壁共面。
  6. 如請求項1所述的半導體封裝結構，其中該第二走線通道包括一導電柱，該導電柱設置於該第一半導體裸晶上方且鄰近該第二半導體裸晶。
  7. 如請求項6所述的半導體封裝結構，還包括環繞該導電柱與該第二半導體裸晶的模製材料，其中該模製材料的側壁與該第一半導體裸晶的側壁共面。
  8. 如請求項6所述的半導體封裝結構，其中該第二走線通道還包括位於該第一半導體裸晶中的通孔。
  9. 如請求項1所述的半導體封裝結構，其中該第二佈線通道包括該第二半導體裸晶中的第一通孔。
  10. 如請求項9所述的半導體封裝結構，其中該第二佈線通道還包括位於該第一半導體裸晶中的第二通孔。
  11. 如請求項1所述的半導體封裝結構，還包括設置在該第二半導體裸晶下方且鄰近該第一半導體裸晶的一導電柱，其中該導電柱將該第二半導體裸晶電性耦合至該前側重佈線層。
  12. 如請求項11所述的半導體封裝結構，還包括環繞該導電柱與該第一半導體裸晶的模製材料，其中該模製材料的側壁與該第二半導體裸晶的側壁共面。
  13. 如請求項1所述的半導體封裝結構，其中該第二走線通道穿過被該第一半導體裸晶和/或該第二半導體裸晶屏蔽的區域。
  14. 一種半導體佈線結構，包括： 一第一封裝結構，具有前側和後側，並且包括具有一第一IP核和一第二IP核的堆疊結構； 一第一佈線通道將該第一IP核電性耦合到位於該第一封裝結構的前側上的第一重佈線層；以及 一第二佈線通道獨立地將該第二IP核電性耦合到位於該第一封裝結構的後側上的一第二重佈線層，其中該第二佈線通道與該第一佈線通道分離並且與該第一重佈線層電性絕緣。
  15. 如請求項14所述的半導體佈線結構，還包括設置在該第二重佈線層上的一第二封裝結構，其中該第二封裝結構通過該第二佈線通道接收來自該第二IP核的控制信號。
  16. 如請求項14所述的半導體佈線結構，其中該堆疊結構包括垂直堆疊的第一半導體裸晶和第二半導體裸晶，並且該第一IP核和該第二IP核各自獨立地設置在該第一半導體裸晶或該第二半導體裸晶中。
  17. 如請求項16所述的半導體佈線結構，其中所述第二佈線通道包括位於該第一半導體裸晶中並且將該第二半導體裸晶電性耦合到該第二重佈線層的一通孔。
  18. 如請求項16所述的半導體佈線結構，其中該第二佈線通道包括與該第一半導體裸晶相鄰並將該第二半導體裸晶電性耦合到該第二重佈線層的一導電柱。
  19. 如請求項16所述的半導體佈線結構，其中該第二佈線通道包括延伸在該第一半導體裸晶和該第二半導體裸晶之間的一第三重佈線層。
  20. 如請求項19所述的半導體佈線結構，其中該第二走線通道包括鄰近該堆疊結構並電性耦合該第二重佈線層與該第三重佈線層的一導電柱。
TW110143307A 2021-06-30 2021-11-22 半導體封裝結構 TWI764852B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/363,459 2021-06-30
US17/363,459 US11710688B2 (en) 2020-07-07 2021-06-30 Semiconductor package structure

Publications (2)

Publication Number Publication Date
TWI764852B true TWI764852B (zh) 2022-05-11
TW202303904A TW202303904A (zh) 2023-01-16

Family

ID=82594459

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110143307A TWI764852B (zh) 2021-06-30 2021-11-22 半導體封裝結構

Country Status (2)

Country Link
CN (1) CN115547981A (zh)
TW (1) TWI764852B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI807827B (zh) * 2022-05-13 2023-07-01 矽品精密工業股份有限公司 電子封裝件及其製法
TWI833558B (zh) * 2022-08-02 2024-02-21 南亞科技股份有限公司 開窗型球柵陣列封裝及其製備方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170053897A1 (en) * 2015-08-21 2017-02-23 Apple Inc. Independent 3d stacking
TW201834083A (zh) * 2016-10-07 2018-09-16 美商英帆薩斯邦德科技有限公司 直接接合的原生互連及主動基本晶粒
CN110021564A (zh) * 2017-12-29 2019-07-16 英特尔公司 功能冗余半导体管芯和封装
EP3511980A1 (en) * 2018-01-12 2019-07-17 INTEL Corporation Distributed semiconductor die and package architecture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170053897A1 (en) * 2015-08-21 2017-02-23 Apple Inc. Independent 3d stacking
TW201834083A (zh) * 2016-10-07 2018-09-16 美商英帆薩斯邦德科技有限公司 直接接合的原生互連及主動基本晶粒
CN110021564A (zh) * 2017-12-29 2019-07-16 英特尔公司 功能冗余半导体管芯和封装
EP3511980A1 (en) * 2018-01-12 2019-07-17 INTEL Corporation Distributed semiconductor die and package architecture

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI807827B (zh) * 2022-05-13 2023-07-01 矽品精密工業股份有限公司 電子封裝件及其製法
TWI833558B (zh) * 2022-08-02 2024-02-21 南亞科技股份有限公司 開窗型球柵陣列封裝及其製備方法
TWI847897B (zh) * 2022-08-02 2024-07-01 南亞科技股份有限公司 開窗型球柵陣列封裝及其製備方法

Also Published As

Publication number Publication date
TW202303904A (zh) 2023-01-16
CN115547981A (zh) 2022-12-30

Similar Documents

Publication Publication Date Title
US11587909B2 (en) High bandwidth die to die interconnect with package area reduction
US9496196B2 (en) Packages and methods of manufacture thereof
US11710688B2 (en) Semiconductor package structure
US11488894B2 (en) Semiconductor device having planarized passivation layer and method of fabricating the same
TWI764852B (zh) 半導體封裝結構
US11830851B2 (en) Semiconductor package structure
TWI806297B (zh) 半導體封裝結構
US12094867B2 (en) Semiconductor package
US20230326917A1 (en) Package structure and method of forming the same
US11145627B2 (en) Semiconductor package and manufacturing method thereof
US11335666B2 (en) Memory device and manufacturing method thereof
US20230050400A1 (en) Semiconductor package with reduced connection length
US11676943B2 (en) Semiconductor structure and manufacturing method thereof
TWI758151B (zh) 半導體封裝結構
US11631644B2 (en) High density pillar interconnect conversion with stack to substrate connection
US11670596B2 (en) Semiconductor package structure
TWI796884B (zh) 半導體封裝結構
US20240063078A1 (en) Semiconductor package structure
US20240096861A1 (en) Semiconductor package assembly
TWI758150B (zh) 半導體封裝結構
US20240014091A1 (en) Thermal Structure for Semiconductor Device and Method of Forming the Same
CN118116884A (zh) 半导体封装结构