KR20150070810A - 캐패시터 내장 기판 및 그 제조 방법 - Google Patents

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KR20150070810A KR1020130157437A KR20130157437A KR20150070810A KR 20150070810 A KR20150070810 A KR 20150070810A KR 1020130157437 A KR1020130157437 A KR 1020130157437A KR 20130157437 A KR20130157437 A KR 20130157437A KR 20150070810 A KR20150070810 A KR 20150070810A
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최용석
정두연
오광재
이대형
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Abstract

캐패시터 내장 기판 및 그 제조 방법이 개시된다. 제1 회로를 포함하는 세라믹층; 상기 세라믹층의 일면에 형성되는 수용홈; 상기 수용홈에 삽입되는 캐패시터(capacitor); 상기 캐패시터가 상기 수용홈에 내장되도록 상기 세라믹층 상에 적층되며, 상기 제1 회로와 전기적으로 연결되는 제2 회로를 포함하는 폴리머층; 및 상기 폴리머층을 관통하여 상기 캐패시터와 연결되는 비아전극을 포함하는 캐패시터 내장 기판 및 그 제조 방법이 제공된다.

Description

캐패시터 내장 기판 및 그 제조 방법{CAPACITOR EMBEDDED SUBSTRATE AND METHOD THEREOF}
본 발명은 캐패시터 내장 기판 및 그 제조 방법에 관한 것이다.
세라믹 기판은 LTCC(Low Temperature Co-fired Ceramics) 또는 HTCC(High Temperature Co-fired Ceramics)에 의하여 제조될 수 있다. LTCC에 의하면 세라믹 적층체가 1000℃ 이하의 온도에서 소성되고, HTCC에 의하면 세라믹 적층체가 1200℃ 이상의 온도에서 소성된다.
세라믹 기판은 프로브 카드(probe card)의 STF(Space Transformer) 기판으로 사용될 수 있다. 프로브 카드는 반도체 웨이퍼(wafer)의 검사 공정에 사용되는 것이다. 검사 공정은 웨이퍼의 불량을 검사하여 불량이 발생한 웨이퍼의 일 부분을 제거하는 공정이다. 프로브 카드는 상기 검사 공정 시에 검사 장비와 웨이퍼 사이의 인터페이스 기능을 수행한다.
본 발명의 배경기술은 대한민국 공개특허공보 제10-2012-0095657호(2012.08.29, 프로브 카드용 STF 기판)에 개시되어 있다.
본 발명의 목적은, 세라믹층의 수용홈과 폴리머층에 의하여 캐패시터가 내장되는 캐패시터 내장 기판을 제공하는 것이다.
본 발명의 일 측면에 따르면, 제1 회로를 포함하는 세라믹층; 상기 세라믹층의 일면에 형성되는 수용홈; 상기 수용홈에 삽입되는 캐패시터(capacitor); 상기 캐패시터가 상기 수용홈에 내장되도록 상기 세라믹층 상에 적층되며, 상기 제1 회로와 전기적으로 연결되는 제2 회로를 포함하는 폴리머층; 및 상기 폴리머층을 관통하여 상기 캐패시터와 연결되는 비아전극을 포함하는 캐패시터 내장 기판이 제공된다.
상기 캐패시터가 고정되도록 상기 수용홈 내부에 충진되는 수지재를 더 포함할 수 있다.
상기 수지재는 상기 캐패시터의 상면을 커버하며, 상기 비아전극은 상기 수지재를 관통할 수 있다.
상기 수용홈의 깊이는 상기 캐패시터의 두께보다 작게 형성될 수 있다.
상기 폴리머층은 복수의 레이어를 포함하고, 상기 비아전극은 복수의 상기 레이어를 상기 폴리머층에 대해 수직으로 관통할 수 있다.
상기 비아전극과 연결되도록 상기 폴리머층의 상면에 형성되는 패드전극를 더 포함할 수 있다.
상기 폴리머층의 두께는 상기 세라믹층의 두께 보다 작게 형성되는 것을 특징으로 하는 캐패시터 내장 기판.
상기 수용홈은 상기 세라믹층의 내측에 배치될 수 있다.
상기 폴리머층은 폴리이미드(polyimide)를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 제1 회로를 포함하는 세라믹층의 일면에 수용홈을 형성하는 단계; 상기 수용홈 내에 캐패시터(capacitor)를 삽입하는 단계; 상기 캐패시터를 상기 수용홈에 내장시키기 위하여, 상기 제1 회로와 전기적으로 연결되는 제2 회로를 포함하는 폴리머층을 상기 세라믹층 상에 적층하는 단계; 및 상기 폴리머층을 관통하여 상기 캐패시터와 전기적으로 연결되는 비아전극을 형성하는 단계를 포함하는 캐패시터 내장 기판 제조 방법이 제공된다.
상기 세라믹층에 수용홈을 형성하는 단계 이전에, 세라믹 시트(sheet)를 적층하여 세라믹층을 형성하는 단계; 및 상기 세라믹층을 소성시키는 단계를 더 포함할 수 있다.
상기 수용홈 내에 캐패시터를 삽입하는 단계 이후에, 상기 캐패시터가 고정되도록 상기 수용홈 내부에 수지재를 충진하는 단계를 더 포함할 수 있다.
상기 수용홈을 형성하는 단계에서, 상기 수용홈의 깊이는 상기 캐패시터의 두께보다 크게 형성되고, 상기 비아전극을 형성하는 단계에서, 상기 비아전극은 상기 캐패시터의 상면을 커버하는 상기 수지재를 관통할 수 있다.
상기 폴리머층을 상기 세라믹층 상에 적층하는 단계에서, 상기 폴리머층의 두께는 상기 세라믹층의 두께 보다 작게 형성될 수 있다.
상기 폴리머층은 복수의 레이어를 포함하고, 상기 비아전극을 형성하는 단계는, 상기 비아전극은 복수의 상기 레이어를 상기 폴리머층에 대해 수직으로 관통할 수 있다.
상기 비아전극을 형성하는 단계는, 상기 캐패시터의 외부전극이 노출되도록 상기 폴리머층에 비아홀을 형성하는 단계; 및 상기 비아홀 내에 도전체를 형성하는 단계를 포함할 수 있다.
상기 도전체를 형성하는 단계는, 상기 비아홀 내부를 커버하도록 상기 폴리머층 상에 시드층을 형성하는 단계; 상기 시드층 상에 레지스트를 형성하는 단계; 상기 시드층이 노출되도록 상기 레지스트에 개구부를 형성하는 단계; 상기 개구부 내에 도금층을 형성하는 단계를 포함하는 단계; 및 상기 시드층 및 상기 레지스트를 제거하는 단계를 포함할 수 있다.
상기 비아전극을 형성하는 단계 이후에, 상기 비아전극과 연결되도록 상기 폴리머층의 상면에 패드전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 캐패시터를 기판에 용이하게 내장시킬 수 있으며, 내장된 캐패시터에 의한 전원 공급 시 발생하는 노이즈가 저감될 수 있다.
도 1은 본 발명의 일 실시예에 따른 캐패시터 내장 기판을 나타낸 도면.
도 2 및 도 3은 본 발명의 다양한 실시예에 따른 캐패시터 내장 기판을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 캐패시터 내장 기판 제조 방법을 나타낸 순서도.
도 5 내지 도 15는 본 발명의 일 실시예에 따른 캐패시터 내장 기판 제조 방법을 나타낸 공정도.
본 발명에 따른 캐패시터 내장 기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1은 본 발명의 일 실시예에 따른 캐패시터 내장 기판을 나타낸 도면이고, 도 2 및 도 3은 본 발명의 다양한 실시예에 따른 캐패시터 내장 기판을 나타낸 도면이다.
도 1을 참조하여, 본 발명의 일 실시예에 따른 캐패시터 내장 기판(100)은, 세라믹층(110), 수용홈(120), 캐패시터(130), 폴리머층(140) 및 비아전극(150)을 포함하고, 패드전극(160)을 더 포함할 수 있다.
세라믹층(110)은 세라믹 시트(111)로 구성될 수 있으며, 복수의 세라믹 시트(111)의 적층체일 수 있다. 세라믹층(110)은 제1 회로(112)를 포함할 수 있다. 세라믹층(110)의 두께는 5 내지 6 mm 일 수 있다. 또한, 제1 회로(112)는 은(Ag) 또는 텅스텐(W)으로 형성될 수 있다.
수용홈(120)은 세라믹층(110)의 일면에 형성될 수 있다. 수용홈(120)은 레이저(laser) 또는 드릴(drill)에 의하여 형성될 수 있다. 수용홈(120)은 세라믹층(110)의 내측에 형성될 수 있으며, 복수일 수 있다.
캐패시터(130)는 수용홈(120)에 삽입될 수 있다. 캐패시터(130)는 유전체(131)층, 내부전극 및 외부전극(132)을 포함할 수 있다. 캐패시터(130)는 수용홈(120)의 내측벽과 이격되게 수용홈(120) 내에 삽입될 수 있다.
이 경우, 캐패시터(130)가 고정되도록 수용홈(120)에 수지재(121)가 충진될 수 있다. 수지재(121)는 폴리이미드(polyimide)를 포함할 수 있다. 폴리이미드는 화학적으로 안정적이며, 내구성이 좋으므로 캐패시터(130)의 고정에 바람직한 재료일 수 있다.
수용홈(120)의 깊이는 캐패시터(130)의 두께보다 크게 형성될 수 있다. 이 경우, 도 1에 도시된 바와 같이, 수지재(121)는 캐패시터(130)의 상면을 커버할 수 있다.
폴리머층(140)은 고분자로 이루어진 절연 레이어(layer)일 수 있으며, 복수의 절연 레이어를 포함할 수 있다. 폴리머층(140)은 제2 회로(141)를 포함할 수 있다. 제2 회로(141)는 세라믹층(110)의 제1 회로(112)와 전기적으로 연결될 수 있다. 폴리머층(140)에서는 미세패턴의 형성이 가능하므로, 동일한 개수의 세라믹층(110)에서 보다 많은 회로가 구현될 수 있다.
세라믹층(110)에는 제1 회로(112)와 전기적으로 연결되는 제1 비아(113)가 형성되고, 폴리머층(140)에는 제2 회로(141)와 전기적으로 연결되는 제2 비아(142)가 형성될 수 있다. 제1 비아(113)와 제2 비아(142)는 서로 전기적으로 연결될 수 있다.
폴리머층(140)의 두께는 세라믹층(110)의 두께보다 얇으며, 약 12㎛일 수 있다. 폴리머층(140)은 폴리이미드를 포함할 수 있다. 폴리이미드는 화학적으로 안정적이며, 단단하여 기판의 내구성을 향상시킬 수 있다.
비아전극(150)은 폴리머층(140)을 관통하여 형성되며 캐패시터(130)와 연결될 수 있다. 비아전극(150)의 일면은 외부로 노출되고 타면은 비아전극(150)은 캐패시터(130)의 외부전극(132)과 접촉될 수 있다. 캐패시터(130)는 충전을 통하여 전하를 보유할 수 있으며 방전을 통하여 전하를 유출시킬 수 있다. 비아전극(150)은 전하를 유출시키는 통로가 된다. 비아전극(150)은 구리(Cu)로 형성될 수 있다.
폴리머층(140)이 복수의 레이어를 포함하는 경우, 비아전극(150)은 복수의 레이어를 모두 관통할 수 있으며, 비아전극(150)은 폴리머층(140)에 대해 수직으로 형성될 수 있다. 이에 따르면, 캐패시터(130)는 비교적 짧은 길이의 비아전극(150)을 통하여 전하를 공급할 수 있으므로 노이즈 발생이 저감될 수 있다.
수용홈(120)의 깊이가 캐패시터(130)의 두께보다 크게 형성되는 경우, 수용홈(120) 내부에 충진되는 수지재(121)는 캐패시터(130)의 상면을 커버할 수 있다. 여기서, 비아전극(150)은 폴리머층(140)과 수지재(121)를 모두 관통하여 형성될 수 있다.
패드전극(160)은 비아전극(150)과 연결되도록 폴리머층(140)의 상면에 형성될 수 있다. 패드전극(160)은 외부 회로와 전기적으로 접속되기 위한 단자 기능을 할 수 있다.
패드전극(160)은 캐패시터(130)의 개수에 따라 달라질 수 있으며, 도 1에 도시된 바와 같이, 캐패시터(130) 한 개당 두 개의 패드전극(160)이 형성될 수 있다. 패드전극(160)은 구리(Cu)로 형성될 수 있다.
한편, 세라믹층(110)의 수용홈(120)이 형성된 면의 반대면에는 제1 패드(114)가 형성될 수 있으며, 제1 패드(114)는 제1 회로(112) 및 제1 비아(113)와 전기적으로 연결될 수 있다. 또한, 폴리머층(140)의 상면에는 제2 패드(143)가 형성될 수 있으며, 제2 패드(143)는 제2 회로(141) 및 제2 비아(142)와 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 캐패시터 내장 기판(100)은 프로브 카드에 사용될 수 있다. 이 경우, 제1 패드(114)는 프로브 카드의 PCB와 전기적으로 연결되며, 제2 패드(143)는 반도체 웨이퍼와 전기적으로 연결될 수 있다. 반도체 웨이퍼의 접촉패드는 미세하므로 제2 패드(143)의 피치(pitch)는 제1 패드(114)의 피치보다 작게 형성될 수 있다.
도 2를 참조하여, 본 발명의 다른 실시예에 따른 캐패시터 내장 기판(100)에서는, 수용홈(120)의 깊이가 캐패시터(130)의 두께와 동일하게 형성될 수 있다. 이 경우, 수지재(121)는 캐패시터(130)의 측면과 수용홈(120)의 내측벽 사이에 개재될 수 있다.
도 3을 참조하여, 본 발명의 또 다른 실시예에 따른 캐패시터 내장 기판(100)에서는, 수용홈(120)의 깊이가 캐패시터(130)의 두께보다 작게 형성될 수 있다. 이 경우, 캐패시터(130)의 하부는 수용홈(120)에 수용되고, 상부는 폴리머층(140)에 수용되며, 폴리머층(140)에 수용되는 캐패시터(130)의 상부 두께만큼 비아전극(150)의 길이가 짧아지게 되므로, 노이즈 저감 효과가 발휘될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 캐패시터 내장 기판에 의하면, 캐패시터가 용이하게 기판에 내장될 수 있다. 내장된 캐패시터에 의하면 캐패시터로부터 전하가 공급되는 경우에 있어서, 노이즈가 저감될 수 있다. 또한, 캐패시터는 세라믹층과 폴리머층의 경계 부분에 내장되므로, 캐패시터의 교체가 용이하다.
이상으로, 본 발명의 실시예에 따른 캐패시터 내장 기판에 대하여 설명하였다. 다음으로, 캐패시터 내장 기판 제조 방법에 대하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 캐패시터 내장 기판 제조 방법을 나타낸 순서도이고, 도 5 내지 도 15는 본 발명의 일 실시예에 따른 캐패시터 내장 기판 제조 방법을 나타낸 공정도이다.
도 4를 참조하여, 본 발명의 일 실시예에 따른 캐패시터 내장 기판 제조 방법은, 세라믹 시트(111)를 적층하여 세라믹층(110)을 형성하는 단계(S110), 세라믹층(110)을 소성하는 단계(S120), 세라믹층(110)의 일면에 수용홈(120)을 형성하는 단계(S130), 수용홈(120)에 캐패시터(130)를 삽입하는 단계(S140), 수용홈(120)에 수지재(121)를 충진하는 단계(S150), 세라믹층(110) 상에 폴리머층(140)을 적층하는 단계(S160), 비아전극(150)을 형성하는 단계(S170) 및 패드전극(160)을 형성하는 단계(S180)를 포함할 수 있다.
도 5를 참조하여, 세라믹 시트(111)를 적층하여 세라믹층(110)을 형성하는 단계(S110), 복수의 세라믹 시트(111)를 적층하여 세라믹층(110)을 형성하는 단계이다. 세라믹층(110)은 60 내지 80개의 세라믹 시트(111)로 형성될 수 있다. 이 경우, 각각의 세라믹 시트(111)에는 제1 회로(112)와 제1 비아(113)가 형성될 수 있다.
세라믹층(110)을 소성하는 단계(S120)는 세라믹층(110)을 고온의 환경에서 소결시키는 단계이다. LTCC인 경우에는 세라믹층(110)이 850℃ 내지 1000℃ 에서 소성되며, HTCC인 경우에는 세라믹층(110)이 1700℃에서 소성될 수 있다. 세라믹층(110)은 소성되면 견고해짐과 동시에 수축하게 된다.
도 6을 참조하여, 세라믹층(110)의 일면에 수용홈(120)을 형성하는 단계(S130)는 레이저 또는 드릴을 이용하여 세라믹층(110)의 일면에 수용홈(120)을 형성하는 단계이다. 수용홈(120)은 세라믹층(110)의 내측에 형성되며, 복수로 형성될 수 있다.
도 7을 참조하여, 수용홈(120)에 캐패시터(130)를 삽입하는 단계(S140)는 세라믹층(110)에 형성된 수용홈(120) 내에 캐패시터(130)를 삽입하는 단계이다. 도 7에는 수용홈(120)의 깊이가 캐패시터(130)의 두께보다 크게 도시되어 있으나, 필요에 따라서는 수용홈(120)의 깊이와 캐패시터(130)의 두께가 동일하거나 수용홈(120)의 깊이가 캐패시터(130)의 두께보다 작게 형성될 수 있다.
도 8을 참조하여, 수용홈(120)에 수지재(121)를 충진하는 단계(S150)는 캐패시터(130)를 고정하기 위하여 수용홈(120)에 수지재(121)를 채워넣는 단계이다. 수용홈(120)에 수지재(121)를 충진하는 단계(S150)는, 수용홈(120)에 캐패시터(130)를 삽입하는 단계(S140) 이전에 진행되거나 이후에 진행될 수 있다.
수지재(121)는 캐패시터(130)를 고정하는 기능을 하게된다. 캐패시터(130)는 수용홈(120)의 내측벽과 이격되도록 수용홈(120)에 삽입될 수 있으며, 캐패시터(130)와 수용홈(120) 간의 이격된 공간 내에 수지재(121)가 충진될 수 있다.
수지재(121)는 캐패시터(130)의 상면을 커버할 수 있다. 수지재(121)는 폴리이미드를 포함할 수 있다. 한편, 수지재(121)는 충진된 후에 표면이 평탄화되도록 연마될 수 있다.
도 9를 참조하여, 세라믹층(110) 상에 폴리머층(140)을 적층하는 단계(S160)는, 캐패시터(130)를 수용홈(120)에 내장시키기 위하여, 세라믹층(110) 상에 폴리머층(140)을 형성하는 단계이다. 폴리머층(140)은 제2 회로(141)와 제2 비아(142)를 포함할 수 있으며, 제2 회로(141)와 제2 비아(142)는 제1 회로(112)와 제1 비아(113)와 전기적으로 연결될 수 있다.
비아전극(150)을 형성하는 단계(S170)는 폴리머층(140)을 관통하여 캐패시터(130)와 전기적으로 연결되는 비아전극(150)을 형성하는 단계이다. 비아전극(150)은 구리로 형성될 수 있다.
수용홈(120)의 깊이가 캐패시터(130)의 두께보다 크게 형성되는 경우에는 수지재(121)가 캐패시터(130)의 상면을 커버하게 되며, 비아전극(150)은 수지재(121)를 관통할 수 있다.
비아전극(150)을 형성하는 단계(S170)는, 비아홀(151)을 형성하는 단계(S171), 비아홀(151)에 시드층(152)을 형성하는 단계(S172), 레지스트(153)를 형성하는 단계(S173), 레지스트(153)에 개구부(154)를 형성하는 단계(S174), 개구부(154)에 도금층(155)을 형성하는 단계(S175) 및 시드층(152) 및 레지스트(153)를 제거하는 단계(S176)를 포함할 수 있다.
도 10을 참조하여, 비아홀(151)을 형성하는 단계(S171)는 레이저 또는 드릴을 이용하여 캐패시터(130)의 외부전극(132)이 노출되도록 폴리머층(140)에 홀을 형성하는 단계이다. 수지재(121)가 캐패시터(130)의 상면을 커버하게 되면, 비아홀(151)은 수지재(121)를 관통할 수 있다. 비아전극(150)은 비아홀(151)에 도전체가 형성됨으로써 만들어질 수 있다.
도 11을 참조하여, 비아홀(151)에 시드층(152)을 형성하는 단계(S172)는, 도금을 위한 시드층(152)을 비아홀(151)에 형성하는 단계이다. 시드층(152)은 세라믹층(110) 상에도 형성될 수 있다. 시드층(152)은 비아전극(150)의 재료와 동일한 재료, 예를 들어, 구리로 형성될 수 있다.
레지스트(153)를 형성하는 단계(S173)는 시드층(152) 상에 레지스트(153)를 형성하는 단계이다. 레지스트(153)는 포토 레지스트(153)일 수 있다.
도 12를 참조하여, 레지스트(153)에 개구부(154)를 형성하는 단계(S174)는 노광 및 현상 공정을 통하여 레지스트(153) 일부를 제거하는 단계이다. 개구부(154)는 비아전극(150)의 위치와 대응하여 형성될 수 있다.
도 13을 참조하여, 개구부(154)에 도금층(155)을 형성하는 단계(S175)는 개구부(154) 내부를 도금하는 단계이다. 도금층(155)은 시드층(152)과 동일한 재료로 형성될 수 있다.
도 14를 참조하여, 시드층(152) 및 레지스트(153)를 제거하는 단계(S176)는 잔류하는 시드층(152) 및 레지스트(153)를 제거하여 도금층(155)만 남기기는 단계이다. 상기 도금층(155)은 비아전극(150)이 된다.
도 15에 도시된 바와 같이, 폴리머층(140)은 복수의 절연 레이어의 빌드 업(build-up) 공정으로 형성될 수 있다.
도 15를 참조하여, 패드전극(160)을 형성하는 단계(S180)은 비아전극(150)과 연결되도록 폴리머층(140)의 상면에 패드전극(160)을 형성하는 단계이다. 패드전극(160)은 비아전극(150)과 마찬가지로 구리로 형성될 수 있다. 패드전극(160)의 단면적은 비아전극(150)의 단면적보다 크게 형성되어, 패드전극(160)은 외부 회로와 접속되는 단자 기능을 할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 캐패시터 내장 기판 제조 방법에 의하면, 캐패시터가 용이하게 기판에 내장될 수 있다. 또한, 캐패시터는 세라믹층과 폴리머층의 경계 부분에 내장되므로, 캐패시터의 교체가 용이하다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
100: 캐패시터 내장 기판
110: 세라믹층
111: 세라믹 시트
112: 제1 회로
113: 제1 비아
114: 제1 패드
120: 수용홈
121: 수지재
130: 캐패시터
131: 유전체
132: 외부전극
140: 폴리머층
141: 제2 회로
142: 제2 비아
143: 제2 패드
150: 비아전극
151: 비아홀
152: 시드층
153: 레지스트
154: 개구부
155: 도금층
160: 패드전극

Claims (18)

  1. 제1 회로를 포함하는 세라믹층;
    상기 세라믹층의 일면에 형성되는 수용홈;
    상기 수용홈에 삽입되는 캐패시터(capacitor);
    상기 캐패시터가 상기 수용홈에 내장되도록 상기 세라믹층 상에 적층되며, 상기 제1 회로와 전기적으로 연결되는 제2 회로를 포함하는 폴리머층; 및
    상기 폴리머층을 관통하여 상기 캐패시터와 연결되는 비아전극을 포함하는 캐패시터 내장 기판.
  2. 제1항에 있어서,
    상기 캐패시터가 고정되도록 상기 수용홈 내부에 충진되는 수지재를 더 포함하는 캐패시터 내장 기판.
  3. 제2항에 있어서,
    상기 수지재는 상기 캐패시터의 상면을 커버하며, 상기 비아전극은 상기 수지재를 관통하는 것을 특징으로 하는 캐패시터 내장 기판.
  4. 제1항에 있어서,
    상기 수용홈의 깊이는 상기 캐패시터의 두께보다 작게 형성되는 것을 특징으로 하는 캐패시터 내장 기판.
  5. 제1항에 있어서,
    상기 폴리머층은 복수의 레이어를 포함하고,
    상기 비아전극은 복수의 상기 레이어를 상기 폴리머층에 대해 수직으로 관통하는 것을 특징으로 하는 캐패시터 내장 기판.
  6. 제1항에 있어서,
    상기 비아전극과 연결되도록 상기 폴리머층의 상면에 형성되는 패드전극를 더 포함하는 캐패시터 내장 기판.
  7. 제1항에 있어서,
    상기 폴리머층의 두께는 상기 세라믹층의 두께 보다 작게 형성되는 것을 특징으로 하는 캐패시터 내장 기판.
  8. 제1항에 있어서,
    상기 수용홈은 상기 세라믹층의 내측에 배치되는 것을 특징으로 하는 캐패시터 내장 기판.
  9. 제1항에 있어서,
    상기 폴리머층은 폴리이미드(polyimide)를 포함하는 것을 특징으로 하는 캐패시터 내장 기판.
  10. 제1 회로를 포함하는 세라믹층의 일면에 수용홈을 형성하는 단계;
    상기 수용홈 내에 캐패시터(capacitor)를 삽입하는 단계;
    상기 캐패시터를 상기 수용홈에 내장시키기 위하여, 상기 제1 회로와 전기적으로 연결되는 제2 회로를 포함하는 폴리머층을 상기 세라믹층 상에 적층하는 단계; 및
    상기 폴리머층을 관통하여 상기 캐패시터와 전기적으로 연결되는 비아전극을 형성하는 단계를 포함하는 캐패시터 내장 기판 제조 방법.
  11. 제10항에 있어서,
    상기 세라믹층에 수용홈을 형성하는 단계 이전에,
    세라믹 시트(sheet)를 적층하여 세라믹층을 형성하는 단계; 및
    상기 세라믹층을 소성시키는 단계를 더 포함하는 캐패시터 내장 기판 제조 방법.
  12. 제10항에 있어서,
    상기 수용홈 내에 캐패시터를 삽입하는 단계 이전 또는 이후에, 상기 수용홈 내부에 수지재를 충진하는 단계를 더 포함하는 캐패시터 내장 기판 제조 방법.
  13. 제12항에 있어서,
    상기 수용홈을 형성하는 단계에서,
    상기 수용홈의 깊이는 상기 캐패시터의 두께보다 크게 형성되고,
    상기 비아전극을 형성하는 단계에서,
    상기 비아전극은 상기 캐패시터의 상면을 커버하는 상기 수지재를 관통하는 것을 특징으로 하는 캐패시터 내장 기판 제조 방법.
  14. 제10항에 있어서,
    상기 폴리머층을 상기 세라믹층 상에 적층하는 단계에서,
    상기 폴리머층의 두께는 상기 세라믹층의 두께 보다 작게 형성되는 것을 특징으로 하는 캐패시터 내장 기판 제조 방법.
  15. 제10항에 있어서,
    상기 폴리머층은 복수의 레이어를 포함하고,
    상기 비아전극을 형성하는 단계는,
    상기 비아전극은 복수의 상기 레이어를 상기 폴리머층에 대해 수직으로 관통하는 것을 특징으로 하는 캐패시터 내장 기판 제조 방법.
  16. 제10항에 있어서,
    상기 비아전극을 형성하는 단계는,
    상기 캐패시터의 외부전극이 노출되도록 상기 폴리머층에 비아홀을 형성하는 단계; 및
    상기 비아홀 내에 도전체를 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 내장 기판 제조 방법.
  17. 제16항에 있어서,
    상기 도전체를 형성하는 단계는,
    상기 비아홀 내부를 커버하도록 상기 폴리머층 상에 시드층을 형성하는 단계;
    상기 시드층 상에 레지스트를 형성하는 단계;
    상기 시드층이 노출되도록 상기 레지스트에 개구부를 형성하는 단계;
    상기 개구부 내에 도금층을 형성하는 단계를 포함하는 단계; 및
    상기 시드층 및 상기 레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 캐패시터 내장 기판 제조 방법.
  18. 제10항에 있어서,
    상기 비아전극을 형성하는 단계 이후에,
    상기 비아전극과 연결되도록 상기 폴리머층의 상면에 패드전극을 형성하는 단계를 더 포함하는 캐패시터 내장 기판 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102216901B1 (ko) * 2020-01-13 2021-02-18 (주)샘씨엔에스 커패시터 내장형 공간 변환기와 그 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6699969B2 (ja) * 2016-06-17 2020-05-27 日本特殊陶業株式会社 電子部品検査用の多層配線基板
KR102257930B1 (ko) * 2019-08-13 2021-05-28 삼성전기주식회사 칩 안테나

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263619A (ja) * 1994-03-17 1995-10-13 Toshiba Corp 半導体装置
TW256013B (en) * 1994-03-18 1995-09-01 Hitachi Seisakusyo Kk Installation board
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
US6370013B1 (en) * 1999-11-30 2002-04-09 Kyocera Corporation Electric element incorporating wiring board
US6924429B2 (en) * 2001-08-17 2005-08-02 Citizen Watch Co., Ltd. Electronic device and production method therefor
JP2003142628A (ja) * 2001-11-08 2003-05-16 Ngk Spark Plug Co Ltd 配線基板
US20040022038A1 (en) * 2002-07-31 2004-02-05 Intel Corporation Electronic package with back side, cavity mounted capacitors and method of fabrication therefor
JP4488684B2 (ja) * 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
KR100598275B1 (ko) * 2004-09-15 2006-07-10 삼성전기주식회사 수동소자 내장형 인쇄회로기판 및 그 제조 방법
KR100867038B1 (ko) * 2005-03-02 2008-11-04 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
KR100726240B1 (ko) * 2005-10-04 2007-06-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
US20130088841A1 (en) * 2010-04-06 2013-04-11 Nec Corporation Substrate with built-in functional element
KR101095161B1 (ko) * 2010-10-07 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판
US8745860B2 (en) * 2011-03-11 2014-06-10 Ibiden Co., Ltd. Method for manufacturing printed wiring board
JP2013110329A (ja) * 2011-11-23 2013-06-06 Ngk Spark Plug Co Ltd コンデンサモジュール内蔵配線基板
JP5766593B2 (ja) * 2011-12-09 2015-08-19 日本特殊陶業株式会社 発光素子搭載用配線基板
JP2013191678A (ja) * 2012-03-13 2013-09-26 Kyocera Corp 多層配線基板
US8846452B2 (en) * 2012-08-21 2014-09-30 Infineon Technologies Ag Semiconductor device package and methods of packaging thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102216901B1 (ko) * 2020-01-13 2021-02-18 (주)샘씨엔에스 커패시터 내장형 공간 변환기와 그 제조 방법

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