KR102575741B1 - 범용의 관통 비아를 갖는 공간 변환기 및 이의 제조 방법 - Google Patents

범용의 관통 비아를 갖는 공간 변환기 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 범용의 관통 비아를 갖는 공간 변환기 및 이의 제조 방법에 관한 것으로서, 관통 비아를 형성하기 위한 복수의 제 1 부분 관통 비아 홀들을 가지며, 상기 비아 홀의 측벽 상에 도전성 시드 금속 물질이 코팅된 단위 그린 시트들이 적층된 메인 그린 시트 적층체를 제공하는 단계; 상기 메인 그린 시트 적층체 상에 적층되고, 상부에 전해도금을 위한 공통 도전층 및 상기 메인 그린시트 적층체의 상기 복수의 제 1 부분 관통 비아 홀들과 정렬된 복수의 제 2 부분 관통 비아 홀들을 가지며, 상기 복수의 제 2 부분 관통 비아 홀들의 측벽 상에 상기 도전성 시드 금속 물질이 코팅된 제 1 그린 시트층을 제공하는 단계; 상기 제 1 그린 시트 상에 적층되고, 상기 공통 도전층에 연결된 적어도 하나 이상의 도금용 비아 도전체 및 상기 복수의 제 2 부분 관통 비아 홀들과 정렬된 복수의 제 3 부분 관통 비아 홀들을 가지며, 상기 복수의 제 3 부분 관통 비아 홀의 측벽 상에 상기 도전성 시드 금속 물질이 코팅된 제 2 그린 시트층을 제공하는 단계; 상기 메인 그린 시트 적층체, 상기 제 1 그린 시트층 및 상기 제 2 그린 시트층의 세라믹 적층체를 열처리하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀들의 상기 측벽 상에 소결된 도전성 시드 금속 층을 형성하는 단계; 및 상기 공통 도전층에 전압을 인가하여, 상기 제 1 내지 제 3 부분 관통 비아 홀들의 상기 소결된 도전성 시드 금속 층 상에 관통 비아용 도전 물질을 전해 도금하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀들을 연속적으로 도금 금속으로 채우는 복수의 범용 관통 비아를 형성하는 단계를 포함하는 공간 변환기의 제조 방법이 제공될 수 있다.

Description

범용의 관통 비아를 갖는 공간 변환기 및 이의 제조 방법{Space transformer having common through via and method of fabricating the same}
본 발명은 반도체 테스트 장치에 관한 것으로서, 더욱 상세하게는 범용의 관통 비아를 갖는 공간 변환기 및 이의 제조 방법에 관한 것이다.
일반적으로, 메모리 같은 복수의 반도체 소자가 형성된 웨이퍼의 전기적 불량 검사에 프로브 카드(probe card)가 이용되고 있다. 상기 프로브 카드는, 다수의 프로브들과 테스트 장치와 연결된 인쇄 회로 기판 사이에 배치되는 인터포저인 공간 변환기(space transformer; STF라고도 함)라 불리는 복합 세라믹 기판을 갖는다.
상기 공간 변환기를 이용한 전기적 불량 검사에서는, 테스터에 상기 프로브 카드를 전기적으로 접속함과 동시에 다수의 프로브를 상기 반도체 소자(이하, Device Under Test(DUT)라 칭함)의 접속 단자에 접촉시킨다. 그리고, 이후 상기 테스터와 상기 반도체 소자 사이에 전원과 시험에 필요한 각종 신호를 입·출력함에 의해서, 상기 반도체 소자에 단선과 단락(Open or Short)과 같은 불량이나 오류를 판단할 수 있도록 되어 있다.
상기 프로브 카드용 배선 기판의 재료로서 일반적으로 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramics: LTCC)이 사용된다. 상기 LTCC는 세라믹 그린시트에 금속 전극을 도포하고, 프로브 카드의 전기적 연결을 위해 관통 비아에 도전성 물질, 예컨대, Ag 페이스트를 채워서 비아 전극을 형성한 뒤, 다층 적층법에 의해 복수개의 세라믹 그린 시트를 적층하여 세라믹 기판을 형성한다. 이러한 LTCC로 제조된 세라믹 기판은 산화 알루미나, 질화 알루미나와 같은 일반적인 세라믹 제품에 통상적으로 적용되는 소성 온도보다 200 ℃ 이상 낮은 온도인 1000 ℃ 이하의 온도에서 금속 전극과 세라믹 기판이 동시에 소성되어 제조된다.
한편, 상기 프로브 카드용 배선 기판은 웨이퍼에 형성된 다양한 종류의 반도체 소자와 회로 구성, 및 적용 범위 같은 사용자 요구에 맞추어 개별적으로 제작된다. 그러나 다양한 종류의 웨이퍼마다 별도의 프로브 카드용 배선 기판을 제조하는 것은 비용 측면에서 바람직하지 않다. 이를 해결하기 위하여, 범용의 관통 비아들 갖는 공용 기판이 연구 및 개발되고 있다.
종래의 공용 기판을 제조하기 위해서는, 세라믹 그린 시트와, Ag 페이스트로 구성된 상기 관통 비아를 동시 소성하기 때문에, 상기 세라믹 그린 시트와 상기 Ag 페이스트의 소결 타이밍이 일치하지 않는 경우, 상기 관통 비아와 이를 둘러싸는 절연체 사이의 간극이나 보이드와 같은 결함이 생기기 쉽고, 이로써 상기 관통 비아가 열화되거나 접속 신뢰성이 현저하게 저하하는 문제점을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 검사용 공간 변환기로서 범용적 용도를 갖도록 관통 비아를 형성함에 있어서, 관통 비아 주변에 간극이나 보이드 같은 결함을 억제하여 신뢰성 있는 범용 관통 비아의 형성이 가능한 공간 변환기의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상기 이점을 갖는 범용의 관통 비아를 갖는 공간 변환기를 제공하는 것이다.
본 발명의 실시예에 따르면, 관통 비아를 형성하기 위한 복수의 제 1 부분 관통 비아 홀들을 가지며, 상기 비아 홀의 측벽 상에 도전성 시드 금속 물질이 코팅된 단위 그린 시트들이 적층된 메인 그린 시트 적층체를 제공하는 단계; 상기 메인 그린 시트 적층체 상에 적층되고, 상부에 전해도금을 위한 공통 도전층 및 상기 메인 그린시트 적층체의 상기 복수의 제 1 부분 관통 비아 홀들과 정렬된 복수의 제 2 부분 관통 비아 홀들을 가지며, 상기 복수의 제 2 부분 관통 비아 홀들의 측벽 상에 상기 도전성 시드 금속 물질이 코팅된 제 1 그린 시트층을 제공하는 단계; 상기 제 1 그린 시트 상에 적층되고, 상기 공통 도전층에 연결된 적어도 하나 이상의 도금용 비아 도전체 및 상기 복수의 제 2 부분 관통 비아 홀들과 정렬된 복수의 제 3 부분 관통 비아 홀들을 가지며, 상기 복수의 제 3 부분 관통 비아 홀의 측벽 상에 상기 도전성 시드 금속 물질이 코팅된 제 2 그린 시트층을 제공하는 단계; 상기 메인 그린 시트 적층체, 상기 제 1 그린 시트층 및 상기 제 2 그린 시트층의 세라믹 적층체를 열처리하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀들의 상기 측벽 상에 소결된 도전성 시드 금속 층을 형성하는 단계; 및 상기 공통 도전층에 전압을 인가하여, 상기 제 1 내지 제 3 부분 관통 비아 홀들의 상기 소결된 도전성 시드 금속 층 상에 관통 비아용 도전 물질을 전해 도금하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀들을 연속적으로 도금 금속으로 채우는 복수의 범용 관통 비아를 형성하는 단계를 포함하는 공간 변환기의 제조 방법이 제공될 수 있다.
일 실시예에서, 상기 복수의 범용 관통 비아들 내부에 관통 중공이 형성된 경우, 상기 관통 중공을 절연체로 채우는 단계 또는 상기 소결된 세라믹 적층체의 깊이 방향으로 표면 연마하여, 상기 공통 도전층 및 상기 도금용 비아 도전체를 제거하는 단계를 더 포함할 수 있다. 상기 메인 그린 시트 적층체, 상기 제 1 그린 시트층 또는 상기 제 2 그린 시트층 내에 적어도 하나 이상의 구속 시트를 더 포함할 수 있다.
일 실시예에서, 상기 공통 도전층에 전압을 인가하기 전, 상기 도금용 비아 도전체와 연결된 콘택 패드를 형성하는 단계를 더 포함할 수 있다. 상기 도전성 시드 금속 물질은 Ag, Cu, W, Mo, 이의 합금 또는 이들의 조합을 포함할 수 있다. 상기 도금 금속은 Ag, Cu, W, Mo, 이의 합금을 포함할 수 있다. 상기 관통 홀의 직경은 200 ㎛ 내지 500 ㎛이고, 상기 세라믹 적층체에 형성된 관통 홀의 단위면적당(cm2) 수량은 30 개 내지 250 개일 수 있다. 상기 세라믹 적층체는 저온 동시소성 세라믹을 포함할 수 있다. 상기 열처리는 소정 온도에서 수행되며, 상기 소성 온도는 1000 ℃ 이하일 수 있다. 상기 도전성 시드 금속 물질의 점도는 5 Pa·s 내지 100 Pa·s 범위를 갖는다.
본 발명의 다른 실시예에 따르면, 적층된 복수의 그린 시트들을 포함하는 메인 그린시트 적층체를 제공하는 단계; 상기 메인 그린 시트 적층체 상에 적층되고, 상부에 전해도금을 위한 공통 도전층이 형성된 제 1 그린 시트층을 제공하는 단계; 상기 제 1 그린 시트 상에 적층되고, 상기 공통 도전층에 연결된 적어도 하나 이상의 도금용 비아 도전체가 형성된 제 2 그린 시트층을 제공하는 단계; 상기 메인 그린 시트 적층체, 상기 제 1 그린 시트 및 상기 제 2 그린 시트의 세라믹 적층체를 관통하면서 상기 제 1 그린 시트층의 상기 공통 도전층을 관통하는 적어도 하나 이상의 관통 홀들을 형성하는 단계; 상기 적어도 하나 이상의 관통 홀들의 측벽에 도전성 시드 금속 물질을 코팅하는 단계; 상기 세라믹 적층체를 소결하여, 상기 적어도 하나 이상의 관통 홀들의 측벽 상에 소결된 도전성 시드 금속 층을 형성하는 단계; 및 상기 공통 도전층에 도금 전압을 인가하여, 상기 적어도 하나 이상의 관통 홀들의 상기 소결된 도전성 시드 금속 층 상에 관통 비아용 도전 물질을 전해 도금하여, 상기 적어도 하나 이상의 관통 홀을 일부 또는 전체를 채우는 공용 관통 비아를 형성하는 단계를 포함하는 공간 변환기의 제조 방법이 제공될 수 있다.
본 발명의 다른 실시예에 따르면, 서로 대향하는 제1 면 및 제2 면을 갖는 적층 세라믹 기판; 상기 제1 면 및 제2 면을 관통하는 복수의 공용 관통 홀들; 상기 복수의 공용 관통 홀 측벽에 배치된 복수의 도전성 시드 금속층들; 및 상기 복수의 도전성 시드 금속 층들 상에 배치된 복수의 전해 도금층들을 포함하는 범용의 관통 비아를 갖는 공간 변환기가 제공될 수 있다.
일 실시예에 따른면, 상기 도전성 시드 금속층 및 상기 전해 도금층에 의해 둘러 싸인 절연층 코어를 더 포함할 수 있다. 상기 도전성 시드 금속층 또는 상기 전해 도금층은 Ag, Cu, W, Mo, 또는 이들의 합금을 포함할 수 있다. 상기 금속 시드층의 두께는 1 ㎛ 내지 10 ㎛ 범위를 갖고, 상기 전해 도금층의 두께는 10 ㎛ 내지 100 ㎛ 범위를 갖는 범용의 관통 비아를 가질 수 있다.
본 발명의 실시예들에 따르면, 비아 홀의 측벽 상에 도전성 시드 금속 물질이 코팅된 세라믹 적층체를 소결하여 도전성 시드 금속 층을 형성한 다음, 전해도금 공정을 통해 상기 도전성 시드 금속 층 상에 도금용 금속층을 형성함으로써, 범용적 용도를 갖도록 관통 비아를 형성함에 있어서, 관통 비아 주변에 간극이나 보이드 같은 결함을 억제하여 신뢰성 있는 공간 변환기의 제조 방법이 제공될 수 있다.
또한, 본 발명의 실시예들에 따르면, 상기 이점을 갖는 범용의 관통 비아를 갖는 공간 변환기가 제공될 수 있다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 공간 변환기의 제조 방법을 설명하기 위한 제 1 방향에서의 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 공간 변환기의 제조 방법을 설명하기 위한 제 1 방향에 수직하는 제 2 방향에서의 평면도이다.
도 3은 본 발명의 실시예에 따른 세라믹 그린 시트의 측벽에 도전성 페이스트 층을 형성하는 방법을 설명하는 도면이다.
도 4는 본 발명의 다른 실시 예에 따른 공간 변환기의 제조 방법을 설명하기 위한 순서도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우 뿐만 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반도체 검사용 공간 변환기의 제조 방법을 설명하기 위한 제 1 방향에서의 단면도이며, 도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 검사용 공간 변환기의 제조 방법을 설명하기 위한 제 1 방향에 수직하는 제 2 방향에서의 평면도이다. 도 2a는 도 1c의 절취선(PL1)를 기준으로 제 2 방향에서 바라본 기판의 평면도이고, 도 2b는 도 1e의 절취선(PL2)를 기준으로 제 2 방향에서 바라본 기판의 단면도이며, 도 2c는 도 1f의 절취선(PL3)를 기준으로 제 2 방향에서의 기판의 단면도이다.
도 1a를 참조하면, 메인 그린 시트 적층체(MSL), 제 1 그린 시트층(SL1) 및 제 2 그린 시트층(SL2)이 마련된다. 메인 그린 시트 적층체(MSL)는 복수의 세라믹 그린 시트(Ln+1 내지 Lk)들로 구성될 수 있으며, 제 1 그린 시트층(SL1)은 복수의 세라믹 그린 시트(Lm 내지 Ln)들 구성될 수 있고, 제 2 그린 시트층(SL2)은 복수의 세라믹 그린 시트(L1 내지 Lm)들로 구성될 수 있다. 여기서, m, n, k는 정수이며, m < n< k이다.
일 실시예에서, 메인 그린 시트 적층체(MSL)는 관통 비아를 형성하기 위한 복수의 제 1 부분 관통 비아 홀(H)들을 갖는 단위 그린 시트들의 적층 구조를 포함할 수 있다. 제 1 그린 시트층(SL1)은 메인 그린 시트 적층체(MSL) 상에 적층되고, 상부에 전해도금을 위한 공통 도전층(EP1) 및 메인 그린 시트 적층체(MSL)의 상기 복수의 제 1 부분 관통 비아 홀(H)들과 정렬된 복수의 제 2 부분 관통 비아 홀(H)들을 갖는 단위 그린 시트들의 적층 구조를 포함할 수 있다. 제 2 그린 시트층(SL2)은 제 1 그린 시트층(SL1) 상에 적층되고, 공통 도전층(EP1)에 연결된 적어도 하나 이상의 도금용 비아 도전체(EP2) 및 상기 복수의 제 2 부분 관통 비아 홀(H)들과 정렬된 복수의 제 3 부분 관통 비아 홀(H)들을 갖는 단위 그린 시트들의 적층 구조를 포함할 수 있다. 다른 실시예에서, 제 1 그린 시트층(SL1)은 스퍼터링을 통해 하나의 도전성 박막으로 형성될 수 있다.
일 실시예에서, 상기 제 1 부분 관통 비아 홀(H), 상기 제 2 부분 관통 비아 홀(H) 및 상기 제 3 부분 관이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우 뿐만 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반도체 검사용 공간 변환기의 제조 방법을 설명하기 위한 제 1 방향에서의 단면도이며, 도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 검사용 공간 변환기의 제조 방법을 설명하기 위한 제 1 방향에 수직하는 제 2 방향에서의 평면도이다. 도 2a는 도 1c의 절취선(PL1)를 기준으로 제 2 방향에서 바라본 기판의 평면도이고, 도 2b는 도 1e의 절취선(PL2)를 기준으로 제 2 방향에서 바라본 기판의 단면도이며, 도 2c는 도 1f의 절취선(PL3)를 기준으로 제 2 방향에서의 기판의 단면도이다.
도 1a를 참조하면, 메인 그린 시트 적층체(MSL), 제 1 그린 시트층(SL1) 및 제 2 그린 시트층(SL2)이 마련된다. 메인 그린 시트 적층체(MSL)는 복수의 세라믹 그린 시트(Ln+1 내지 Lk)들로 구성될 수 있으며, 제 1 그린 시트층(SL1)은 복수의 세라믹 그린 시트(Lm 내지 Ln)들 구성될 수 있고, 제 2 그린 시트층(SL2)은 복수의 세라믹 그린 시트(L1 내지 Lm)들로 구성될 수 있다. 여기서, m, n, k는 정수이며, m < n< k이다.
일 실시예에서, 메인 그린 시트 적층체(MSL)는 관통 비아를 형성하기 위한 복수의 제 1 부분 관통 비아 홀(H)들을 갖는 단위 그린 시트들의 적층 구조를 포함할 수 있다. 제 1 그린 시트층(SL1)은 메인 그린 시트 적층체(MSL) 상에 적층되고, 상부에 전해도금을 위한 공통 도전층(EP1) 및 메인 그린 시트 적층체(MSL)의 상기 복수의 제 1 부분 관통 비아 홀(H)들과 정렬된 복수의 제 2 부분 관통 비아 홀(H)들을 갖는 단위 그린 시트들의 적층 구조를 포함할 수 있다. 제 2 그린 시트층(SL2)은 제 1 그린 시트층(SL1) 상에 적층되고, 공통 도전층(EP1)에 연결된 적어도 하나 이상의 도금용 비아 도전체(EP2) 및 상기 복수의 제 2 부분 관통 비아 홀(H)들과 정렬된 복수의 제 3 부분 관통 비아 홀(H)들을 갖는 단위 그린 시트들의 적층 구조를 포함할 수 있다. 다른 실시예에서, 제 1 그린 시트층(SL1)은 스퍼터링을 통해 하나의 도전성 박막으로 형성될 수 있다.
일 실시예에서, 상기 제 1 부분 관통 비아 홀(H), 상기 제 2 부분 관통 비아 홀(H) 및 상기 제 3 부분 관통 비아 홀의 각 측벽 상에 도전성 시드 금속 물질이 코팅될 수 있다. 관통 비아 홀의 각 측벽 상에 도전성 시드 금속 물질이 코팅하는 공정은 후술할 도 3의 상세한 설명을 참조할 수 있다. 공통 도전층(EP1)과 도금용 비아 도전체(EP2)는 복수의 관통 홀(H)들의 측벽에 금속 도금을 위한 전극으로서 사용되며, 연마 공정을 통해 제거될 수 있다.
일 실시예에서, 복수의 제 1 세라믹 그린 시트(L1 내지 Ln)와 복수의 제 2 세라믹 그린 시트(Ln+1 내지 Lk)는 글라스, 바인더, 세라믹 필러 등이 포함된 것으로서, 본 기술 분야에서 공지된 공정, 예컨대 닥터 블레이드 공정에 의해 마련될 수 있다. 본 발명의 일 실시예에서는 저온 동시 소성 세라믹(LTCC) 공정을 이용하므로, 세라믹 그린 시트의 소성 온도는 1000 ℃ 이하, 바람직하게는 700 ℃ 내지 900 ℃ 범위를 갖는 저온소성 세라믹 시트일 수 있다.
일 실시예에서, 상기 저온 동시 소성 세라믹(LTCC) 공정에서 복수의 세라믹 그린 시트(L1 내지 Lk)의 x-y 평면으로의 수축을 억제하기 위해서, 세라믹 그린 시트(L1 내지 Lk) 사이에 적어도 하나의 구속 시트(미도시함)가 더 포함될 수 있다. 복수의 제 1 세라믹 그린 시트(L1 내지 Ln) 또는 복수의 제 2 세라믹 그린 시트(Ln+1 내지 Lk)가 상기 구속 시트(미도시함)에 의해 구속됨으로써, 소성 시에 x-y 평면으로의 수축이 억제될 수 있다.
일 실시예에서, 복수개의 세라믹 그린 시트(L1 내지 Lk)들의 관통 홀(H)들은 펀칭 공정을 통해 형성될 수 있다. 도 1a 내지 도 1h에서 4 개의 관통 홀(H)을 나타내지만, 본 발명은 이에 한정되지 않으며 4 개 이상의 관통 홀이 형성될 수 있다. 4 개 이상의 관통 홀은 일정한 배열 간격을 두고 규칙적으로 배치될 수 있으며, 그에 따라 개별적인 웨이퍼의 회로 구성에 맞추어 필요한 공용 비아를 선택하여 연결될 수 있다.
그에 따라, 본 발명의 일 실시예에 따르면 모든 웨이퍼에 적용될 수 있는 상태의 범용 세라믹 기판을 제조하여 마련하여 둠으로써, 개별적인 제품에 적용되는 프로브 카드용 배선 기판을 제조하기 위해 간단한 공정만 추가하여 완성품을 빠른 시간 내에 제조할 수 있다.
이후, 도 1b를 참조하면, 복수의 세라믹 그린 시트(L1 내지 Lk)의 관통 홀(H)의 각 측벽 상에 도전성 시드 금속 물질(CP1)을 코팅 또는 인쇄할 수 있다. 각 관통 홀(H)의 측벽(SW)에 시드 금속 물질(CP1)을 형성하는 공정은 하기 도 3에서 상세히 설명하기로 한다. 여기서, 각 관통 홀(H)의 직경은 도전성 시드 금속 물질(CP1)의 두께만큼 축소될 수 있으며, 축소된 관통 홀은 H’로 정의한다. 도전성 시드 금속 물질(CP1)은 Ag, Cu, W, Mo, 또는 이들의 합금을 포함할 수 있다. 또한, 도전성 시드 금속 물질(CP1)의 점도는 5 Pa·s 내지 100 Pa·s 범위를 가질 수 있다. 도전성 시드 금속 물질(CP1)의 점도가 5 Pa·s 이하인 경우, 도전성 시드 금속 물질(CP1)이 관통 홀(H)의 측벽(SW)에 형성되지 않을 수 있으며, 도전성 시드 금속 물질(CP1)의 점도가 100 Pa·s 이상인 경우, 관통 홀(H) 전체가 도전성 시드 금속 물질(CP1)이 충전될 수 있어서 후술할 전해 도금층(CP2)과 절연층 코어(HP)를 형성할 수 없게 된다.
이후, 도 1c 및 도 2a를 참조하면, 도전성 페이스트(CP1)가 측벽에 인쇄된 관통 홀(H‘)를 갖는 메인 그린 시트 적층체(MSL), 제 1 그린 시트층(SL1) 및 제 2 그린 시트층(SL2)을 적층하여 세라믹 적층체(LS)를 형성하며, 세라믹 적층체(LS)를 소정의 소성 온도로 소성한다. 상기 소성 온도는 1000 ℃ 이하, 바람직하게는 700 ℃ 내지 900 ℃ 범위를 가질 수 있다. 여기서, 제 1 관통 홀(H)과 제 1 관통 홀(H)과 연장되는 제 2 관통 홀(H)의 측벽에 형성되어 소결된 도전성 시드 금속 물질(CP1‘)은 전해도금을 위한 시드층으로서 기능할 수 있다. 이때, 세라믹 적층체(LS)는 소성 공정을 통해 z 방향으로 수축될 수 있다. 소결 수축된 세라믹 적층체는 LS‘으로 지칭한다.
이후, 도 1d를 참조하면, 선택적으로 전해도금 공정을 위한 서로 이격된 콘택 패드(Pa1,Pa2)를 형성할 수 있다. 콘택 패드(Pa1,Pa2)는 스크린 인쇄나 전해도금을 통해 형성될 수 있다. 그러나, 본 발명은 이들에 제한되지 않는다. 일 실시예에서, 콘택 패드(Pa1,Pa2)는 도금용 비아 도전체(EP2)를 통해 공통 도전층(EP1)과 전기적으로 연결되며, 서로 이격 배치될 수 있다.
이후, 도 1e와 도 2b를 참조하면, 공통 도전층(EP1)에 전압을 인가하여, 상기 제 1 내지 제 3 부분 관통 비아 홀(H)들의 상기 소결된 도전성 시드 금속 층(CP1‘) 상에 관통 비아용 도전 물질을 전해 도금하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀(H)들을 연속적으로 도금 금속으로 채우는 복수의 범용 관통 비아를 형성할 수 있다. 바람직하게, 상기 소결된 도전성 시드 금속 층(CP1‘) 상에 금속 도금층(CP2)이 형성될 수 있으며, 상기 범용 관통 비아들 내부에 관통 중공(H")이 형성될 수 있다.
일 실시예에서, 각 관통 홀(H)의 직경은 200 ㎛ 내지 500 ㎛이고, 세라믹 적층체(LS)에 형성된 관통 홀(H)의 단위면적당(cm2) 수량은 30 개 내지 250 개일 수 있다. 관통 홀(H)의 직경이 200 ㎛ 이하인 경우, 후술한 금속 도금층(CP2) 및 절연층(HP)의 형성이 어려워지며, 관통 홀(H)의 직경이 500 ㎛ 상인 경우, 배선 미세화 패턴을 형성하기 곤란할 수 있다.
이후, 도 1f와 도 2c를 참조하면, 선택적으로 관통 홀(H)의 측벽 상에 시드층(CP‘) 및 금속 도금층(CP2)을 균일하게 밀착되도록 중공(H")을 절연체로 채우는 단계를 더 포함할 수 있다. 이하, 시드층(CP‘) 및 금속 도금층(CP2)에 둘러 싸인 절연체는 절연층 코어라 칭한다.
이후, 도 1g를 참조하면, 선택적으로 공통 도전층(EP1)과 도금용 비아 도전체(EP2)가 제거되도록 상기 소성된 세라믹 적층체(LS‘)의 두께 방향(t)으로 표면 연마하는 단계를 더 포함할 수 있다. 즉, 소성된 세라믹 적층체(LS‘)의 두께(t)만큼 표면 연마가 수행되어, 공통 도전층(EP1)과 도금용 비아 도전체(EP2)가 제거되어, 도 1h와 같이, 세라믹 적층체(LS")를 포함하는 반도체 검사용 공간 변환기가 제조될 수 있다.
본 발명의 다른 실시예에서, 반도체 검사용 공간 변환기는 서로 대향하는 제1 면 및 제2 면을 갖는 적층 세라믹 기판 (LS"); 제1 면 및 제2 면을 관통하는 복수의 관통 홀(H), 복수의 관통 홀(H) 측벽에 형성되는 복수의 도전성 시드 금속층 (CP1′)들; 및 복수의 도전성 시드 금속층(CP1′)들 상에 형성되는 복수의 전해 도금층 (CP2)을 포함할 수 있다. 선택적으로 도전성 시드 금속층(CP1‘) 및 전해 도금층(CP2)에 의해 둘러 싸인 절연층 코어(HP)가 더 포함될 수 있다. 도전성 시드 금속층(CP1‘) 또는 전해 도금층(CP2)은 Ag, Cu, W, Mo, 또는 이들의 합금을 포함할 수 있다. 일 실시예에서, 금속 시드층(CP1′)의 두께는 1 ㎛ 내지 10 ㎛ 범위를 갖고, 전해 도금층(CP2)의 두께는 10 ㎛ 내지 100 ㎛ 범위를 가질 수 있다.
도 3은 본 발명의 실시예에 따른 세라믹 그린 시트의 측벽에 도전성 시드 금속 물질을 형성하는 방법을 설명하는 도면이다.
도 3를 참조하면, 세라믹 그린 시트(SGS)는 기계 또는 레이저를 이용한 펀칭 공정을 통해서 복수의 관통 홀이 일정간격으로 형성될 수 있다. 여기서, 세라믹 그린 시트(SGS)는 공기 흡입 유로를 갖는 관통 홀을 인쇄하기 위한 테이블(TA)에 배치되어, 소정의 점도를 갖는 도전성 시드 금속 물질이 스퀴지를 통해 스텐실(sencil)의 구멍 패턴과 정렬되는 세라믹 그린 시트(SGS)의 복수의 관통 홀로 충전될 수 있다. 이때, 진공 흡입기(vacuum suction: VC)에 의해 관통 홀로 충전되는 일부 도전성 시드 금속 물질이 흡입되어 관통 홀의 측벽에만 도전성 시드 금속 물질이 남게 된다.
도 4는 본 발명의 다른 실시 예에 따른 공간 변환기의 제조 방법을 설명하기 위한 순서도이다.
도 4를 참조하면, 적층된 복수의 그린 시트들을 포함하는 메인 그린시트 적층체를 제공하는 단계(S100); 상기 메인 그린 시트 적층체 상에 적층되고, 상부에 전해도금을 위한 공통 도전층이 형성된 제 1 그린 시트층을 제공하는 단계(110); 상기 제 1 그린 시트 상에 적층되고, 상기 공통 도전층에 연결된 적어도 하나 이상의 도금용 비아 도전체가 형성된 제 2 그린 시트층을 제공하는 단계(S120); 상기 메인 그린 시트 적층체, 상기 제 1 그린 시트 및 상기 제 2 그린 시트의 세라믹 적층체를 관통하면서 상기 제 1 그린 시트층의 상기 공통 도전층을 관통하는 적어도 하나 이상의 관통 홀들을 형성하는 단계(S130); 상기 적어도 하나 이상의 관통 홀들의 측벽에 도전성 시드 금속 물질을 코팅하는 단계(S140); 상기 세라믹 적층체를 소결하여, 상기 적어도 하나 이상의 관통 홀들의 측벽 상에 소결된 도전성 시드 금속 층을 형성하는 단계(150); 및 상기 공통 도전층에 도금 전압을 인가하여, 상기 적어도 하나 이상의 관통 홀들의 상기 소결된 도전성 시드 금속 층 상에 관통 비아용 도전 물질을 전해 도금하여, 상기 적어도 하나 이상의 관통 홀을 일부 또는 전체를 채우는 공용 관통 비아를 형성하는 단계(S160)를 포함하는 공간 변환기의 제조 방법이 제공될 수 있다. 단계 100 내지 단계 160에 대한 상세한 설명은 모순되지 않는 한 도 1a 내지 도 1h에 대한 상세한 설명은 참조할 수 있다.
도 1h와 같이, 서로 대향하는 제1 면 및 제2 면을 갖는 세라믹 적층체(LS‘)과 상기 제1 면 및 상기 제2 면을 관통하는 복수의 공용 관통 비아를 형성함으로써, 범용으로 사용될 수 있는 범용 세라믹 기판을 미리 제작하여, 개별적인 부품에 적용시키기 위하여 간단한 추가 공정만으로 프로브 카드를 제조할 수 있기 때문에 리드 타임(lead time)이 단축될 수 있으며, 그에 따라 제조 비용을 개선시킬 수 있다.
또한, 공용 관통 홀의 측벽에 형성된 도전성 시드 금속층(CP1′)과 도전성 시드 금속층(CP1‘)상에 형성된 전해 도금층(CP2)으로 인해서, 소정 공정 시 관통 비아 주변에 간극이나 보이드 같은 결함을 억제할 수 있으며, 이로 인해 접점 저항과 임피던스 저항을 최소화할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
L1 내지 Lk: 그린 시트 MSL: 메인 그린 시트 적층체
SL1: 제 1 그린 시트층 SL2: 제 2 그린 시트층
EP1: 공통 도전층 EP2: 도금용 비아 도전체
H, H´, H" : 관통 홀 CP1: 도전성 시드 금속 층
CP2: 도금 금속층 LS, LS´, LS": 세라믹 적층체
Pa1, Pa2: 제 1 및 제 2 콘택 패드

Claims (16)

  1. 관통 비아를 형성하기 위한 복수의 제 1 부분 관통 비아 홀들을 가지며, 상기 비아 홀의 측벽 상에 도전성 시드 금속 물질이 코팅된 단위 그린 시트들이 적층된 메인 그린 시트 적층체를 제공하는 단계;
    상기 메인 그린 시트 적층체 상에 적층되고, 상부에 전해도금을 위한 공통 도전층 및 상기 메인 그린시트 적층체의 상기 복수의 제 1 부분 관통 비아 홀들과 정렬된 복수의 제 2 부분 관통 비아 홀들을 가지며, 상기 복수의 제 2 부분 관통 비아 홀들의 측벽 상에 상기 도전성 시드 금속 물질이 코팅된 제 1 그린 시트층을 제공하는 단계;
    상기 제 1 그린 시트 상에 적층되고, 상기 공통 도전층에 연결된 적어도 하나 이상의 도금용 비아 도전체 및 상기 복수의 제 2 부분 관통 비아 홀들과 정렬된 복수의 제 3 부분 관통 비아 홀들을 가지며, 상기 복수의 제 3 부분 관통 비아 홀의 측벽 상에 상기 도전성 시드 금속 물질이 코팅된 제 2 그린 시트층을 제공하는 단계;
    상기 메인 그린 시트 적층체, 상기 제 1 그린 시트층 및 상기 제 2 그린 시트층의 세라믹 적층체를 열처리하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀들의 상기 측벽 상에 소결된 도전성 시드 금속 층을 형성하는 단계; 및
    상기 공통 도전층에 전압을 인가하여, 상기 제 1 내지 제 3 부분 관통 비아 홀들의 상기 소결된 도전성 시드 금속 층 상에 관통 비아용 도전 물질을 전해 도금하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀들을 연속적으로 도금 금속으로 채우는 복수의 범용 관통 비아를 형성하는 단계를 포함하며,
    상기 단위 그린 시트, 상기 제 1 그린 시트층 또는 상기 제 2 그린 시트층은 저온 소성 세라믹 시트를 포함하고,
    상기 도전성 시드 금속 물질은 은(Ag), 구리(Cu) 또는 이들의 합금을 포함하는 공간 변환기의 제조 방법.
  2. 관통 비아를 형성하기 위한 복수의 제 1 부분 관통 비아 홀들을 가지며, 상기 비아 홀의 측벽 상에 도전성 시드 금속 물질이 코팅된 단위 그린 시트들이 적층된 메인 그린 시트 적층체를 제공하는 단계;
    상기 메인 그린 시트 적층체 상에 적층되고, 상부에 전해도금을 위한 공통 도전층 및 상기 메인 그린시트 적층체의 상기 복수의 제 1 부분 관통 비아 홀들과 정렬된 복수의 제 2 부분 관통 비아 홀들을 가지며, 상기 복수의 제 2 부분 관통 비아 홀들의 측벽 상에 상기 도전성 시드 금속 물질이 코팅된 제 1 그린 시트층을 제공하는 단계;
    상기 제 1 그린 시트 상에 적층되고, 상기 공통 도전층에 연결된 적어도 하나 이상의 도금용 비아 도전체 및 상기 복수의 제 2 부분 관통 비아 홀들과 정렬된 복수의 제 3 부분 관통 비아 홀들을 가지며, 상기 복수의 제 3 부분 관통 비아 홀의 측벽 상에 상기 도전성 시드 금속 물질이 코팅된 제 2 그린 시트층을 제공하는 단계;
    상기 메인 그린 시트 적층체, 상기 제 1 그린 시트층 및 상기 제 2 그린 시트층의 세라믹 적층체를 열처리하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀들의 상기 측벽 상에 소결된 도전성 시드 금속 층을 형성하는 단계;
    상기 공통 도전층에 전압을 인가하여, 상기 제 1 내지 제 3 부분 관통 비아 홀들의 상기 소결된 도전성 시드 금속 층 상에 관통 비아용 도전 물질을 전해 도금하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀들을 연속적으로 도금 금속으로 채우는 복수의 범용 관통 비아를 형성하는 단계; 및
    상기 복수의 범용 관통 비아들 내부에 관통 중공이 형성된 경우, 상기 관통 중공을 절연체로 채우는 단계를 포함하며,
    상기 메인 그린시트 적층체의 그린 시트, 상기 제 1 그린 시트층 또는 상기 제 2 그린 시트층은 저온 소성 세라믹 시트를 포함하고,
    상기 도전성 시드 금속 물질은 은(Ag), 구리(Cu) 또는 이들의 합금을 포함하는 공간 변환기의 제조 방법.
  3. 관통 비아를 형성하기 위한 복수의 제 1 부분 관통 비아 홀들을 가지며, 상기 비아 홀의 측벽 상에 도전성 시드 금속 물질이 코팅된 단위 그린 시트들이 적층된 메인 그린 시트 적층체를 제공하는 단계;
    상기 메인 그린 시트 적층체 상에 적층되고, 상부에 전해도금을 위한 공통 도전층 및 상기 메인 그린시트 적층체의 상기 복수의 제 1 부분 관통 비아 홀들과 정렬된 복수의 제 2 부분 관통 비아 홀들을 가지며, 상기 복수의 제 2 부분 관통 비아 홀들의 측벽 상에 상기 도전성 시드 금속 물질이 코팅된 제 1 그린 시트층을 제공하는 단계;
    상기 제 1 그린 시트 상에 적층되고, 상기 공통 도전층에 연결된 적어도 하나 이상의 도금용 비아 도전체 및 상기 복수의 제 2 부분 관통 비아 홀들과 정렬된 복수의 제 3 부분 관통 비아 홀들을 가지며, 상기 복수의 제 3 부분 관통 비아 홀의 측벽 상에 상기 도전성 시드 금속 물질이 코팅된 제 2 그린 시트층을 제공하는 단계;
    상기 메인 그린 시트 적층체, 상기 제 1 그린 시트층 및 상기 제 2 그린 시트층의 세라믹 적층체를 열처리하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀들의 상기 측벽 상에 소결된 도전성 시드 금속 층을 형성하는 단계;
    상기 공통 도전층에 전압을 인가하여, 상기 제 1 내지 제 3 부분 관통 비아 홀들의 상기 소결된 도전성 시드 금속 층 상에 관통 비아용 도전 물질을 전해 도금하여, 상기 제 1 내지 상기 제 3 부분 관통 비아 홀들을 연속적으로 도금 금속으로 채우는 복수의 범용 관통 비아를 형성하는 단계; 및
    상기 복수의 범용 관통 비아를 형성한 후, 상기 소결된 세라믹 적층체의 깊이 방향으로 표면 연마하여, 상기 공통 도전층 및 상기 도금용 비아 도전체를 제거하는 단계를 포함하며,
    상기 메인 그린시트 적층체의 그린 시트, 상기 제 1 그린 시트층 또는 상기 제 2 그린 시트층은 저온 소성 세라믹 시트를 포함하고,
    상기 도전성 시드 금속 물질은 은(Ag), 구리(Cu) 또는 이들의 합금을 포함하는 공간 변환기의 제조 방법.
  4. 제 1 항에 있어서,
    상기 메인 그린 시트 적층체, 상기 제 1 그린 시트층 또는 상기 제 2 그린 시트층 내에 적어도 하나 이상의 구속 시트를 더 포함하는 공간 변환기의 제조 방법.
  5. 제 1 항에 있어서,
    상기 공통 도전층에 전압을 인가하기 전, 상기 도금용 비아 도전체와 연결된 콘택 패드를 형성하는 단계를 더 포함하는 공간 변환기의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 1 부분 관통 비아 홀, 상기 제 2 부분 관통 비아 홀 또는 상기 제 3 부분 관통 홀의 직경은 200 ㎛ 내지 500 ㎛이고, 상기 세라믹 적층체에 형성된 관통 홀의 단위면적당(cm2) 수량은 30 개 내지 250 개인 공간 변환기의 제조 방법.
  9. 제 1 항에 있어서,
    상기 세라믹 적층체는 저온 동시소성 세라믹을 포함하는 공간 변환기의 제조 방법.
  10. 제 1 항에 있어서,
    상기 열처리는 1000 ℃ 이하의 소성 온도에서 수행되는 공간 변환기의 제조 방법.
  11. 제 1 항에 있어서,
    상기 도전성 시드 금속 물질의 점도는 5 Pa·s 내지 100 Pa·s 범위를 갖는 공간 변환기의 제조 방법.
  12. 적층된 복수의 그린 시트들을 포함하는 메인 그린시트 적층체를 제공하는 단계;
    상기 메인 그린 시트 적층체 상에 적층되고, 상부에 전해도금을 위한 공통 도전층이 형성된 제 1 그린 시트층을 제공하는 단계;
    상기 제 1 그린 시트 상에 적층되고, 상기 공통 도전층에 연결된 적어도 하나 이상의 도금용 비아 도전체가 형성된 제 2 그린 시트층을 제공하는 단계;
    상기 메인 그린 시트 적층체, 상기 제 1 그린 시트 및 상기 제 2 그린 시트의 세라믹 적층체를 관통하면서 상기 제 1 그린 시트층의 상기 공통 도전층을 관통하는 적어도 하나 이상의 관통 홀들을 형성하는 단계;
    상기 적어도 하나 이상의 관통 홀들의 측벽에 도전성 시드 금속 물질을 코팅하는 단계;
    상기 세라믹 적층체를 소결하여, 상기 적어도 하나 이상의 관통 홀들의 측벽 상에 소결된 도전성 시드 금속 층을 형성하는 단계; 및
    상기 공통 도전층에 도금 전압을 인가하여, 상기 적어도 하나 이상의 관통 홀들의 상기 소결된 도전성 시드 금속 층 상에 관통 비아용 도전 물질을 전해 도금하여, 상기 적어도 하나 이상의 관통 홀을 일부 또는 전체를 채우는 공용 관통 비아를 형성하는 단계를 포함하며,
    상기 메인 그린시트 적층체의 그린 시트, 상기 제 1 그린 시트층 또는 상기 제 2 그린 시트층은 저온 소성 세라믹 시트를 포함하고,
    상기 도전성 시드 금속 물질은 은(Ag), 구리(Cu) 또는 이들의 합금을 포함하는 공간 변환기의 제조 방법.
  13. 서로 대향하는 제1 면 및 제2 면을 갖는 적층 세라믹 기판;
    상기 제1 면 및 제2 면을 관통하는 복수의 공용 관통 홀들;
    상기 복수의 공용 관통 홀 측벽에 배치된 복수의 도전성 시드 금속층들; 및
    상기 복수의 도전성 시드 금속 층들 상에 배치된 복수의 전해 도금층들을 포함하며,
    상기 적층 세라믹 기판은 저온 동시소성 세라믹 기판이며,
    상기 도전성 시드 금속층들은 은(Ag), 구리(Cu) 또는 이들의 합금을 포함하는 범용의 관통 비아를 갖는 공간 변환기.
  14. 서로 대향하는 제1 면 및 제2 면을 갖는 적층 세라믹 기판;
    상기 제1 면 및 제2 면을 관통하는 복수의 공용 관통 홀들;
    상기 복수의 공용 관통 홀 측벽에 배치된 복수의 도전성 시드 금속층들;
    상기 복수의 도전성 시드 금속 층들 상에 배치된 복수의 전해 도금층들; 및
    상기 도전성 시드 금속층 및 상기 전해 도금층에 의해 둘러 싸인 절연 코어층을 포함하며,
    상기 적층 세라믹 기판은 저온 동시소성 세라믹 기판이며,
    상기 도전성 시드 금속층들은 은(Ag), 구리(Cu) 또는 이들의 합금을 포함하는 범용의 관통 비아를 갖는 공간 변환기.
  15. 삭제
  16. 제 13 항에 있어서,
    상기 도전성 시드 금속층의 두께는 1 ㎛ 내지 10 ㎛ 범위를 갖고,
    상기 전해 도금층의 두께는 10 ㎛ 내지 100 ㎛ 범위를 갖는 범용의 관통 비아를 갖는 공간 변환기.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294441A (ja) 2007-05-23 2008-12-04 Endicott Interconnect Technologies Inc 導電ペーストを有する回路基板
JP2009075027A (ja) * 2007-09-25 2009-04-09 Ngk Spark Plug Co Ltd 電子部品検査装置用配線基板
KR101077153B1 (ko) * 2010-09-29 2011-10-27 주식회사 아이엠텍 연마한계점 표시를 구비한 스페이스 트랜스포머 및 그 제조방법
KR101101574B1 (ko) * 2009-09-18 2012-01-02 삼성전기주식회사 세라믹 기판 및 그의 제조 방법
JP2013238578A (ja) 2012-05-14 2013-11-28 Samsung Electro-Mechanics Co Ltd プローブカード用空間変換器及びその製造方法
JP2017059798A (ja) * 2015-09-19 2017-03-23 日本特殊陶業株式会社 配線基板およびその製造方法
JP2018085412A (ja) 2016-11-22 2018-05-31 大日本印刷株式会社 貫通電極基板及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120092915A (ko) * 2011-02-14 2012-08-22 삼성전기주식회사 프로브 카드용 세라믹 기판 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294441A (ja) 2007-05-23 2008-12-04 Endicott Interconnect Technologies Inc 導電ペーストを有する回路基板
JP2009075027A (ja) * 2007-09-25 2009-04-09 Ngk Spark Plug Co Ltd 電子部品検査装置用配線基板
KR101101574B1 (ko) * 2009-09-18 2012-01-02 삼성전기주식회사 세라믹 기판 및 그의 제조 방법
KR101077153B1 (ko) * 2010-09-29 2011-10-27 주식회사 아이엠텍 연마한계점 표시를 구비한 스페이스 트랜스포머 및 그 제조방법
JP2013238578A (ja) 2012-05-14 2013-11-28 Samsung Electro-Mechanics Co Ltd プローブカード用空間変換器及びその製造方法
JP2017059798A (ja) * 2015-09-19 2017-03-23 日本特殊陶業株式会社 配線基板およびその製造方法
JP2018085412A (ja) 2016-11-22 2018-05-31 大日本印刷株式会社 貫通電極基板及びその製造方法

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