JP2008294441A - 導電ペーストを有する回路基板 - Google Patents
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Abstract
【課題】導電ペースト状の新規で独自な導電媒体を有する回路基板を提供して、ペーストと物理的に接触する電気素子間の強化された電気接続を確保すること。
【解決手段】電気接続を提供するための導電ペースト41を含む回路基板31´を含む電気アセンブリ51。ペースト41は、一実施形態では、ナノ粒子を含む金属成分を含み、はんだやその他の金属ミクロ粒子、ならびに導電ポリマーや有機物などの追加要素を含むことができる。ペースト成分の粒子は焼結し、どんな追加要素が付加されるかに応じて、積層の結果として溶解することによって、ペーストを通る効率的で連続的な回路経路を形成する。
【選択図】図6
【解決手段】電気接続を提供するための導電ペースト41を含む回路基板31´を含む電気アセンブリ51。ペースト41は、一実施形態では、ナノ粒子を含む金属成分を含み、はんだやその他の金属ミクロ粒子、ならびに導電ポリマーや有機物などの追加要素を含むことができる。ペースト成分の粒子は焼結し、どんな追加要素が付加されるかに応じて、積層の結果として溶解することによって、ペーストを通る効率的で連続的な回路経路を形成する。
【選択図】図6
Description
本発明は、回路基板、特に多層回路基板、チップキャリアなどで使用される回路基板、及びその製造プロセスに関する。
さらに具体的には、本発明は導電ペーストが基板内、たとえば、基板内の異なる導電層上の導体間、及び利用される場合は導電貫通孔内の電気接続を形成するために使用される基板に関する。
さらに具体的には、本発明は、セラミックなどの非有機材料と対照的な有機絶縁材料から成る基板に関する。
2005年7月11日に米国で提出された出願番号第11/177,442号では、低温導電ペーストと組み合わせた高温絶縁材料を含む回路基板であって、ペーストが有機バインダ成分と少なくとも1つの金属成分を含む回路基板が定義されている。絶縁体が基板内の層として使用されるとき、金属成分の剥片が焼結されて、絶縁体を通過する導電路を形成する。米国で提出された出願番号第11/177,442号は本発明と同じ譲受人に譲渡される。
2005年7月11日に米国で提出された出願番号第11/177,413号には、低温導電ペーストと組み合わせた高温絶縁材料を含む回路基板であって、ペーストが有機バインダ成分と少なくとも1つの金属成分を含む回路基板の製造方法が定義されている。この方法では、絶縁体が基板内の層として使用されるとき、金属成分の剥片が焼結されて、絶縁体を通過する導電路を形成する。この米国で提出された出願番号第11/177,413号も本発明と同じ譲受人に譲渡される。
2005年10月6日に米国で提出された出願番号第11/244,180号では、電気接続を提供する導電ペーストを含む回路基板が定義されている。ペーストは、一実施形態では、バインダ成分と、ミクロ粒子を含む少なくとも1つの金属成分とを含む。別の実施形態では、ペーストは、バインダと複数のナノワイヤを含む。ミクロ粒子またはナノワイヤのうち選択されたものが、その上にはんだ層を含む。上記基板をその1部として有する電気アセンブリ及び情報処理システムアダプタと同様に、上記基板の製造方法が提供される。米国で提出された出願番号第11/244,180号は、同じく米国で提出された出願番号第11/177,442の1部継続出願で、本発明と同じ譲受人に譲渡される。
本願は、米国で提出された出願番号第11/244,180号の継続出願である。
今日の回路基板設計の多くにおける小型化の要求に応じて、多層プリント回路板(PCB)、積層チップキャリア、及び類似の有機製品は、最小限の体積またはスペースで複数の回路を形成する必要がある。これらは通常、有機絶縁材料層によって互いに分離される信号、接地、及び/または電源面(線)の導電層のスタックを備える。1つの導電層のうちの選択された線またはパッドは、絶縁層を通過するめっき孔を用いて他の導電層の線及び/またはパッドのうち選択された線及び/またはパッドと電気的に接触することが多い。めっき孔は、内部に配置されている場合は「バイアス」、外表面から基板内に所定の深さ延在している場合は「ブラインドバイアス」、または基板の箔厚をほぼ貫通して延在している場合は「めっき貫通孔」(PTH)と呼ばれることが多い。本明細書で使用されるように、「貫通孔」という用語は、上記3種類の導電性開口部をすべて含むことを意味する。
上記PCB、チップキャリアなどの製造には通常、別々の内部層回路(回路層)を形成する必要があり、銅クラッド内部層ベース材の銅層上に感光性の層または膜(単にフォトレジストと呼ばれることが多い)を被覆することによって製造されることが多い。有機感光被膜は撮像され現像され、露出した銅がエッチングされて導体線を形成する。エッチング後、感光膜は銅から剥がされ、内部層ベース材の表面に回路パターンを残す。この処理は、PCB技術ではフォトリソグラフィ処理とも呼ばれ、さらなる説明は不要と思われる。個々の内部層回路の形成後、通常は絶縁体によって互いに分離された内部層、接地面、電源面などを積み上げることによって、多層スタックが形成され、有機プリプレグは通常、部分的に硬化された材料、普通はB−ステージエポキシ樹脂に浸漬されたガラス(通常、繊維ガラス)布の層を備える。上記有機材料は、業界では「FR−4」絶縁材料とも称される。スタックの上部と下部の外側層は普通、スタックの外表面を備える銅被覆を有する、銅被覆され、ガラス繊維入りのエポキシ平面基板を含む。スタックは積層されて、B−ステージ樹脂を完全に硬化するように熱と圧力を用いてモノリシック構造を形成する。そのように形成されたスタックは通常、外表面の両方を金属(普通は銅)で被覆される。外側回路層は、内部層回路を形成するのに用いた手順と同様の手順を用いて銅被覆で形成される。感光膜が銅被覆に塗布される。塗膜はパターン活性放射線にさらされ、現像される。次に、感光膜の現像によって露出された銅を取り除くために、塩化第二銅などのエッチング液が使用される。最後に、残りの感光膜が除去されて、外表面に所望の回路層を残す。
周知の通り、導電貫通孔(または相互接続)は、構造内の個々の回路層を相互に、及び外側表面と電気的に接続する役割を果たし、スタックの全部または1部を通常貫通する。貫通孔は、外表面に回路を形成する前に、適切な位置にスタックを貫通する孔を穿つことによって形成することができる。もしくは、上記孔は、多層構造及びその最終積層内に組み込む前に、個々の回路層に形成することができる。いずれの方法でも、これらの孔の露出壁は普通、少なくとも1つの前処理ステップを受け、その後、露出度はめっき触媒との接触によって触媒作用を及ぼされ、通常は無電解または電解銅めっき液と接触することによって金属化される。貫通孔がPTHである場合、相互接続は、PTHの内側導電層と接触する1つまたはそれ以上の導電線または導電素子を有する多層最終生成物の回路層のうちの選択された層間に形成される。貫通孔が選択された層内で個々に形成され、生成物の堆積中に互いに結合される場合、好ましくは導電ペーストなど(めっき壁バージョンと組み合わせたものも含め、上述したようにPTHで上記ペーストを利用することも既知である)を使用して連結性が達成される。上記導電ペーストは、剥片の形で銀のような高導電金属を含むことが既知である。貫通孔がPTHとして設けられるPCBなどの多層構造に導電貫通孔を形成した後、上述の手順を用いて外側回路(外側層)が形成される。このような外部形成は、スタック層が貫通孔を既に内部に形成しているときに実行することもできる。2つの外側導電層を形成し、その後で層状のサブコンポジットを一緒に積み重ねることも可能である。
典型的な基板構造では、半導体チップ及び/またはその他の電気部品は、上記接続を有する基板構造が達成された後に、多層スタックの外側回路層の適切な位置に搭載される。いくつかの例では、上記部品は、はんだボール技術を用いて搭載され電気的に接続され、同技術の1形式は業界ではボールグリッドアレイ(BGA)技術と称される。PCBの場合、これらの部品は、キャパシタ、抵抗体、さらにはチップキャリアを含むことができる。多層基板を有するチップキャリアの場合、キャリア積層基板の上面にはんだ接合されることが多く、次にキャリアはその下の基板、通常はPCBにはんだ接合される。いずれの形式でも(PCBまたはチップキャリア)、部品は、所望に応じて、導電貫通孔を通って構造内の回路に電気的に接触する。はんだパッドは通常、外側回路層上に有機はんだマスク被膜を被覆することによって形成される。はんだマスクは、はんだ搭載パッドを形成すべき場所を定義する開口部を有するスクリーンを用いて、外側回路層の表面に液体はんだマスク被覆材料をスクリーン被覆することによって塗布することができる。もしくは、光画像形成可能はんだマスクを外表面に被覆し、露出及び現像させて、パッドを画定する開口部のアレイをもたらすことができる。次に、開口部は、ウェーブはんだ付けなどの当該技術において既知なプロセスを用いてはんだで被覆することができる。
粒子の使用に関しては、粒子サイズを小さくすることで、いくつかの粒子材料の焼結反応速度を向上させることができることが知られている。粒子サイズがナノメートル範囲に達すると、微粒子を焼結するのに必要な温度よりも実質上低い温度で完全な緻密化が可能な場合が多い。これは、ナノ粒子が、境界拡散機構を推進しつつ短い拡散距離を示唆するからである。エネルギー節減に加えて、低い焼結温度は、冷却中の汚染、応力、及び亀裂を低減させる。ナノ粒子材料の焼結反応速度の向上はミクロ電子パッケージング業界において既に活用されており、そこでは、金属接合に対して可塑性と導電性を有する金属を実現するため、合金ナノ粉末が冷間溶接ペーストに組み込まれる。
上記のような有機生成物の例は、非有機(セラミック)種類の基板と同様、下に挙げた各特許文献に示される。
2004年12月7日に発行された特許文献1では、2つの多層部を含み、これらのうちの1つが高周波接続を確保するためにPCBに搭載された電子部品を電気的に接続することができる多層PCBが定義されている。PCBはさらに、PCB分野での使用に十分な全体厚を有する構造を確保しつつ、コストを低減する従来のPCB部を含む。これらの部品から内部部分との連結も可能である。本特許は本発明と同じ譲受人に譲渡される。
2004年11月9日に発行された特許文献2では、パッケージ基板が、外部パッドに連結され、パッドが所定の引張り圧を受けるときにパッドの亀裂、分離などを実質上防止するのに十分な大きさの内部導電層を含む、電子パッケージ(たとえば、チップキャリア)及び同パッケージを利用する情報処理システムが定義されている。本特許も本発明と同じ譲受人に譲渡される。
2004年10月26日に発行された特許文献3では、アセンブリが一緒に接合された個々の回路基板を含む、回路基板アセンブリ及び同アセンブリの製造方法が定義されている。基板はそれぞれ少なくとも1つの開口部を含み、そのうち1つだけが接合前に導電ペーストでほぼ充填される。いったん接合されれば、ペーストは有効な電気接続を提供するため、他の開口部内に部分的に配置される。この技術を利用する生成物の1例はチップキャリアである。本特許も本発明と同じ譲受人に譲渡される。
2004年7月13日に発行された特許文献4では、バイア孔及び内部導電層を有する焼結窒化アルミニウム基板が定義され、焼結窒化アルミニウム基板と内部導電層またはバイア孔との間で高熱伝導率及び高接着強度を有すると言われている。基板は、内部導電層、及び内部導電層と基板の少なくとも1つの表面との間に形成される少なくとも1つの導電バイア孔から成り、摂氏25℃(C)での窒化アルミニウム焼結生成物の熱伝導率は、190W/mK以上であると記載され、窒化アルミニウム焼結生成物と内部導電層間の対応する接着強度も言及されている。
2004年6月1日に発行された特許文献5では、「Parmod.RTM」合成物(ニュージャージー州、ロックヒルのParelec、LLC社から市販され、同著者によって米国特許第5,882,722号及び第6,036,889号で記載される)を臨時基板に印刷し、硬化して金属導体のパターンを形成する電子回路が定義される。導体は、熱と圧力下で基板に積層され、所望の回路構造に予めパターン化された金属積層物を生成する。導体は、ポリマーで被覆され硬化されて、予めパターン化された基板を形成することができる。1面及び両面回路または多層はこのようにして製造可能である。著者によると、配合物は、反応有機媒体(ROM)と混合される金属剥片及び/または粉末から成る、印刷可能インク及びペーストを含む。上述したように、合成物は基板上に印刷され、加熱され、そうすることでROMを分解し、次に粒子成分を化学溶接し、残りの有機材料を蒸気として残す。この著者によると、その結果、低抵抗ではんだ付け可能な電気導体として機能することができる金属析出物が生じる。
2003年5月24日に発行された特許文献6では、前駆ナノメートルサイズ粒子物質を摩滅させ、摩滅されたナノ粒子の露出面を脱着させ、脱着面の最大50%で界面活性剤を吸収し、有機マトリックス内の界面活性剤で被覆されたナノ粒子を分散して、そこからグリーン体が成形、脱ろう、及び焼結される同質熱可塑性化合物を形成することによって、ナノ構造体を製造する方法が記載されている。
2003年11月4日に発行された特許文献7では、配線板の絶縁膜層に形成された「バイア」孔に層間導電材料を充填することによって製造される、加熱され押圧されたプリント配線板が記載されている。絶縁膜は導体パターンで積み重ねられ、各導体パターンが孔を閉じる。加熱及び押圧手順後、層間導電材料は孔内に固体導電材料を形成する。固体導電材料は2種類の導電材料を含む。第1の種類の導電材料は金属を含み、第2の種類の導電材料は金属と導体パターンの導体金属とによって形成される合金を含む。また第1の種類の導電材料はインジウム粒子、スズ、及び銀を含み、スズは固体導電材料の約20〜80重量%を占め、第2の種類の導電材料は固体導電材料と導体金属とから成る合金を含む。導体パターンは、単なる機械的接触に頼らずに、確実に電気的に接続される。
2003年9月23日に発行された特許文献8では、溶液とバインダから成る約5〜18重量%の有機媒体と、球状または粒状で、粒径が約0.1〜50ミクロンの約80〜93重量%の導電金属粉末と、及び粒径が約0.1〜50ミクロンで、溶液に不溶性で、吸水率が低い約2〜10重量%の樹脂粉末と、を含むセラミック基板を製造する際に使用される導電ペーストが記載されている。このペーストは、結果として生じるセラミック生成物のための外部電極端子に変換されるバイア孔導体を形成するのに使用することができる。
2000年9月19日に発行された特許文献9では、セラミック基板にバイア孔を形成するための導電ペーストが記載され、該ペーストは、粒子サイズが約0.1〜50ミクロンの約80〜94重量%の球状または粒状の導電金属粉末と、導電ペーストに含まれる液体内で膨張し、粒子サイズが約0.1〜40ミクロンの1〜10重量%の樹脂粉末と、約5〜19重量%の有機媒体とを含む。ペーストは、焼成中にほとんど亀裂を生じないため、導電性において優れた信頼性を獲得し、セラミック基板構造において優れたはんだ付け性とめっき性を有するバイア孔または貫通孔を提供できると記載されている。
1999年4月6日に発行された特許文献10では、合成物が、有機媒体と、銅粉末と、Pt、Ni、及びBiから成る群から選択された少なくとも1つの金属を金属として含む有機金属樹脂酸塩とで構成される、セラミック基板を形成するのに使用される導電ペーストが記載されている。有機金属樹脂酸塩の金属成分の量は、銅粉末と金属成分の総量に対して約0.1〜5重量%である。銅粉末は好ましくは、約2〜30ミクロンの平均径を有する。
1988年10月4日に発行された特許文献11では、「気化可能溶液のスラリー、金属粒子、及び除去可能層に所望される回路パターンの形状の少量のバインダを塗布し、溶液を気化し、粉末化金属及びバインダを接着剤で覆って除去可能層上に粉末化金属及びキャリアを適切に保持し、基板を含む炭化水素に圧力と前記接着剤を破壊するには不十分な熱とを印加して、前記粉末の圧縮、接着層(sic)による(原文のまま)前記圧縮粉末と前記基板との接合、及び除去可能層の分離を起こさせる」方法が記載されている。著者は、最終回路と最終基板とを接合するだけでなく、金属粒子も一緒に接合するために、接着剤が必須であると述べている。著者はさらに、「金属粒子の金属スラリー、たとえば、銀、パラジウム、金、及び白金などの貴金属は好ましくは、ニッケルまたはスズなどの他の金属粒子の組み合わせと混合される。気化可能溶液は、それとだけでなく、少量の硬化可能プラスチックバインダとも混合される」と述べている。具体的な混合物が本特許で例として挙げられ、第4欄の第8〜18行に記載されている。上記混合物は、「Ormet」として知られる混合物と類似すると考えられ、特に米国特許第5、538、789号及び第5,565,267号に記載されている。この混合物は、粉末が合金になり再び凝固して連続導体を形成する共融温度まで流動環境において、高融点金属粉末と低融点金属粉末の組み合わせを加熱することによって機能を果たすため、Ormet Corp.社(元Toronaga Technologies)では「過渡液相」材料と称される。混合物は、共融温度で硬化し、金属粒子間の孔を充填して粒子を基板に接着させるバインダとしての役割を果たすエポキシ樹脂も含む。
上記有機生成物(上記PCB及び積層チップキャリアなど、有機絶縁層を含む有機生成物)の複雑さは、上記生成物が特に、セラミック多様性に対する需要が増大するにつれ、この数年間大幅に増加してきた。たとえば、メインフレームコンピュータ用のPCBは、全体厚が約0.250インチ(250ミル)ものスタックを有する36以上もの回路層を備えることができる。次に、積層チップキャリアは、その1部として15以上もの回路層を備えることができる。上記有機生成物は3または5ミル(1ミルは1000分の1インチ)幅の信号線と12ミル径の貫通孔を有することが既知であるが、今日の製品の多くにおける回路密度増大のために、業界は信号線の幅を2ミル以下に、貫通孔の径を2ミル以下に低減しようと試みている。このような高緻密化は、利用可能な最小限のスペース内に、しかも利用可能な最適な材料を使用してそれぞれの層を相互接続する最も効率的な手段を必要とする。本明細書で定義されるように、本発明はこれを達成することができる。
本明細書で定義されるように、本発明は、回路基板内で相互接続を提供する新しく独自な種類の導電ペーストを利用する。後で定義されるように、このペーストは、基板の別個の有機絶縁層上、及び基板内の導電層の選択された導体を連結するために絶縁層が設けられた開口部(めっき貫通孔またはめっき貫通孔用に意図される開口部を含むが、めっきは提供されていない)内で、導電パッドまたは類似の導体(貫通孔の端部セグメントを含む)間の相互接続を提供するように調整される。より具体的には、本明細書で教示される導電ペーストの一実施形態は、金属「ナノ粒子」(粒子サイズ範囲は後で定義)として本明細書で称されるものを含む。その他の実施形態は、(「ナノ粒子」及び/または「ミクロ粒子」サイズの(サイズ範囲は後で定義))はんだ粒子と組み合わせた「ナノ粒子」、導電ポリマー材料(後で定義)及び有機物(後で定義)を伴うはんだ「ミクロ粒子」、上記導電ポリマーとおそらくは有機物、単に導電ポリマー、及びおそらくは有機物を伴う金属「ミクロ粒子」を含む。導電ペーストとしてこれらの合成物を使用することで、基板層の積層中に合成物を焼結及び/または溶解することができ、上記積層は層を一緒に接合することによって追加の処理と機器を回避するのに必要であるため、これは非常に望ましい特徴である。したがって、ペースト成分の焼結及び/または融点は絶縁層のそれよりも低いため、基板の1部をなす絶縁層を傷つけずに、申し分なく形成された回路経路がペースト内に形成される。有機絶縁材料と、電気導体を1部として相互接続するために本明細書に定義される導電ペーストとを有する回路基板は、当該技術において重大な進歩を成すと考えられる。さらに、回路基板の製造方法、及び回路基板を使用するために調整された電気アセンブリは当該技術の大きな進歩と考えられる。
米国特許第6,828,514号公報
米国特許第6,815,837号公報
米国特許第6,809,269号公報
米国特許第6,762,496号公報
米国特許第6,743,319号公報
米国特許第6,740,287号公報
米国特許第6,641,898号公報
米国特許第6,623,663号公報
米国特許第6,120,708号公報
米国特許第5,891,283号公報
米国特許第4,775,439号公報
従って、本発明の第1の目的は回路基板技術を向上させることである。
本発明の別の目的は、導電ペースト状の新規で独自な導電媒体を有する回路基板を提供して、ペーストと物理的に接触する電気素子間の強化された電気接続を確保することである。
本発明の別の目的は、導電ペースト状の新規で独自な導電媒体を有する回路基板を提供して、ペーストと物理的に接触する電気素子間の強化された電気接続を確保することである。
本発明の別の目的は、2つ以上の共に接合される基板を含む多層回路基板アセンブリを提供して、たとえば、PCBまたはチップキャリアとして使用可能なより大型の構造を形成することである。
本発明のさらに別の目的は、その1部として本明細書に定義される回路基板を利用するために調整された電気アセンブリを提供することである。
本発明の1態様によると、間隔を置いて配置された第1及び第2の導電層であって、少なくとも1つの有機絶縁層が第1及び第2の対向面を含み、該少なくとも1つの有機絶縁層が間隔を置いて配置された第1及び第2の導電層間にしっかりと配置される導電層と、該少なくとも1つの有機絶縁層内で、該第1の導電層から該第2の導電層まで延在する少なくとも1つの開口部と、該少なくとも1つの開口部内に配置され、複数のナノ粒子を含む少なくとも1つの金属成分を有し、該第1及び第2の導電層に電気的に接続されるある量の導電ペーストと、を備えることを特徴とする回路基板が提供される。
本発明の別の態様によると、第1の導電層を設けることと、第1及び第2の対向面を含む少なくとも1つの有機絶縁層を設けることと、第2の導電層を設け、該少なくとも1つの有機絶縁層が第1及び第2の導電層間にしっかりと配置されるように第2の導電層を位置決めすることと、該有機絶縁層内に、第1の導電層から第2の導電層まで延在する少なくとも1つの開口部を形成することと、該開口部内に、複数のナノ粒子を含む少なくとも1つの金属成分を有し、前記第1及び第2の導電層に電気的に接続されるある量の導電ペーストを配置することと、を備えることを特徴とする、回路基板の製造方法が提供される。
つまり、以上の回路基板は、
「第1の導電層を設けることと、
第1及び第2の対向面を含む少なくとも1つの有機絶縁層を設けることと、
第2の導電層を設け、前記少なくとも1つの有機絶縁層が前記第1及び第2の導電層間に実質上位置するように前記第2の導電層を位置決めすることと、
前記少なくとも1つの有機絶縁層内に、前記第1の導電層から前記第2の導電層まで延在する少なくとも1つの開口部を形成することと、
前記少なくとも1つの開口部内に、複数のナノ粒子を含む少なくとも1つの金属成分を有し、前記第1及び第2の導電層に電気的に接続されるある量の導電ペーストを配置することと、
を備えること」
によって製造される。
「第1の導電層を設けることと、
第1及び第2の対向面を含む少なくとも1つの有機絶縁層を設けることと、
第2の導電層を設け、前記少なくとも1つの有機絶縁層が前記第1及び第2の導電層間に実質上位置するように前記第2の導電層を位置決めすることと、
前記少なくとも1つの有機絶縁層内に、前記第1の導電層から前記第2の導電層まで延在する少なくとも1つの開口部を形成することと、
前記少なくとも1つの開口部内に、複数のナノ粒子を含む少なくとも1つの金属成分を有し、前記第1及び第2の導電層に電気的に接続されるある量の導電ペーストを配置することと、
を備えること」
によって製造される。
この場合、前記少なくとも1つの開口部を前記少なくとも1つの有機絶縁層内に形成することは、レーザまたは機械的穿孔を用いて達成されることがあり、前記少なくとも1つの開口部内に前記導電ペーストを配置することは、印刷またはニードルディスペンシングを用いて達成されることがある。
また、前記第1及び第2の導電層を設けることは、フォトリソグラフィ処理を用いて達成されることがある。
さらに、前記回路基板を前記金属成分の前記複数のナノ粒子を焼結させるのに十分な温度まで加熱することをさらに含むことがあり、この場合、前記回路基板の前記加熱は、前記焼結中及び焼結後、前記量の前記導電ペーストの少なくとも1部を溶解させるのに十分高くしてなされることがある。また、この回路基板の加熱は、前記回路基板を積層することによって達成されることがある。
さらに、上述した回路基板の製造方法において、前記電子部品または前記回路基板上に位置決めすることと、前記電子部品を前記回路基板に電気的に接続して電気アセンブリを形成することとをさらに含むことがある。
を特徴とする、請求項18の方法。
を特徴とする、請求項18の方法。
そして、上述した回路基板の製造方法において、前記量の導電ペーストはミクロ粒子をさらに含み、前記ナノ粒子は、前記ミクロ粒子の表面に溶液から直接かつ均一に蒸着されることがある。
以上、説明した通り、本発明においては、主として、
「所定間隔を置いて配置された第1及び第2の導電層21・61と、
これら第1及び第2の導電層21・61間に実質上配置されて、第1及び第2の対向面を含んだ少なくとも1つの有機絶縁層25・25´と、
この有機絶縁層25内で、前記第1の導電層21から前記間隔を置いて前記第2の導電層61まで延在する少なくとも1つの開口部23と、
これらの開口部23の少なくとも1つ内に所定量充填されて、複数のナノ粒子化された少なくとも1種の金属成分を含み、前記第1及び第2の導電層間を電気的に接続することになる導電ペースト41と、
を備えることを特徴とする回路基板」
にその構成上の特徴があり、これにより、回路基板技術を向上させることができ、導電ペースト状の新規で独自な導電媒体を有する回路基板を提供することができて、ペーストと物理的に接触する電気素子間の強化された電気接続を確保することができるのである。
「所定間隔を置いて配置された第1及び第2の導電層21・61と、
これら第1及び第2の導電層21・61間に実質上配置されて、第1及び第2の対向面を含んだ少なくとも1つの有機絶縁層25・25´と、
この有機絶縁層25内で、前記第1の導電層21から前記間隔を置いて前記第2の導電層61まで延在する少なくとも1つの開口部23と、
これらの開口部23の少なくとも1つ内に所定量充填されて、複数のナノ粒子化された少なくとも1種の金属成分を含み、前記第1及び第2の導電層間を電気的に接続することになる導電ペースト41と、
を備えることを特徴とする回路基板」
にその構成上の特徴があり、これにより、回路基板技術を向上させることができ、導電ペースト状の新規で独自な導電媒体を有する回路基板を提供することができて、ペーストと物理的に接触する電気素子間の強化された電気接続を確保することができるのである。
換言すれば、本発明によると、間隔を置いて配置された第1及び第2の導電層であって、少なくとも1つの有機絶縁層が第1及び第2の対向面を含み、該少なくとも1つの有機絶縁層が間隔を置いて配置された第1及び第2の導電層間にしっかりと配置される導電層と、該少なくとも1つの有機絶縁層内で、該第1の導電層から該第2の導電層まで延在する少なくとも1つの開口部と、該少なくとも1つの開口部内に配置され、複数のナノ粒子を含む少なくとも1つの金属成分を有し、該第1及び第2の導電層に電気的に接続されるある量の導電ペーストと、を備えることを特徴とする回路基板を提供することができる。
また、本発明によれば、2つ以上の共に接合される基板を含む多層回路基板アセンブリを提供することができて、たとえば、PCBまたはチップキャリアとして使用可能なより大型の構造を形成することができるのである。
さらに、本発明によれば、その1部として本明細書に定義される回路基板を利用するために調整された電気アセンブリを提供することができるのである。
本発明のその他の及び追加の目的、利点、能力とともに本発明をよりよく理解するために、上記の図面と組み合わせて、以下の開示と添付の請求項を参照する。これらの図面において類似の素子を特定するのに、すべての図で同じ図番を使用する。
本明細書で使用される「回路基板」という用語は、一実施形態では、少なくとも1つの(好ましくは、それ以上の)絶縁層と、少なくとも2つの(好ましくは、それ以上の)導電層と、絶縁層を通って延在し2つの導電層を相互接続する少なくとも1つの(好ましくは、それ以上の)開口部とを有する基板を含むように意図される。導電層はそれぞれ、1つまたはそれ以上の導体(たとえば、信号線及び/またはパッド)を含むことができる。重要な点として、少なくとも1つの絶縁層を構成する絶縁材料は、本明細書で定義される導電ペーストよりも高い融点を有していなければならない。上記絶縁材料の例は、ガラス繊維強化エポキシ樹脂(「FR−4」)、ポリテトラフルオルエチレン(Teflon)、ポリイミド、ポリアミド、シアン樹脂、光画像形成可能材料、及びその他の類似材料である。これらの絶縁材料のうちいくつかは、「高温」種の絶縁材料として定義することもでき、つまり、絶縁材料を低分子量の断片に分解せずに、上記層が、他の層/基板とうまく積層できるだけの長い時間、ふつうは約2時間、約350℃より高い温度に耐え得ることを意味する。今日既知の上記材料の1例が、コネチカット州、ロジャースのRogers Corporation社から製品名「RO2800」として販売されている絶縁材料である。「RO2800」はRogers Corporationの登録商標である。電源層、信号層及び/または接地層であり得る導電層の材料は銅または銅合金であってもよいが、ニッケル、アルミニウム、金、またはその合金などの追加金属をさらに含む、あるいは追加金属であってもよい。
本明細書で教示されるはんだペースト成分の要素の1つを定義するのに本明細書で使用される「導電ポリマー」という用語は、その他の導電材料を追加せずに、それ自体で導電性を有するポリマー材料を意味する。上記材料の例を後述する。
本明細書で教示されるはんだペースト成分の要素の1つを定義するのに本明細書で使用される「導電ポリマー」という用語は、その他の導電材料を追加せずに、それ自体で導電性を有するポリマー材料を意味する。上記材料の例を後述する。
本明細書で使用される「導電ペースト」という用語は、基板の開口部内、及び上記基板の導電面の1部を成す導体間で使用されるように調整された導電ペースト成分を意味する。上記導電ペーストの例は後で定義する。
「電気アセンブリ」という用語は、アセンブリに電気的に接続され、その1部を成す少なくとも1つの電気部品(後で定義)と組み合わせた本明細書で定義される少なくとも1つの回路基板を意味する。既知の上記アセンブリの例には、電気部品として1つまたはそれ以上の半導体チップを含むチップキャリアがあり、チップはふつう基板上に配置され、基板の外表面の配線(たとえば、パッド)または内部導体に1つまたはそれ以上の貫通孔を用いて接続される。別の例がプリント回路板である。
本明細書で使用される「電気部品」という用語は、回路基板の外側導電面に配置され、基板上に搭載される部品などの他の部品に信号を送ることができるように部品から基板に信号を送信するために基板に電気的に接続されるように調整される半導体チップなどの部品と、基板がその1部を成すより大型の電気システムなどの部品を意味する。チップキャリアもプリント回路板上に配置されプリント回路板上に電気的に接続されるように調整されるため、この用語は、チップキャリアを包含するほど広義である。
本明細書で使用される「情報処理システム」という用語は、業務用、科学用、制御用、またはその他の目的で、あらゆる形式の情報、諜報、ビジネス用のデータを計算、分類、処理、送信、受信、検索、案出、切換、記憶、表示、明示、測定、検出、記録、再生、操作、または利用するように主に設計された機器または機器の集合を意味する。たとえば、パーソナルコンピュータやサーバ、メインフレームなどの大型のプロセッサを含む。
本発明の合成物内の各種粒子を定義するために本明細書で使用される「ミクロ粒子」という用語は、約1ミクロン(1,000ナノメートル)〜約50ミクロン(50,000ナノメートル)の平均サイズの粒子を意味する。
本発明の合成物内の各種粒子を定義するために本明細書で使用される「ナノ粒子」という用語は、約0.01ミクロン(10ナノメートル)未満から約1ミクロン(1,000ナノメートル)の平均サイズの粒子を意味する。
本明細書で定義されるペースト成分の要素のうちの1つを定義するのに本明細書で使用される「有機」という用語は、ポリマーまたはモノマー材料を意味し、好適な例は本PCB絶縁層で使用されるのと同じ種類のエポキシ樹脂である。
本明細書で使用される「焼結」という用語は、粉末を粒子の融点未満の温度まで加熱することによって、粉末粒子の隣接面の成長のための溶解または溶接プロセスを定義することを意味する。
「貫通孔」という用語は背景で定義される。
図1〜4は、本発明の1態様に係る回路基板の製造ステップを示す。図1では、導電層21、好ましくは、銅シートが(たとえば、塩化第二銅を含むエッチング液を用いて)エッチングされて、そこに複数の開口部23を画定する。2つの開口部23のみが図1に示されるが、これは表示のためだけと意図される。1例では、総計2500個の開口部23を、約52.5ミリメートル(mm)幅、約52.5mm長、約0.0356mm厚の矩形層に設けることができる。開口部23は、ここに示される実施形態では、導電開口部(先に定義したような「貫通孔」)が基板内に形成され、導電層21と電気的に接触せずに基板を貫通するように、完成基板に「間隙」開口部を形成するよう意図される。「間隙」開口部はPCB技術において既知であり、さらなる定義は不要と思われる。導電層21は、本発明の回路基板の回路のいくつかのための電源または接地に使用可能な内部導電層を提供するのに本発明において好適である。後で定義されるように、基板で使用される少なくとも1つの貫通孔は、この目的で導電層21に電気的に接続される。
図2では、導電層21は、対向する絶縁層25及び25'、及び対向する導電層27及び27'に並んで示され、これらの後者の2つの導電層は絶縁層25及び25'の外表面にそれぞれ隣接して配向する。導電層27及び27'は好ましくは銅であり、導電層21と同じ寸法であるが、寸法は導電層21と異なっていてもよく、上記厚さの1例は約0.012mmである。
本実施形態では(本明細書に定義される他の実施形態でも)、絶縁層25及び25'はそれぞれ、融点が、絶縁材料自体を溶解することなく、これらの絶縁層の開口部とともに導電ペースト(後で定義)の焼結、及びおそらくは融解を可能とするのに十分な高さとなるように選択される。これは、以下の説明または本明細書の他の場所で了解される理由により、本発明の重要な態様である。
一実施形態では、絶縁材料は高温絶縁層とも称され、つまり、層と他の素子とが上手く積層されて基板、すなわち、一実施形態では、一緒に積層される2つ以上の基板から成る多層基板アセンブリを形成することができるだけの時間、約350℃より高い温度に耐え得ることを意味する。今日既知な上記材料の好適な例は、Rogers Corporation社が販売する上記の「RO2800」絶縁材料である。「RO2800」は、低絶縁率のポリテトラフルオルエチレン(PTFE)積層材料で、合成物の構成要素の1つとして融解シリカを含む。それは水溶性は0%と評価され、比重は2.1である。絶縁層25及び25'はそれぞれ、約0.05mmの当初厚さを有する。図2の整列したサブアセンブリは、図3に示されるように一緒に積層され「サンドイッチ」を形成する。従来の積層処理及び機器を使用することができる。1例では、図2に示される5層は、約125分間、約2000ポンド/平方インチ(PSI)の圧力を用いて、約365℃の温度で積層させることができる。
2つの絶縁層及び3つの導電層の使用を説明したが、本発明のより広範な態様では、1つのみの絶縁層と2つの導電層が必要とされ、(本明細書で教示される導電ペーストを用いて)本明細書で形成される貫通孔接続は、内部絶縁層を介して2つの導電層が相互接続するように設計されると理解される。図3にも示されるように、図2の多層積層は実質上、積層中に両絶縁層25及び25'の「融合」により、ほぼ単独の結合絶縁層を生じる。上述したように、内部導電層21を使用することで、最終基板にさらに性能が追加される。図3に示される構造は「コア」基板とも称することができ、つまり、他の基板と並べられ接合されて、PCBなどの多層基板を形成できることを意味する。
結果として生じる積層構造31を図3に示す。上記当初の寸法を有する図2の層から圧迫されると、積層構造31は全体厚み約0.160mmを有するようになる。積層後、複数の開口部33は、好ましくはレーザまたは機械的穿孔を用いて積層構造31内に形成される。1例では、計5600個の開口部33を設けることができ、各開口部33は好ましくは径が約0.050mmである。上述したように、絶縁層25及び25'の絶縁材料は「融合」されることによって、(この領域における)この結合材料が導電層21内に配置される開口部33の部分の側壁を形成するように、積層ステップの結果、間隙開口部23内に延在される。さらに、開口部23が、積層構造の外側部分の壁のために導電層27及び27'の導電材料を有することが着目される。図3は、上述されるように、図3の右側の開口部33が真ん中の導電層21と物理的に接触するように、開口部33が開口部23から離れた位置で積層構造31内に形成される状態を示す。よって、この特定の開口部33は、図3の左側の他の2つの開口部33とは異なり、導電層21で導電材料の側壁を含む。後述するように、これは、本発明の選択された素子の電機接続の代替的手段を示す。
図4では、各開口部33が好ましくは銅でめっきされ、内側導電層35を形成する。重要な点として、内側導電層35を省略し、ここで(後で定義する導電ペーストを用いて)導電貫通孔を設けることができるため、これは本発明の基板の製造において任意のステップである。さらに強化された接続を提供する機会において、追加された薄いめっきが望ましく、めっきを達成する好適な方法は、無電解銅の「フラッシュ」めっきの使用である。
このめっきプロセスは、通常以下の4つの作業、清掃、活性化、促進、及び蒸着から成る。清掃段階では、露出金属表面から有機汚染物が除去される。活性化は、塩酸及びおそらくはスズまたは塩化ナトリウムを通常含む触媒槽での浸漬、及び塩酸、塩化スズ、及び塩化パラジウムの槽での活性化を含む。スズ(Sn+2)イオンはパラジウム(Pd+2)をパラジウムに還元し、それが基板に析出される。残りのSn+2及びSn+4は、ヒドラジンを伴うフルオロホウ酸または硫酸などの促進剤によって選択的に除去される。無電解銅化学反応の主要成分は、水酸化ナトリウム、ホルムアルデヒド、EDTA(またはその他のキレータ)及び銅塩などである。触媒であるパラジウムとの複合反応中、ホルムアルデヒドは銅イオンを金属銅に還元する。各層35の厚さはわずか約0.001mmである。
図4では、めっきが導電層21の露出領域に蒸着されるため、右側のめっき開口部は内側導電層21に電気的に接続されるのが示される。図4の左側の他の2つの開口部のめっきは、導電層27及び27'に加えて、絶縁層25及び25'の定義された絶縁材料と接触する。右の開口部33も外側の導電層27及び27'と接触する。めっき層35の形成は本明細書で定義される基板を形成する上で任意のステップであるが、さらには構造のこれらの部分に健全な導電路を確保するため、回路設計によっては望ましいかもしれないと理解されるべきである。
次のステップは、図4にも示されるように、各めっき開口部内での導電ペースト41の蒸着を含む。上記蒸着は、従来のペースト印刷プロセスまたは従来のニードルによる分配を利用して達成することができる。
重要な点として、本実施形態で使用されるような導電ペーストは、ナノ粒子を含む金属成分を備える。ナノ粒子を形成可能な金属は、銅、銀、金、銀被覆銅、金被覆銅、及びその合金などである。
本発明の一実施形態では、銀ナノ粒子を有する導電ペーストを使用することができる。導電ペーストを焼結(及び、おそらくは融解)し、それによってペーストを通る健全な導電路を形成するのに望ましい所望の焼結(及び、おそらくは融解)温度に応じて、本明細書で使用される導電ペースト成分は、さらに追加要素を含むことができる。上記要素は、(銀などの)金属のミクロ粒子、はんだのミクロ粒子、及び状況によっては、導電ポリマーの添加、さらには有機物の添加を含むことができる。
本発明の一実施形態では、銀ナノ粒子を有する導電ペーストを使用することができる。導電ペーストを焼結(及び、おそらくは融解)し、それによってペーストを通る健全な導電路を形成するのに望ましい所望の焼結(及び、おそらくは融解)温度に応じて、本明細書で使用される導電ペースト成分は、さらに追加要素を含むことができる。上記要素は、(銀などの)金属のミクロ粒子、はんだのミクロ粒子、及び状況によっては、導電ポリマーの添加、さらには有機物の添加を含むことができる。
本明細書で申し分なく使用することのできる各種合成物の例をいくつか以下に示す。本発明の重要な態様は、了解されるとおり、一旦各自の開口部とともに配置された導電ペーストが、ナノ粒子のうち選択された粒子が焼結する焼結段階を経ることによって、合成物を通る連続的な回路経路を形成できることである。焼結に加えて、成分は、溶解して回路フローのためにさらに連続的な経路を形成する要素(たとえば、はんだまたは金属のミクロ粒子)も含むことができる。
重要な点として、これらの追加要素が使用される場合、少なくとも焼結が始まるまで、及びおそらくは焼結が達成される後まで溶解は発生しない。その結果、当然ながら、焼結と溶解によって両方の回路が形成されて、その中の導電ペーストの存在により優れた導電貫通孔が確保される。
本明細書で教示される合成物内で使用される、はんだを含む好適な追加金属要素は、低融点(LMP)冶金と称することもでき、原金属(たとえば、銀または銀−銅混合物)ナノ粒子と混合される。たとえば、スズ−鉛、ビスマス−スズ、ビスマス−スズ−鉄、スズ、スズ−銀、スズ−金、スズ−銀−亜鉛、スズ 銀−亜鉛−銅、スズ−ビスマス−銀、スズ−銅、スズ−銅−銀、スズ−インジウム−銀、スズ−アンチモン、スズ−亜鉛、スズ−亜鉛−インジウム、銅ベースのはんだ、及びその合金を含む。これらの2次LMP冶金の融点は原金属の融点よりも高いため、いったん原金属が有効に焼結すればLMP冶金は溶解する、あるいは、これらのLMP冶金は、その融点が原金属の対応する融点に対してどの程度近いかに応じて、焼結中に溶解し始める可能性がある。この関係については、後述の実施例及び表1からより理解を深めることができる。
添付の実施例及び表1にさらに示されるように、本明細書で教示されるいくつかの合成物は、その1部として導電ポリマーを含むことができる。許容可能な導電ポリマーは、ドープ(または誘導体)ポリアニリン、ポリピロール、ポリチオフェン、及び本質的に導電性のポリマーを含む。上記ポリマーは当該技術において既知であり、さらなる説明は不要と思われる。
さらに、本明細書における成分は、有機物として定義される成分を含むことができる。上述したように、上記有機物の1例はエポキシ樹脂であるが、他も可能である。
最後に、合成物のうち選択されたものは、合成物のスラリーまたは「インク」を形成するために溶液を用いて製造されるため、ニードルディスペンシング、またはスクリーン/ステンシル、またはインクジェット印刷などのその他の精密な蒸着にもっと適する。本明細書で使用可能な溶液の具体例の1つは、酢酸プロピレングリコールメチルエーテルアセテートである。一般的に言えば、導電ポリマーが使用されたとき、いくつかの例では、有機物の総含有量が合成物の約10重量%未満の場合に溶液を使用することが望ましいと判断された。
以下の表1は、例によっては銀ミクロ粒子と結合される主要ナノ粒子金属銀を含むペースト成分と、その結果生じるペースト焼結温度の例を示す。対応する原金属より高いかほぼ同じ融点を有する好適なLMP金属が、これらの特定の合成物に追加される。SACは、スズ−銀−銅(Sn−Ag−Cu)であり、より具体的な例では、スズ96.5重量%、銀3重量%、銅0.5重量%であると意図される。示されるパーセントは、LMP冶金追加前の銀の重量%である。
この表1から、LMP冶金の融点は、銀(混合された銀を含む)の対応する焼結温度より高くなる、あるいは、例によっては、銀の焼結がLMP冶金の溶解前または溶解中に起きるようにほぼ同じとなるように注意深く選択されていることが分かる。溶解が焼結プロセスに介入するために起こりうる焼結問題を回避するため、溶解は焼結後に起こることが好ましい。
また、この表1から、焼結温度は粒子サイズが小さくなるほど低下することが分かる。さらに、ナノ粒子をミクロ粒子を含む粉末に追加すると、焼結温度全体が低下する。以下の実施例3で定義される方法は、ナノ粒子とミクロ粒子の両方を組み合わせる新規なアプローチを提示する。
上記合成物及び下記の実施例は単なる例であって、本発明の範囲を制限することを意図していない。本発明の様々な態様によると、以下の実施例は、上記ペースト成分を作成するために使用されるプロセスに加えて、導電ペースト成分の各種組み合わせも提示する。
(実施例1)
50グラム(gm)の脂環式エポキシ樹脂(たとえば、コネチカット州、ダンベリーのUnion Carbide Corporation社により商品名「ERL−4211」で販売されているもの)を、約50gmのヘキサヒドロ−4−メチルフタル酸無水物と0.4gmのN、Nジメチルベンジルアミンと混合した。混合液は、均一な混合を確保するため10分間攪拌した。平均粒子サイズが15nmの銀ナノ粒子1gmと、平均粒子サイズが5ミクロンの銀ミクロ粒子4gmとを完全に混合した。この5gmの混合銀を1gmの脂環式エポキシ混合液に追加して、印刷可能ペーストに形成し、このペースト材料層を銅基板上に印刷した。次に、この層を、約200℃で約2時間、240℃で約1時間硬化した。硬化したペースト(3インチ長で0.003平方インチの断面積)の抵抗は約7ミリオーム(mΩ)と測定された。200℃で約2時間硬化した後のペーストの抵抗は約24ミリオーム(mΩ)と測定された。このペーストの層を、Cu箔上に蒸着し、200℃で2時間積層した。この積層物の機械強度は約2000p.s.i.だった。このペースト4gmの抵抗を、エポキシが約5%の導電ポリマーを含み、印刷可能ペーストに形成される別のミクロ(平均粒子サイズが5ミクロン)充填銀エポキシシステムに追加した。 このペースト材料の層を銅基板上に印刷した。次に、この層を約200℃で約2時間、240℃で約1時間硬化した。硬化したペースト(3インチ長で0.003平方インチの断面積)の抵抗は約27ミリオーム(mΩ)と測定された。200℃で約2時間硬化した後のペーストの抵抗は約32ミリオーム(mΩ)と測定された。このペーストの層を、Cu箔上に蒸着し、200℃で2時間積層した。この積層物の機械強度は約3000p.s.i.だった。
50グラム(gm)の脂環式エポキシ樹脂(たとえば、コネチカット州、ダンベリーのUnion Carbide Corporation社により商品名「ERL−4211」で販売されているもの)を、約50gmのヘキサヒドロ−4−メチルフタル酸無水物と0.4gmのN、Nジメチルベンジルアミンと混合した。混合液は、均一な混合を確保するため10分間攪拌した。平均粒子サイズが15nmの銀ナノ粒子1gmと、平均粒子サイズが5ミクロンの銀ミクロ粒子4gmとを完全に混合した。この5gmの混合銀を1gmの脂環式エポキシ混合液に追加して、印刷可能ペーストに形成し、このペースト材料層を銅基板上に印刷した。次に、この層を、約200℃で約2時間、240℃で約1時間硬化した。硬化したペースト(3インチ長で0.003平方インチの断面積)の抵抗は約7ミリオーム(mΩ)と測定された。200℃で約2時間硬化した後のペーストの抵抗は約24ミリオーム(mΩ)と測定された。このペーストの層を、Cu箔上に蒸着し、200℃で2時間積層した。この積層物の機械強度は約2000p.s.i.だった。このペースト4gmの抵抗を、エポキシが約5%の導電ポリマーを含み、印刷可能ペーストに形成される別のミクロ(平均粒子サイズが5ミクロン)充填銀エポキシシステムに追加した。 このペースト材料の層を銅基板上に印刷した。次に、この層を約200℃で約2時間、240℃で約1時間硬化した。硬化したペースト(3インチ長で0.003平方インチの断面積)の抵抗は約27ミリオーム(mΩ)と測定された。200℃で約2時間硬化した後のペーストの抵抗は約32ミリオーム(mΩ)と測定された。このペーストの層を、Cu箔上に蒸着し、200℃で2時間積層した。この積層物の機械強度は約3000p.s.i.だった。
(実施例2)
50グラム(gm)の「ERL−4211」エポキシ樹脂と、約50gmのヘキサヒドロ−4−メチルフタル酸無水物及び0.4gmのN、Nジメチルベンジルアミンを混合した。均一な混合を確保するため、混合液を10分間攪拌した。平均粒子サイズが5ミクロンの銀ミクロ粒子20gmと、D90粒子サイズが0.07ミクロン(D90は、粒子の90%が0.07ミクロン以下の径を有することを意味する)の銀ナノ粒子5gmを完全に混合した。この混合銀25gmに、混合した脂環式エポキシ混合液4gmを追加し、印刷可能ペーストを形成した。このペースト材料の層を銅基板上に印刷した。次に、この層を、約200℃で約2時間、240℃で約1時間硬化した。硬化されたペースト(3インチ長で0.003平方インチの断面積)の抵抗は約18ミリオーム(mΩ)と測定された。200℃で約3時間硬化した後のペーストの抵抗は約34ミリオーム(mΩ)と測定された。このペーストの層も、Cu箔上に蒸着し、200℃で2時間積層した。この積層物の機械強度は約1900p.s.i.だった。このペースト4gmを、エポキシが約5%の導電ポリマーを含み、印刷可能ペーストに形成されるミクロ粒子(平均粒子サイズが5ミクロン)充填銀エポキシシステムに追加した。このペースト材料の層を銅基板上に印刷した。次に、この層を、約200℃で約2時間、240℃で約1時間硬化した。硬化された抵抗体(3インチ長で0.003平方インチの断面積)の抵抗は約30ミリオーム(mΩ)と測定された。200℃で約3時間硬化した後のペーストの抵抗は約40ミリオーム(mΩ)と測定された。このペーストの層もCu箔上に蒸着し、200℃で2時間積層した。この積層物の機械強度は約2800p.s.i.だった。
50グラム(gm)の「ERL−4211」エポキシ樹脂と、約50gmのヘキサヒドロ−4−メチルフタル酸無水物及び0.4gmのN、Nジメチルベンジルアミンを混合した。均一な混合を確保するため、混合液を10分間攪拌した。平均粒子サイズが5ミクロンの銀ミクロ粒子20gmと、D90粒子サイズが0.07ミクロン(D90は、粒子の90%が0.07ミクロン以下の径を有することを意味する)の銀ナノ粒子5gmを完全に混合した。この混合銀25gmに、混合した脂環式エポキシ混合液4gmを追加し、印刷可能ペーストを形成した。このペースト材料の層を銅基板上に印刷した。次に、この層を、約200℃で約2時間、240℃で約1時間硬化した。硬化されたペースト(3インチ長で0.003平方インチの断面積)の抵抗は約18ミリオーム(mΩ)と測定された。200℃で約3時間硬化した後のペーストの抵抗は約34ミリオーム(mΩ)と測定された。このペーストの層も、Cu箔上に蒸着し、200℃で2時間積層した。この積層物の機械強度は約1900p.s.i.だった。このペースト4gmを、エポキシが約5%の導電ポリマーを含み、印刷可能ペーストに形成されるミクロ粒子(平均粒子サイズが5ミクロン)充填銀エポキシシステムに追加した。このペースト材料の層を銅基板上に印刷した。次に、この層を、約200℃で約2時間、240℃で約1時間硬化した。硬化された抵抗体(3インチ長で0.003平方インチの断面積)の抵抗は約30ミリオーム(mΩ)と測定された。200℃で約3時間硬化した後のペーストの抵抗は約40ミリオーム(mΩ)と測定された。このペーストの層もCu箔上に蒸着し、200℃で2時間積層した。この積層物の機械強度は約2800p.s.i.だった。
(実施例3)
50gmのミクロ粒子銀を、50gmの硝酸銀液及び50gmの石鹸水と混合し、60分超音波で分解した。50mlのホルムアルデヒド液を混合銀溶液に追加して、さらに90分超音波で分解し、30分間攪拌した。石鹸水を用いて、溶液の表面張力を低減した。表面張力の低い溶液は、ミクロ粒子銀の分散に優れる。硝酸銀を、ホルムアルデヒドによって室温でナノ粒子サイズの銀コロイドに還元した。次に、平均粒子サイズが50nmのナノ粒子サイズの銀を、銀ミクロ粒子の表面で均一に蒸着した。化学還元の完了後、懸濁液をエチルアルコールで洗浄し、銀コロイドを沈殿させた。この洗浄ステップを2回繰り返して、銀ナノ粒子が混合物全体で均一に分布される、比較的純粋な銀ナノ粒子とミクロ粒子銀の混合物を最終的に回収した。この混合銀合成物を空気で乾燥し、125℃で1時間加熱して、混合物から残りの有機物を除去した。ナノ粒子をミクロ粒子合成物に組み込むためにこの実施例3で定義された方法は、そのための新たな方法を提示するものである。上述したように、この方法は、溶液からミクロ粒子(ここでは、銀)の表面に上記ナノ粒子を直接かつ均一に蒸着することを含む。
50gmのミクロ粒子銀を、50gmの硝酸銀液及び50gmの石鹸水と混合し、60分超音波で分解した。50mlのホルムアルデヒド液を混合銀溶液に追加して、さらに90分超音波で分解し、30分間攪拌した。石鹸水を用いて、溶液の表面張力を低減した。表面張力の低い溶液は、ミクロ粒子銀の分散に優れる。硝酸銀を、ホルムアルデヒドによって室温でナノ粒子サイズの銀コロイドに還元した。次に、平均粒子サイズが50nmのナノ粒子サイズの銀を、銀ミクロ粒子の表面で均一に蒸着した。化学還元の完了後、懸濁液をエチルアルコールで洗浄し、銀コロイドを沈殿させた。この洗浄ステップを2回繰り返して、銀ナノ粒子が混合物全体で均一に分布される、比較的純粋な銀ナノ粒子とミクロ粒子銀の混合物を最終的に回収した。この混合銀合成物を空気で乾燥し、125℃で1時間加熱して、混合物から残りの有機物を除去した。ナノ粒子をミクロ粒子合成物に組み込むためにこの実施例3で定義された方法は、そのための新たな方法を提示するものである。上述したように、この方法は、溶液からミクロ粒子(ここでは、銀)の表面に上記ナノ粒子を直接かつ均一に蒸着することを含む。
(実施例4)
50gmの「ERL−4211」脂環式エポキシ樹脂を、約50gmのヘキサヒドロ−4−メチルフタル酸無水物と0.4gmのN、Nジメチルベンジルアミンと混合した。その混合液を、均一な混合を確保するため10分間攪拌した。10gmの銀ナノ粒子、(実施例3で作製した)ミクロ粒子混合物、及び0.5gmのスズ−銀−銅ミクロ粒子(平均粒子サイズが10ミクロン)を2gmの脂環式エポキシ混合液に追加して、印刷可能ペーストを形成した。このペースト材料の層を、銅基板上に印刷した。次に、この層を約200℃で約2時間、265℃で約1時間硬化した。硬化された抵抗体(3インチ長で0.003平方インチの断面積)の抵抗は約10ミリオーム(mΩ)と測定された。
50gmの「ERL−4211」脂環式エポキシ樹脂を、約50gmのヘキサヒドロ−4−メチルフタル酸無水物と0.4gmのN、Nジメチルベンジルアミンと混合した。その混合液を、均一な混合を確保するため10分間攪拌した。10gmの銀ナノ粒子、(実施例3で作製した)ミクロ粒子混合物、及び0.5gmのスズ−銀−銅ミクロ粒子(平均粒子サイズが10ミクロン)を2gmの脂環式エポキシ混合液に追加して、印刷可能ペーストを形成した。このペースト材料の層を、銅基板上に印刷した。次に、この層を約200℃で約2時間、265℃で約1時間硬化した。硬化された抵抗体(3インチ長で0.003平方インチの断面積)の抵抗は約10ミリオーム(mΩ)と測定された。
(実施例5)
50gmの「ERL−4211」脂環式エポキシ樹脂を、約50gmのヘキサヒドロ−4−メチルフタル酸無水物及び0.4gmのN、Nジメチルベンジルアミンと混合した。均一な混合を確保するため、混合液を10分間攪拌した。10gmの銀ナノ粒子と(実施例3で作製した)ミクロ粒子混合物を2gmの脂環式エポキシ混合液に追加し、印刷可能ペーストを形成した。このペースト材料の層を銅基板上に印刷した。次に、この層を約200℃で約2時間、265℃で約1時間硬化した。硬化された抵抗体(3インチ長で0.003平方インチの断面積)の抵抗は約6.5ミリオーム(mΩ)と測定された。
50gmの「ERL−4211」脂環式エポキシ樹脂を、約50gmのヘキサヒドロ−4−メチルフタル酸無水物及び0.4gmのN、Nジメチルベンジルアミンと混合した。均一な混合を確保するため、混合液を10分間攪拌した。10gmの銀ナノ粒子と(実施例3で作製した)ミクロ粒子混合物を2gmの脂環式エポキシ混合液に追加し、印刷可能ペーストを形成した。このペースト材料の層を銅基板上に印刷した。次に、この層を約200℃で約2時間、265℃で約1時間硬化した。硬化された抵抗体(3インチ長で0.003平方インチの断面積)の抵抗は約6.5ミリオーム(mΩ)と測定された。
(実施例6)
8gmのSAC(スズ95.5重量%、銀3.9重量%、及び銅0.6重量%)ペーストを、2gmの銀ナノ粒子(平均粒子サイズが15nm)、4gmの銀ナノ粒子(0.07ミクロンのD90粒子サイズ)、6gmのミクロ粒子銀(平均粒子サイズが5ミクロン)と、酢酸メチルエーテル(MEK)溶液内で完全に混合した。次にサンプルを空気乾燥し、1gmのPGMEA(プロピレングリコールメチルエーテルアセテート)を追加してペーストを作製した。このペースト材料の層を銅基板上に蒸着した。この層を、約200℃で約2時間、240℃で 約1時間硬化した。硬化したペーストの抵抗は約8ミリオーム(mΩ)と測定された。このSAC−銀ペースト4gmを、銀90重量%、エポキシ6重量%、及びPGMEA4重量%を含む銀ペースト16.6gmと混合した。この混合物は導電ポリマー5重量%を含む。この、ペースト材料の層を銅基板上に蒸着した。次に、この層を、約200℃で約2時間硬化した。硬化されたペーストの抵抗は約28ミリオーム(mΩ)と測定された。このペースト材料の別の層を銅基板上に蒸着した。次に、この層を約200℃で約2時間、240℃で約1時間硬化した。硬化されたペーストの抵抗は約9ミリオーム(mΩ)と測定された。
8gmのSAC(スズ95.5重量%、銀3.9重量%、及び銅0.6重量%)ペーストを、2gmの銀ナノ粒子(平均粒子サイズが15nm)、4gmの銀ナノ粒子(0.07ミクロンのD90粒子サイズ)、6gmのミクロ粒子銀(平均粒子サイズが5ミクロン)と、酢酸メチルエーテル(MEK)溶液内で完全に混合した。次にサンプルを空気乾燥し、1gmのPGMEA(プロピレングリコールメチルエーテルアセテート)を追加してペーストを作製した。このペースト材料の層を銅基板上に蒸着した。この層を、約200℃で約2時間、240℃で 約1時間硬化した。硬化したペーストの抵抗は約8ミリオーム(mΩ)と測定された。このSAC−銀ペースト4gmを、銀90重量%、エポキシ6重量%、及びPGMEA4重量%を含む銀ペースト16.6gmと混合した。この混合物は導電ポリマー5重量%を含む。この、ペースト材料の層を銅基板上に蒸着した。次に、この層を、約200℃で約2時間硬化した。硬化されたペーストの抵抗は約28ミリオーム(mΩ)と測定された。このペースト材料の別の層を銅基板上に蒸着した。次に、この層を約200℃で約2時間、240℃で約1時間硬化した。硬化されたペーストの抵抗は約9ミリオーム(mΩ)と測定された。
(実施例7)
12ミクロンの外側銅層を伴う6ミル厚の絶縁体をレーザ穿孔して、50ミクロン径の孔を作製し、導電フィラー90重量%(銅40重量%、スズ40重量%、及びスズ−鉛20重量%)、エポキシ8重量%、及びPGMEA2重量%を含むLMPベースの導電ペーストで充填した。次に、この合成物を190℃で40分間硬化した。次いで、硬化されたペーストとともに絶縁体を、電気めっき槽内のスズ−鉛電解液に浸漬し、26℃で激しく攪拌した。電気めっきプロセスで、スズ−鉛ロッドを陽極として使用し、硬化されたペースト付きの絶縁体を陰極材料として使用した。平方フィート当り約30アンペアの電流を、銅表面のスズ−鉛はんだ電気めっき/被覆に印加した。はんだの薄層を銅表面上に蒸着した。はんだ及び銅被覆した硬化された導電接着線を電解液から除去し、水で洗浄して、室温で空気乾燥した。
12ミクロンの外側銅層を伴う6ミル厚の絶縁体をレーザ穿孔して、50ミクロン径の孔を作製し、導電フィラー90重量%(銅40重量%、スズ40重量%、及びスズ−鉛20重量%)、エポキシ8重量%、及びPGMEA2重量%を含むLMPベースの導電ペーストで充填した。次に、この合成物を190℃で40分間硬化した。次いで、硬化されたペーストとともに絶縁体を、電気めっき槽内のスズ−鉛電解液に浸漬し、26℃で激しく攪拌した。電気めっきプロセスで、スズ−鉛ロッドを陽極として使用し、硬化されたペースト付きの絶縁体を陰極材料として使用した。平方フィート当り約30アンペアの電流を、銅表面のスズ−鉛はんだ電気めっき/被覆に印加した。はんだの薄層を銅表面上に蒸着した。はんだ及び銅被覆した硬化された導電接着線を電解液から除去し、水で洗浄して、室温で空気乾燥した。
(実施例8)
12ミクロンの外側銅層を伴う6ミル厚の絶縁体をレーザ穿孔して、50ミクロン径の孔を作製し、銀ミクロ粒子(平均粒子サイズは5ミクロンである)88重量%及び脂環式エポキシ12重量%を含む銀導電ペーストで充填し、180℃で40分間部分的に硬化した。その後、フォトレジストの薄層を塗布し、露出させ、ペースト−フィラー孔を露出させるように現像した。次に、部分的に硬化したペーストを伴う絶縁体を、浸スズ液に65℃で浸漬した。スズをペーストの露出銅表面のみに選択的に被覆した。スズの薄層を銅表面上に蒸着した。次に、このスズ被覆され、接着剤を充填された基板を浸スズ液から除去し、水で洗浄して、室温で空気乾燥した。フォトレジストを剥ぎ、露出させた外側の銅をアンモニアでエッチングした。
12ミクロンの外側銅層を伴う6ミル厚の絶縁体をレーザ穿孔して、50ミクロン径の孔を作製し、銀ミクロ粒子(平均粒子サイズは5ミクロンである)88重量%及び脂環式エポキシ12重量%を含む銀導電ペーストで充填し、180℃で40分間部分的に硬化した。その後、フォトレジストの薄層を塗布し、露出させ、ペースト−フィラー孔を露出させるように現像した。次に、部分的に硬化したペーストを伴う絶縁体を、浸スズ液に65℃で浸漬した。スズをペーストの露出銅表面のみに選択的に被覆した。スズの薄層を銅表面上に蒸着した。次に、このスズ被覆され、接着剤を充填された基板を浸スズ液から除去し、水で洗浄して、室温で空気乾燥した。フォトレジストを剥ぎ、露出させた外側の銅をアンモニアでエッチングした。
了解されるように、溶解冶金(たとえば、はんだミクロ粒子)の機能は、最終基板構造内のペーストを介して強化された電気接続を提供することである。重要な点として、先に定義されるような原ナノ粒子金属は焼結し、おそらくは追加導電ポリマー(及び、所望すれば、有機物)を含む追加LMP冶金が付加されれば、これらの追加LMP冶金は、図4の積層構造31(または図5の積層構造31)がその他の絶縁層及び導電層に接合され、たとえば、大型のPCBなどのより大きな多層基板を形成するときのように、以後の積層手順中に溶解する。上記積層中に生成される熱は十分既知であり、様々な層を上記のより厚い回路基板に適切に接合(積層)するのに必要である。よって、ペースト成分の要素は焼結し、おそらくは溶解して、ペーストを通る一連の相互接続路を形成することによって、形成される接続を強化する。さらに、該積層構造31の絶縁層は、焼結温度及び融解温度よりも高い融点を有し、積層温度に耐え得るため、傷つけられない。
ペーストが基成分として銅を含むとき、導電ペースト41の外側露出面に浸スズ、スズ−鉛、またはスズ−金被覆を蒸着させることも可能である。上記被覆(層)の存在は、外側導電層27及び27'の除去中に発生する可能性のある銅エッチングを回避するのを助けることによって、積層の結果として銅が所望の導電性を維持するように確保する。
図5は、図4の基板(積層構造)31から形成することのできる代替積層構造31'を示す。上述したように、基板(積層構造)31'は、導電ペーストが他の基板上の導体と係合して、連結された基板から一連の導電路を形成する相互接続基板としてより有効に機能を果たすことができる。上記形成の1例を以下図6に示す。よって、この内部基板31'は、焼結し、おそらくは溶解形成された電気経路を用いて、ペーストを通過する複数の電気接続を提供することができる。基板31'は、外側の導電層27及び27'(前記導電層27及び27'上のめっき内部層35の部分)が除去されることを除き、図4の基板(積層構造)31と類似する。好ましくはエッチングによる上記除去は、基板本体部から外側に突出する導電ペーストの部分を残すので、図6に示されるような(後述)その他の基板 の導体と係合するのにより適する。図4の基板(積層構造)31は、たとえば、基板31とその他の基板との間に、基板の孔41内にペーストを収容するために形成された開口部を有する絶縁体(1例は既知の「プリプレグ」絶縁体)の内部シートを設けることによって、上記相互接続構造としての役割を果たし得ることも理解されるべきである。基板が積層されると、このペーストは内部絶縁層を通過し、その他の基板の対応する開口部内に、または対向表面上の導体またはパッドとは逆方向に移動する。いずれにしてもペーストを相互接続媒体として用いて、効率的な接続が完了する。
図6は、本発明の一実施形態に係る多層回路基板を含む電気アセンブリ51の1例を示す。この電気アセンブリ51は、2つの対向基板53及び55を電気的に接続するインタコネクタとして図5の回路基板31'を使用する。基板53及び55はそれぞれ、少なくとも1つの導電層61(好ましくは、2つの追加の外側導電層63及び63')とともに少なくとも1つの絶縁層57(好ましくは、第2の層57'を含む2つ)を含むことができ、これらの追加層の一方または両方が、その1部として複数の導電体65(図6では、これらは好ましくは信号線またはパッドである)を有する信号層の形状を取る。基板53及び55の各絶縁層の絶縁材料は、好ましくは高温絶縁体で、好ましくは上述した相互接続基板31'の絶縁層25及び25'と同じ材料が使用される。基板53及び55は、基板の指定された導電素子に電気的に接続されるために、PTH71または「ブラインド」バイア71'の形状を含む、複数の貫通孔を備えることができる。
図6に示される3つの基板は、対応する導電素子間(特に、突出する導電ペースト41のセグメントと、対向基板の対応する導電素子との間)の以後の電気接続を確保するように並べられる。たとえば、基板31の右側のペースト41は、上側基板53の下面の対応する下側導体65と並ぶように示され、この同じペーストの下側の突出セグメントは、下側基板55の上面に配置される「ブラインド」バイアホール(貫通孔)71'の上側導電部と並べられる。上記上側導電部は、ペーストによって係合され、そこに電気的に接続されるため、導体65などの電気「導体」を表す。よって、図6の3つの基板が一緒に積層されると、健全な導電路は、上側基板53上の下側の右パッド65と下側基板55の内側導電層61との間に形成される。他のいくつかの電気経路は、3つの基板を用いて形成される構造から容易に認識可能であり、さらなる説明は不要と思われる。
従来の積層機器を用いた上記の積層は、当該技術において既知な温度と圧力で達成することができ、上述したように、定義された方法でペースト成分を焼結(及び、適切であれば溶解)するのに供する。一実施形態では、積層は、総計約3時間、約1700PSI〜約2300PSIの範囲の圧力を印加することで達成可能である。この期間中、積層温度は約45分で約21℃の最初の雰囲気温度から約364℃まで上昇し、この上昇温度で約125分間保持される。その後、この温度は約100分間で約260℃まで低下し、上述の総計時間の残りの時間で約177℃まで低下した後、最初の雰囲気温度に低下する。上述の絶縁材料と導電ペーストを有する基板を積層する際、この積層手順が上手くいくと思われる。代替材料に対しては、他の温度、時間、圧力が必要である可能性が高い。
図6に示される3つの基板実施形態は表示のためだけで、本発明を限定することを目的としていない。基板53及び55によって示される種類の4つ以上の基板と組み合わせて、図5に示されるような2つ以上の相互接続基板を含む複数の追加基板を結合して、多くの、追加導電層及び動作性能を有する別の多層アセンブリを形成することは、本発明の範囲に含まれる。これらの追加基板は、了解されるように、本明細書で教示される独自の方法を用いても形成可能である。
例えば、基板53は、内部導電層61(所望すれば、以下の間隙開口部形成)上に2つの高温絶縁層を積層することによって形成され、その後で図示されるように所望の深さに貫通孔71及び71'が形成される。外側回路層は、PCB技術において既知な従来のフォトリソグラフィ処理を用いて形成することができ、外側銅層が好適なフォトレジストで被覆され、レジストはパターンを露出するように現像され、その後で構造がエッチングされて不所望の(露出)銅を除去し、所望のパターンを生成する。上述したように、上記処理は既知であり、さらなる説明は不要と思われる。上述したように、導電ペーストは、指定絶縁層とのめっきまたは非めっき開口部内の導電媒体としての機能を果たすことができる。また、ペーストは、対応する対の基板上の電気導体を単純に接続するのに使用することができる。
上記導体は、上述したように、従来のフォトリソグラフィ処理を用いて形成し、層−導体「サブコンポジット」のための信号線またはパッドとしての役目を果たすことができる。これらの「サブコンポジット」は、互いに対向する、対応する対向(たとえば、第1の)面上の各自の導体と整列される。本明細書に定義される種類の導電ペーストは、好ましくは(導体上の)1つの「サブコンポジット」に塗布することによって、(たとえば、ニードルディスペンサまたは印刷作業を用いて)対向導体間に配置される。次に、サブコンポジットは従来の機器を用いて積層され、回路基板が形成されるので、この基板は、最低限、本明細書で教示される導電ペーストを用いて電気的に接続される2つの導体(好ましくは、それぞれが複数の上記導体を含む2つの導電面)を含む。この構造は、最低限、導電面をそれぞれ支持する2つの絶縁層も含むが、この2つは積層の熱と圧力で実質上1つに「融合」している。他の導電層及び絶縁層を追加して、より厚い多層構造を形成することもできる。
上述の種類の電気アセンブリを作製するため、本明細書の教示を用いて形成された回路基板は、次に1つまたはそれ以上の電気部品(たとえば、半導体チップ)に接続される。一実施形態では、上記接続は、はんだボールコネクタと従来の「C−4」はんだ接着技術を用いて達成することができる。「C−4」は、はんだボールが、チップ底面の接触箇所と回路基板の上面の導体とを接続する「崩壊制御チップ接続」を表す。この形の接続は当該技術において十分既知であり、以下さらに説明する。
図7は、より大型の電気アセンブリ103内で使用される、本明細書で教示される上記回路基板電気アセンブリの例を示す。参照符号105で表される1つのアセンブリは、より大型のチップキャリアアセンブリ106の一部を形成することができる一方、参照符号107で表されるアセンブリは、その上に配置され電気的に接続されるチップキャリアアセンブリ106を有するように設計されたPCBであってよい。したがって、本明細書で教示される各アセンブリは、他の上記アセンブリと組み合わせて機能を果たし、ずっと大型の構造のために本明細書で教示される強化された導電ペースト接続を提供することができる。
上述したように、各アセンブリは、本明細書で教示される1つまたはそれ以上の回路基板を含む。たとえば、キャリア106用の基板アセンブリ105は、図6で形成されるアセンブリの構造を取ってもよい。この場合、チップキャリア106のアセンブリ105は好ましくは、(好ましくは従来のスズ−鉛合成物の)複数の上記はんだボール95'を用いてPCB107に、次に、(好ましくは従来のスズ−鉛合成物の)第2の複数のはんだボール95'を用いてアセンブリ105の上部に配置され電気的に接続される半導体チップ109を有するチップキャリア106に搭載され電気的に接続される。どちらの場合も、外側のパッド(すなわち、基板53の上面上のパッド65)は、上に配置され適切な場所で1度リフローされるはんだボールを有するように設計されるはんだパッドとしての機能を果たすことができる。基盤となるPCB107の上部パッドは、はんだボール95'を収容する同様の機能を提供することができる。
PCB107が図6の構造と同一または類似の構造を取る場合、基板53の上部導体65はこの機能を提供することができる。チップキャリアアセンブリ106は、たとえば、伝熱ペースト111を用いてチップ109に熱的に接続され、当該技術において既知なように、適切なスタンドオフ113によりキャリアの上面に配置されるヒートシンク110も含むことができる。
また、チップを実質上封入する封入材料(図示せず)を使用すること、及び上記封入材料が使用される場合にヒートシンクの必要性をおそらくなくすことは、当業者の能力の範囲内である。封入材料は、複数の下部はんだボール95'についても可能である。複数の細線(図示せず)がチップ導体箇所と下の基板上の対応する導体パッドとの間で接合される従来のワイヤボンディングを用いて、チップ109を接続することも本発明の範囲に含まれる。
図8には、好ましくは、パーソナルコンピュータ、メインフレームコンピュータ、またはコンピュータサーバである情報処理システム121が示される。携帯電話、テレビなどの周知の製品を含む他の種類の情報処理システムも、本発明の教示を利用することができる。本明細書の教示に従い形成された回路基板アセンブリは、PCB107(陰線で示される)及び/またはチップキャリア106(陰線で示される)としてシステム121内で利用することができる。
回路基板アセンブリは、システム121内のマザーボードとして、あるいは、上記システム内で通常使用される1つまたはそれ以上の個々のPCBとして利用することができる。既知の通り、コンピュータ及び類似システム121は普通、(所望すれば)適切な通気孔を有する、参照符号123で示されるような適切な金属または絶縁性ハウジング、及びシステムの指定オペレータによるシステム動作のために外部からアクセス可能な器械に含めることができる。これらの種類の情報処理システムの残りの素子は当該技術において既知であり、さらなる説明は不要と思われる。
ナノ粒子及びおそらくはその他の金属ミクロ粒子(及び、おそらくは導電ポリマー材料とエポキシ樹脂などの有機材料)をその1部として含む金属成分を利用する新規で独自の導電ペースト処方の使用を通じて非常に有効な電気接続が可能となる回路基板を図示し、説明した。本明細書で教示される基板は、導電ペーストの焼結点と融点とほぼ同じかそれより高い融点の絶縁材料を含むが、これは焼結やおそらくは溶解が積層の結果、確実に生じるためである。上記基板の各種実施形態は結合して、情報処理システムとして上記電子構造で利用可能なより大型の多層基板アセンブリを結合することができる。
よって、上記システムは、本発明の独自の有益な説明によって恩恵を被ることができる。さらに、焼結したペースト成分及び焼結し溶解した合成物の形成の結果、その中の電気経路の抵抗を低減する合成物が生じるが、頑丈で信頼性の高い電気接続も生じる。
現時点で本発明の好適な実施形態と考えられるものを図示し説明してきたが、当業者にとっては、添付の請求項によって定義される本発明の範囲から逸脱せずに、様々な変更や修正を行うことができるのは自明であろう。本明細書で定義される発明は、規則的な信号と高速な(周波数)信号を両方送信することができ、後者のデータレートはインピーダンスの阻害をほぼ回避しつつ約1ギガビット/秒〜約10ギガビット/秒である。本発明は、確実にコストを低減し、製造を簡易化するように多くの従来のPCBプロセスを用いて製造され得る。すなわち、本発明の回路基板を組み立てる好適な方法は好ましくは、絶縁層、指定された回路及び/または導電素子(面)を上または内部に有する絶縁層が互いに並ぶように「積み重ねられ」、所定の期間、比較的高い圧力と温度を印加される方法の一環として従来の積層機器とプロセスを使用することを含む。
21 (第1)導電層
23、33 開口部
25、25´ 、57 絶縁層
27、27´ 導電層
31 積層構造(基板)
35 導電層
41 導電ペースト
51、103、105、106、107 電気アセンブリ
53、55 対向基板
57、57´ 絶縁層
61 (第2)導電層
65 導電体
71´ ブラインドバイアホール
109 チップ
121 情報処理システム
23、33 開口部
25、25´ 、57 絶縁層
27、27´ 導電層
31 積層構造(基板)
35 導電層
41 導電ペースト
51、103、105、106、107 電気アセンブリ
53、55 対向基板
57、57´ 絶縁層
61 (第2)導電層
65 導電体
71´ ブラインドバイアホール
109 チップ
121 情報処理システム
Claims (17)
- 所定間隔を置いて配置された第1及び第2の導電層と、
これら第1及び第2の導電層間に実質上配置されて、第1及び第2の対向面を含んだ少なくとも1つの有機絶縁層と、
この有機絶縁層内で、前記第1の導電層から前記間隔を置いて前記第2の導電層まで延在する少なくとも1つの開口部と、
これらの開口部の少なくとも1つ内に所定量充填されて、複数のナノ粒子化された少なくとも1種の金属成分を含み、前記第1及び第2の導電層間を電気的に接続することになる導電ペーストと、
を備えることを特徴とする回路基板。 - 前記少なくとも1つの有機絶縁層が、ガラス繊維強化エポキシ樹脂、ポリテトラフルオルエチレン、ポリイミド、ポリアミド、シアン樹脂、光画像形成可能材料、及びその組み合わせから成る群から選択された材料から成ることを特徴とする、請求項1に記載の回路基板。
- 前記少なくとも1つの開口部が貫通孔であることを特徴とする、請求項1または請求項2に記載の回路基板。
- 前記金属成分が、銅、銀、金、亜鉛、カドミウム、パラジウム、イリジウム、ルテニウム、オスミウム、ロジウム、白金、鉄、コバルト、ニッケル、インジウム、スズ、アンチモン、鉛、ビスマス、及びその合金から成る群から選択されることを特徴とする、請求項1に記載の回路基板。
- 前記少なくとも1つの開口部内に配置される前記量の導電ペーストが、その1部としてはんだをさらに含むことを特徴とする、請求項1〜請求項4のいずれかに記載の回路基板。
- 前記はんだが、スズ−鉛、ビスマス−スズ、ビスマス−スズ−鉄、スズ、スズ−銀、スズ−金、スズ−銀−亜鉛、スズ−銀−亜鉛−銅、スズ−ビスマス−銀、スズ−銅、スズ−銅−銀、スズ−インジウム−銀、スズ−アンチモン、スズ−亜鉛、スズ−亜鉛−インジウム、銅ベースのはんだ、及びその合金から成る群から選択されることを特徴とする、請求項5に記載の回路基板。
- 前記はんだがミクロ粒子サイズであることを特徴とする、請求項5または請求項6に記載の回路基板。
- 前記少なくとも1つの開口部に配置された前記量の導電ペーストが、導電ポリマーをさらに含むことを特徴とする、請求項1〜請求項7のいずれかに記載の回路基板。
- 前記少なくとも1つの開口部に配置された前記量の導電ペーストが、有機材料をさらに含むことを特徴とする、請求項1〜8のいずれかに記載の回路基板。
- 前記有機材料はエポキシ樹脂を含むことを特徴とする、請求項9に記載の回路基板。
- 前記少なくとも1つの開口部に配置された前記量の導電ペーストが、ミクロ粒子サイズの粒子を有する第2の金属成分をさらに含むことを特徴とする、請求項1から請求項10のいずれかに記載の回路基板。
- 前記少なくとも1つの開口部に配置された前記量の導電ペーストが、導電ポリマーをさらに含むことを特徴とする、請求項11に記載の回路基板。
- 前記少なくとも1つの開口部に配置された前記量の導電ペーストが、有機材料をさらに含むことを特徴とする、請求項12に記載の回路基板。
- 前記有機材料がエポキシ樹脂を含むことを特徴とする、請求項13に記載の回路基板。
- 前記少なくとも1つの開口部内に配置された前記量の導電ペーストが、導電ポリマーをさらに含むことを特徴とする、請求項1に記載の回路基板。
- 前記少なくとも1つの開口部内に配置された前記量の導電ペーストが、有機材料をさらに含むことを特徴とする、請求項15に記載の回路基板。
- 前記導電ペーストに電気的に接続される少なくとも1つの電気部品をさらに含み、前記回路基板及び前記少なくとも1つの電気部品が電気アセンブリを形成することを特徴とする、請求項1〜請求項16のいずれかに記載の回路基板。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2017154643A1 (ja) * | 2016-03-11 | 2018-11-29 | 本田技研工業株式会社 | 電子回路基板および超音波接合方法 |
KR20220148684A (ko) * | 2021-04-29 | 2022-11-07 | (주)샘씨엔에스 | 범용의 관통 비아를 갖는 공간 변환기 및 이의 제조 방법 |
Families Citing this family (114)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8063315B2 (en) * | 2005-10-06 | 2011-11-22 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with conductive paste, electrical assembly including said circuitized substrate and method of making said substrate |
US8142619B2 (en) | 2007-05-11 | 2012-03-27 | Sdc Materials Inc. | Shape of cone and air input annulus |
US7875809B2 (en) * | 2007-06-21 | 2011-01-25 | Kinsus Interconnect Technology Corp. | Method of fabricating board having high density core layer and structure thereof |
US8555491B2 (en) * | 2007-07-19 | 2013-10-15 | Alpha Metals, Inc. | Methods of attaching a die to a substrate |
US8481449B1 (en) | 2007-10-15 | 2013-07-09 | SDCmaterials, Inc. | Method and system for forming plug and play oxide catalysts |
TWI397358B (zh) * | 2008-02-14 | 2013-05-21 | Nan Ya Printed Circuit Board | 打線基板及其製作方法 |
JP2010027453A (ja) * | 2008-07-22 | 2010-02-04 | Hitachi Cable Ltd | 圧着端子付ケーブルおよびその製造方法 |
US7862342B2 (en) * | 2009-03-18 | 2011-01-04 | Eaton Corporation | Electrical interfaces including a nano-particle layer |
EP2405727A1 (en) * | 2009-04-02 | 2012-01-11 | Panasonic Corporation | Manufacturing method for circuit board, and circuit board |
WO2011139619A1 (en) | 2010-04-26 | 2011-11-10 | Hsio Technologies, Llc | Semiconductor device package adapter |
WO2014011232A1 (en) | 2012-07-12 | 2014-01-16 | Hsio Technologies, Llc | Semiconductor socket with direct selective metalization |
US9276336B2 (en) | 2009-05-28 | 2016-03-01 | Hsio Technologies, Llc | Metalized pad to electrical contact interface |
US8955215B2 (en) | 2009-05-28 | 2015-02-17 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
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US9232654B2 (en) | 2009-06-02 | 2016-01-05 | Hsio Technologies, Llc | High performance electrical circuit structure |
US8789272B2 (en) | 2009-06-02 | 2014-07-29 | Hsio Technologies, Llc | Method of making a compliant printed circuit peripheral lead semiconductor test socket |
US8955216B2 (en) | 2009-06-02 | 2015-02-17 | Hsio Technologies, Llc | Method of making a compliant printed circuit peripheral lead semiconductor package |
US8610265B2 (en) | 2009-06-02 | 2013-12-17 | Hsio Technologies, Llc | Compliant core peripheral lead semiconductor test socket |
US9276339B2 (en) | 2009-06-02 | 2016-03-01 | Hsio Technologies, Llc | Electrical interconnect IC device socket |
WO2010141297A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit wafer level semiconductor package |
WO2012078493A1 (en) | 2010-12-06 | 2012-06-14 | Hsio Technologies, Llc | Electrical interconnect ic device socket |
US8988093B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Bumped semiconductor wafer or die level electrical interconnect |
US9613841B2 (en) | 2009-06-02 | 2017-04-04 | Hsio Technologies, Llc | Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection |
WO2010141311A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit area array semiconductor device package |
US8912812B2 (en) | 2009-06-02 | 2014-12-16 | Hsio Technologies, Llc | Compliant printed circuit wafer probe diagnostic tool |
US8928344B2 (en) | 2009-06-02 | 2015-01-06 | Hsio Technologies, Llc | Compliant printed circuit socket diagnostic tool |
WO2010141296A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit semiconductor package |
US9318862B2 (en) | 2009-06-02 | 2016-04-19 | Hsio Technologies, Llc | Method of making an electronic interconnect |
US9930775B2 (en) | 2009-06-02 | 2018-03-27 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
US8525346B2 (en) * | 2009-06-02 | 2013-09-03 | Hsio Technologies, Llc | Compliant conductive nano-particle electrical interconnect |
US9231328B2 (en) | 2009-06-02 | 2016-01-05 | Hsio Technologies, Llc | Resilient conductive electrical interconnect |
US9277654B2 (en) | 2009-06-02 | 2016-03-01 | Hsio Technologies, Llc | Composite polymer-metal electrical contacts |
US9603249B2 (en) | 2009-06-02 | 2017-03-21 | Hsio Technologies, Llc | Direct metalization of electrical circuit structures |
US8987886B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
WO2010141295A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed flexible circuit |
US9093767B2 (en) | 2009-06-02 | 2015-07-28 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
US9699906B2 (en) | 2009-06-02 | 2017-07-04 | Hsio Technologies, Llc | Hybrid printed circuit assembly with low density main core and embedded high density circuit regions |
WO2011002709A1 (en) | 2009-06-29 | 2011-01-06 | Hsio Technologies, Llc | Compliant printed circuit semiconductor tester interface |
US8803539B2 (en) | 2009-06-03 | 2014-08-12 | Hsio Technologies, Llc | Compliant wafer level probe assembly |
WO2010147782A1 (en) | 2009-06-16 | 2010-12-23 | Hsio Technologies, Llc | Simulated wirebond semiconductor package |
US9320144B2 (en) | 2009-06-17 | 2016-04-19 | Hsio Technologies, Llc | Method of forming a semiconductor socket |
US8984748B2 (en) | 2009-06-29 | 2015-03-24 | Hsio Technologies, Llc | Singulated semiconductor device separable electrical interconnect |
JP2011096900A (ja) * | 2009-10-30 | 2011-05-12 | Fujitsu Ltd | 導電体およびプリント配線板並びにそれらの製造方法 |
JP5352437B2 (ja) * | 2009-11-30 | 2013-11-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US8652992B2 (en) | 2009-12-15 | 2014-02-18 | SDCmaterials, Inc. | Pinning and affixing nano-active material |
US9149797B2 (en) | 2009-12-15 | 2015-10-06 | SDCmaterials, Inc. | Catalyst production method and system |
US9119309B1 (en) | 2009-12-15 | 2015-08-25 | SDCmaterials, Inc. | In situ oxide removal, dispersal and drying |
US8557727B2 (en) | 2009-12-15 | 2013-10-15 | SDCmaterials, Inc. | Method of forming a catalyst with inhibited mobility of nano-active material |
US8803025B2 (en) * | 2009-12-15 | 2014-08-12 | SDCmaterials, Inc. | Non-plugging D.C. plasma gun |
US9126191B2 (en) | 2009-12-15 | 2015-09-08 | SDCmaterials, Inc. | Advanced catalysts for automotive applications |
US9350093B2 (en) | 2010-06-03 | 2016-05-24 | Hsio Technologies, Llc | Selective metalization of electrical connector or socket housing |
US8758067B2 (en) | 2010-06-03 | 2014-06-24 | Hsio Technologies, Llc | Selective metalization of electrical connector or socket housing |
US9689897B2 (en) | 2010-06-03 | 2017-06-27 | Hsio Technologies, Llc | Performance enhanced semiconductor socket |
US10159154B2 (en) * | 2010-06-03 | 2018-12-18 | Hsio Technologies, Llc | Fusion bonded liquid crystal polymer circuit structure |
JP5581828B2 (ja) * | 2010-06-09 | 2014-09-03 | 富士通株式会社 | 積層回路基板および基板製造方法 |
CN102340933B (zh) * | 2010-07-23 | 2013-10-09 | 富葵精密组件(深圳)有限公司 | 电路板的制作方法 |
US8669202B2 (en) | 2011-02-23 | 2014-03-11 | SDCmaterials, Inc. | Wet chemical and plasma methods of forming stable PtPd catalysts |
US20120291454A1 (en) * | 2011-05-20 | 2012-11-22 | Baker Hughes Incorporated | Thermoelectric Devices Using Sintered Bonding |
JP2014524352A (ja) | 2011-08-19 | 2014-09-22 | エスディーシーマテリアルズ, インコーポレイテッド | 触媒作用および触媒コンバータに使用するための被覆基材ならびにウォッシュコート組成物で基材を被覆する方法 |
US8618677B2 (en) * | 2012-04-06 | 2013-12-31 | Advanced Semiconductor Engineering, Inc. | Wirebonded semiconductor package |
JP6117492B2 (ja) * | 2012-07-06 | 2017-04-19 | シャープ株式会社 | 構造体 |
US9761520B2 (en) | 2012-07-10 | 2017-09-12 | Hsio Technologies, Llc | Method of making an electrical connector having electrodeposited terminals |
US9156025B2 (en) | 2012-11-21 | 2015-10-13 | SDCmaterials, Inc. | Three-way catalytic converter using nanoparticles |
US9511352B2 (en) | 2012-11-21 | 2016-12-06 | SDCmaterials, Inc. | Three-way catalytic converter using nanoparticles |
CN104969372B (zh) * | 2013-02-06 | 2018-01-19 | 夏普株式会社 | 发光装置 |
WO2014203603A1 (ja) * | 2013-06-18 | 2014-12-24 | 株式会社村田製作所 | 樹脂多層基板の製造方法 |
US10506722B2 (en) | 2013-07-11 | 2019-12-10 | Hsio Technologies, Llc | Fusion bonded liquid crystal polymer electrical circuit structure |
US10667410B2 (en) | 2013-07-11 | 2020-05-26 | Hsio Technologies, Llc | Method of making a fusion bonded circuit structure |
US9586179B2 (en) | 2013-07-25 | 2017-03-07 | SDCmaterials, Inc. | Washcoats and coated substrates for catalytic converters and methods of making and using same |
US9521754B1 (en) | 2013-08-19 | 2016-12-13 | Multek Technologies Limited | Embedded components in a substrate |
US9053405B1 (en) | 2013-08-27 | 2015-06-09 | Flextronics Ap, Llc | Printed RFID circuit |
US9801277B1 (en) | 2013-08-27 | 2017-10-24 | Flextronics Ap, Llc | Bellows interconnect |
CA2926135A1 (en) | 2013-10-22 | 2015-04-30 | SDCmaterials, Inc. | Compositions of lean nox trap |
CN106061600A (zh) | 2013-10-22 | 2016-10-26 | Sdc材料公司 | 用于重型柴油机的催化剂设计 |
CN103533760B (zh) * | 2013-10-23 | 2016-08-17 | 广东生益科技股份有限公司 | 多层pcb板内层不导通孔的制作方法 |
US9565748B2 (en) * | 2013-10-28 | 2017-02-07 | Flextronics Ap, Llc | Nano-copper solder for filling thermal vias |
US9312231B2 (en) * | 2013-10-31 | 2016-04-12 | Freescale Semiconductor, Inc. | Method and apparatus for high temperature semiconductor device packages and structures using a low temperature process |
US9736947B1 (en) * | 2013-12-16 | 2017-08-15 | Multek Technologies, Ltd. | Nano-copper via fill for enhanced thermal conductivity of plated through-hole via |
US9687811B2 (en) | 2014-03-21 | 2017-06-27 | SDCmaterials, Inc. | Compositions for passive NOx adsorption (PNA) systems and methods of making and using same |
US9326373B2 (en) * | 2014-04-09 | 2016-04-26 | Finisar Corporation | Aluminum nitride substrate |
US10308830B2 (en) | 2014-06-19 | 2019-06-04 | Solvay Specialty Polymers Italy S.P.A. | Fluoropolymer composition |
US9755335B2 (en) | 2015-03-18 | 2017-09-05 | Hsio Technologies, Llc | Low profile electrical interconnect with fusion bonded contact retention and solder wick reduction |
WO2016176283A1 (en) * | 2015-04-28 | 2016-11-03 | Interplex Industries, Inc. | Sinter bearing leads |
KR20180087342A (ko) * | 2015-11-24 | 2018-08-01 | 플랜트 피브이, 인크 | 집적 회로 및 태양 전지에 사용하기 위한 소성된 다층 스택 |
US10009992B2 (en) | 2015-12-02 | 2018-06-26 | Multek Technologies Limited | PCB hybrid redistribution layer |
US9504148B1 (en) * | 2015-12-02 | 2016-11-22 | Honeywell Federal Manufacturing & Technologies, Llc | Rapid PCB prototyping by selective adhesion |
US9807867B2 (en) * | 2016-02-04 | 2017-10-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure and method of manufacturing the same |
CN105636355A (zh) * | 2016-03-07 | 2016-06-01 | 胜宏科技(惠州)股份有限公司 | 一种金属基板槽孔填胶方法 |
SG11201810491SA (en) * | 2016-06-06 | 2018-12-28 | Hitachi Chemical Co Ltd | Method for manufacturing multilayer wiring board |
FR3052594B1 (fr) | 2016-06-10 | 2018-11-23 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Dispositif a piste electriquement conductrice et procede de fabrication du dispositif |
GB201610639D0 (en) | 2016-06-17 | 2016-08-03 | Univ Swansea | Glass laminate structure |
US10376997B2 (en) * | 2016-06-23 | 2019-08-13 | Purdue Research Foundation | Transient liquid phase bonding process and assemblies formed thereby |
EP3290399B1 (en) * | 2016-08-29 | 2022-03-02 | Infineon Technologies AG | Method for producing a metal-ceramic substrate with a least one via |
US9974174B1 (en) * | 2016-10-26 | 2018-05-15 | Nxp Usa, Inc. | Package to board interconnect structure with built-in reference plane structure |
WO2018094177A1 (en) | 2016-11-18 | 2018-05-24 | Samtec Inc. | Filling materials and methods of filling through holes of a substrate |
FR3061800B1 (fr) | 2017-01-12 | 2019-05-31 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Dispositif comprenant un substrat apte a etre thermoforme sur lequel est agence un organe electriquement conducteur |
US10492297B2 (en) | 2017-02-22 | 2019-11-26 | Xerox Corporation | Hybrid nanosilver/liquid metal ink composition and uses thereof |
CN109920787B (zh) * | 2017-12-12 | 2021-05-25 | 中芯国际集成电路制造(北京)有限公司 | 互连结构的设计方法、装置及制造方法 |
US10827624B2 (en) * | 2018-03-05 | 2020-11-03 | Catlam, Llc | Catalytic laminate with conductive traces formed during lamination |
JP7075785B2 (ja) * | 2018-03-08 | 2022-05-26 | スタンレー電気株式会社 | 回路基板、電子回路装置、および、回路基板の製造方法 |
TWI638434B (zh) * | 2018-04-17 | 2018-10-11 | 國立臺灣師範大學 | 電子組件封裝結構 |
WO2020091788A1 (en) * | 2018-11-01 | 2020-05-07 | Hewlett-Packard Development Company, L.P. | Electrophotographic ink compositions |
CN110010575B (zh) * | 2018-12-25 | 2021-03-30 | 浙江集迈科微电子有限公司 | 一种栓塞互联式的tsv结构及其制作方法 |
US11022580B1 (en) | 2019-01-31 | 2021-06-01 | Flex Ltd. | Low impedance structure for PCB based electrodes |
KR102335531B1 (ko) * | 2019-05-17 | 2021-12-07 | 주식회사 아모센스 | 세라믹 기판 제조 방법 |
US11668686B1 (en) | 2019-06-17 | 2023-06-06 | Flex Ltd. | Batteryless architecture for color detection in smart labels |
US11805603B2 (en) | 2019-06-24 | 2023-10-31 | International Business Machines Corporation | Applying a solderable surface to conductive ink |
CN110381666B (zh) * | 2019-06-27 | 2021-07-06 | 沪士电子股份有限公司 | 一种凹槽型埋铜块的多层pcb板制作方法 |
CN110446370B (zh) * | 2019-07-23 | 2022-06-24 | 河南博美通电子科技有限公司 | 一种高精度铝基板和柔性板表面连续高效焊接工艺 |
CN113545170A (zh) * | 2019-10-31 | 2021-10-22 | 鹏鼎控股(深圳)股份有限公司 | 薄型电路板及其制造方法 |
US11412610B2 (en) * | 2020-11-04 | 2022-08-09 | Juniper Networks, Inc | Apparatus, system, and method for mitigating the swiss cheese effect in high-current circuit boards |
CN117652209A (zh) * | 2021-02-26 | 2024-03-05 | 液态电线公司 | 用于制造和使用在其中形成有可变形导电材料的图案的电路组件的装置、系统和方法 |
Family Cites Families (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4775439A (en) | 1983-07-25 | 1988-10-04 | Amoco Corporation | Method of making high metal content circuit patterns on plastic boards |
US5502889A (en) | 1988-06-10 | 1996-04-02 | Sheldahl, Inc. | Method for electrically and mechanically connecting at least two conductive layers |
US5080958A (en) | 1989-08-01 | 1992-01-14 | E. I. Du Pont De Nemours And Company | Multilayer interconnects |
US5538789A (en) | 1990-02-09 | 1996-07-23 | Toranaga Technologies, Inc. | Composite substrates for preparation of printed circuits |
US5948533A (en) | 1990-02-09 | 1999-09-07 | Ormet Corporation | Vertically interconnected electronic assemblies and compositions useful therefor |
US5293504A (en) * | 1992-09-23 | 1994-03-08 | International Business Machines Corporation | Multilayer ceramic substrate with capped vias |
JP3587884B2 (ja) * | 1994-07-21 | 2004-11-10 | 富士通株式会社 | 多層回路基板の製造方法 |
US5882722A (en) | 1995-07-12 | 1999-03-16 | Partnerships Limited, Inc. | Electrical conductors formed from mixtures of metal powders and metallo-organic decompositions compounds |
JP3419244B2 (ja) | 1996-05-24 | 2003-06-23 | 株式会社村田製作所 | 導電ペースト及びセラミック基板の製造方法 |
US6205657B1 (en) * | 1996-11-08 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Printed circuit board and method for producing the same |
KR19980081191A (ko) * | 1997-04-08 | 1998-11-25 | 모리시다요이치 | 도전성 페이스트 및 그 제조방법과 그것을 이용한 프린트 배선기판 |
JP3539195B2 (ja) | 1998-03-25 | 2004-07-07 | 株式会社村田製作所 | 導電ペーストおよびそれを用いたセラミック基板の製造方法 |
US6565954B2 (en) * | 1998-05-14 | 2003-05-20 | Matsushita Electric Industrial Co., Ltd. | Circuit board and method of manufacturing the same |
US6743319B2 (en) | 1998-09-30 | 2004-06-01 | Paralec Inc. | Adhesiveless transfer lamination method and materials for producing electronic circuits |
US6518516B2 (en) | 2000-04-25 | 2003-02-11 | International Business Machines Corporation | Multilayered laminate |
JP3757771B2 (ja) | 2000-09-07 | 2006-03-22 | 株式会社村田製作所 | 導電性ペーストおよびそれを用いる積層セラミック電子部品の製造方法 |
US6762496B2 (en) | 2000-11-30 | 2004-07-13 | Tokuyama Corporation | Substrate and production method therefor |
JP3473601B2 (ja) * | 2000-12-26 | 2003-12-08 | 株式会社デンソー | プリント基板およびその製造方法 |
US6740287B2 (en) | 2001-02-22 | 2004-05-25 | Romain Louis Billiet | Method for making articles from nanoparticulate materials |
US6623844B2 (en) * | 2001-02-26 | 2003-09-23 | Kyocera Corporation | Multi-layer wiring board and method of producing the same |
JP3900248B2 (ja) * | 2001-03-30 | 2007-04-04 | ハリマ化成株式会社 | 多層配線板およびその形成方法 |
JP2005520333A (ja) * | 2002-03-14 | 2005-07-07 | ゼネラル ダイナミクス アドバンスド インフォメーション システムズ、インク | 多層用基板の積層技術 |
JP2003332752A (ja) * | 2002-05-14 | 2003-11-21 | Shinko Electric Ind Co Ltd | メタルコア基板およびその製造方法 |
US6809269B2 (en) | 2002-12-19 | 2004-10-26 | Endicott Interconnect Technologies, Inc. | Circuitized substrate assembly and method of making same |
JP3991218B2 (ja) | 2002-12-20 | 2007-10-17 | 信越化学工業株式会社 | 導電性接着剤及びその製造方法 |
US6828514B2 (en) | 2003-01-30 | 2004-12-07 | Endicott Interconnect Technologies, Inc. | High speed circuit board and method for fabrication |
US7088008B2 (en) | 2003-03-20 | 2006-08-08 | International Business Machines Corporation | Electronic package with optimized circuitization pattern |
US6972382B2 (en) * | 2003-07-24 | 2005-12-06 | Motorola, Inc. | Inverted microvia structure and method of manufacture |
JP4282417B2 (ja) | 2003-09-12 | 2009-06-24 | ソニーケミカル&インフォメーションデバイス株式会社 | 接続構造体 |
JP4134878B2 (ja) * | 2003-10-22 | 2008-08-20 | 株式会社デンソー | 導体組成物および導体組成物を用いた実装基板ならびに実装構造 |
CN100589680C (zh) | 2003-11-14 | 2010-02-10 | 株式会社村田制作所 | 导电糊及多层陶瓷基板 |
EP1622435A1 (en) * | 2004-07-28 | 2006-02-01 | ATOTECH Deutschland GmbH | Method of manufacturing an electronic circuit assembly using direct write techniques |
US7081675B2 (en) | 2004-08-16 | 2006-07-25 | Telephus Inc. | Multilayered anisotropic conductive adhesive for fine pitch |
JP4551730B2 (ja) * | 2004-10-15 | 2010-09-29 | イビデン株式会社 | 多層コア基板及びその製造方法 |
EP1884354A4 (en) | 2005-05-27 | 2008-08-06 | Idemitsu Kosan Co | MULTILAYER BODY OF A CONDUCTIVE POLYMER |
US7342183B2 (en) | 2005-07-11 | 2008-03-11 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with sintered paste connections, multilayered substrate assembly, electrical assembly and information handling system utilizing same |
US7442879B2 (en) | 2005-07-11 | 2008-10-28 | Endicott Interconect Technologies, Inc. | Circuitized substrate with solder-coated microparticle paste connections, multilayered substrate assembly, electrical assembly and information handling system utilizing same and method of making said substrate |
US7334323B2 (en) | 2005-07-11 | 2008-02-26 | Endicott Interconnect Technologies, Inc. | Method of making mutilayered circuitized substrate assembly having sintered paste connections |
US8063315B2 (en) * | 2005-10-06 | 2011-11-22 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with conductive paste, electrical assembly including said circuitized substrate and method of making said substrate |
JP4828361B2 (ja) * | 2006-09-15 | 2011-11-30 | 株式会社フジクラ | 電気接点への半田上がり防止方法及び該防止方法を用いた電気接点 |
JP4355010B2 (ja) | 2006-10-04 | 2009-10-28 | 昭栄化学工業株式会社 | 積層電子部品用導体ペースト |
CN101308711B (zh) | 2008-04-29 | 2010-11-10 | 深圳典邦科技有限公司 | 多层结构异方向导电膜及其制备方法 |
US8188380B2 (en) * | 2008-12-29 | 2012-05-29 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing printed wiring board |
-
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Cited By (3)
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JPWO2017154643A1 (ja) * | 2016-03-11 | 2018-11-29 | 本田技研工業株式会社 | 電子回路基板および超音波接合方法 |
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