CN101370353A - 具有导电浆料的电路化衬底 - Google Patents

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拉宾德拉·N·达斯
科斯塔斯·I·帕帕托马斯
瓦亚·R·马尔科维奇
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Endicott Interconnect Technologies Inc
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Abstract

本发明涉及一种具有导电浆料的电路化衬底，包含所述电路化衬底的电组合件，以及制造所述衬底的方法。所述电路化衬底包含用于提供电连接的导电浆料。在一个实施例中，所述浆料包括包含纳米粒子的金属组份且可包含诸如焊料或其他金属微粒等额外成份以及导电聚合物和有机物。所述浆料组合物的粒子由于层压而烧结及熔化(取决于所添加的额外成份)，从而通过所述浆料形成有效的邻接电路路径。本发明还提供一种制造此衬底的方法，也提供利用所述衬底且包含诸如与其耦合的半导体芯片等电子组件的电组合件。

Description

具有导电浆料的电路化衬底
对同在申请中的申请案的交叉参考
在2005年7月11日提出申请的序列号(S.N.)11/177,442中，界定一种包含高温电介材料以及低温导电浆料的电路化衬底，所述浆料包含有机粘合剂组份及至少一种金属组份。烧结所述金属组份的薄片以在电介质用作衬底中的一层时通过所述电介质形成导电路径。S.N.11/177,442被让予本发明的相同受让人。
同样在2005年7月11日提出申请的序列号S.N.11/177,413中，界定一种制造包含高温电介材料以及低温导电浆料的电路化衬底的方法，所述浆料包含有机粘合剂组份及至少一种金属组份。在此方法中，烧结所述金属组份的薄片以在电介质用作衬底中的一层时通过所述电介质形成导电路径。S.N.11/177,413也被让予本发明的相同受让人。
在2005年10月6日提出申请的S.N.11/244,180中，界定一种包含用于提供电连接的导电浆料的电路化衬底。在一个实施例中，所述浆料包含粘合剂组份及至少一种包含微粒的金属组份。在另一实施例中，所述浆料包含所述粘合剂及多条纳米线。所选定微粒或纳米线在其上包含一焊料层。本发明还提供一种制造此衬底的方法，也提供适合具有此衬底作为其一部分的电组合件及信息处理系统。S.N.11/244,180为S.N.11/177,442的部分接续案且被让予本发明的相同受让人。
本申请案为S.N.11/244,180的部分接续申请案。
技术领域
本发明涉及电路化衬底且具体来说涉及那些用于多层电路板、芯片载体及诸如此类的电路化衬底以及涉及制造所述电路化衬底的方法。更具体地说，本发明涉及其中导电浆料用于在所述衬底中形成电连接的衬底，例如，在所述衬底内于不同导电层上的两导体之间，以及在导电通孔内(如果这样利用的话)。甚至更具体地说，本发明涉及由有机电介材料而非诸如陶瓷等非有机材料构成的所述衬底。
背景技术
因应在许多当前电路化衬底设计中对微型化的需要，多层印刷电路板(PCB)、层压芯片载体及类似有机产品需要在最小体积或间隔中形成多个电路。这些产品通常包括通过一层有机电介材料彼此分隔的信号、接地和/或电源面(线路)的导电层的堆叠。一个导电层的选定线路或衬垫通常借助穿过所述介电层的镀敷孔与其他导电层的选定线路及/或衬垫电接触。如果位于内部，则镀敷孔通常称作“通孔”；如果自外表面在板内延伸预定深度，则其称作“盲孔”；或如果大体上延伸穿过板的全部厚度，则其称作“镀敷通孔”(PTH)。本文所使用的术语“通孔”意谓包含所有三种类型的此类导电开口。
这些PCB、芯片载体及类似产品的制作通常需要形成分开的内层电路(电路化层)，所述内层电路经常通过在一覆铜内层基底材料的铜层上涂覆一感光层或膜(经常简称为光阻层)来制成。使所述有机感光涂层成像、显影并蚀刻暴露铜以形成导线。在蚀刻之后，从铜上剥去感光膜，从而在内层基底材料的表面上留下电路图案。此工艺在PCB技术中也称为光刻工艺且认为不必进行进一步描述。在形成个别内层电路之后，通过制备通常通过电介有机预浸布(pre-preg)彼此分隔的若干内层、接地面、电源面等的层叠来形成多层堆叠，所述电介有机预浸布通常包括由部分固化材料(通常为B阶段环氧树脂)浸渍的一层玻璃(通常为玻璃纤维)布。所述有机材料在工业中也称为“FR-4”电介材料。堆叠的顶部和底部外层常常包括覆铜、填充玻璃的环氧树脂平坦衬底，其中铜包覆包括堆叠的外表面。使用热以及压力完全固化B-阶树脂将所述堆叠层压以形成单片式结构。如此形成的堆叠通常在其两个外表面上具有金属(常常为铜)包覆。使用与用于形成内层电路的程序类似的程序在所述铜包覆中形成外部电路层。将感光膜施加于铜包覆。将涂层暴露于图案化激活辐射并显影。接着使用诸如氯化铜等蚀刻溶液来移除通过感光薄膜的显影裸露出的铜。最后，移除其余感光膜，在外表面上留下需要的电路层。
正如人们所知，导电通孔(或互连件)在所述结构内将个别电路层彼此电连接并连接到外表面且通常穿过所有或一部分堆叠.可在外表面上形成电路之前通过在适当位置穿过所述堆叠钻孔来形成通孔。或者，这些孔可在纳入多层结构及其最终层压结构内之前在个别电路化层内形成。在两种方法中，这些孔的裸露壁常常经历至少一个预处理步骤，此后电介材料壁通过与镀敷催化剂接触而被催化且通常通过与无电解或电解铜镀敷溶液接触而金属化。如果所述通孔是PTH，则由此在具有一个或多个接触PTH内部导电层的导电线路或元件的多层最终产品的选定电路化层之间形成互连。如果所述通孔在选定层内分别形成且接着在产品堆叠期间彼此相接，则优选使用导电浆料或类似材料完成连接。(还已知在如上所述PTH中(包含与其镀敷有壁形式的组合)可使用所述浆料)。已知这些导电浆料包含高导电金属，例如，呈薄片形式的银。在诸如其中通孔作为PTH提供的PCB等多层结构中形成导电通孔后，使用上述程序形成外部电路(外层)。当堆叠层已经具有在其中形成的通孔时，也可发生此外部形成。也可能形成两个导电外层且接着将所述层状子组合结构堆叠在一起。
在典型衬底构建中，在完成其中具有这些连接的衬底的构建后，在多层堆叠外部电路层的适当位置安装半导体芯片和/或其他电组件。在某些实例中，所述组件使用焊球技术安装且电耦合，所述技术的一种形式在工业中称为球栅阵列(BGA)技术。对于PCB而言，这些组件可包含电容器、电阻器和甚至芯片载体。对于具有多层衬底的芯片载体而言，芯片经常焊接结合到载体层压衬底的上表面且载体接着焊接结合到下伏衬底(通常为PCB)。在任一形式(PCB或芯片载体)中，按照需要，所述组件在所述结构内经过导电通孔与电路电接触。所述焊料衬垫通常通过将有机焊料掩膜涂料涂覆于外部电路层上而形成。可通过使用具有开口的筛网将液体焊料掩膜涂覆材料筛式涂覆于外部电路层的表面上来施加焊料掩膜，所述开口界定其中将形成焊料安装衬垫的区域。或者，可光成像焊料掩膜可涂覆于外表面上且暴露并显影以产生一系列界定所述衬垫的开口。接着使用所属领域中已知的工艺(例如，波焊)以焊料涂覆所述开口。
就粒子使用而言，已知减小粒子大小可改进某些颗粒材料的烧结动力学。当粒子大小达纳米范围时，在大体上较烧结粗粒化颗粒所需温度为低的温度下，经常可能实现完全致密化。这是因为纳米粒子暗示更短扩散波长同时促进界面扩散机制。除了节省能量之外，较低烧结温度也可以减少污染、在冷却期间减少应力及裂纹。在微电子封装工业中已经利用纳米颗粒材料的改进烧结动力学，其中在可低温焊接的焊接浆料中纳入金属合金纳米级粉末以获得延展性及导电性金属与金属结合。
诸如上文所界定者等有机产品的实例展示于下文所列示专利中，还展示非有机(陶瓷)类型衬底。
在2004年12月7日发布的美国专利6,828,514中，界定一种包含两个多层部分的多层PCB，这些多层部分中的一个能够电连接安装于PCB上的电子组件以确保其之间的高频连接。PCB进一步包含常规PCB部分，从而减少成本，同时确保结构具有用于PCB领域的令人满意的总厚度。从这些组件到内部部分的耦合也为可能的。此专利也与本发明让予相同的受让人。
在2004年11月9日发布的美国专利6,815,837中，界定一种电子封装(例如，芯片载体)及利用所述电子封装的信息处理系统，其中封装衬底包含耦合到外部衬垫的内部导电层，且所述内部导电层具有足以在所述衬垫经受预定拉伸压力时大体上防止所述衬垫破裂、分离等的足够大小。此专利也与本发明让予相同的受让人。
在2004年10月26日发布的美国专利6,809,269中，界定一种电路化衬底组合件和其制造方法，其中所述组合件包含结合在一起的个别电路化衬底。所述衬底各自包含至少一个开口，其中仅有一个在结合之前大体上填充有导电浆料。一旦结合，所述浆料就也部分地位于另一开口内以提供与其有效电连接。使用此技术的产品的一个实例为芯片载体。此专利也与本发明让予相同的受让人。
在2004年7月13日发布的美国专利6,762,496中，阐述一种具有通孔及内部导电层的烧结氮化铝衬底，据说，在所述烧结氮化铝衬底与内部导电层或通孔之间具有高导热性及高粘结强度。所述衬底是由内部导电层、在内部导电层与至少一个衬底表面之间形成的至少一个导电通孔构成，其中将氮化铝烧结产品在25摄氏度(℃)下的导热性阐述为190W/mK或更大，也述及氮化铝烧结产品与内部导电层之间的对应粘结强度。
在2004年6月1日发布的美国专利6,743,319中，阐述一种藉由在临时衬底上印刷“Parmod.RTM”组合物(可自称为Parelec，LLC的公司(落基山，新泽西)购得且按照作者所述阐述于美国专利5,882,722及6,036,889中)并固化所述组合物以产生金属导体图案而制造的电子电路。在热及压力下将所述导体层压到衬底以产生其中金属被预图案化成需要电路构型的层压结构。所述导体还可用聚合物涂覆并固化以形成预图案化衬底。可以此方式制造单面及双面电路或多层。按照作者所述，所述组合物包含可印刷墨水及浆料，所述浆料是由金属薄片和/或粉末与反应性有机介质(ROM)的混合物构成。将所述组合物印刷在衬底上并按照上文所述加热，此会降解ROM，接着将颗粒组成以化学方式焊接在一起，造成残余有机材料作为蒸汽离开。按照此作者所述，结果是金属沉积，其可用作具有低电阻率的电导体且可钎焊。
在2003年5月24日发布的美国专利6,740,287中，阐述一种通过采用如下步骤来制造纳米结构体的方法：磨损前体纳米级颗粒材料，对经磨损纳米颗粒的暴露表面实施解吸附，在至多50％解吸附表面上吸附表面活性剂并将经表面活性剂涂覆的纳米颗粒分散于有机基质中以形成均相热塑化合物，由所述均相热塑化合物形成生坯、脱蜡并烧结。
在2003年11月4日发布的美国专利6,641,898中，阐述一种经加热及压缩的印刷布线板，其通过用层间导电材料填充在布线板绝缘膜层中所形成“通”孔来制成。在绝缘膜上堆叠导体图案且每个导体图案靠近一孔。所述层间导电材料在加热及压缩程序后形成固体导电材料。所述固体导电材料包含两种导电材料。第一种导电材料包含金属且第二种导电材料包含由所述金属和导体图案的导体金属形成的合金。第一种导电材料包括铟粒子、锡及银，其中锡占所述固体导电材料的大约20-80重量％，且第二种导电材料包括由所述固体导电材料及所述导体金属构成的合金。所述导体图案无需依靠纯粹的机械接触就可以可靠地电连接。
在2003年9月23日发布的美国专利6,623,663中，阐述一种用于制造陶瓷衬底的电导性浆料，所述陶瓷衬底含有自约5重量％至18重量％的有机媒剂(由溶剂和粘合剂构成)、自约80重量％至93重量％的电导性金属粉末(呈球形或颗粒状且粒子直径介于约0.1微米至50微米之间)及自约2重量％至10重量％的树脂粉末(粒子直径介于约0.1微米至50微米之间)，所述树脂粉末不溶于溶剂且具有低吸收性。此浆料可用于形成即将转变成最终陶瓷产品的外部电极端子的通孔导体。
在2000年9月19日发布的美国专利6,120,708中，阐述一种用于在陶瓷衬底中形成通孔的导电浆料，所述导电浆料含有约80-94重量％的球形或颗粒状导电金属粉末(具有约0.1-50微米的粒子大小)、1-10重量％的树脂粉末(其在所述导电浆料所含溶剂中溶胀且具有约0.1-40微米的粒子大小)及约5-19重量％的有机媒剂。将所述浆料阐述为在烧制期间不易产生破裂从而在导电方面获得极好的可靠性且其可提供在陶瓷衬底结构中具有极佳可焊性及可镀性的通孔(via-hole或through hole)。
在1999年4月6日发布的美国专利5,891,283中，阐述一种用于形成陶瓷衬底的导电浆料，其中所述组合物是由有机媒剂、铜粉末及有机金属树脂酸盐组成，所述有机金属树脂酸盐包括至少一种选自由Pt、Ni及Bi组成的群组的金属作为金属。金属组份在有机金属树脂酸盐中的数量为占铜粉末及金属组份总量的介于约0.1重量％至5重量％之间。所述铜粉末优选具有介于约2微米至30微米之间的平均直径。
在1988年10月4日发布的美国专利4,775,439中，阐述一种下述方法：“将可蒸发溶剂、金属粒子及少量粘合剂的浆液以所需要电路图案的形状施加于可移除层，蒸发所述溶剂，用粘着剂覆盖所述粉状金属及粘合剂以将所述粉状金属和载体固定在所述可移除层的适当位置，使用能够压紧所述粉末并通过粘着剂层(sic)粘合所述压紧粉末与所述衬底的压力和热量来层压含有碳氢化合物的衬底，所述热量不足以破坏所述粘着剂、衬底和可移除层并分离所述可移除层”。作者声明所述粘着剂基本上不仅能够粘合最终电路与最终衬底而且能够将金属粒子粘合在一起。他们进一步声明“金属粒子(例如，诸如银、钯、金和铂等稀有金属)的金属浆液优选与诸如镍或锡等其他金属粒子的组合混合。其中混合有可蒸发溶剂以及少量可固化塑性粘合剂”。一种具体混合物作为本发明实例给出且阐述于第4栏，第8-18行。据信，这些混合物类似于称作“Ormet”的混合物且尤其阐述于美国专利5,538,789和5,565,267中。Ormet公司(以前的Toronaga Technologies)将所述混合物阐述为“瞬间液相”材料，这是因为这些材料通过将高熔点及低熔点金属粉末的组合在助熔环境中加热到所述粉末可再次形成合金并凝固形成连续导体的低共熔温度来发挥作用。所述混合物还包括在低共熔温度下固化且起粘合剂作用的环氧树脂以填充金属粒子间的孔隙并将所述金属粒子粘着到衬底上。
在过去几年里，以上有机产品(那些包含有机介电层的产品，包含上述PCB和层压芯片载体的产品)的复杂性显著增加，尤其当人们对这些产品的需求超过对那些陶瓷种类产品的需求时。例如，用于主计算机的PCB可具有多达三十六个或更多个电路层，其中整个堆叠具有多达约0.250英寸(250密耳)的厚度。而层压芯片载体可具有多达十五个或更多个电路层作为其一部分。已知这些有机产品具有3或5密耳(密耳是千分之一英寸)宽的信号线路及12密耳的直径通孔，但对于在许多当前产品中需要加强电路致密化而言，在工业上试图将信号线路减小到2密耳或更小的宽度且将通孔直径减小到2密耳或更小。应理解，此高度致密化需要以最有效的方式使各层在最小可用间隔内达成互连并使用尽可能好的材料。如本文界定，本发明能够实现此要求。
如本文界定，本发明利用一种新颖且独特的导电浆料类型以在电路化衬底内提供互连。如所界定，此浆料适合用于在衬底的单独有机介电层上的导电衬垫或类似导体(包括通孔的端部段)之间提供互连以及在具有介电层的开口(包括镀敷通孔或意欲用于镀敷通孔但其中尚未实施镀敷的开口)内提供互连以在所述衬底中耦合导电层的选定导体。更具体地说，如本文所教示的导电浆料的一个实施例包含在本文中称作金属“纳米粒子”(粒子大小范围界定于下文中)者。其他实施例包含与焊料粒子(“纳米粒子”和/或“微粒”(大小范围也界定于下文中)大小)组合的所述“纳米粒子”，焊料“微粒”包括有导电聚合物材料(界定于下文中)以及有机物(界定于下文中)，金属“微粒”包括有所述导电聚合物且可能为有机物且简单地包括有导电聚合物且可能为有机物。使用这些组合物作为导电浆料允许在层压衬底层期间烧结和/或熔化所述组合物，这是人们高度期望的特征，因为仅需要借助此层压就可将各层粘合在一起，从而可避免额外加工及设备。因此，在所述浆料中成功形成的电路路径不会损害形成衬底一部分的介电层，这是因为浆料组合物的烧结和/或熔化点低于所述介电层的烧结和/或熔化点。据信，具有用于互连电导体的本文所界定的有机介电材料及极好导电浆料作为其一部分的电路化衬底将构成所属技术领域的重大进步。另外，相信一种制造所述电路化衬底的方法以及适合使用所述电路化衬底的电组合件也将构成重大技术进步。
发明内容
因此，本发明的主要目的在于改进电路化衬底技术。
本发明的另一目的是提供一种具有新颖且独特的导电介质的电路化衬底，所述导电介质呈导电浆料形式以因此确保改进与所述浆料实体接触的电元件之间的电连接。
本发明的另一目的是提供一种多层电路化衬底组合件，其包含两个或更多个粘合在一起的衬底以形成可使用的更大结构，例如，作为PCB或芯片载体。
本发明的又一目的是提供一种适合利用本文所界定电路化衬底作为其一部分的电组合件。
按照本发明的一个方面，提供一种电路化衬底，其包括第一及第二隔离导电层、至少一个包含第一及第二对立表面的有机介电层、至少一个大体上位于所述隔离导电层之间的有机介电层、至少一个位于所述有机介电层内且自所述第一导电层延伸到所述第二导电层的开口、及一定量位于所述开口内的导电浆料，此一定量导电浆料包含至少一个包含多个纳米粒子层的金属组份且电耦合隔离导电层。
按照本发明的另一方面，提供一种制造电路化衬底的方法，所述方法包括提供第一导电层，提供至少一个包含第一及第二对立表面的有机介电层、提供第二导电层并定位此第二层以使所述有机介电层大体上位于所述导电层之间，在所述介电层内形成至少一个开口且使其自所述第一导电层延伸到所述第二导电层、及将一定量导电浆料置于所述开口内，此一定量导电浆料包含至少一种包含多个纳米粒子的金属组份且电耦合所述第一及第二导电层。
附图说明
图1-4为剖视侧视图，其展示按照本发明的一个实施例制造电路化衬底的步骤；
图5阐明一可在图4衬底上实施以能够更佳地使所述衬底用作中间衬底(例如，可用于下图6中所示组合件)的可选步骤；
图6为一分解剖视侧视图，其展示本发明一个实施例的多层电路化衬底组合件的各部分；
图7为两个可利用一个或多个本发明电路化衬底的电组合件实例的侧视图；且
图8为适合使用至少一个本发明电路化衬底的信息处理系统的透视图。
具体实施方式
为更好地理解本发明以及其其他和另外目的、优点和能力，结合上述图式对以下揭示内容和所附权利要求书做出参考。在不同的图中出现的同样的“附图标记”，其指代的是相同的元件。
如本文所用术语“电路化衬底”在一个实施例中意谓包含具有至少一个(且优选为多个)介电层、至少两个(且优选为更多个)导电层及至少一个(且优选为多个)延伸经过所述介电层且互连所述两个导电层的开口的衬底。所述导电层各自可包含一个或多个导体(例如，信号线路及/或衬垫)。重要地，组成所述至少一个介电层的介电材料必须拥有大于本文所界定导电浆料熔点的熔点。所述介电材料的实例包含：经纤维玻璃强化的环氧树脂(“FR-4”)、聚四氟乙烯(Teflon)、聚酰亚胺、聚酰胺、氰酸酯树脂、可光成像的材料及其他类似材料。这些介电材料中的某些也可以界定为具有“耐高温”性质，意谓所述层在足够长的时期(通常为约2小时时间)内承受大于约350℃的温度以促成所述层与其他层/衬底成功地层压在一起且所述介电材料不会降解成低分子量片段。当前已知的所述材料的一个实例是由Rogers公司(Rogers，康涅狄格(Connecticut))以产品名“RO2800”介电材料销售。“RO2800”是Rogers公司的商标。可为粉末、信号和/或接地层的用于导电层的材料可为铜或铜合金，但可进一步包含或由诸如镍、铝、金等额外金属或其合金构成。
如本文用于界定本文所教示焊料浆料组合物的一种成份的术语“导电聚合物”意谓一种在没有添加其他电材料时自身可以导电的聚合物材料。所述材料的实例阐述于下文中。
如本文所用术语“导电浆料”意谓一种适合在衬底的开口中以及在形成部分此衬底导电平面一部分的导体之间使用的导电浆料组合物。所述导电浆料的实例界定于下文中。
术语“电组合件”意谓至少一个如本文所界定电路化衬底与至少一个电耦合至其并形成所述组合件一部分的电组件(界定于下文中)的组合。已知所述组合件的实例包含芯片载体，其包含一个或多个半导体芯片作为电组件，所述芯片通常位于衬底上且耦合到衬底外表面上的布线(例如，衬垫)或使用一个或多个通孔耦合到内部导体。另一实例为印刷电路板。
如本文所用术语“电组件”意谓诸如半导体芯片及类似产品等组件，其适合置于电路化衬底外部导电表面上且电耦合到所述衬底以便将信号自所述组件传递到衬底中，在所述衬底上所述信号可传递到包括那些也安装在所述衬底上的组件在内的其他组件以及诸如那些所述衬底形成其一部分的较大电系统等其他组件上。此术语应足够广泛以涵盖芯片载体，这是因为芯片载体也适合置于并电耦合到印刷电路板上。
本文所用术语“信息处理系统”应意谓主要经设计以计算、分类、加工、传输、接收、检索、创立、切换、存储、显示、指明、测量、检测、记录、复制、处理或利用任何形式信息、智能或数据以用于商业、科学、控制或其他目的的任何工具或工具的集合。实例包含个人计算机和诸如计算机服务器、计算机主机等较大处理器。
如本文用于界定本发明组合物内各种粒子的术语“微粒”意谓具有自约1微米(1,000纳米)至约50微米(50,000纳米)的平均大小的粒子。
如本文用于界定本发明组合物内各种粒子的术语“纳米粒子”意谓具有自小于约0.01微米(10纳米)至约1微米(1,000纳米)的平均大小的粒子。
如本文用于界定本文所界定浆料组合物的一种成份的术语“有机物”意谓任一种聚合物或单体材料，优选实例为在本发明PCB介电层中所用同类型的环氧树脂。
如本文所用术语“烧结”意谓界定一种通过将粉末状粒子加热到低于所述粒子熔点的温度来熔化或焊接或扩展所述粒子邻近表面的制程。
术语“通孔”界定于以上背景技术中。
图1-4阐明按照本发明的一个方面来制造电路化衬底的步骤。在图1中，蚀刻(例如，使用包含氯化铜的蚀刻溶液)导电层21(优选为铜片)来界定多个位于其中的开口23。尽管在图1中只绘示了两个开口，但此只意谓代表。在一个实例中，可在具有约52.5毫米(mm)宽×约52.5mm长的尺寸及约0.0356mm厚度的矩形层内提供总数为2500个的开口。在此处所示实施例中，开口23意谓在最终衬底中形成“间隙”开口以便可在所述衬底内形成导电开口(如本文所界定“通孔”)且使其延伸经过所述衬底而不会电接触导电层21。在PCB技术中已知“间隙”开口且认为进一步界定是不必要的。在本发明中优选层21以提供可用作本发明电路化衬底的某些电路系统的电源或接地件的中间导电层。如下文会界定，出于此目的，即将用于衬底的至少一个通孔应电连接到层21。
在图2中，展示层21与对立介电层25和25′以及对立导电层27和27′对齐，所述后两个导电层分别毗邻各介电层25及25′的外表面定向。层27及27′优选也为铜且可拥有与层21相同的尺寸，但所述层的厚度可不同于层21的厚度，此厚度的一个实例为约0.012mm。在此实施例中(以及在本文所界定的其他实施例中)，选择各介电层25及25′以使其熔化温度可足够高以容许烧结及(可能地)熔化这些介电层中开口的导电浆料(界定于下文中)而不会熔化所述介电材料自身。由于通过下文及本文其他地方的说明来理解的原因，这表示本发明的一个重要方面。在一个实施例中，所述介电材料可称作高温介电层，意谓其能够在足够长的时期内承受大于约350℃的温度以促成将所述层与即将形成衬底的其它成份或(在一个实施例中)由两个或更多个层压在一起的衬底构成的多层衬底组合件成功地层压在一起。目前已知的此材料的优选实例为上述由Rogers公司出售的“RO2800”介电材料。“RO2800”为具有低介电常数的聚四氟乙烯(PTFE)复合材料且包含熔融硅石作为一种组合物成份。其被列为0％水溶性且具有2.1的比重。各层25和25′具有约0.05mm的初始厚度。现将图2的对齐的子组合件层压在一起以形成一“夹层”，如现在于图3中所见。可使用常规的层压工艺和设备。在一个实例中，可在约365℃的温度下使用约2000磅/平方英寸(PSI)的压力将图2中所示的5个层层压约125分钟时期。
尽管已经阐述可使用两个介电层及三个导电层，但应理解，在本发明的最广泛方面中，只需要一个介电层及两个导电层，将即将在本文中形成的通孔连接(使用本文所教示导电浆料)设计为通过中间介电层与两个导电层内部连接。如也可在图3中所见，由于层25和25′在层压期间会“掺合”，因此有效地层压图2的多个层大体上可产生单一组合介电层。如所述，中间导电层21的使用可进一步加强最终衬底的性能。如在图3中所示结构也可以称作“核心”衬底，意谓其可与其他衬底对齐并粘合以形成多层衬底，例如，PCB。
所得层压结构31展示于图3中。当自具有以上初始厚度尺寸的图2的层压缩时，层压结构31可拥有约0.160mm的总厚度。在层压后，在结构31内形成多个开口33，优选地，使用激光或机械钻孔。在一个实例中，可提供总数为5600个的开口，每个优选具有约0.050mm的直径。如以上所述，层25和25′的介电材料已“掺合”从而借助层压步骤在间隙开口23内延伸，以便于此组合(在此区域中)材料现在形成位于层21内的部分开口33的侧壁。而且，应注意开口23在所述层压结构的外部具有层27和27′的导电材料作为壁。图3还展示开口33在所述结构内于远离开口23的位置处形成以使图3右侧的开口与中间导电层21实体接触，在以上也有所述。因此，此特殊开口33在层21处会包含导电材料的侧壁，不同于图3左侧的另外两个开口。如下文所说明，此表示提供选定本发明元件电耦合的替代手段。
在图4中，对各开口33进行镀敷(优选用铜)以形成内导电层35。重要地，此在制造本发明衬底中是一可选步骤，这是因为可能省略所述步骤且仍可在此提供导电通孔(通过使用界定于下文中的导电浆料)。在某些情况下需要薄加强镀层以提供甚至更强的连接。完成所述镀敷的优选方法是使用无电解铜“快速”敷镀。此镀敷制程通常由下述四项操作构成：清洁；激活；加速；及沉积。在清洁阶段期间，自暴露金属表面移除有机污染物。激活包含浸泡于催化剂浴中，所述催化剂浴通常包含氢氯酸及(可能)氯化锡或氯化钠，且在氢氯酸、氯化锡及氯化钯的浴中激活。锡离子(Sn+2)可将钯离子(Pd+2)还原成钯，钯沉积在所述衬底上。可借助诸如氟硼酸或硫酸等加速剂与肼选择性地移除残余Sn+2及Sn+4。无电解铜化学物质的主要成份包含氢氧化钠、甲醛、EDTA(或其他螯合物)及铜盐。在钯作为催化剂的复杂反应中，甲醛将铜离子还原成金属铜。每个层35具有只有约0.001mm的厚度。在图4中可见右侧镀敷开口电耦合到内层21，这是因为所述镀层沉积于层21的暴露区。在图4中左侧的另外两个开口的镀层与层25和25′以及外部导电层27和27′的界定介电材料接触。右侧开口33也与外部导电层27和27′接触。还应理解，形成镀敷层35在形成如本文界定衬底中为一可选步骤，但在进一步确保在所述结构的这些部分中形成完好导电路径的某些电路设计中可为优选。
接下来的步骤(也展示于图4中)涉及在每个镀敷开口内沉积导电浆料41。可使用常规的浆料印刷制程或借助惯用针管分散来完成此沉积。重要地，在此实施例中所用导电浆料包含包含纳米粒子的金属组份。可形成所述纳米粒子的金属包含铜、银、金、银涂覆的铜、金涂覆的铜、及其合金。在本发明的一个实施例中，可使用具有银纳米粒子的导电浆料。取决于烧结(及可能地，熔化)所述导电浆料从而通过所述浆料形成完好的导电路径所需要的期望烧结(及可能地，熔化)温度，本文所用导电浆料组合物可进一步包含额外成份。所述成份可包含金属(包含银)微粒、焊料微粒且在某些情形中，添加导电聚合物且甚至还添加有机物。可成功地用于本文的各种组合物的若干实例提供于下文中。应理解，本发明的一重要方面为导电浆料在置于对应开口中时将能够经受烧结阶段(其中所选定纳米粒子会烧结)从而通过所述组合物形成若干邻接电路路径。除了烧结粒子外，所述组合物还可包含可熔化以借此形成其他邻接电路流路的成份(例如，金属或焊料微粒)。重要地，如果使用这些添加的成份，则直到至少烧结已经开始且(可能地)在烧结完成后才发生熔化。此制程的结果当然是两电路路径的形成，所述电路路径是通过烧结和熔化，从而借助其中所存在导电浆料确保极佳导电通孔来形成。
可用于本文所教示组合物的适宜额外金属(包含焊料)成份可称作低熔点(LMP)冶金且与主要金属(例如，银或银-铜混合物)纳米粒子混合。这些成份包含锡-铅、铋-锡、铋-锡-铁、锡、锡-银、锡-金、锡-银-锌、锡-银-锌-铜、锡-铋-银、锡-铜、锡-铜-银、锡-铟-银、锡-锑、锡-锌、锡-锌-铟、基于铜的焊料及其合金。这些次要的LMP冶金具有大于主要金属熔点的熔点，从而在有效地烧结主要金属时熔化，或这些LMP冶金可在烧结期间开始熔化，此取决于所述LMP冶金的熔点与对应主要金属熔点的接近程度。可根据下文所提供实例及表进一步理解此关系。
在附加实例和表中进一步可见，本文所教示某些组合物可包含导电聚合物作为其一部分。可接受的导电聚合物包含掺杂(或经衍生)聚苯胺、聚吡咯、聚噻吩及固有的导电聚合物。这些聚合物在所属技术领域中为已知的且认为不必进行进一步描述。
本文组合物还可包含界定为有机物的物质。如所述，此有机物的一个实例为环氧树脂。可能为其他物质。
最后，使用溶剂将选定组合物形成所述组合物的浆液或“墨水”且因此致使所述组合物更适用于针管分散或其他形式的精密沉积，例如，丝网/模板或喷墨印刷。本文可用溶剂的一个具体实例为丙二醇甲基醚乙酸酯。概括地说，人们确定在使用导电聚合物时，在某些情况下，还需要使用溶剂，当有机物总含量占所述组合物的小于约10重量％时。
下列表表示某些浆料组合物实例及所述浆料组合物的最终烧结温度，所述浆料组合物包含在某些实例中与银微粒组合的主要纳米粒子金属银。向这些特殊组合物中添加适宜LMP金属，其拥有高于或甚至大体上等于对应的主要金属熔点的熔点。SAC意谓锡-银-铜(Sn-Ag-Cu)且在一个更具体地实例中，为96.5重量％锡、3重量％银及0.5重量％铜。所示百分比是以重量计，在添加LMP冶金之前添加银。
                              表
含银组合物                 烧结温度             适宜LMP冶金
(粒子大小，纳米)           (摄氏度)             (熔点，摄氏度-粒子大小，纳米)
银(5-10)                   130                  锡-铅(183-10,000)，锡(232-5,000)，
                                                SAC(220-25,000)
银(5000)-80％+银(15)-200                        锡(232-5,000)，SAC(220-25,000).
20％
银(5000)-80％+             220                  锡(232-5,000)，SAC(220-25,000).
银(15)-10％+
银(70)-10％
银(5000)-80％+             235-240              锡(232-5,000)
银(70)
银(5000)                   350
由此表可见应谨慎地选择LMP冶金的熔点以使其大于对应的银(包含经组合的银)烧结温度，或在某些情况下，大体上与之相同以便在LMP冶金熔化之前或期间发生银烧结。优选地，在烧结后发生熔化以避免因熔化干扰烧结制程而可能出现的烧结困难。
由此表还可见烧结温度随粒子大小减小而降低。而且，向包含微粒的粉末中添加纳米粒子也可以降低总体烧结温度。在下列实例3中所界定方法表示一种组合纳米粒子及微粒的新颖方法。
以上组合物及下列实例仅为实例且并非欲限制本发明的范围。下列实例还表示导电浆料组合物的各种组合以及用于按照本发明的各个方面制备所述浆料组合物的方法。
实例1
将50克(gm)环脂族环氧树脂(例如，由联合碳化物公司(Union CarbideCorporation)，丹伯里(Danbury)，康涅狄格州(Connecticut)以商品名称“ERL-4211”出售的树脂)与约50gm六氢-4-甲基酞酐及0.4gm N，N二甲基苄胺混合。将所述混合溶液搅拌10分钟以确保均匀混合。将1gm具有15nm之平均粒子大小的银纳米粒子与4gm具有5微米之平均粒子大小的银微粒充分混合。将5gm此混合银添加到1gm环脂族环氧树脂混合溶液中并形成一可印刷浆料且在铜衬底上印刷一层此浆料材料。随后在大约200℃下将此层固化约2小时且在240℃下约1小时。量测得固化浆料(3英寸长及0.003平方英寸横截面积)的电阻为约7毫欧姆(mΩ)。量测得所述浆料在200℃下固化约2小时后的电阻为约24毫欧姆(mΩ)。还将一层此浆料沉积在Cu箔上并在200℃下层压2小时。此层压结构的机械强度为约2000p.s.i。将4gm此浆料添加到其中环氧树脂包含约5％导电聚合物的另一微小(平均粒子大小为5微米)填充有银的环氧树脂系统中并形成可印刷浆料。将一层此浆料材料印刷在铜衬底上。随后将此层在大约200℃下固化约2小时且在240℃下约1小时。量测得固化浆料(3英寸长及0.003平方英寸横截面积)的电阻为约27毫欧姆(mΩ)。量测得浆料在200℃下固化约2小时后的电阻为约32毫欧姆(mΩ)。也将一层此浆料沉积在Cu箔上并在200℃下将其层压2小时。此层压结构的机械强度为约3000p.s.i。
实例2
将50克(gm)“ERL-4211”环氧树脂与约50gm六氢-4-甲基酞酐及0.4gm N，N二甲基苄胺混合。将所述混合溶液搅拌10分钟以确保均匀混合。将20gm具有5微米平均粒子大小的银微粒与5gm具有0.07微米D90粒子大小(D90意谓90％的粒子具有小于或等于0.07微米的直径)的银纳米粒子充分地混合。将25gm此混合银添加到4gm混合有环脂族环氧树脂的混合溶液中并形成可印刷浆料。将一层此浆料材料印刷在铜衬底上。随后将此层在大约200℃下固化约2小时及在240℃下约1小时。量测得固化浆料(3英寸长及0.003平方英寸横截面积)的电阻为约18毫欧姆(mΩ)。量测得所述浆料在200℃下固化约3小时后的电阻为约34毫欧姆(mΩ)。再将一层此浆料沉积在Cu箔上并在200℃下层压2小时。此层压结构的机械强度为约1900p.s.i。将4gm此浆料添加到其中环氧树脂包含约5％导电聚合物的微粒(平均粒子大小为5微米)填充有银的环氧树脂系统中并形成可印刷浆料。将一层此浆料材料印刷在铜衬底上。随后将此层在大约200℃下固化约2小时且在240℃下约1小时。量测得固化浆料(3英寸长及0.003平方英寸横截面积)的电阻为约30毫欧姆(mΩ)。量测得所述浆料在200℃下固化约3小时后的电阻为约40毫欧姆(mΩ)。还将一层此浆料沉积在Cu箔上并将其在200℃下层压2小时。此层压结构的机械强度为约2800p.s.i。
实例3
将50gm微粒银与50gm硝酸银溶液及50gm皂碱液混合并超声处理60分钟。将50ml甲醛溶液添加到所述混合银溶液中并再超声处理90分钟且搅拌30分钟。所述皂碱液用于降低所述溶液的表面张力。较低表面张力溶液将具有优选微粒银分散。在室温下通过甲醛将所述硝酸银还原成纳米粒子化银胶体。接下来将具有50nm平均粒径的纳米粒子级银均匀地沉积在银微粒表面。在完成所述化学还原之后，用乙醇洗涤所述悬浮液，此可沉淀出银胶体。此洗涤步骤再重复两次以便最终可回收相对纯的银纳米粒子及其中银纳米粒子均匀地分布于整个混合物中的微粒银混合物。对此混合银组合物进行空气干燥并在125℃下加热1小时以自所述混合物移除残余有机物。在实例3中所界定用于将纳米粒子纳入微粒组合物中的方法表示一种实现此目的的新颖方法。如所述，此方法涉及在微粒(此处为银)的表面上自溶液直接且均匀地沉积所述纳米粒子。
实例4
将50gm“ERL-4211”环脂族环氧树脂与约50gm六氢-4-甲基酞酐及0.4gm N，N二甲基苄胺混合。将所述混合溶液搅拌10分钟以确保均匀混合。将10gm银纳米粒子及微粒混合物(在实例3中制得)及0.5gm锡-银-铜微粒(平均粒子大小为10微米)添加到2gm环脂族环氧树脂混合溶液中并形成可印刷浆料。将一层此浆料材料印刷在铜衬底上。随后将此层在大约200℃下固化约2小时且在265℃下约1小时。量测得固化电阻器(3英寸长及0.003平方英寸横截面积)的电阻为约10毫欧姆(mΩ)。
实例5
将50gm“ERL-4211”环脂族环氧树脂与约50gm六氢-4-甲基酞酐及0.4gm N，N二甲基苄胺混合。将所述混合溶液搅拌10分钟以确保均匀混合。将10gm银纳米粒子及微粒混合物(在实例3中制得)添加到2gm环脂族环氧树脂混合溶液中且形成可印刷浆料。将一层此浆料材料印刷在铜衬底上。随后将此层在大约200℃下固化约2小时及在265℃下约1小时。量测得固化电阻器(3英寸长及0.003平方英寸横截面积)的电阻为约6.5毫欧姆(mΩ)。
实例6
将8gm SAC(Sn 95.5重量％，Ag 3.9重量％及Cu 0.6重量％)浆料与2gm银纳米粒子(平均粒子大小为15nm)、4gm银纳米粒子(D90粒子大小为0.07微米)及6gm微粒银(平均粒子大小为5微米)在甲基乙基酮(MEK)溶剂中充分混合。随后对所述试样进行空气干燥并添加1gm PGMEA(丙二醇甲基醚乙酸酯)以制造浆料。将一层此浆料材料沉积在铜衬底上。随后将此层在大约200℃下固化约2小时且在240℃下约1小时。量测得固化浆料的电阻为约8毫欧姆(mΩ)。将4gm此SAC-银浆料与16.6gm含有90重量％银、6重量％环氧树脂及4重量％PGMEA的银浆料混合。此混合物含有5重量％导电聚合物。将一层此浆料材料沉积在铜衬底上。随后将此层在大约200℃下固化约2小时.量测得固化浆料的电阻为约28毫欧姆(mΩ)。将另一层此浆料材料沉积在铜衬底上。随后将此层在大约200℃下固化约2小时及在240℃下约1小时。量测得固化浆料的电阻为约9毫欧姆(mΩ)。
实例7
对具有12微米铜制外层的6密耳厚电介质进行激光钻孔以制造50微米直径孔，随后用包含90重量％导电填充剂(40重量％铜、40重量％锡及20重量％锡-铅)、8重量％环氧树脂及2重量％PGMEA的基于LMP的导电浆料填充所述孔。随后将此组合物在190℃下固化40分钟。随后在电镀槽中将具有固化浆料的电介质浸泡于锡-铅电解溶液中且在26℃下剧烈搅拌。使用锡-铅棒作为阳极且使用具有固化浆料的电介质作为阴极材料以用于电镀制程。将约30安培每平方英寸的电流施加于铜表面的锡-铅焊料电镀层/涂层。将一薄层焊料沉积在铜表面上。自所述电解溶液移除焊料和经铜涂覆的固化导电粘着剂并用水洗涤且在室温下进行空气干燥。
实例8
对具有12微米铜制外层的6密耳厚电介质进行激光钻孔以制造50微米直径孔，随后用含有88重量％银微粒(平均粒子大小为5微米)及12重量％环脂族环氧树脂的银导电浆料填充所述孔且随后在180℃下部分固化40分钟。随后施加、暴露、显影一薄层光阻剂以暴露浆料填充剂孔。随后在65℃下将具有部分固化浆料的电介质浸泡于浸渍锡溶液中。存于所述浆料中的锡仅选择性地涂覆暴露铜表面。将一薄层锡沉积在铜表面上。随后自所述浸渍锡溶液移除此经锡涂覆且经粘着剂填充的衬底并用水洗涤且在室温下进行空气干燥。剥除光阻剂并用氨溶液蚀刻暴露外部铜。
应理解，熔化冶金(例如，焊料微粒)的作用是在最终衬底结构中通过所述浆料提供改进电连接。重要地，如上文所界定主要纳米粒子金属会烧结且如果添加额外的LMP冶金，则可能包含额外导电聚合物(且，如果需要，为有机物)，这些添加的LMP冶金在后续层压程序中也会熔化，例如，当图4结构(或图5的结构)与其他介电质和导电层粘合以形成(例如)诸如大PCB等较大多层衬底时。在此层压期间所产生的热量为已知且为将各层充分地粘合(层压)在一起形成此较厚电路化衬底所必需。所述浆料组合物的各成份会因此烧结且可能熔化以通过所述浆料形成一系列互连路径，从而改进所形成连接。所述结构的介电层也是无害的，这是因为这些层具有高于所述烧结及熔化温度的熔点且能够承受层压温度。
当所述浆料包含铜作为其基本组份时，还可能在导电浆料41的外部暴露表面上沉积浸渍锡、锡-铅或锡-金涂料。此涂料(层)的存在有助于阻止铜蚀刻(可在移除外部导电层27和27′期间发生)，从而确保铜在层压后可保持其需要的导电性。
图5表示替代结构31′，其可自图4的衬底31形成。如所述，衬底31′可更有效地用作互连衬底，其中所述导电浆料在其他衬底上会与导体衔接，从而自耦合衬底形成一系列导电路径。此形态的一个实例在下文中示于图6中。此中间衬底31′因此能够通过所述浆料使用烧结及(可能)熔化形成的电路径提供多个电连接。衬底31′与图4的衬底31相似，只是移除外部导电层27和27′(及在所述层27和27′上的镀敷内部层35部分)。此移除(优选通过蚀刻)留下向所述衬底主体部分外侧突出的导电浆料部分且因此更适合接入其他衬底的导体，例如，在图6中所示(及下文所说明)。还应理解：图4的衬底31可用作此互连结构，例如，通过在衬底31与其他衬底之间提供其中形成有开口的中间电介质层(一个实例为已知“预浸胶”电介质)以在衬底孔41内容纳浆料而达成。当层压所述衬底时，此浆料会借助所述中间介电层移除并进入其他衬底的对应开口中或挤压在对置表面上的导体或衬垫。任一种方式都可以使用所述浆料作为互连介质完成有效的连接。
图6表示本发明一个实施例的多层电路化衬底组合件51的一个实例。组合件51利用图5的电路化衬底31′作为内部连接体来电耦合两个对立衬底53和55。每个衬底53和55可包含至少一个介电层57(优选为两个，包含第二层57′)及至少一个导电层61(每个导电层优选具有两个额外的外部导电层63和63′，这些添加层中的一个或两个都呈具有多个电导体65的信号层形式(在图6中，这些优选为信号线路路或衬垫)作为其一部分。用于衬底53及55的每个介电层的介电材料优选为耐高温电介质且优选为与在上文中所界定互连衬底31′的层25和25′所用材料相同的材料。衬底53和55还可包含多个通孔(包含呈PTH 71或“盲”通路71′形式)以便电耦合到所述衬底的指定导电元件。对齐在图6中所示3个衬底以确保在对应导电元件之间(尤其是在突出浆料41区段与对立衬底的对应对置导电元件之间)的后续电连接。例如，衬底31右侧的浆料41展示与在上部衬底53底表面上的对应下部导体65对齐，同时对齐此相同浆料的下部突出区段以连接到位于下部衬底55上表面上的“盲”通路(通孔)71′的上部导电部分。还应理解，此上部导电部分还表示诸如导体65等电“导体”，这是因为能够通过浆料衔接且因此电耦合至其。当将图6的3个衬底层压在一起时，在上部衬底53的下部右侧衬垫65与下部衬底55的内导电层61之间因此形成合适的电路。可容易地辨别若干其他电路与使用这3个衬底形成的结构且并认为不必进行进一步描述。
在所属领域已知的温度及压力下使用常规层压设备完成以上层压且如所述，以所界定方式对浆料组合物实施烧结(及熔化，如果适当)。在一个实施例中，可在自约1700PSI至约2300 PSI的压力范围内完成层压，历时约3小时的总时期。在此时期期间，层压温度在约45分钟内自约21℃的初始环境温度升高到约364℃，且在该升高温度下保持约125分钟的时间。随后在约100分钟的时期中将温度减少到约260℃且随后在上文界定的总时期中的剩余分钟的时间内到达约177℃的温度，此后温度降低到初始环境温度。当层压具有上文所界定的电介材料和导电浆料的衬底时，认为此层压程序为成功的。对于替代材料来说将很可能需要其他温度、时间和压力。
图6中所示3个衬底实施例仅为代表性的且并不意欲限制本发明。本发明范围涵盖组合若干额外衬底，包含利用两个或更多个在图5中所示互连衬底与四个或更多个由衬底53和55表示的衬底类型以形成具有许多额外导电层及(因此)可操作性能的其他多层组合件。应理解，这些额外衬底还可使用本文所教示独特的方法来形成。例如，可通过在中间导电层61上层压两个耐高温介电层(如果需要，则在形成间隙开口后)来形成衬底53且随后形成具有所示需要深度的通孔71和71′。可使用在PCB技术中已知的常规光刻工艺来形成外部电路层，其中用适宜光阻剂覆盖外部铜层，使所述光阻剂显影以暴露一图案且随后蚀刻所述结构以去除不需要(暴露)的铜进而产生需要的图案。如所述，已知此工艺且并不认为需要进一步说明。如上文所说明，所述导电浆料在具有指定介电层的经镀敷或未经镀敷开口内可用作导电介质。另外，所述浆料可用于在配对衬底上简单地耦合电导体。这些导体可使用所述常规光刻工艺形成且用作层-导体“子组合结构”的信号线路或衬垫。这些“子组合结构”与其对应的对面(例如，第一)表面上的相应彼此也面对的导体对齐。本文所界定导电浆料类型通过(优选)被施加在1个“子组合结构”(在其导体上)而定位于两对置导体之间(例如，使用针管分散器或印刷操作)。随后使用常规设备层压所述子组合结构并形成电路化衬底，因此此衬底最少包含两个使用本文所教示导电浆料电耦合的导体(优选为两个各自包含多个所述导体的导电平面)。此结构还将最少包含两个分别支承所述导电平面的介电层，但层压的热量及压力可将两者大体“掺合”为一体。还可以添加其他导电层及介电层以形成较厚的多层结构。
为了产生上文所界定电组合件类型，随后连接使用本文教示形成的电路化衬底与一个或多个电组件(例如，半导体芯片)。在一个实施例中，可使用焊料球状连接器及常规“C-4”钎焊连结技术完成此连接。“C-4”代表“受控崩溃芯片连接”，其中焊料球连接芯片下侧的接触位点与电路化衬底上表面的导体。此连接形式为所属领域所熟知且进一步在下文中说明。
图7表示在较大电子组合件103中使用的本文所教示所述电路化衬底电组合件的实例。数字105指示的一个组合件可形成较大芯片载体组合件106的一部分，而数字107指示的组合件可为PCB，所述PCB被设计为其上具有与其电耦合的载体组合件106。因此，本文所教示各组合件可结合其他所述组合件起作用且因此提供用于更大结构的本文所教示改进导电浆料连接。如以上所述，每个组合件包含一个或多个本文所教示电路化衬底。例如，载体106的衬底组合件105可具有在图6中形成的组合件构造。在此情况下，使用多个上述焊料球95′(优选为常规锡-铅组合物)将芯片载体106的组合件105优选安装并电耦合到PCB 107，而所述芯片载体106具有位于其上的半导体芯片109并使用第二多个焊料球95＂(优选也为常规的锡-铅组合物)电连接到组合件105的上部。在两种情况下，外部衬垫(即，在衬底53上表面上的衬垫65)可作为焊料衬垫起作用，设计为具有位于其上的焊料球且在适当位置流回一次。下伏PCB 107的上部衬垫可具有类似功能以容纳焊料球95′。如果PCB 107与图6的结构具有相同或类似构造，则衬底53的上部导体65可具有此功能。芯片载体组合件106还可包含热耦合到芯片109的散热片110(例如，使用导热浆料111)且借助适当支座113定位于所述载体的上表面，如所属领域中所知。利用封装剂材料(未示出)来大体上包裹所述芯片也属于那些所属领域人员的能力所及范围而且如果使用此封装剂材料，则可能会消除对散热片的需要。封装剂材料也可能在多个下部焊料球95′附近。使用常规的线焊来耦合芯片109也属于本发明的范围，其中在芯片导体位点与下伏衬底上对应导体衬垫之间焊接多条细导线(未示出)。
在图8中，展示一种信息处理系统121，其优选为个人计算机、大型计算机或计算机服务器。所属领域已知的其他类型信息处理系统，包含诸如行动电话、电视等熟知产品也可以利用本发明的教示内容。按照本文教示内容形成的电路化衬底组合件可作为PCB 107(显示为隐藏)和/或芯片载体106(也显示为隐藏)用于系统121。所述电路化衬底组合件可作为母板用于系统121或通常作为一个或多个个别PCB用于所述系统。如人们所知，计算机和类似系统121通常包含于适宜金属或绝缘外壳(例如，通过数字123所示)—其中适当通风(如果需要)—以及系统设计操作者可在外部进行系统操作的设备中。这些类型的信息处理系统的其余元件为所属技术已知且认为不必进行进一步描述。
因此，已经展示并说明一种其中通过使用一新颖及独特的导电浆料调配物可能实现高效电连接的电路化衬底，所述导电浆料调配物利用包含纳米粒子的金属组份及(可能)其他金属微粒(以及可能的导电聚合物材料和诸如环氧树脂等有机材料)作为其一部分。如本文所教示衬底包含具有实质类似于或大于所述导电浆料烧结点和熔点之熔点的介电材料以确保由于层压而可发生的烧结及可能熔化。所述衬底的各个实施例可结合在一起来形成较大、多层衬底组合件，其可在诸如信息处理系统等电子结构中利用。所述系统因此能够得益于本发明的独特有利特征。而且，烧结浆料组合物以及烧结和熔化组合物二者的形成产生了可降低其中电路径电阻的组合物并可形成牢固且可靠的电连接。
虽然已展示和描述如今认为是本发明的优选实施例的实施例，但那些所属领域的技术人员将显而易见，可在不脱离由所附权利要求书界定的本发明范围的情况下，对本发明作各种变化和修改。如本文界定本发明也能够传输常规和高速度(频率)信号两者，后者的速率为约1千兆位/秒到约10千兆位/秒，同时大体上防止阻抗干扰。本发明也能够使用许多常规PCB工艺来实施，以便确保减少成本且方便制造。<}86{>即，用于组合本发明的电路化衬底的优选方法优选地包括使用常规层压设备及工艺作为所述方法的一部分，其中在其上或其内具有指定电路和/或导电元件(面)的介电层以与彼此对准的方式“堆积”且经受相对较高压力和温度历时界定的时期。

Claims (17)

1.一种电路化衬底，其包括：
第一及第二隔离导电层；
至少一个包含第一及第二对立表面的有机介电层，所述至少一个有机介电层大体上位于所述第一与第二隔离导电层之间；
至少一个开口，其位于所述至少一个有机介电层内且从所述第一隔离导电层延伸到所述第二隔离导电层；及
一定量位于所述至少一个开口内的导电浆料，所述定量的导电浆料包含至少一种包含多个纳米粒子的金属组份且与所述第一及第二隔离导电层电耦合。
2.如权利要求1所述的电路化衬底，其中所述至少一个有机介电层由选自由下述材料组成的群组的材料构成：经纤维玻璃强化的环氧树脂、聚四氟乙烯、聚酰亚胺、聚酰胺、氰酸酯树脂、可光成像的材料及其组合。
3.如权利要求1所述的电路化衬底，其中所述至少一个开口为通孔。
4.如权利要求1所述的电路化衬底，其中所述金属组份选自由下述金属组成的群组：铜、银、金、锌、镉、钯、铱、钌、锇、铑、铂、铁、钴、镍、铟、锡、锑、铅、铋及其合金。
5.如权利要求1所述的电路化衬底，其中所述定量的位于所述至少一个开口内的导电浆料进一步包含焊料粒子作为其一部分。
6.如权利要求5所述的电路化衬底，其中所述焊料选自由下述物质组成的群组：锡-铅、铋-锡、铋-锡-铁、锡、锡-银、锡-金、锡-银-锌、锡-银-锌-铜、锡-铋-银、锡-铜、锡-铜-银、锡-铟-银、锡-锑、锡-锌、锡-锌-铟、基于铜的焊料、及其合金。
7.如权利要求5所述的电路化衬底，其中所述焊料粒子具有微粒大小。
8.如权利要求7所述的电路化衬底，其中所述定量的位于所述至少一个开口内的导电浆料进一步包含导电聚合物。
9.如权利要求8所述的电路化衬底，其中所述定量的位于所述至少一个开口内的导电浆料进一步包含有机材料。
10.如权利要求9所述的电路化衬底，其中所述有机材料包括环氧树脂。
11.如权利要求1所述的电路化衬底，其中所述定量的位于所述至少一个开口内的导电浆料进一步包含具有微粒大小粒子的第二金属组份。
12.如权利要求11所述的电路化衬底，其中所述定量的位于所述至少一个开口内的导电浆料进一步包含导电聚合物。
13.如权利要求12所述的电路化衬底，其中所述定量的位于所述至少一个开口内的导电浆料进一步包含有机材料。
14.如权利要求13所述的电路化衬底，其中所述有机材料包括环氧树脂。
15.如权利要求1所述的电路化衬底，其中所述定量的位于所述至少一个开口内的导电浆料进一步包含导电聚合物。
16.如权利要求15所述的电路化衬底，其中所述定量的位于所述至少一个开口内的导电浆料进一步包含有机材料。
17.如权利要求1所述的电路化衬底，其进一步包含至少一个与所述导电浆料电耦合的电组件，所述电路化衬底及所述至少一个电组件形成一电组合件。
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CN (1) CN101370353A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840746A (zh) * 2009-03-18 2010-09-22 伊顿公司 含纳米颗粒层的电界面
CN104780722A (zh) * 2013-10-28 2015-07-15 弗莱克斯电子有限责任公司 用于填充热导通孔的纳米铜焊料
CN105636355A (zh) * 2016-03-07 2016-06-01 胜宏科技（惠州）股份有限公司 一种金属基板槽孔填胶方法
CN108807194A (zh) * 2013-10-31 2018-11-13 恩智浦美国有限公司 使用低温过程的高温半导体器件封装和结构的方法及装置
CN110010575A (zh) * 2018-12-25 2019-07-12 浙江集迈科微电子有限公司 一种栓塞互联式的tsv结构及其制作方法
CN110446370A (zh) * 2019-07-23 2019-11-12 河南博美通电子科技有限公司 一种高精度铝基板和柔性板表面连续高效焊接工艺
TWI698888B (zh) * 2015-11-24 2020-07-11 日商日立化成股份有限公司 用於改良金屬粒子層的材料屬性的印刷漿料

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8063315B2 (en) * 2005-10-06 2011-11-22 Endicott Interconnect Technologies, Inc. Circuitized substrate with conductive paste, electrical assembly including said circuitized substrate and method of making said substrate
US8142619B2 (en) 2007-05-11 2012-03-27 Sdc Materials Inc. Shape of cone and air input annulus
US7875809B2 (en) * 2007-06-21 2011-01-25 Kinsus Interconnect Technology Corp. Method of fabricating board having high density core layer and structure thereof
US8555491B2 (en) * 2007-07-19 2013-10-15 Alpha Metals, Inc. Methods of attaching a die to a substrate
US8481449B1 (en) 2007-10-15 2013-07-09 SDCmaterials, Inc. Method and system for forming plug and play oxide catalysts
TWI397358B (zh) * 2008-02-14 2013-05-21 Nan Ya Printed Circuit Board 打線基板及其製作方法
JP2010027453A (ja) * 2008-07-22 2010-02-04 Hitachi Cable Ltd 圧着端子付ケーブルおよびその製造方法
EP2405727A1 (en) * 2009-04-02 2012-01-11 Panasonic Corporation Manufacturing method for circuit board, and circuit board
WO2011139619A1 (en) 2010-04-26 2011-11-10 Hsio Technologies, Llc Semiconductor device package adapter
WO2014011232A1 (en) 2012-07-12 2014-01-16 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
US9276336B2 (en) 2009-05-28 2016-03-01 Hsio Technologies, Llc Metalized pad to electrical contact interface
US8955215B2 (en) 2009-05-28 2015-02-17 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2011153298A1 (en) 2010-06-03 2011-12-08 Hsio Technologies, Llc Electrical connector insulator housing
US9196980B2 (en) 2009-06-02 2015-11-24 Hsio Technologies, Llc High performance surface mount electrical interconnect with external biased normal force loading
WO2010147934A1 (en) 2009-06-16 2010-12-23 Hsio Technologies, Llc Semiconductor die terminal
US9232654B2 (en) 2009-06-02 2016-01-05 Hsio Technologies, Llc High performance electrical circuit structure
US8789272B2 (en) 2009-06-02 2014-07-29 Hsio Technologies, Llc Method of making a compliant printed circuit peripheral lead semiconductor test socket
US8955216B2 (en) 2009-06-02 2015-02-17 Hsio Technologies, Llc Method of making a compliant printed circuit peripheral lead semiconductor package
US8610265B2 (en) 2009-06-02 2013-12-17 Hsio Technologies, Llc Compliant core peripheral lead semiconductor test socket
US9276339B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Electrical interconnect IC device socket
WO2010141297A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
WO2012078493A1 (en) 2010-12-06 2012-06-14 Hsio Technologies, Llc Electrical interconnect ic device socket
US8988093B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Bumped semiconductor wafer or die level electrical interconnect
US9613841B2 (en) 2009-06-02 2017-04-04 Hsio Technologies, Llc Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection
WO2010141311A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package
US8912812B2 (en) 2009-06-02 2014-12-16 Hsio Technologies, Llc Compliant printed circuit wafer probe diagnostic tool
US8928344B2 (en) 2009-06-02 2015-01-06 Hsio Technologies, Llc Compliant printed circuit socket diagnostic tool
WO2010141296A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit semiconductor package
US9318862B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Method of making an electronic interconnect
US9930775B2 (en) 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
US8525346B2 (en) * 2009-06-02 2013-09-03 Hsio Technologies, Llc Compliant conductive nano-particle electrical interconnect
US9231328B2 (en) 2009-06-02 2016-01-05 Hsio Technologies, Llc Resilient conductive electrical interconnect
US9277654B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Composite polymer-metal electrical contacts
US9603249B2 (en) 2009-06-02 2017-03-21 Hsio Technologies, Llc Direct metalization of electrical circuit structures
US8987886B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
WO2010141295A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed flexible circuit
US9093767B2 (en) 2009-06-02 2015-07-28 Hsio Technologies, Llc High performance surface mount electrical interconnect
US9699906B2 (en) 2009-06-02 2017-07-04 Hsio Technologies, Llc Hybrid printed circuit assembly with low density main core and embedded high density circuit regions
WO2011002709A1 (en) 2009-06-29 2011-01-06 Hsio Technologies, Llc Compliant printed circuit semiconductor tester interface
US8803539B2 (en) 2009-06-03 2014-08-12 Hsio Technologies, Llc Compliant wafer level probe assembly
WO2010147782A1 (en) 2009-06-16 2010-12-23 Hsio Technologies, Llc Simulated wirebond semiconductor package
US9320144B2 (en) 2009-06-17 2016-04-19 Hsio Technologies, Llc Method of forming a semiconductor socket
US8984748B2 (en) 2009-06-29 2015-03-24 Hsio Technologies, Llc Singulated semiconductor device separable electrical interconnect
JP2011096900A (ja) * 2009-10-30 2011-05-12 Fujitsu Ltd 導電体およびプリント配線板並びにそれらの製造方法
JP5352437B2 (ja) * 2009-11-30 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8652992B2 (en) 2009-12-15 2014-02-18 SDCmaterials, Inc. Pinning and affixing nano-active material
US9149797B2 (en) 2009-12-15 2015-10-06 SDCmaterials, Inc. Catalyst production method and system
US9119309B1 (en) 2009-12-15 2015-08-25 SDCmaterials, Inc. In situ oxide removal, dispersal and drying
US8557727B2 (en) 2009-12-15 2013-10-15 SDCmaterials, Inc. Method of forming a catalyst with inhibited mobility of nano-active material
US8803025B2 (en) * 2009-12-15 2014-08-12 SDCmaterials, Inc. Non-plugging D.C. plasma gun
US9126191B2 (en) 2009-12-15 2015-09-08 SDCmaterials, Inc. Advanced catalysts for automotive applications
US9350093B2 (en) 2010-06-03 2016-05-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US8758067B2 (en) 2010-06-03 2014-06-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US9689897B2 (en) 2010-06-03 2017-06-27 Hsio Technologies, Llc Performance enhanced semiconductor socket
US10159154B2 (en) * 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
JP5581828B2 (ja) * 2010-06-09 2014-09-03 富士通株式会社 積層回路基板および基板製造方法
CN102340933B (zh) * 2010-07-23 2013-10-09 富葵精密组件(深圳)有限公司 电路板的制作方法
US8669202B2 (en) 2011-02-23 2014-03-11 SDCmaterials, Inc. Wet chemical and plasma methods of forming stable PtPd catalysts
US20120291454A1 (en) * 2011-05-20 2012-11-22 Baker Hughes Incorporated Thermoelectric Devices Using Sintered Bonding
JP2014524352A (ja) 2011-08-19 2014-09-22 エスディーシーマテリアルズ， インコーポレイテッド 触媒作用および触媒コンバータに使用するための被覆基材ならびにウォッシュコート組成物で基材を被覆する方法
US8618677B2 (en) * 2012-04-06 2013-12-31 Advanced Semiconductor Engineering, Inc. Wirebonded semiconductor package
JP6117492B2 (ja) * 2012-07-06 2017-04-19 シャープ株式会社 構造体
US9761520B2 (en) 2012-07-10 2017-09-12 Hsio Technologies, Llc Method of making an electrical connector having electrodeposited terminals
US9156025B2 (en) 2012-11-21 2015-10-13 SDCmaterials, Inc. Three-way catalytic converter using nanoparticles
US9511352B2 (en) 2012-11-21 2016-12-06 SDCmaterials, Inc. Three-way catalytic converter using nanoparticles
CN104969372B (zh) * 2013-02-06 2018-01-19 夏普株式会社 发光装置
WO2014203603A1 (ja) * 2013-06-18 2014-12-24 株式会社村田製作所 樹脂多層基板の製造方法
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
US9586179B2 (en) 2013-07-25 2017-03-07 SDCmaterials, Inc. Washcoats and coated substrates for catalytic converters and methods of making and using same
US9521754B1 (en) 2013-08-19 2016-12-13 Multek Technologies Limited Embedded components in a substrate
US9053405B1 (en) 2013-08-27 2015-06-09 Flextronics Ap, Llc Printed RFID circuit
US9801277B1 (en) 2013-08-27 2017-10-24 Flextronics Ap, Llc Bellows interconnect
CA2926135A1 (en) 2013-10-22 2015-04-30 SDCmaterials, Inc. Compositions of lean nox trap
CN106061600A (zh) 2013-10-22 2016-10-26 Sdc材料公司 用于重型柴油机的催化剂设计
CN103533760B (zh) * 2013-10-23 2016-08-17 广东生益科技股份有限公司 多层pcb板内层不导通孔的制作方法
US9736947B1 (en) * 2013-12-16 2017-08-15 Multek Technologies, Ltd. Nano-copper via fill for enhanced thermal conductivity of plated through-hole via
US9687811B2 (en) 2014-03-21 2017-06-27 SDCmaterials, Inc. Compositions for passive NOx adsorption (PNA) systems and methods of making and using same
US9326373B2 (en) * 2014-04-09 2016-04-26 Finisar Corporation Aluminum nitride substrate
US10308830B2 (en) 2014-06-19 2019-06-04 Solvay Specialty Polymers Italy S.P.A. Fluoropolymer composition
US9755335B2 (en) 2015-03-18 2017-09-05 Hsio Technologies, Llc Low profile electrical interconnect with fusion bonded contact retention and solder wick reduction
WO2016176283A1 (en) * 2015-04-28 2016-11-03 Interplex Industries, Inc. Sinter bearing leads
US10009992B2 (en) 2015-12-02 2018-06-26 Multek Technologies Limited PCB hybrid redistribution layer
US9504148B1 (en) * 2015-12-02 2016-11-22 Honeywell Federal Manufacturing & Technologies, Llc Rapid PCB prototyping by selective adhesion
US9807867B2 (en) * 2016-02-04 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of manufacturing the same
CN108713351B (zh) * 2016-03-11 2021-01-15 本田技研工业株式会社 电子电路基板及超声波接合方法
SG11201810491SA (en) * 2016-06-06 2018-12-28 Hitachi Chemical Co Ltd Method for manufacturing multilayer wiring board
FR3052594B1 (fr) 2016-06-10 2018-11-23 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif a piste electriquement conductrice et procede de fabrication du dispositif
GB201610639D0 (en) 2016-06-17 2016-08-03 Univ Swansea Glass laminate structure
US10376997B2 (en) * 2016-06-23 2019-08-13 Purdue Research Foundation Transient liquid phase bonding process and assemblies formed thereby
EP3290399B1 (en) * 2016-08-29 2022-03-02 Infineon Technologies AG Method for producing a metal-ceramic substrate with a least one via
US9974174B1 (en) * 2016-10-26 2018-05-15 Nxp Usa, Inc. Package to board interconnect structure with built-in reference plane structure
WO2018094177A1 (en) 2016-11-18 2018-05-24 Samtec Inc. Filling materials and methods of filling through holes of a substrate
FR3061800B1 (fr) 2017-01-12 2019-05-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif comprenant un substrat apte a etre thermoforme sur lequel est agence un organe electriquement conducteur
US10492297B2 (en) 2017-02-22 2019-11-26 Xerox Corporation Hybrid nanosilver/liquid metal ink composition and uses thereof
CN109920787B (zh) * 2017-12-12 2021-05-25 中芯国际集成电路制造(北京)有限公司 互连结构的设计方法、装置及制造方法
US10827624B2 (en) * 2018-03-05 2020-11-03 Catlam, Llc Catalytic laminate with conductive traces formed during lamination
JP7075785B2 (ja) * 2018-03-08 2022-05-26 スタンレー電気株式会社 回路基板、電子回路装置、および、回路基板の製造方法
TWI638434B (zh) * 2018-04-17 2018-10-11 國立臺灣師範大學 電子組件封裝結構
WO2020091788A1 (en) * 2018-11-01 2020-05-07 Hewlett-Packard Development Company, L.P. Electrophotographic ink compositions
US11022580B1 (en) 2019-01-31 2021-06-01 Flex Ltd. Low impedance structure for PCB based electrodes
KR102335531B1 (ko) * 2019-05-17 2021-12-07 주식회사 아모센스 세라믹 기판 제조 방법
US11668686B1 (en) 2019-06-17 2023-06-06 Flex Ltd. Batteryless architecture for color detection in smart labels
US11805603B2 (en) 2019-06-24 2023-10-31 International Business Machines Corporation Applying a solderable surface to conductive ink
CN110381666B (zh) * 2019-06-27 2021-07-06 沪士电子股份有限公司 一种凹槽型埋铜块的多层pcb板制作方法
CN113545170A (zh) * 2019-10-31 2021-10-22 鹏鼎控股(深圳)股份有限公司 薄型电路板及其制造方法
US11412610B2 (en) * 2020-11-04 2022-08-09 Juniper Networks, Inc Apparatus, system, and method for mitigating the swiss cheese effect in high-current circuit boards
CN117652209A (zh) * 2021-02-26 2024-03-05 液态电线公司 用于制造和使用在其中形成有可变形导电材料的图案的电路组件的装置、系统和方法
KR102575741B1 (ko) * 2021-04-29 2023-09-06 (주)샘씨엔에스 범용의 관통 비아를 갖는 공간 변환기 및 이의 제조 방법

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4775439A (en) 1983-07-25 1988-10-04 Amoco Corporation Method of making high metal content circuit patterns on plastic boards
US5502889A (en) 1988-06-10 1996-04-02 Sheldahl, Inc. Method for electrically and mechanically connecting at least two conductive layers
US5080958A (en) 1989-08-01 1992-01-14 E. I. Du Pont De Nemours And Company Multilayer interconnects
US5538789A (en) 1990-02-09 1996-07-23 Toranaga Technologies, Inc. Composite substrates for preparation of printed circuits
US5948533A (en) 1990-02-09 1999-09-07 Ormet Corporation Vertically interconnected electronic assemblies and compositions useful therefor
US5293504A (en) * 1992-09-23 1994-03-08 International Business Machines Corporation Multilayer ceramic substrate with capped vias
JP3587884B2 (ja) * 1994-07-21 2004-11-10 富士通株式会社 多層回路基板の製造方法
US5882722A (en) 1995-07-12 1999-03-16 Partnerships Limited, Inc. Electrical conductors formed from mixtures of metal powders and metallo-organic decompositions compounds
JP3419244B2 (ja) 1996-05-24 2003-06-23 株式会社村田製作所 導電ペースト及びセラミック基板の製造方法
US6205657B1 (en) * 1996-11-08 2001-03-27 Matsushita Electric Industrial Co., Ltd. Printed circuit board and method for producing the same
KR19980081191A (ko) * 1997-04-08 1998-11-25 모리시다요이치 도전성 페이스트 및 그 제조방법과 그것을 이용한 프린트 배선기판
JP3539195B2 (ja) 1998-03-25 2004-07-07 株式会社村田製作所 導電ペーストおよびそれを用いたセラミック基板の製造方法
US6565954B2 (en) * 1998-05-14 2003-05-20 Matsushita Electric Industrial Co., Ltd. Circuit board and method of manufacturing the same
US6743319B2 (en) 1998-09-30 2004-06-01 Paralec Inc. Adhesiveless transfer lamination method and materials for producing electronic circuits
US6518516B2 (en) 2000-04-25 2003-02-11 International Business Machines Corporation Multilayered laminate
JP3757771B2 (ja) 2000-09-07 2006-03-22 株式会社村田製作所 導電性ペーストおよびそれを用いる積層セラミック電子部品の製造方法
US6762496B2 (en) 2000-11-30 2004-07-13 Tokuyama Corporation Substrate and production method therefor
JP3473601B2 (ja) * 2000-12-26 2003-12-08 株式会社デンソー プリント基板およびその製造方法
US6740287B2 (en) 2001-02-22 2004-05-25 Romain Louis Billiet Method for making articles from nanoparticulate materials
US6623844B2 (en) * 2001-02-26 2003-09-23 Kyocera Corporation Multi-layer wiring board and method of producing the same
JP3900248B2 (ja) * 2001-03-30 2007-04-04 ハリマ化成株式会社 多層配線板およびその形成方法
JP2005520333A (ja) * 2002-03-14 2005-07-07 ゼネラル ダイナミクス アドバンスド インフォメーション システムズ、インク 多層用基板の積層技術
JP2003332752A (ja) * 2002-05-14 2003-11-21 Shinko Electric Ind Co Ltd メタルコア基板およびその製造方法
US6809269B2 (en) 2002-12-19 2004-10-26 Endicott Interconnect Technologies, Inc. Circuitized substrate assembly and method of making same
JP3991218B2 (ja) 2002-12-20 2007-10-17 信越化学工業株式会社 導電性接着剤及びその製造方法
US6828514B2 (en) 2003-01-30 2004-12-07 Endicott Interconnect Technologies, Inc. High speed circuit board and method for fabrication
US7088008B2 (en) 2003-03-20 2006-08-08 International Business Machines Corporation Electronic package with optimized circuitization pattern
US6972382B2 (en) * 2003-07-24 2005-12-06 Motorola, Inc. Inverted microvia structure and method of manufacture
JP4282417B2 (ja) 2003-09-12 2009-06-24 ソニーケミカル＆インフォメーションデバイス株式会社 接続構造体
JP4134878B2 (ja) * 2003-10-22 2008-08-20 株式会社デンソー 導体組成物および導体組成物を用いた実装基板ならびに実装構造
CN100589680C (zh) 2003-11-14 2010-02-10 株式会社村田制作所 导电糊及多层陶瓷基板
EP1622435A1 (en) * 2004-07-28 2006-02-01 ATOTECH Deutschland GmbH Method of manufacturing an electronic circuit assembly using direct write techniques
US7081675B2 (en) 2004-08-16 2006-07-25 Telephus Inc. Multilayered anisotropic conductive adhesive for fine pitch
JP4551730B2 (ja) * 2004-10-15 2010-09-29 イビデン株式会社 多層コア基板及びその製造方法
EP1884354A4 (en) 2005-05-27 2008-08-06 Idemitsu Kosan Co MULTILAYER BODY OF A CONDUCTIVE POLYMER
US7342183B2 (en) 2005-07-11 2008-03-11 Endicott Interconnect Technologies, Inc. Circuitized substrate with sintered paste connections, multilayered substrate assembly, electrical assembly and information handling system utilizing same
US7442879B2 (en) 2005-07-11 2008-10-28 Endicott Interconect Technologies, Inc. Circuitized substrate with solder-coated microparticle paste connections, multilayered substrate assembly, electrical assembly and information handling system utilizing same and method of making said substrate
US7334323B2 (en) 2005-07-11 2008-02-26 Endicott Interconnect Technologies, Inc. Method of making mutilayered circuitized substrate assembly having sintered paste connections
US8063315B2 (en) * 2005-10-06 2011-11-22 Endicott Interconnect Technologies, Inc. Circuitized substrate with conductive paste, electrical assembly including said circuitized substrate and method of making said substrate
JP4828361B2 (ja) * 2006-09-15 2011-11-30 株式会社フジクラ 電気接点への半田上がり防止方法及び該防止方法を用いた電気接点
JP4355010B2 (ja) 2006-10-04 2009-10-28 昭栄化学工業株式会社 積層電子部品用導体ペースト
CN101308711B (zh) 2008-04-29 2010-11-10 深圳典邦科技有限公司 多层结构异方向导电膜及其制备方法
US8188380B2 (en) * 2008-12-29 2012-05-29 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840746A (zh) * 2009-03-18 2010-09-22 伊顿公司 含纳米颗粒层的电界面
CN101840746B (zh) * 2009-03-18 2015-06-03 伊顿公司 含纳米颗粒层的电界面
CN104780722A (zh) * 2013-10-28 2015-07-15 弗莱克斯电子有限责任公司 用于填充热导通孔的纳米铜焊料
CN108807194A (zh) * 2013-10-31 2018-11-13 恩智浦美国有限公司 使用低温过程的高温半导体器件封装和结构的方法及装置
CN108807194B (zh) * 2013-10-31 2022-04-12 恩智浦美国有限公司 使用低温过程的高温半导体器件封装和结构的方法及装置
TWI698888B (zh) * 2015-11-24 2020-07-11 日商日立化成股份有限公司 用於改良金屬粒子層的材料屬性的印刷漿料
CN105636355A (zh) * 2016-03-07 2016-06-01 胜宏科技（惠州）股份有限公司 一种金属基板槽孔填胶方法
CN110010575A (zh) * 2018-12-25 2019-07-12 浙江集迈科微电子有限公司 一种栓塞互联式的tsv结构及其制作方法
CN110010575B (zh) * 2018-12-25 2021-03-30 浙江集迈科微电子有限公司 一种栓塞互联式的tsv结构及其制作方法
CN110446370A (zh) * 2019-07-23 2019-11-12 河南博美通电子科技有限公司 一种高精度铝基板和柔性板表面连续高效焊接工艺

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