KR20070107572A - 종형 질화갈륨 반도체 장치 및 에피택셜 기판 - Google Patents

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KR20070107572A
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신 하시모토
마코토 기야마
다츠야 다나베
고우헤이 미우라
다카시 사쿠라다
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스미토모덴키고교가부시키가이샤
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Abstract

본 발명은 원하는 저캐리어 농도를 갖는 n-형 질화갈륨막을 n형 질화갈륨 기판 상에 실현할 수 있는 구조를 갖는 종형 질화갈륨 반도체 장치를 위한 에피택셜 기판을 제공하는 것을 목적으로 한다. 질화갈륨 에피택셜막(65)은 질화갈륨 기판(63) 상에 설치되어 있다. 층상 영역(67)이 질화갈륨 기판(63) 및 질화갈륨 에피택셜막(65) 내에 설치되어 있다. 질화갈륨 기판(43) 및 질화갈륨 에피택셜막(65)의 계면은 층상 영역(67) 내에 위치하고 있다. 층상 영역(67)에서는, 질화갈륨 기판(63)으로부터 질화갈륨 에피택셜막(65)으로 향하는 축을 따른 도너 불순물이 1×1018-3 이상의 피크값이다. 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나이다.

Description

종형 질화갈륨 반도체 장치 및 에피택셜 기판{VERTICAL GALLIUM NITRIDE SEMICONDUCTOR DEVICE AND EPITAXIAL SUBSTRATE}
본 발명은 종형 질화갈륨 반도체 장치 및 에피택셜 기판에 관한 것이다.
특허 문헌 1에는 질화갈륨 단결정의 성장 방법이 기재되어 있다. 이 방법에 따르면, 산소를 n형 도펀트로서 주입할 수 있는 질화갈륨 단결정의 성장 방법이 제공된다. 이 방법에서는, C면 이외의 면을 표면(상면)에 갖는 종결정을 이용하여 갈륨 원료와 질소 원료와 도핑해야 할 산소를 함유하는 원료 가스를 공급하면서 C면 이외의 표면을 유지하면서 질화갈륨 결정을 기상 성장시킴으로써 이 표면을 통해 질화갈륨 결정 중에 산소를 도핑한다. 또는, C면을 표면에 갖는 종결정을 사용하여 갈륨 원료와 질소 원료와 도핑해야 할 산소를 함유하는 원료 가스를 공급하면서 C면 이외의 패싯면을 발생시켜 이 패싯면을 유지하면서 질화갈륨 결정을 c축 방향으로 기상 성장시킴으로써 패싯면을 통해 질화갈륨 결정 중에 산소를 도핑한다.
비특허 문헌 1에는 pin 다이오드의 특성이 기재되어 있다. 이 다이오드는 질화갈륨 에피택셜막(undoped, n∼3×1016-3, 3 ㎛) 및 질화갈륨 에피택셜막(Mgdoped, p∼1×1017-3, 0.3 ㎛)을 질화갈륨 자립 기판 상에 유기 금속 기상 성장법에 의해 제작하는 동시에, 질화갈륨 자립 기판의 이면 상에 n형을 위한 오믹 전극, 에피택셜막의 표면에 p형을 위한 오믹 전극을 제작하였다.
특허 문헌 1: 일본 특허 공개 제2002-373864호 공보
비특허 문헌 1: Irokawa et al. APPLIED PHYSICS LETTERS, Vol. 83, 15 September 2003, pp 2271-2273
질화갈륨계 종형 전자 디바이스에서는, n형 질화갈륨 기판 상에 n-형 질화갈륨막을 에피택셜 성장한다. 발명자들의 실험에 따르면, 질화갈륨 기판/에피택셜막 계면 부근(∼1 ㎛ 정도의 폭)에는 마그네슘(Mg), 철(Fe) 등의 의도하지 않은 불순물이 쌓여 있는 것을 발견하였다. 이들 불순물의 피크 농도는 1017-3 정도로까지 되고, 이 불순물 피크 때문에, 설계대로의 저캐리어 농도를 갖는 질화갈륨막을 계면 부근 영역에 설치하는 것은 용이하지 않다. 마그네슘(Mg), 베릴륨(Be), 칼슘(Ca), 아연(Zn), 카드뮴(Cd), 철(Fe), 티탄(Ti), 코발트(Co), 니켈(Ni), 바나듐(V), 크롬(Cr) 또는 망간(Mn)이라는 불순물은 질화갈륨 기판/에피택셜막 계면 부근에서 캐리어를 저하시켜, 계면 부근 영역을 고저항화해 버린다. 즉, 요구되고 있는 것은 저캐리어 농도의 에피택셜막을 n형 질화갈륨 기판 상에 설치하는 것이다.
본 발명은 상기 사항을 감안하여 이루어진 것으로서, 원하는 저캐리어 농도를 갖는 n-형 질화갈륨막을 n형 질화갈륨 기판 상에 실현할 수 있는 구조를 갖는 종형 질화갈륨 반도체 장치 및 이 종형 질화갈륨 반도체 장치를 위한 에피택셜 기판을 제공하는 것을 목적으로 하고 있다.
본 발명의 일 측면에 따른 종형 질화갈륨 반도체 장치는 (a) n+ 도전형의 질화갈륨 지지 기체와, (b) 상기 질화갈륨 지지 기체의 주면 상에 설치되어 있고 n- 도전형을 갖는 질화갈륨 에피택셜막과, (c) 상기 질화갈륨 에피택셜막 상에 설치된 게이트 절연막과, (d) 상기 게이트 절연막 상에 설치된 게이트 전극과, (e) 상기 질화갈륨 에피택셜막 내에 설치된 p 도전형 영역과, (f) 상기 p 도전형 영역 내에 설치된 n 도전형 영역과, (g) 상기 질화갈륨 에피택셜막의 상기 n 도전형 영역 상에 설치된 소스 전극과, (h) 상기 질화갈륨 지지 기체의 이면 상에 설치된 드레인 전극을 포함하고, 상기 질화갈륨 지지 기체로부터 상기 질화갈륨 에피택셜막으로 향하는 축을 따른 도너 불순물의 농도가 1×1018 cm-3 이상인 층상 영역이 상기 질화갈륨 지지 기체의 표면 및 상기 질화갈륨 에피택셜막 내에 설치되어 있으며, 상기 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나이다.
본 발명의 다른 측면에 따른 종형 질화갈륨 반도체 장치는 (a) n 도전형의 질화갈륨 지지 기체와, (b) 상기 질화갈륨 지지 기체의 주면 상에 설치되어 있고 n- 도전형을 갖는 질화갈륨 에피택셜막과, (c) 상기 질화갈륨 에피택셜막 상에 설치된 쇼트키 전극과, (d) 상기 질화갈륨 지지 기체의 이면 상에 설치된 오믹 전극을 포함하고, 상기 질화갈륨 지지 기체로부터 상기 질화갈륨 에피택셜막으로 향하는 축을 따른 도너 불순물의 농도가 1×1018-3 이상인 층상 영역이 상기 질화갈륨 지지 기체의 표면 및 상기 질화갈륨 에피택셜막 내에 설치되어 있으며, 상기 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나이다.
본 발명의 또 다른 측면에 따른 종형 질화갈륨 반도체 장치는 (a) n 도전형의 질화갈륨 지지 기체와, (b) 상기 질화갈륨 지지 기체의 주면 상에 설치되어 있고 n- 도전형을 갖는 질화갈륨 에피택셜막과, (c) 상기 n- 도전형 질화갈륨 에피택셜막 상에 설치되어 있고 p 도전형을 갖는 질화갈륨 에피택셜막과, (d) 상기 p 도전형 질화갈륨 에피택셜막 상에 설치된 제1 오믹 전극과, (e) 상기 질화갈륨 지지 기체의 이면 상에 설치된 제2 오믹 전극을 포함하고, 상기 질화갈륨 지지 기체로부터 상기 n- 도전형 질화갈륨 에피택셜막으로 향하는 축을 따른 도너 불순물의 농도가 1×1018-3 이상인 층상 영역이 상기 질화갈륨 지지 기체의 표면 및 상기 n- 도전형 질화갈륨 에피택셜막 내에 설치되어 있으며, 상기 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나이다.
상기한 종형 질화갈륨 반도체 장치에 따르면, 층상 영역의 도너 불순물 농도 프로파일이 1×1018-3 이상이기 때문에, 질화갈륨 기판/에피택셜막 계면 부근에서의 마그네슘(Mg), 철(Fe)이라는 불순물에 의한 캐리어 농도의 저하를 작게 할 수 있다.
본 발명에 따른 종형 질화갈륨 반도체 장치에서는, 상기 질화갈륨 에피택셜막의 도너 농도가 5×1017-3 이하이며, 상기 질화갈륨 기판의 도너 불순물은 산소 또는 실리콘을 함유하도록 하여도 좋다.
이 종형 질화갈륨 반도체 장치에 따르면, 질화갈륨 에피택셜막 내에 공핍층이 충분히 형성되는 동시에, 질화갈륨 기판/에피택셜막 계면 부근에서의 캐리어의 저하도 작게 할 수 있다.
본 발명에 따른 종형 질화갈륨 반도체 장치에서는, 상기 층상 영역 내에는 마그네슘, 베릴륨, 칼슘, 아연 또는 카드뮴의 농도 프로파일의 피크가 위치한다. 이 종형 질화갈륨 반도체 장치에 따르면, p형 도펀트로서 작용하는 마그네슘, 베릴륨, 칼슘, 아연 또는 카드뮴에 기인하는 캐리어의 저하를 질화갈륨 기판/에피택셜막 계면 부근에서 작게 할 수 있다.
본 발명에 따른 종형 질화갈륨 반도체 장치에서는, 상기 층상 영역 내에는 철, 티탄, 코발트, 니켈, 바나듐, 크롬 또는 망간의 농도 프로파일의 피크가 위치한다. 이 종형 질화갈륨 반도체 장치에 따르면, 라이프 타임 킬러로서 작용하는 철, 티탄, 코발트, 니켈, 바나듐, 크롬 또는 망간에 기인하는 캐리어의 저하를 질화갈륨 기판/에피택셜막 계면 부근에서 작게 할 수 있다.
본 발명의 또 다른 측면에 따른 에피택셜 기판은 (a) n 도전형의 질화갈륨 기판과, (b) 상기 질화갈륨 기판 상에 설치되어 있고 n- 도전형을 갖는 질화갈륨 에피택셜막을 포함하고, 상기 질화갈륨 기판으로부터 상기 질화갈륨 에피택셜막으로 향하는 축을 따른 도너 불순물의 농도가 1×1018-3 이상인 층상 영역이 상기 질화갈륨 기판의 표면 및 상기 질화갈륨 에피택셜막 내에 설치되어 있으며, 상기 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나이다.
본 발명의 또 다른 측면에 따른 에피택셜 기판은 (a) n 도전형의 질화갈륨 기판과, (b) 상기 질화갈륨 기판 상에 설치되어 있고 n- 도전형을 갖는 질화갈륨 에피택셜막과, (c) 상기 n- 도전형 질화갈륨 에피택셜막 상에 설치되어 있고 p 도전형을 갖는 질화갈륨 에피택셜막을 포함하고, 상기 질화갈륨 기판으로부터 상기 n- 도전형 질화갈륨 에피택셜막으로 향하는 축을 따른 도너 불순물의 농도가 1×1018-3 이상인 층상 영역이 상기 질화갈륨 기판의 표면 및 상기 질화갈륨 에피택셜막 내에 설치되어 있으며, 상기 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나이다.
이 에피택셜 기판에 따르면, 층상 영역의 도너 불순물 농도 프로파일이 1×1018-3 이상이기 때문에, 질화갈륨 기판/에피택셜막 계면 부근에서의 마그네슘(Mg), 철(Fe)이라는 불순물에 의한 캐리어 농도의 저하를 작게 할 수 있다. 따라서, 종형 질화갈륨 반도체 장치를 위한 에피택셜 기판이 제공된다.
본 발명에 따른 에피택셜 기판에서는, 상기 질화갈륨 에피택셜막의 도너 농도가 5×1017-3 이하이며, 상기 질화갈륨 기판은 도너 불순물로서 산소 또는 실리콘을 함유한다.
이 에피택셜 기판에 따르면, 질화갈륨 에피택셜막 내에 공핍층이 충분히 형성되는 동시에, 질화갈륨 기판/에피택셜막 계면 부근에서의 캐리어 농도의 저하도 작게 할 수 있다.
본 발명에 따른 에피택셜 기판에서는, 상기 층상 영역 내에는 마그네슘, 베릴륨, 칼슘, 아연 또는 카드뮴의 농도 프로파일의 피크가 위치한다. 이 에피택셜 기판에 따르면, p형 도펀트로서 작용하는 마그네슘, 베릴륨, 칼슘, 아연 또는 카드뮴에 기인하는 캐리어 농도의 저하를 질화갈륨 기판/에피택셜막 계면 부근에서 작게 할 수 있다.
본 발명에 따른 에피택셜 기판에서는, 상기 층상 영역 내에는 철, 티탄, 코발트, 니켈, 바나듐, 크롬 또는 망간의 농도 프로파일의 피크가 위치한다. 이 에피택셜 기판에 따르면, 라이프 타임 킬러로서 작용하는 철, 티탄, 코발트, 니켈, 바나듐, 크롬 또는 망간에 기인하는 캐리어 농도의 저하를 질화갈륨 기판/에피택셜막 계면 부근에서 작게 할 수 있다.
본 발명의 상기한 목적 및 다른 목적, 특징 및 이점은 첨부 도면을 참조하여 진행되는 본 발명의 적합한 실시 형태의 이하의 상세한 기술로부터 보다 용이하게 밝혀진다.
도 1은 쇼트키 다이오드를 도시한 도면.
도 2는 2차 이온 질량 분석법에 의해 상기한 에피택셜 기판 중의 마그네슘(Mg) 농도를 도시한 그래프.
도 3은 2차 이온 질량 분석법에 의해 상기한 에피택셜 기판 중의 철(Fe) 농 도를 도시한 그래프.
도 4는 2차 이온 질량 분석법에 의해 상기한 에피택셜 기판의 층상 영역 중의 도너 농도(실리콘)를 도시한 그래프.
도 5는 종형 트랜지스터를 도시한 도면.
도 6은 에피택셜 기판을 도시한 도면.
도 7은 pn 접합 다이오드를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 쇼트키 다이오드
13 : n 도전형 질화갈륨 지지 기체
15 : n- 도전형 질화갈륨 에피택셜막
17 : 쇼트키 전극
19 : 오믹 전극
17 : 쇼트키 전극
19 : 오믹 전극
21 : 층상 영역
41 : 종형 트랜지스터
43 : n 도전형 질화갈륨 지지 기체
45 : n- 도전형 질화갈륨 에피택셜막
47 : 게이트 전극
49 : p 도전형 영역
51 : n 도전형 영역
53 : 소스 전극
55 : 드레인 전극
57 : 층상 영역
59 : 절연막
61 : 에피택셜 기판
63 : n 도전형 질화갈륨 기판
65 : n- 도전형 질화갈륨 에피택셜막
67 : 층상 영역
71 : pn 접합 다이오드
73 : p 도전형 질화갈륨 에피택셜막
75 : n- 도전형 질화갈륨 에피택셜막
77 : 제1 오믹 전극
79 : 제2 오믹 전극
76 : pn 접합
본 발명의 지견은 예시로서 도시된 첨부 도면을 참조하여 이하의 상세한 기술을 고려함으로써 용이하게 이해할 수 있다. 계속해서, 첨부 도면을 참조하면서, 본 발명의 종형 질화갈륨 반도체 장치 및 에피택셜 기판에 따른 실시 형태를 설명한다. 가능한 경우에는, 동일한 부분에는 동일한 부호를 붙인다.
(제1 실시 형태)
도 1은 쇼트키 다이오드를 도시한 도면이다. 쇼트키 다이오드(11)는 n+ 도전형의 질화갈륨 지지 기체(13)와, n- 도전형의 질화갈륨 에피택셜막(15)과, 쇼트키 전극(17)과, 오믹 전극(19)을 포함한다. 질화갈륨 에피택셜막(15)은 질화갈륨 지지 기체(13)의 주면 상에 설치되어 있다. 쇼트키 전극(17)은 질화갈륨 에피택셜막(15) 상에 설치되어 있다. 오믹 전극(19)은 질화갈륨 지지 기체(13)의 이면(13a) 상에 설치되어 있다. 층상 영역(21)은 질화갈륨 지지 기체(13) 및 질화갈륨 에피택셜막(15) 내에 설치되어 있다. 질화갈륨 지지 기체(13) 및 질화갈륨 에피택셜막(15)의 계면은 층상 영역(21) 내에 위치하고 있다. 층상 영역(21)에서는, 질화갈륨 지지 기체(13)로부터 질화갈륨 에피택셜막(15)으로 향하는 축을 따른 도너 불순물이 1×1018-3 이상이다. 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나이다.
이 쇼트키 다이오드(11)에 따르면, 층상 영역(21)의 도너 불순물의 농도 프로파일이 1×1018-3 이상의 피크값이기 때문에, 질화갈륨 기판/에피택셜막 계면 부근에서의 마그네슘(Mg), 철(Fe)이라는 불순물에 의한 캐리어 농도의 저하를 작게 할 수 있다.
질화갈륨 에피택셜막(15)의 도너 농도는 5×1017-3 이하이며, 질화갈륨 지지 기체(13)는 도너 불순물로서 산소를 함유하도록 하여도 좋다. 또는, 질화갈륨 지지 기체(13)는 도너 불순물로서 실리콘을 함유하도록 하여도 좋다. 이 쇼트키 다이오드에 따르면, 질화갈륨 에피택셜막(15) 내에 공핍층이 충분히 형성되는 동시에, 질화갈륨 지지 기체/에피택셜막 계면 부근에서의 캐리어 농도의 저하도 작게 할 수 있다.
실시예 1
이하의 순서에 따라 에피택셜 기판을 제작하였다. HVPE법으로 제작된 질화갈륨(GaN) 자립 기판을 준비한다. 이 GaN 자립 기판은 (0001)면의 주면을 갖고 있고, n+ 도전형을 나타내고 있으며, 그 캐리어 농도는 3×1018-3이고, 두께는 400 ㎛이다. 이 기판 중의 평균 전위 밀도는 1×106-2 이하이다. 이 자립 기판의 주면 상에 유기 금속 기상 성장법에 의해 GaN 에피택셜막을 성장한다. 에피택셜막은 n- 도전형을 갖고 있고, 그 캐리어 농도는 5×1015-3이며, 두께는 3.3 ㎛이다. GaN 자립 기판 및 GaN 에피택셜막의 계면에는 5×1018-3의 실리콘(Si)을 함유하는 n+ GaN 층상 영역이 있다. 층상 영역을 형성하기 위해서 기판의 표층 또는 에피택셜막 중에 실리콘을 첨가할 수 있다.
계속해서, 이 에피택셜 기판을 이용하여 이하의 순서에 따라 쇼트키 다이오 드를 제작하였다. 이 시료를 유기 세정한 후에, GaN 자립 기판의 이면 전면에 오믹 전극을 형성하였다. 오믹 전극은 Ti/Al/Ti/Au(20 ㎚/100 ㎚/20 ㎚/300 ㎚)로 이루어진다. 오믹 전극의 형성에는 EB 증착법에 의해 금속 적층막을 퇴적한 후에, 합금화 처리(600℃, 1분간)를 행하였다. 또한, 에피택셜막의 표면에 쇼트키 전극을 형성하였다. 쇼트키 전극은, 예컨대 직경 200 ㎛의 Au막으로 이루어진다. 쇼트키 전극의 형성에는 저항 가열 증착법에 의해 금속막을 퇴적하였다. 쇼트키 전극 및 오믹 전극 모두 증착에 앞서 HCl 수용액(반도체용 염산:순수=1:1)을 이용하여 시료의 전처리(예컨대, 실온에서 1분간)를 행하였다.
도 2는 2차 이온 질량 분석법에 의해 상기한 에피택셜 기판 중의 마그네슘(Mg) 농도를 도시한 그래프이다. 농도 곡선 CMg의 피크는 질화갈륨 기판/에피택셜 계면 부근에 위치한다. 피크 농도는 1×1016-3 이하이다.
도 3은 2차 이온 질량 분석법에 의해 상기한 에피택셜 기판 중의 철(Fe) 농도를 도시한 그래프이다. 농도 곡선 CFe의 피크는 질화갈륨 기판/에피택셜막 계면 부근에 위치한다. 피크 농도는 1×1017-3 이하이다.
도 4는 2차 이온 질량 분석법에 의해 상기한 에피택셜 기판의 층상 영역 중의 도너 농도(실리콘)를 도시한 그래프이다. 농도 곡선 CSi의 피크는 질화갈륨 기판/에피택셜막 계면 부근에 위치한다. 층상 영역의 도너 불순물 농도 프로파일이 1×1018-3 이상의 피크값이기 때문에, 질화갈륨 기판/에피택셜막 계면 부근에서의 마 그네슘(Mg), 철(Fe)이라는 불순물에 의한 캐리어 농도의 저하를 작게 할 수 있다. 층상 영역의 두께는 상기한 불순물 분포의 폭보다 크지만, 예컨대 1 ㎛ 이하의 두께이다. 또한, 마그네슘(Mg), 철(Fe)에 한정되지 않고, 베릴륨(Be), 칼슘(Ca), 아연(Zn), 카드뮴(Cd), 티탄(Ti), 코발트(Co), 니켈(Ni), 바나듐(V), 크롬(Cr) 또는 망간(Mn)이라는 불순물에 의한 캐리어 농도의 저하도 작게 할 수 있다.
(제2 실시 형태)
도 5는 종형 트랜지스터를 도시한 도면이다. 종형 트랜지스터(41)는 n+ 도전형의 질화갈륨 지지 기체(43)와, n- 도전형의 질화갈륨 에피택셜막(45)과, 게이트 전극(47)과, p 도전형 영역(49)과, n 도전형 영역(51)과, 소스 전극(53)과, 드레인 전극(55)을 포함한다. 질화갈륨 에피택셜막(45)은 질화갈륨 지지 기체(43)의 주면 상에 설치되어 있다. 게이트 전극(47)은 질화갈륨 에피택셜막(45) 상에 설치되어 있다. 게이트 전극(47)의 밑에는 p 도전형 영역(49)의 연장부(49b)가 설치되어 있다. p 도전형 영역(49)은 질화갈륨 에피택셜막(45) 내에 설치되어 있다. n 도전형 영역(51)은 p 도전형 영역(49) 내에 설치되어 있다. 소스 전극(53)은 질화갈륨 에피택셜막(45) 내의 n 도전형 영역(51) 상에 설치되어 있다. 드레인 전극(55)은 질화갈륨 지지 기체(43)의 이면(43a) 상에 설치되어 있다. 게이트 절연막(59)이 질화갈륨 에피택셜막(45)과 게이트 전극(47) 사이에 설치되어 있다. 게이트 절연막(59)의 재료로는 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미나, 질화알루미늄, AlGaN 등을 이용할 수 있다.
층상 영역(57)이 질화갈륨 지지 기체(43) 및 질화갈륨 에피택셜막(45) 내에 설치되어 있다. 질화갈륨 지지 기체(43) 및 질화갈륨 에피택셜막(45)의 계면은 층상 영역(57) 내에 위치하고 있다. 층상 영역(57)에서는, 질화갈륨 지지 기체(43)로부터 질화갈륨 에피택셜막(45)으로 향하는 축을 따른 도너 불순물이 1×1018-3 이상이다. 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나이다.
이 종형 트랜지스터(41)에 따르면, 층상 영역(57)의 도너 불순물의 농도 프로파일이 1×1018-3 이상의 피크값이기 때문에, 질화갈륨 지지 기체/에피택셜막 계면 부근에서의 마그네슘(Mg), 철(Fe)이라는 불순물에 의한 캐리어의 저하를 작게 할 수 있다. 또한, 마그네슘(Mg), 철(Fe)에 한정되지 않고, 베릴륨(Be), 칼슘(Ca), 아연(Zn), 카드뮴(Cd), 티탄(Ti), 코발트(Co), 니켈(Ni), 바나듐(V), 크롬(Cr) 또는 망간(Mn)이라는 불순물에 의한 캐리어 농도의 저하도 작게 할 수 있다.
이상 설명한 바와 같이, 질화갈륨계 종형 디바이스(11, 41)는 질화갈륨 기판(13, 43) 상에 저농도의 호모에피택셜막(15, 45)을 포함하고 있다. 그런데, 질화갈륨 기판과 호모에피택셜막의 계면 부근에는 마그네슘 및 철 등의 불순물이 쌓이기 쉽기 때문에, 저농도의 계면 부근에서 캐리어 농도 제어는 곤란하다. 그래서 계면 부근에 설치된 비교적 고농도의 층상 영역을 이용하여 상기한 불순물의 영향을 저감하는 동시에, 계면으로부터 떨어진 에피택셜막에 있어서의 캐리어 농도를 원하는 저농도로 유지할 수 있다. 상기한 불순물의 영향에 기인하는 전기적인 영향을 제외하고, 질화갈륨계 종형 디바이스(11, 41)의 순방향 저항 또는 온 저항을 저감 하는 동시에, 역방향 내압을 향상시킬 수 있다.
(제3 실시 형태)
도 6은 에피택셜 기판을 도시한 도면이다. 에피택셜 기판(61)은 다음과 같이 제작된다. 에피택셜 기판(61)은 n+ 도전형의 질화갈륨 기판(63)과, n- 도전형의 질화갈륨 에피택셜막(65)을 포함한다. 질화갈륨 에피택셜막(65)은 질화갈륨 기판(63) 상에 설치되어 있다. 층상 영역(67)은 질화갈륨 기판(63) 및 질화갈륨 에피택셜막(65) 내에 설치되어 있다. 질화갈륨 기판(43) 및 질화갈륨 에피택셜막(65)의 계면은 층상 영역(67) 내에 위치하고 있다. 층상 영역(67)에서는, 질화갈륨 기판(63)으로부터 질화갈륨 에피택셜막(65)으로 향하는 축을 따른 도너 불순물이 1×1018-3 이상의 피크값이다. 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나이다.
이 에피택셜 기판(61)에 따르면, 층상 영역(67)의 도너 불순물의 농도 프로파일이 1×1018 -3 이상의 피크값이기 때문에, 질화갈륨 기판/에피택셜막 계면 부근에서의 마그네슘(Mg), 철(Fe)이라는 불순물에 의한 캐리어 농도의 저하를 작게 할 수 있다. 또한, 마그네슘(Mg), 철(Fe)에 한정되지 않고, 베릴륨(Be), 칼슘(Ca), 아연(Zn), 카드뮴(Cd), 티탄(Ti), 코발트(Co), 니켈(Ni), 바나듐(V), 크롬(Cr) 또는 망간(Mn)이라는 불순물에 의한 캐리어 농도의 저하도 작게 할 수 있다.
질화갈륨 에피택셜막(65)의 도너 농도는 5×1017-3 이하이며, 질화갈륨 기 판(63)의 도너 불순물은 산소를 함유하도록 하여도 좋다. 또는, 질화갈륨 기판(63)의 도너 불순물은 실리콘을 함유하도록 하여도 좋다. 이 에피택셜 기판(61)에 따르면, 질화갈륨 에피택셜막(65) 내에 공핍층이 충분히 형성되는 동시에, 질화갈륨 기판/에피택셜막 계면 부근에서의 캐리어 농도의 저하도 작게 할 수 있기 때문에, 에피택셜 기판(61)은 고내압의 질화갈륨계 종형 반도체 장치에 적합하다.
(제4 실시 형태)
도 7은 pn 접합 다이오드를 도시한 도면이다. pn 접합 다이오드(71)는 n 도전형의 질화갈륨 지지 기체(13)와, p 도전형 질화갈륨 에피택셜막(73)과, n- 도전형 질화갈륨 에피택셜막(75)과, 제1 오믹 전극(77)과, 제2 오믹 전극(79)을 포함한다. n- 도전형 질화갈륨 에피택셜막(75)은 질화갈륨 지지 기체(13)의 주면 상에 설치되어 있다. p 도전형 질화갈륨 에피택셜막(73)은 n- 도전형 질화갈륨 에피택셜막(75) 상에 설치되어 있다. 제1 오믹 전극(77)은 p 도전형 질화갈륨 에피택셜막(73) 상에 설치되어 있다. 제2 오믹 전극(79)은 질화갈륨 지지 기체(13)의 이면(13a) 상에 설치되어 있다. p 도전형 질화갈륨 에피택셜막(73)과 n- 도전형 질화갈륨 에피택셜막(75)은 pn 접합(76)을 형성한다. 질화갈륨 지지 기체(13)로부터 질화갈륨 에피택셜막(73)으로 향하는 축을 따른 도너 불순물의 농도가 1×1018-3 이상인 층상 영역(81)은 질화갈륨 지지 기체(13)의 표면 및 n- 도전형 질화갈륨 에피택셜막(75) 내 에 설치되어 있다. 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나이다.
상기한 pn 접합 다이오드(71)에 따르면, 층상 영역(81)의 도너 불순물 농도 프로파일이 1×1018-3 이상이기 때문에, 질화갈륨 지지 기체/에피택셜막 계면 부근에서의 마그네슘(Mg), 철(Fe)이라는 불순물에 의한 캐리어 농도의 저하를 작게 할 수 있다. 또한, 질화갈륨 에피택셜막(75)의 도너 농도는 5×1017-3 이하이도록 하여도 좋다.
실시예 2
이하의 순서에 따라 에피택셜 기판을 제작하였다. HVPE법을 이용하여 제작된 질화갈륨(GaN) 자립 기판을 준비한다. 이 GaN 기판은 면방위 (0001)면의 주면을 갖고 있다. GaN 기판은 n+ 도전형을 나타내고 있고, 그 캐리어 농도는 3×1018-3이며, 두께는 400 ㎛이다. 이 기판 중의 평균 전위 밀도는 1×106-2 이하이다. 이 자립 기판의 주면 상에 유기 금속 기상 성장법에 의해 GaN 에피택셜막을 성장시킨다. 에피택셜막은 n-도전성을 갖고 있고, 그 캐리어 농도는 5×1015-3이며, 그 두께는 10 ㎛이다. 이 GaN 에피택셜막 상에는 제1 p 도전형 질화갈륨계 에피택셜막이 설치되어 있다. 제1 p 도전형 질화갈륨계 에피택셜막은 마그네슘 농도 1×1018-3 및 두께 0.5 ㎛를 갖는다. 필요한 경우에는, 제2 p 도전형 질화갈륨계 에피택셜막 상에는 제2 p 도전형 질화갈륨계 에피택셜막이 설치되어 있다. 제2 p 도전형 질화 갈륨계 에피택셜막은 마그네슘 농도 5×1019-3 및 두께 0.05 ㎛를 갖는다. GaN 자립 기판 및 GaN 에피택셜층의 계면에는 5×1018-3 이상의 실리콘을 함유하는 n+ GaN 층상 영역이 있다. 층상 영역을 형성하기 위해서, 기판의 표면 또는 에피택셜막 중에 실리콘을 첨가할 수 있다.
계속해서, 이 에피택셜 기판을 이용하여 이하의 순서에 따라 pn 다이오드를 형성하였다. 이 시료를 유기 세정한 후에, GaN 자립 기판의 이면 전면에 오믹 전극을 제작하였다. 오믹 전극의 형성에는 EB 증착법에 의해 금속 퇴적막을 퇴적한 후에, 합금화 처리를 행하였다. 합금화 처리는 예컨대 600℃에서, 1분간 행해진다. 또한, 에피택셜막 상에 오믹 전극을 제작하였다. 오믹 전극의 형상은, 예컨대 반경 200 ㎛이다. 오믹 전극의 제작에는 EB 증착법에 의해 금속 퇴적막을 퇴적한 후에, 합금화 처리를 행하였다. 합금화 처리는 예컨대 600℃에서, 1분간 행해진다. 양 오믹 전극의 제작에 앞서 HCl 용액(반도체용 염산:초순수=1:1)을 이용하여 시료의 전처리를 행하였다.
SIMS법에 의해 에피택셜층과 기판과의 계면 부근에 Mg, Fe의 피크를 검출하였다. 마그네슘의 피크 농도는 1×1016-3 이하이며, 철의 피크 농도는 1×1017-3 이하였다. 이와 같이, 계면 부근의 마그네슘, 철 등에 의한 캐리어의 보상 효과를 억제할 수 있기 때문에, 상기와 같은 pn 다이오드의 온 저항을 저감할 수 있고, 또한 순방향 상승 전압을 작게 할 수 있으며, 부가하여 내압을 향상시킬 수 있다.
이상 설명한 바와 같이, 질화갈륨계 pn 접합 다이오드(71)라는 질화갈륨계 종형 디바이스는 질화갈륨 기판(13) 상에 저농도의 호모에피택셜막(75)을 포함하고 있다. 그런데, 질화갈륨 기판과 호모에피택셜막과의 계면 부근에는 마그네슘 및 철 등의 불순물이 쌓이기 쉽기 때문에, 저농도의 계면 부근에서 캐리어 농도 제어는 곤란하다. 그래서 계면 부근에 설치된 비교적 고농도의 층상 영역을 이용하여 상기한 불순물의 영향을 저감하는 동시에, 계면으로부터 떨어진 에피택셜막에 있어서의 캐리어 농도를 원하는 저농도로 유지할 수 있다. 상기한 불순물의 영향에 기인하는 전기적인 영향을 제외하고, 질화갈륨계 pn 접합 다이오드(71)의 순방향 저항 또는 온 저항을 저감하는 동시에, 역방향 내압을 향상시킬 수 있다.
적합한 실시 형태에 있어서, 본 발명의 원리를 도시하고 설명했지만, 본 발명은 그러한 원리에서 일탈하는 일없이 배치 및 상세에 있어서 변경될 수 있는 것은 당업자에 의해 인식된다. 본 발명은 본 실시 형태에 개시된 특정한 구성에 한정되는 것이 아니다. 본 실시 형태에서는, n형 도너 불순물이 성장 중에 첨가될 수 있지만, 에피택셜 성장에 앞서 기판(표면 및/또는 내부)에 존재하고 있는 것이라도 좋다. 따라서, 특허청구범위 및 그 정신의 범위에서 생기는 모든 수정 및 변경에 권리를 청구한다.
이상 설명한 바와 같이, 본 발명에 따르면, 원하는 저캐리어 농도를 갖는 n-형 질화갈륨막을 n형 질화갈륨 기판 상에 실현할 수 있는 구조를 갖는 종형 질화갈륨 반도체 장치가 제공된다. 또한, 본 발명에 따르면, 이 종형 질화갈륨 반도체 장 치를 위한 에피택셜 기판이 제공된다.

Claims (11)

  1. n 도전형의 질화갈륨 지지 기체와,
    상기 질화갈륨 지지 기체의 주면 상에 설치되어 있고 n- 도전형을 갖는 질화갈륨 에피택셜막과,
    상기 질화갈륨 에피택셜막 상에 설치된 게이트 절연막과,
    상기 게이트 절연막 상에 설치된 게이트 전극과,
    상기 질화갈륨 에피택셜막 내에 설치된 p 도전형 영역과,
    상기 p 도전형 영역 내에 설치된 n 도전형 영역과,
    상기 질화갈륨 에피택셜막의 상기 n 도전형 영역 상에 설치된 소스 전극과,
    상기 질화갈륨 지지 기체의 이면 상에 설치된 드레인 전극을 포함하고,
    상기 질화갈륨 지지 기체로부터 상기 질화갈륨 에피택셜막으로 향하는 축을 따른 도너 불순물의 농도가 1×1018 cm-3 이상인 층상 영역이 상기 질화갈륨 지지 기체의 표면 및 상기 질화갈륨 에피택셜막 내에 설치되어 있으며,
    상기 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나인 것을 특징으로 하는 종형 질화갈륨 반도체 장치.
  2. n 도전형의 질화갈륨 지지 기체와,
    상기 질화갈륨 지지 기체의 주면 상에 설치되어 있고 n- 도전형을 갖는 질화 갈륨 에피택셜막과,
    상기 질화갈륨 에피택셜막 상에 설치된 쇼트키 전극과,
    상기 질화갈륨 지지 기체의 이면 상에 설치된 오믹 전극을 포함하고,
    상기 질화갈륨 지지 기체로부터 상기 질화갈륨 에피택셜막으로 향하는 축을 따른 도너 불순물의 농도가 1×1018-3 이상인 층상 영역이 상기 질화갈륨 지지 기체의 표면 및 상기 질화갈륨 에피택셜막 내에 설치되어 있으며,
    상기 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나인 것을 특징으로 하는 종형 질화갈륨 반도체 장치.
  3. n 도전형의 질화갈륨 지지 기체와,
    상기 질화갈륨 지지 기체의 주면 상에 설치되어 있고 n- 도전형을 갖는 질화갈륨 에피택셜막과,
    상기 n- 도전형 질화갈륨 에피택셜막 상에 설치되어 있고 p 도전형을 갖는 질화갈륨 에피택셜막과,
    상기 p 도전형 질화갈륨 에피택셜막 상에 설치된 제1 오믹 전극과,
    상기 질화갈륨 지지 기체의 이면 상에 설치된 제2 오믹 전극을 포함하고,
    상기 질화갈륨 지지 기체로부터 상기 n- 도전형 질화갈륨 에피택셜막으로 향하는 축을 따른 도너 불순물의 농도가 1×1018-3 이상인 층상 영역이 상기 질화갈 륨 지지 기체의 표면 및 상기 n- 도전형 질화갈륨 에피택셜막 내에 설치되어 있으며,
    상기 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나인 것을 특징으로 하는 종형 질화갈륨 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 질화갈륨 에피택셜막의 도너 농도는 5×1017-3 이하이며, 상기 질화갈륨 지지 기체의 도너 불순물은 산소 또는 실리콘을 함유하는 것을 특징으로 하는 종형 질화갈륨 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 층상 영역 내에는 마그네슘, 베릴륨, 칼슘, 아연 또는 카드뮴의 농도 프로파일의 피크가 위치하는 것을 특징으로 하는 종형 질화갈륨 반도체 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 층상 영역 내에는 철, 티탄, 코발트, 니켈, 바나듐, 크롬 또는 망간의 농도 프로파일의 피크가 위치하는 것을 특징으로 하는 종형 질화갈륨 반도체 장치.
  7. n 도전형의 질화갈륨 기판과,
    상기 질화갈륨 기판 상에 설치되어 있고 n- 도전형을 갖는 질화갈륨 에피택 셜막을 포함하고,
    상기 질화갈륨 기판으로부터 상기 질화갈륨 에피택셜막으로 향하는 축을 따른 도너 불순물의 농도가 1×1018-3 이상인 층상 영역이 상기 질화갈륨 기판의 표면 및 상기 질화갈륨 에피택셜막 내에 설치되어 있으며,
    상기 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나인 것을 특징으로 하는 에피택셜 기판.
  8. n 도전형의 질화갈륨 기판과,
    상기 질화갈륨 기판 상에 설치되어 있고 n- 도전형을 갖는 질화갈륨 에피택셜막과,
    상기 n- 도전형 질화갈륨 에피택셜막 상에 설치되어 있고 p 도전형을 갖는 질화갈륨 에피택셜막을 포함하고,
    상기 질화갈륨 기판으로부터 상기 n- 도전형 질화갈륨 에피택셜막으로 향하는 축을 따른 도너 불순물의 농도가 1×1018-3 이상인 층상 영역이 상기 질화갈륨 기판의 표면 및 상기 n- 도전형 질화갈륨 에피택셜막 내에 설치되어 있으며,
    상기 도너 불순물은 실리콘 및 게르마늄 중 적어도 어느 하나인 것을 특징으로 하는 에피택셜 기판.
  9. 제7항 또는 제8항에 있어서, 상기 질화갈륨 에피택셜막의 도너 농도는 5×1017-3 이하이며,
    상기 질화갈륨 기판은 도너 불순물로서 산소 또는 실리콘을 함유하는 것을 특징으로 하는 에피택셜 기판.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 층상 영역 내에는 마그네슘, 베릴륨, 칼슘, 아연 또는 카드뮴의 농도 프로파일의 피크가 위치하는 것을 특징으로 하는 에피택셜 기판.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서, 상기 층상 영역 내에는 철, 티탄, 코발트, 니켈, 바나듐, 크롬 또는 망간의 농도 프로파일의 피크가 위치하는 것을 특징으로 하는 에피택셜 기판.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160070743A (ko) * 2013-10-15 2016-06-20 가부시키가이샤 도쿠야마 n형 질화알루미늄 단결정 기판 및 수직형 질화물 반도체 디바이스

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5006938B2 (ja) * 2007-11-02 2012-08-22 キヤノンアネルバ株式会社 表面処理装置およびその基板処理方法
JP2009283818A (ja) * 2008-05-26 2009-12-03 Sanken Electric Co Ltd 半導体装置およびその製造方法
US8247886B1 (en) 2009-03-09 2012-08-21 Soraa, Inc. Polarization direction of optical devices using selected spatial configurations
US8299473B1 (en) 2009-04-07 2012-10-30 Soraa, Inc. Polarized white light devices using non-polar or semipolar gallium containing materials and transparent phosphors
US8791499B1 (en) 2009-05-27 2014-07-29 Soraa, Inc. GaN containing optical devices and method with ESD stability
US20100314695A1 (en) * 2009-06-10 2010-12-16 International Rectifier Corporation Self-aligned vertical group III-V transistor and method for fabricated same
US9000466B1 (en) 2010-08-23 2015-04-07 Soraa, Inc. Methods and devices for light extraction from a group III-nitride volumetric LED using surface and sidewall roughening
US9583678B2 (en) 2009-09-18 2017-02-28 Soraa, Inc. High-performance LED fabrication
US8933644B2 (en) 2009-09-18 2015-01-13 Soraa, Inc. LED lamps with improved quality of light
US9293644B2 (en) 2009-09-18 2016-03-22 Soraa, Inc. Power light emitting diode and method with uniform current density operation
WO2011035265A1 (en) * 2009-09-18 2011-03-24 Soraa, Inc. Power light emitting diode and method with current density operation
US8372738B2 (en) * 2009-10-30 2013-02-12 Alpha & Omega Semiconductor, Inc. Method for manufacturing a gallium nitride based semiconductor device with improved termination scheme
US8905588B2 (en) 2010-02-03 2014-12-09 Sorra, Inc. System and method for providing color light sources in proximity to predetermined wavelength conversion structures
US10147850B1 (en) 2010-02-03 2018-12-04 Soraa, Inc. System and method for providing color light sources in proximity to predetermined wavelength conversion structures
US8740413B1 (en) 2010-02-03 2014-06-03 Soraa, Inc. System and method for providing color light sources in proximity to predetermined wavelength conversion structures
US9450143B2 (en) 2010-06-18 2016-09-20 Soraa, Inc. Gallium and nitrogen containing triangular or diamond-shaped configuration for optical devices
JP2012033689A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
US8786053B2 (en) 2011-01-24 2014-07-22 Soraa, Inc. Gallium-nitride-on-handle substrate materials and devices and method of manufacture
KR101761309B1 (ko) * 2011-04-19 2017-07-25 삼성전자주식회사 GaN 박막 구조물, 그의 제조 방법, 및 그를 포함하는 반도체 소자
US8525321B2 (en) * 2011-07-06 2013-09-03 Fairchild Semiconductor Corporation Conductive chip disposed on lead semiconductor package
US8686431B2 (en) 2011-08-22 2014-04-01 Soraa, Inc. Gallium and nitrogen containing trilateral configuration for optical devices
US8912025B2 (en) 2011-11-23 2014-12-16 Soraa, Inc. Method for manufacture of bright GaN LEDs using a selective removal process
EP2823515A4 (en) 2012-03-06 2015-08-19 Soraa Inc LIGHT-EMITTING DIODES WITH MATERIAL LAYERS WITH LOW BREAKING INDEX TO REDUCE LIGHT PIPE EFFECTS
US8748297B2 (en) 2012-04-20 2014-06-10 Infineon Technologies Ag Methods of forming semiconductor devices by singulating a substrate by removing a dummy fill material
US8971368B1 (en) 2012-08-16 2015-03-03 Soraa Laser Diode, Inc. Laser devices having a gallium and nitrogen containing semipolar surface orientation
US9978904B2 (en) 2012-10-16 2018-05-22 Soraa, Inc. Indium gallium nitride light emitting devices
US8802471B1 (en) 2012-12-21 2014-08-12 Soraa, Inc. Contacts for an n-type gallium and nitrogen substrate for optical devices
US9761763B2 (en) 2012-12-21 2017-09-12 Soraa, Inc. Dense-luminescent-materials-coated violet LEDs
KR102100841B1 (ko) 2013-03-29 2020-04-14 엔지케이 인슐레이터 엘티디 Iii족 질화물 기판의 처리 방법 및 에피택셜 기판의 제조 방법
US8994033B2 (en) 2013-07-09 2015-03-31 Soraa, Inc. Contacts for an n-type gallium and nitrogen substrate for optical devices
US9410664B2 (en) 2013-08-29 2016-08-09 Soraa, Inc. Circadian friendly LED light source
TWI512971B (zh) * 2013-09-24 2015-12-11 Richtek Technology Corp 絕緣閘雙極電晶體及其製造方法
US9406564B2 (en) 2013-11-21 2016-08-02 Infineon Technologies Ag Singulation through a masking structure surrounding expitaxial regions
JP2015156479A (ja) * 2014-01-20 2015-08-27 住友電気工業株式会社 Iii族窒化物半導体デバイス
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6994835B2 (ja) * 2017-03-03 2022-01-14 株式会社サイオクス 窒化物半導体基板の製造方法および窒化物半導体基板

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5294559A (en) 1990-07-30 1994-03-15 Texas Instruments Incorporated Method of forming a vertical transistor
JP3321189B2 (ja) 1991-10-04 2002-09-03 株式会社東芝 電力用半導体素子
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
DE19723176C1 (de) * 1997-06-03 1998-08-27 Daimler Benz Ag Leistungshalbleiter-Bauelement und Verfahren zu dessen Herstellung
US6107649A (en) * 1998-06-10 2000-08-22 Rutgers, The State University Field-controlled high-power semiconductor devices
US6447604B1 (en) * 2000-03-13 2002-09-10 Advanced Technology Materials, Inc. Method for achieving improved epitaxy quality (surface texture and defect density) on free-standing (aluminum, indium, gallium) nitride ((al,in,ga)n) substrates for opto-electronic and electronic devices
US6396085B1 (en) * 2000-04-25 2002-05-28 The Furukawa Electric Co., Ltd GaN-type semiconductor vertical field effect transistor
US6580101B2 (en) * 2000-04-25 2003-06-17 The Furukawa Electric Co., Ltd. GaN-based compound semiconductor device
WO2002043157A1 (fr) * 2000-11-21 2002-05-30 Matsushita Electric Industrial Co.,Ltd. Dispositif a semi-conducteur et procede de fabrication associe
JP4843854B2 (ja) 2001-03-05 2011-12-21 住友電気工業株式会社 Mosデバイス
JP3826825B2 (ja) 2001-04-12 2006-09-27 住友電気工業株式会社 窒化ガリウム結晶への酸素ドーピング方法と酸素ドープされたn型窒化ガリウム単結晶基板
FR2832547A1 (fr) * 2001-11-21 2003-05-23 St Microelectronics Sa Procede de realisation d'une diode schottky sur substrat de carbure de silicium
US6768146B2 (en) * 2001-11-27 2004-07-27 The Furukawa Electric Co., Ltd. III-V nitride semiconductor device, and protection element and power conversion apparatus using the same
JP4224253B2 (ja) 2002-04-24 2009-02-12 パナソニック株式会社 半導体装置及びその製造方法
JP2004047764A (ja) 2002-07-12 2004-02-12 Hitachi Cable Ltd 窒化物半導体の製造方法および半導体ウェハならびに半導体デバイス
KR101284932B1 (ko) 2002-12-27 2013-07-10 제너럴 일렉트릭 캄파니 갈륨 나이트라이드 결정, 호모에피택셜 갈륨 나이트라이드계 디바이스 및 이들의 제조 방법
JP2005033132A (ja) 2003-07-11 2005-02-03 Sumitomo Electric Ind Ltd GaN基板の製造方法
JP2008177335A (ja) * 2007-01-18 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素絶縁ゲート型半導体装置。
JP2008263023A (ja) * 2007-04-11 2008-10-30 Sumitomo Electric Ind Ltd Iii−v族化合物半導体の製造方法、ショットキーバリアダイオード、発光ダイオード、レーザダイオード、およびそれらの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160070743A (ko) * 2013-10-15 2016-06-20 가부시키가이샤 도쿠야마 n형 질화알루미늄 단결정 기판 및 수직형 질화물 반도체 디바이스

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