CN107408511B - 化合物半导体基板 - Google Patents

化合物半导体基板 Download PDF

Info

Publication number
CN107408511B
CN107408511B CN201680013366.XA CN201680013366A CN107408511B CN 107408511 B CN107408511 B CN 107408511B CN 201680013366 A CN201680013366 A CN 201680013366A CN 107408511 B CN107408511 B CN 107408511B
Authority
CN
China
Prior art keywords
layer
less
equal
layers
gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680013366.XA
Other languages
English (en)
Other versions
CN107408511A (zh
Inventor
深泽晓
生川满久
川村启介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Love Water Corp
Original Assignee
Love Water Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Love Water Corp filed Critical Love Water Corp
Publication of CN107408511A publication Critical patent/CN107408511A/zh
Application granted granted Critical
Publication of CN107408511B publication Critical patent/CN107408511B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02529Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02387Group 13/15 materials
    • H01L21/02389Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/02447Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • H01L21/02507Alternating layers, e.g. superlattice
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/0251Graded layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02579P-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02581Transition metal or rare earth elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/452Ohmic electrodes on AIII-BV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47Schottky barrier electrodes
    • H01L29/475Schottky barrier electrodes on AIII-BV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明提供一种能够提高耐压和结晶品质的化合物半导体基板。化合物半导体基板具备:Si(硅)基板、在Si基板的表面形成的SiC(碳化硅)层、在SiC层的表面形成的AlN(氮化铝)层、在AlN层的表面形成的复合层、以及在复合层的表面形成的GaN(氮化镓)层。复合层包含AlN(氮化铝)层以及在AlN层的表面形成的GaN层。在至少1个复合层中,GaN层中的C和Fe的平均浓度高于AlN层中的C和Fe的平均浓度。

Description

化合物半导体基板
技术领域
本发明涉及化合物半导体基板,更特定而言,涉及具备SiC(碳化硅)层的化合物半导体基板。
背景技术
SiC与Si(硅)相比带隙大且具有高绝缘击穿电场强度。因此,SiC作为具有高耐压的半导体装置的材料而备受期待。此外,具有3C-SiC(3C型晶体结构的SiC)与GaN(氮化镓)的晶格常数接近,因此,可作为用于使GaN生长的缓冲层来使用。作为用于使GaN生长的缓冲层而使用3C-SiC时,GaN和3C-SiC均具有高绝缘击穿电场强度,因此,能够实现更高耐压的GaN的半导体装置。
作为用于使SiC层生长的基底基板,广泛使用Si基板或块状的SiC基板。其中,SiC基板目前仅存在4英寸左右的尺寸,具有难以大口径化的问题。为了获得价格低廉且大口径的SiC层,优选使用Si基板作为基底基板。
下述专利文献1公开了一种半导体基板的制造方法,其具备下述工序:在成膜于Si基板上的SiC层上,以高于GaN成膜温度的温度成膜AlxInyGa1-x-yN层(0<x≤1、0≤y≤1、x+y≤1),其后以GaN成膜温度成膜GaN的第1工序;以及,以低于GaN成膜温度的温度成膜AlxInyGa1-x-yN层(0<x≤1、0≤y≤1、x+y≤1),其后以GaN成膜温度成膜GaN的第2工序。
下述专利文献2~4公开了一种方法,其以改善包含氮化物半导体层的半导体装置的耐压为目的,向氮化物半导体层中掺杂C(碳)等。即,下述专利文献2公开了一种化合物半导体基板,其是在Si单晶基板上依次层叠多层缓冲层和氮化物活性层而得到的,所述多层缓冲层是由包含1×1018~1×1021原子/cm3的C的AlxGa1-xN单晶层(0.6≤x≤1.0)和包含1×1017~1×1021原子/cm3的C的AlyGa1-yN单晶层(0.1≤y≤0.5)依次交替反复层叠而成的,所述氮化物活性层包括电子供给层和C含有浓度为5×1017原子/cm3以下的电子移动层。AlxGa1-xN单晶层和AlyGa1-yN单晶层中的C含有浓度自基板侧向活性层侧减少。
下述专利文献3公开了一种氮化物半导体晶片,其包含基板和基板上的缓冲层,所述基板上的缓冲层包含AlxGa1-xN层(0≤x≤0.05)和AlyGa1-yN层(0<y≤1且x<y)的交替层。在交替层中,仅AlyGa1-yN层包含受体。
进而,下述专利文献4公开了一种氮化物半导体元件,其具备:基体基板、在基体基板的上方形成的缓冲层、在缓冲层上形成的活性层、以及在活性层的上方形成的至少2个电极。缓冲层具有1层以上的包含晶格常数不同的多个氮化物半导体层的复合层,对于至少1层复合层而言,在多个氮化物半导体层之中的晶格常数最大的氮化物半导体层的载流子区域主动掺杂了浓度事先确定的碳原子和浓度事先确定的氧原子。
现有技术文献
专利文献
专利文献1:日本特开2013-179121号公报
专利文献2:日本特开2011-82494号公报
专利文献3:日本特开2014-49674号公报
专利文献4:日本特开2013-69714号公报
发明内容
发明要解决的问题
制作使用了GaN的半导体设备时,使用Si基板作为起始基板(基底基板)时,由于GaN与Si的晶格常数之差和热膨胀系数之差大,因此,容易发生基板的翘曲、在GaN层中产生裂纹。因而,如专利文献1的技术那样,通过将SiC层和AlxInyGa1-x-yN层用作缓冲层,能够缓和GaN与Si的晶格常数、热膨胀系数,抑制基板的翘曲、向GaN层的裂纹。另一方面,专利文献1的技术存在耐压低的问题。
此外,如专利文献2~4的技术那样,以改善耐压为目的而向氮化物半导体层中掺杂C等时,存在氮化物半导体层的结晶品质因掺杂的C而恶化的问题。
本发明用于解决上述课题,其目的在于,提供能够提高耐压和结晶品质的化合物半导体基板。
用于解决问题的方法
基于本发明的一个方式的化合物半导体基板具备:Si基板或SOI(Silicon OnInsulator)基板、在前述基板的表面形成的SiC层、在前述SiC层的表面形成的AlaInbGa1-a- bN层(0<a≤1、0≤b<1、0≤1-a-b<1、a>b、a>1-a-b)、在前述AlaInbGa1-a-bN层的表面形成的复合层、以及在前述复合层的表面形成的前述AlcIndGa1-c-dN层(0≤c≤0.3、0≤d≤0.4、c<a、1-a-b<1-c-d),前述复合层包含AlvInwGa1-v-wN层(0≤v≤0.3、0≤w≤0.4、v<a、1-a-b<1-v-w)以及在前述AlvInwGa1-v-wN层的表面形成的AlxInyGa1-x-yN层(v<x≤1、0≤y<1、0≤1-x-y<1、1-x-y<1-v-w、c<x、1-x-y<1-c-d、x>y、x>1-x-y),在至少1个前述复合层中,前述AlvInwGa1-v-wN层中的C和Fe的平均浓度高于前述AlxInyGa1-x-yN层中的C和Fe的平均浓度。
上述化合物半导体基板中,优选的是,复合层为1层以上且9层以下。
上述化合物半导体基板中,优选的是,复合层为多个,多个复合层之中的至少1个复合层中的AlvInwGa1-v-wN层包含C。
上述化合物半导体基板中,优选的是,多个复合层中的AlvInwGa1-v-wN层各自的C和Fe的平均浓度自最接近SiC层的AlvInwGa1-v-wN层向离SiC层最远的AlvInwGa1-v-wN层减少。
上述化合物半导体基板中,优选的是,多个复合层为3层以上且6层以下。
上述化合物半导体基板中,优选的是,多个复合层中的一个AlvInwGa1-v-wN层的Al、In和Ga各自的组成比与其它AlvInwGa1-v-wN层的Al、In和Ga各自的组成比互不相同,多个复合层中的一个AlxInyGa1-x-yN层的Al、In和Ga各自的组成比与其它AlxInyGa1-x-yN层的Al、In和Ga各自的组成比互不相同。
上述化合物半导体基板中,优选的是,至少1个复合层中的AlvInwGa1-v-wN层中的C和Fe的平均浓度为1×1018原子/cm3以上且1×1020原子/cm3以下。
上述化合物半导体基板中,优选的是,至少1个复合层中的AlvInwGa1-v-wN层中的C和Fe的平均浓度为3×1018原子/cm3以上且1×1019原子/cm3以下。
上述化合物半导体基板中,优选的是,至少1个复合层中的AlvInwGa1-v-wN层的内部的C和Fe的浓度在从SiC层的近侧朝向SiC层的远侧的方向上发生变化。
上述化合物半导体基板中,优选的是,至少1个复合层中的AlvInwGa1-v-wN层包含第1层、在第1层的表面形成的第2层、以及在第2层的表面形成的第3层,第2层中的C和Fe的平均浓度高于第1层中的C和Fe的平均浓度以及第3层中的C和Fe的平均浓度。
上述化合物半导体基板中,优选的是,AlvInwGa1-v-wN层为AlvGa1-vN层(0≤v≤0.3、v<a、1-a-b<1-v),AlxInyGa1-x-yN层为AlxGa1-xN层(v<x≤1、0<x≤1、1-x<1-v、c<x、1-x<1-c-d、x>1-x)。
上述化合物半导体基板中,优选的是,AlvInwGa1-v-wN层为GaN层,AlxInyGa1-x-yN层为AlN层。
上述化合物半导体基板中,优选的是,其还具备在AlcIndGa1-c-dN层的表面侧形成的第1电极和第2电极,在第1电极与第2电极之间流通的电流的大小取决于第1电极与第2电极之间的电压。
发明效果
根据本发明,可提供能够提高耐压和结晶品质的化合物半导体基板。
附图说明
图1是示出本发明的第1实施方式中的化合物半导体基板的构成的截面图。
图2是表示本发明的第1实施方式的化合物半导体基板中的、自Si基板表面起的距离与复合层中的C和Fe的浓度之间的关系的第1例的图表。
图3是表示本发明的第1实施方式的化合物半导体基板中的、自Si基板表面起的距离与复合层中的C和Fe的浓度之间的关系的第2例的图表。
图4是表示本发明的第1实施方式的化合物半导体基板中的、自Si基板表面起的距离与复合层中的C和Fe的浓度之间的关系的第3例的图表。
图5是表示本发明的第1实施方式的化合物半导体基板中的、自Si基板表面起的距离与复合层中的C和Fe的浓度之间的关系的第4例的图表。
图6是示出本发明的第2实施方式中的化合物半导体基板的构成的截面图。
具体实施方式
以下,对于本发明的实施方式,基于附图来进行说明。在下述说明中,构成化合物半导体基板的各层的“表面”是指图中上侧的面,“背面”是指图中下侧的面。此外,“表面侧”是指包括与“表面”接触的位置、以及与“表面”隔开距离的图中上侧的位置。“背面侧”是指包括与“背面”接触的位置、以及与“背面”隔开距离的图中下侧的位置。
[第1实施方式]
图1是示出本发明的第1实施方式中的化合物半导体基板的构成的截面图。
参照图1,本实施方式中的化合物半导体基板包含HEMT(High Electron MobilityTransistor,高电子迁移率晶体管)。化合物半导体基板具备:Si基板1;SiC层2;AlN层3;复合层6a、6b和6c;GaN层7;AlGaN层8;源电极11和漏电极12(第1电极和第2电极的一例);栅电极13。
Si基板1包含未掺杂的Si。在Si基板1的表面露出(111)面。需要说明的是,Si基板1可以具有p型或n型的导电型。在Si基板1的表面也可以露出(100)面、(110)面。
SiC层2形成于Si基板1的表面。SiC层2包含3C-SiC、4H-SiC或6H-SiC等。尤其是,SiC层2是在Si基板1的表面外延生长而成的层时,一般来说,SiC层2包含3C-SiC。
SiC层2可通过使用MBE(Molecular Beam Epitaxy,分子束外延)法、CVD(ChemicalVapor Deposition,化学气相沉积)法或LPE(Liquid Phase Epitaxy,液相外延)法等,在通过将Si基板1的表面进行碳化而得到的包含SiC的基底层上,使SiC进行同质外延生长来形成。SiC层2可通过仅将Si基板1的表面进行碳化来形成。进而,SiC层2也可通过在Si基板1的表面(或者夹着缓冲层)地进行异质外延生长来形成。
需要说明的是,SiC层2可以进行了n型化或p型化。作为将SiC层2进行p型化的杂质(掺杂剂),可以使用例如B(硼)、Al(铝)、Ga(镓)和In(铟)之中的至少1种。作为使SiC层2进行n型化的杂质,可以使用例如N(氮)、P(磷)和As(砷)之中的至少1种。需要说明的是,为了控制p型和n型的载流子浓度,也可以掺杂V(钒)等过渡元素。
AlN层3形成于SiC层2的表面。AlN层3作为缓和SiC层2与GaN层4之间的晶格常数之差的缓冲层而发挥功能。AlN层3使用例如MOCVD(Metal Organic Chemical VaporDeposition,金属有机气相沉积)法来形成。AlN层3的生长温度设为例如1100℃以上且1300℃以下。此时,作为Al源气体,可以使用例如TMA(Tri Methyl Aluminium,三甲基铝)、TEA(Tri Ethyl Aluminium,三乙基铝)等。作为N源气体,可以使用例如NH3(氨)。AlN层3的厚度优选为10nm以上且500nm以下。
需要说明的是,AlN层3通过用In原子和Ga原子之中的至少任一种置换一部分Al原子(其中,In的组成比不超过Al的组成比),可以制成AlaInbGa1-a-bN层(0<a≤1、0≤b<1、0≤1-a-b<1、a>b、a>1-a-b)。此外,AlN层3通过用Ga原子置换一部分Al原子,也可以制成AlaGa1-aN层(0<a≤1、a>1-a)。其中,为了确保GaN层4的结晶品质,AlaInbGa1-a-bN层优选为AlN层(不用In原子和Ga原子置换Al原子)。
复合层6a、6b和6c分别依次形成于SiC层2的表面。复合层6a、6b和6c各自均包含GaN层和AlN层。复合层6a的GaN层4a形成于AlN层3的表面。复合层6a的AlN层5a形成于GaN层4a的表面。复合层6b的GaN层4b形成于AlN层5a的表面。复合层6b的AlN层5b形成于GaN层4b的表面。复合层6c的GaN层4c形成于AlN层5b的表面。复合层6c的AlN层5c形成于GaN层4c的表面。
以下,有时将GaN层4a、4b和4c之中的任意层记作GaN层4,将AlN层5a、5b和5c之中的任意层记作AlN层5,将复合层6a、6b和6c之中的任意层记作复合层6。化合物半导体基板只要具备至少1个复合层6即可。化合物半导体基板具备优选为1层以上且9层以下、更优选为多个(2层以上且9层以下)、进一步优选为3层以上且6层以下的复合层。
GaN层4的厚度优选为50nm以上且5μm以下。由此,能够抑制基板的翘曲且获得高品质的GaN层。
GaN层4a使用例如MOCVD法,通过下述方法来形成。首先,以达到规定密度的方式形成基于GaN结晶的三维核。接着,以低于AlN层5的生长温度的温度,使基于GaN结晶的三维核进行横向生长,从而制成连续的GaN单晶膜。此时,作为Ga源气体,可以使用例如TMG(TriMethyl Gallium)、TEG(Tri Ethyl Gallium)等。作为N源气体,可以使用例如NH3
进而,GaN层4b和4c(除了GaN层4a之外的GaN层)分别使用例如MOCVD法,通过下述方法来形成。以低于AlN层5的生长温度的温度进行二维核生长(共格生长)而形成连续的GaN单晶膜。此时,作为Ga源气体,可以使用例如TMG、TEG等。作为N源气体,可以使用例如NH3
形成三维核的工序、使基于GaN结晶的三维核沿着横向进行生长的工序和二维核生长工序中的处理温度(GaN层4的生长温度)是高于AlN层5的生长温度的温度。GaN层4的生长温度例如为900℃以上且1200℃以下。
需要说明的是,GaN层4通过用Al原子和In原子之中的至少任一种置换一部分Ga原子,可以制成AlvInwGa1-v-wN层(0≤v≤0.3、0≤w≤0.4、v<a、1-a-b<1-v-w)。此外,GaN层4通过用Al原子置换一部分Ga原子,也可以制成AlvGa1-vN层(0≤v≤0.3、v<a、1-a-b<1-v)。其中,为了确保GaN层4的结晶品质,AlvInwGa1-v-wN层优选为GaN层(不用Al原子和In原子置换Ga原子)。
AlN层5发挥出抑制翘曲发生的功能。此外,AlN层5被2个GaN层4夹持时,发挥出缓和2个GaN层4之间的应力的功能。AlN层5使用例如MOCVD法来形成。AlN层5的生长温度低于AlN层3的生长温度,设为例如800℃以上且1200℃以下。此时,作为Al源气体,可以使用例如TMA、TEA等。作为N源气体,可以使用例如NH3。AlN层5的厚度优选为10nm以上且500nm以下。由此,能够降低AlN层5内形成的位错,使GaN层4的结晶品质良好。并且,能够缩短形成AlN层5所需的时间。
需要说明的是,AlN层5通过用In原子和Ga原子之中的至少任一种置换一部分Al原子(其中,In的组成比不超过Al的组成比),可以制成AlxInyGa1-x-yN层(v<x≤1、0≤y<1、0≤1-x-y<1、1-x-y<1-v-w、c<x、1-x-y<1-c-d、x>y、x>1-x-y)。此外,AlN层5通过用Ga原子置换一部分Al原子,也可以制成AlxGa1-xN层(v<x≤1、0<x≤1、1-x<1-v、c<x、1-x<1-c-d)。其中,为了确保GaN层4的结晶品质,AlxInyGa1-x-yN层优选为AlN层(不用In原子和Ga原子置换Al原子)。
GaN层4为AlvInwGa1-v-wN层、AlN层5为AlxInyGa1-x-yN层时,AlxInyGa1-x-yN层的Al的组成比高于AlvInwGa1-v-wN层的Al的组成比(即,v<x)、AlxInyGa1-x-yN层的Ga的组成比低于AlvInwGa1-v-wN层的Ga的组成比(即,1-x-y<l-v-w)。
AlN与GaN的晶格常数非常接近,AlN的晶格常数小于GaN的晶格常数。如果以GaN层作为基底来形成AlN层,则AlN层不会承继基底的GaN层的晶体结构,AlN层与GaN层的界面出现滑移。另一方面,如果以AlN层作为基底来形成GaN层,则GaN层相对于基底的AlN层发生共格生长,受到AlN层的晶格常数的影响而在GaN层内作用有压缩应力。其结果,向GaN层的裂纹、翘曲的发生受到抑制。并且,通过以上述的生长条件在SiC层2的表面分别形成AlN层3、GaN层4和AlN层5,能够提高GaN层4和AlN层5的结晶品质。
在至少1个复合层6中,GaN层4中的C和Fe的平均浓度高于AlN层5中的C和Fe的平均浓度。
至少1个复合层6中的GaN层4的C和Fe的平均浓度优选为1×1018原子/cm3以上、更优选为3×1018原子/cm3以上、更优选为5×1018原子/cm3以上。由此,能够大幅增加GaN层4的电阻,能够提高耐压。另一方面,至少1个复合层6中的GaN层4的C和Fe的平均浓度优选为1×1020原子/cm3以下、更优选为1×1019原子/cm3以下。由此,能够抑制GaN层4的结晶品质的降低。至少1个复合层6中的GaN层4优选包含C。
C和Fe的平均浓度是指:层内的Si基板1的表面的法线方向(深度方向)的C和Fe的总浓度分布的平均值。层内的Si基板1的表面的法线方向的C和Fe的浓度分布可使用SIMS(Secondary Ion Mass Spectrometry,二次离子质谱法)进行测定。
C通过例如下述方法而掺杂至GaN层4中。使用MOCVD法形成积极地掺杂有C的GaN层4时,通过采用与成膜未积极地掺杂C的GaN层的情况不同的成膜温度和成膜压力,从而使Ga的有机金属中包含的C掺杂至GaN层4中。此外,通过向进行MOCVD的腔室内导入有机气体,也可以使C掺杂至GaN层4中。进而,C离子也可以被注入至GaN层4中。
Fe通过例如下述方法而掺杂至GaN层4中。使用MOCVD法形成GaN层4时,通过向进行MOCVD的腔室内导入Fe的有机金属,从而使Fe掺杂至GaN层4中。此外,Fe离子也可以被注入至GaN层4中。
需要说明的是,由于O(氧)会对GaN层的结晶品质造成不良影响,因此,GaN层4优选不含O。
GaN层7形成于复合层6c的表面。不向GaN层7中导入杂质,GaN层7成为HEMT的电子移动层。GaN层7利用与GaN层5相同的方法来形成。
AlGaN层8形成于GaN层7的表面。AlGaN层8具有n型的导电型,成为HEMT的阻挡层。AlGaN层8通过例如MOCVD法等来形成。
源电极11、漏电极12和栅电极13分别在AlGaN层8的表面彼此空出间隔地形成。源电极11和漏电极12分别与AlGaN层8进行欧姆接触。栅电极13与AlGaN层8进行肖特基接触。源电极11和漏电极12分别具有例如自AlGaN层8侧起依次层叠有Ti(钛)层和Al(铝)层的结构。栅电极13具有例如自AlGaN层8侧起依次层叠有Ni(镍)层和Au(金)层的结构。源电极11、漏电极12和栅电极13分别通过例如蒸镀法、MOCVD法或溅射法等来形成。
本实施方式的HEMT如下那样地工作。由于GaN层7与AlGaN层8的带隙之差,在AlGaN层8中产生的电子聚集至GaN层7与AlGaN层8的异质结界面,形成二维电子气。随着二维电子气的形成,在AlGaN层8内,通过从其与GaN层7的异质结界面朝向图1中上方延伸的耗尽层和从其与栅电极13的结界面朝向图1中下方延伸的耗尽层而完全呈现耗尽层化。
如果在源电极11保持接地电位的状态下,分别对栅电极13和漏电极12施加正电压,则二维电子气的浓度因电场效果而变高,电流从漏电极12向源电极11流动。
根据本实施方式的化合物半导体基板,通过在SiC层2的表面形成AlN层3,并在AlN层3的表面形成GaN层4,能够提高GaN层4的结晶品质。此外,对于至少1个复合层6而言,由于GaN层4中的C和Fe的平均浓度高,因此,GaN层4的电阻增加,能够提高化合物半导体基板的耐压。进而,对于至少1个复合层6而言,由于AlN层5中的C和Fe的平均浓度低,因此,能够提高其表面形成的GaN层4的结晶品质。即,如果AlN层5中的C和Fe的平均浓度高,则AlN层5的表面的平滑性劣化,压缩力对于AlN层5的表面形成的GaN层4不起作用。其结果,在AlN层5的表面形成的GaN层4容易产生裂纹、翘曲。向GaN层4发生的裂纹、翘曲会招致在比GaN层4靠近表面侧形成的各层的品质降低。为了确保AlN层5表面的平滑性,需要尽可能降低AlN层5中的C和Fe的平均浓度。
需要说明的是,AlN层的电阻比GaN层高,因此,即使假设向AlN层中积极地掺杂C或Fe,提高耐压的效果也小。因此,优选不向AlN层3中积极地掺杂C或Fe。
接着,对于复合层中的C和Fe的浓度分布例进行说明。
图2是表示本发明的第1实施方式的化合物半导体基板中的、自Si基板表面起的距离与复合层中的C和Fe的浓度之间的关系的第1例的图表。
参照图2,在本例中,对于所有的复合层6a、6b和6c各自而言,GaN层4a、4b和4c的各层中的C和Fe的平均浓度均高于AlN层5a、5b和5c的各层中的C和Fe的平均浓度。GaN层4a、4b和4c各自的内部的C和Fe的浓度与自Si基板1的表面起的距离无关,均为恒定值(浓度C1)。GaN层4a、4b和4c的各层中的C和Fe的平均浓度均为浓度C1。AlN层5a、5b和5c各自的C和Fe的浓度与自Si基板1的表面起的距离无关,均为恒定值(浓度C11)。AlN层5a、5b和5c的各层中的C和Fe的平均浓度均为浓度C11(<C1)。
根据本例,能够形成C和Fe的浓度分布均匀的复合层。
图3是表示本发明的第1实施方式的化合物半导体基板中的、自Si基板表面起的距离与复合层中的C和Fe的浓度之间的关系的第2例的图表。
参照图3,在本例中,对于复合层6a和6b各自而言,GaN层4a和4b的各层中的C和Fe的平均浓度高于AlN层5a和5b的各层中的C和Fe的平均浓度。另一方面,对于复合层6c而言,GaN层4c中的C和Fe的平均浓度低于AlN层5c中的C和Fe的平均浓度。GaN层4a、4b和4c各自的内部的C和Fe的浓度与自Si基板1的表面起的距离无关,均为恒定值。AlN层5a、5b和5c各自的C和Fe的浓度与自Si基板1的表面起的距离无关,均为恒定值(浓度C11)。AlN层5a、5b和5c的各层中的C和Fe的平均浓度均为浓度C11(C3<C11<C2)。
GaN层4a、4b和4c各自的C和Fe的平均浓度自最接近SiC层2的GaN层4a向离SiC层2最远的GaN层4c减少。具体而言,GaN层4a的C和Fe的平均浓度为浓度C1。GaN层4b的C和Fe的平均浓度为浓度C2(<C1)。GaN层4c的C和Fe的平均浓度为浓度C3(<C2)。
根据本例,接近SiC层2的GaN层4(主要是GaN层4a)发挥出提高耐压的作用,远离SiC层2的GaN层4(主要是GaN层4c)发挥出提高GaN层4的结晶品质的作用。其结果,能够有效地提高耐压和结晶品质这两者。
需要说明的是,AlN层5a、5b和5c各自的C和Fe的平均浓度可以自最接近SiC层2的AlN层5a向离SiC层2最远的AlN层5c减少。
图4是表示本发明的第1实施方式的化合物半导体基板中的、自Si基板表面起的距离与复合层中的C和Fe的浓度之间的关系的第3例的图表。
参照图4,在本例中,GaN层4a、4b和4c各自的内部的C和Fe的浓度从背面侧(接近Si基板1的一侧)朝向表面侧(远离Si基板1的一侧)发生变化。具体而言,GaN层4a内的C和Fe的浓度从背面侧朝向表面侧从浓度C1A减少至浓度C1B(<C1<C1A)。GaN层4b内的C和Fe的浓度从背面侧朝向表面侧从浓度C2A减少至浓度C2B(<C2<C2A)。GaN层4c内的C和Fe的浓度从背面侧朝向表面侧从浓度C3A减少至浓度C3B(<C3<C3A)。
GaN层4a、4b和4c各自的C和Fe的平均浓度自最接近SiC层2的GaN层4a向离SiC层2最远的GaN层4d减少。具体而言,GaN层4a的C和Fe的平均浓度为浓度C1。GaN层4b的C和Fe的平均浓度为浓度C2(<C1)。GaN层4c的C和Fe的平均浓度为浓度C3(<C2)。AlN层5a、5b和5c各自的C和Fe的浓度与自Si基板1的表面起的距离无关,均为恒定值(浓度C11)。AlN层5a、5b和5c的各层中的C和Fe的平均浓度均为浓度C11(C3<C11<C2)。
根据本例,能够获得与第2例相同的效果,并且能够使GaN层4的内部的C和Fe的浓度分布发生变动。
需要说明的是,AlN层5a、5b和5c各自的内部的C和Fe的浓度可以从背面侧(接近Si基板1的一侧)朝向表面侧(远离Si基板1的一侧)发生变化。
图5是表示本发明的第1实施方式的化合物半导体基板中的、自Si基板表面起的距离与复合层中的C和Fe的浓度之间的关系的第4例的图表。需要说明的是,在图5中,仅选择性地示出GaN层4a内的C和Fe的浓度分布。
参照图5,在本例中,GaN层4a由C和Fe的浓度彼此不同的多个层构成。GaN层4a包含第1层31、第2层32和第3层33。第2层32形成于第1层31的表面。第3层33形成于第2层32的表面。第1层31、第2层32和第3层33各自的内部的C和Fe的浓度与自Si基板1的表面起的距离无关,均为恒定值。第2层32的C和Fe的平均浓度为浓度C4。第1层31和第3层33各自的C和Fe的平均浓度为浓度C5(<C4)。GaN层4a的C和Fe的平均浓度为C1(C5<C1<C4、C11<C1)。
根据本例,第2层32发挥出提高耐压的作用,第1层31和第3层分别发挥出使其与AlN层3和5a各自的界面平坦的作用。其结果,能够有效地提高耐压和结晶品质这两者,并且,有效地抑制翘曲和裂纹的发生。
需要说明的是,在本例中,GaN层4b和4c可以分别具有与GaN层4a的内部的C和Fe的浓度分布相同的C和Fe的浓度分布,也可以具有与GaN层4a的内部的C和Fe的浓度分布不同的C和Fe的浓度分布。AlN层5可以与GaN层4a同样地由C和Fe的浓度彼此不同的多个层构成。
[第2实施方式]
图6是示出本发明的第2实施方式中的化合物半导体基板的构成的截面图。
参照图6,本实施方式中的化合物半导体基板在具备SOI基板1来代替Si基板这一点上,与第1实施方式的化合物半导体基板不同。SOI基板是指形成在绝缘膜上的单晶Si的基板。SOI基板1包含Si基板21、SiO2(二氧化硅)层22和SOI层23。在Si基板21的表面形成有SiO2层22。在SiO2层22的表面形成有包含Si的SOI层23。SOI基板1通过任意方法来制作。
本实施方式中的化合物半导体基板的除了上述之外的构成、复合层中的C和Fe的浓度分布等与第1实施方式中的化合物半导体基板的情况相同,因此,对同一部件赋予相同的符号,不重复其说明。
根据本实施方式,通过使用SOI基板1来作为SiC层2的基底,能够减小化合物半导体基板的结电容,能够提高耐压。
[其它]
化合物半导体基板具备多个复合层6,且多个复合层6各自的相当于GaN层4的层由AlvInwGa1-v-wN层(0≤v≤0.3、0≤w≤0.4、v<a、1-a-b<1-v-w)构成时,多个复合层6中的一个AlvInwGa1-v-wN层的Al、In和Ga各自的组成比与其它AlvInwGa1-v-wN层的Al、In和Ga各自的组成比可以互不相同。此外,多个复合层6各自的相当于AlN层5的层由AlxInyGa1-x-yN层(v<x≤1、0≤y<1、0<x+y≤1、1-x-y<1-v-w、c<x、1-x-y<1-c-d)构成时,多个复合层6中的一个AlxInyGa1-x-yN层的Al、In和Ga各自的组成比与其它AlxInyGa1-x-yN层的Al、In和Ga各自的组成比可以互不相同。
在化合物半导体基板上形成的设备可以是任意设备,除了上述设备之外,还可以是晶体管、LED(Light Emitting Diode,发光二级管)、晶闸管或半导体激光器等。关于化合物半导体基板,只要在AlxInyGa1-x-yN层的表面侧形成的第1电极与第2电极之间流通的电流大小取决于第1电极与第2电极之间的电压即可。
上述实施方式在所有方面均为例示,应该认为其不起到限定性作用。本发明的范围如技术方案所示,而非上述说明所示,是指包括与技术方案等同的意义及其范围内的所有变更。
符号说明
1 Si(硅)基板或SOI(Silicon On Insulator)基板
2 SiC层
3、5、5a、5b、5c AlN(氮化铝)层
4、4a、4b、4c、7 GaN(氮化镓)层
6、6a、6b、6c 复合层
8 AlGaN(氮化铝镓)层
11 源电极
12 漏电极
13 栅电极
21 Si基板
22 SiO2(氧化硅)层
23 Si层
31 第1层
32 第2层
33 第3层

Claims (12)

1.一种化合物半导体基板,其具备:
Si基板或SOI基板,所述SOI为绝缘体上的硅;
在所述Si基板或SOI基板的表面形成的SiC层;
在所述SiC层的表面形成的AlaInbGa1-a-bN层,其中,0<a≤1、0≤b<1、0≤1-a-b<1、a>b、a>1-a-b;
在所述AlaInbGa1-a-bN层的表面形成的复合层;以及
在所述复合层的表面形成的AlcIndGa1-c-dN层,其中,0≤c≤0.3、0≤d≤0.4、c<a、1-a-b<1-c-d,
所述复合层包含具有50nm以上且5μm以下的厚度的AlvInwGa1-v-wN层、以及在所述AlvInwGa1-v-wN层的表面形成的、具有10nm以上且500nm以下的厚度的AlxInyGa1-x-yN层,其中,在AlvInwGa1-v-wN层中,0≤v≤0.3、0≤w≤0.4、v<a、1-a-b<1-v-w,在所述AlxInyGa1-x-yN层中,v<x≤1、0≤y<1、0≤1-x-y<1、1-x-y<1-v-W、c<x、1-x-y<1-c-d、x>y、x>1-x-y,
所述复合层为1层以上且9层以下,在至少1个所述复合层中,所述AlvInwGa1-v-wN层中的C和Fe的平均浓度高于所述AlxInyGa1-x-yN层中的C和Fe的平均浓度。
2.根据权利要求1所述的化合物半导体基板,其中,所述复合层为多个,
多个所述复合层之中的至少1个所述复合层中的所述AlvInwGa1-v-wN层包含C。
3.根据权利要求2所述的化合物半导体基板,其中,多个所述复合层中的所述AlvInwGa1-v-wN层各自的C和Fe的平均浓度自最接近所述SiC层的所述AlvInwGa1-v-wN层向离所述SiC层最远的所述AlvInwGa1-v-wN层减少。
4.根据权利要求2所述的化合物半导体基板,其中,多个所述复合层为3层以上且6层以下。
5.根据权利要求2所述的化合物半导体基板,其中,多个所述复合层中的一个所述AlvInwGa1-v-wN层的Al、In和Ga各自的组成比与其它所述AlvInwGa1-v-wN层的Al、In和Ga各自的组成比互不相同,
多个所述复合层中的一个所述AlxInyGa1-x-yN层的Al、In和Ga各自的组成比与其它所述AlxInyGa1-x-yN层的Al、In和Ga各自的组成比互不相同。
6.根据权利要求1所述的化合物半导体基板,其中,至少1个所述复合层中的所述AlvInwGa1-v-wN层中的C和Fe的平均浓度为1×1018原子/cm3以上且1×1020原子/cm3以下。
7.根据权利要求6所述的化合物半导体基板,其中,至少1个所述复合层中的所述AlvInwGa1-v-wN层中的C和Fe的平均浓度为3×1018原子/cm3以上且1×1019原子/cm3以下。
8.根据权利要求1所述的化合物半导体基板,其中,至少1个所述复合层中的所述AlvInwGa1-v-wN层的内部的C和Fe的浓度在从所述SiC层的近侧朝向所述SiC层的远侧的方向上发生变化。
9.根据权利要求1所述的化合物半导体基板,其中,至少1个所述复合层中的所述AlvInwGa1-v-wN层包含第1层、在所述第1层的表面形成的第2层、以及在所述第2层的表面形成的第3层,
所述第2层中的C和Fe的平均浓度高于所述第1层中的C和Fe的平均浓度以及所述第3层中的C和Fe的平均浓度。
10.根据权利要求1所述的化合物半导体基板,其中,所述AlvInwGa1-v-wN层为AlvGa1-vN层,其中,0≤v≤0.3、v<a、1-a-b<1-v,
所述AlxInyGa1-x-yN层为AlxGa1-xN层,其中,v<x≤1、0<x≤1、1-x<1-v、c<x、1-x<1-c-d、x>1-x。
11.根据权利要求10所述的化合物半导体基板,其中,所述AlvInwGa1-v-wN层为GaN层,
所述AlxInyGa1-x-yN层为AlN层。
12.根据权利要求1所述的化合物半导体基板,其还具备在所述AlcIndGa1-c-dN层的表面侧形成的第1电极和第2电极,
在所述第1电极与所述第2电极之间流通的电流的大小取决于所述第1电极与所述第2电极之间的电压。
CN201680013366.XA 2015-03-09 2016-01-14 化合物半导体基板 Active CN107408511B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015-046375 2015-03-09
JP2015046375A JP6473017B2 (ja) 2015-03-09 2015-03-09 化合物半導体基板
PCT/JP2016/050987 WO2016143381A1 (ja) 2015-03-09 2016-01-14 化合物半導体基板

Publications (2)

Publication Number Publication Date
CN107408511A CN107408511A (zh) 2017-11-28
CN107408511B true CN107408511B (zh) 2021-01-08

Family

ID=56880187

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680013366.XA Active CN107408511B (zh) 2015-03-09 2016-01-14 化合物半导体基板

Country Status (7)

Country Link
US (1) US10186421B2 (zh)
EP (1) EP3270409A4 (zh)
JP (1) JP6473017B2 (zh)
KR (1) KR102573938B1 (zh)
CN (1) CN107408511B (zh)
TW (1) TWI712075B (zh)
WO (1) WO2016143381A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6925117B2 (ja) 2016-11-18 2021-08-25 エア・ウォーター株式会社 化合物半導体基板の製造方法および化合物半導体基板
JP6781095B2 (ja) * 2017-03-31 2020-11-04 エア・ウォーター株式会社 化合物半導体基板
JP6692334B2 (ja) 2017-09-20 2020-05-13 株式会社東芝 半導体基板及び半導体装置
JP6812333B2 (ja) * 2017-12-08 2021-01-13 エア・ウォーター株式会社 化合物半導体基板
EP3503163A1 (en) * 2017-12-21 2019-06-26 EpiGan NV A method for forming a silicon carbide film onto a silicon substrate
JP6898222B2 (ja) * 2017-12-27 2021-07-07 エア・ウォーター株式会社 化合物半導体基板
JP7158272B2 (ja) * 2018-12-25 2022-10-21 エア・ウォーター株式会社 化合物半導体基板
JP2020113693A (ja) * 2019-01-16 2020-07-27 エア・ウォーター株式会社 化合物半導体基板
WO2020155096A1 (zh) 2019-02-01 2020-08-06 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
KR102526814B1 (ko) * 2019-02-05 2023-04-27 미쓰비시덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
CN114556529A (zh) * 2019-10-23 2022-05-27 三菱电机株式会社 半导体晶片及其制造方法
US20220328678A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
JPWO2022219861A1 (zh) * 2021-04-15 2022-10-20

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022120A (zh) * 2011-09-20 2013-04-03 先进动力设备技术研究协会 氮化物半导体元件及制造方法
JP2013179121A (ja) * 2012-02-28 2013-09-09 Air Water Inc 半導体基板の製造方法および半導体基板
US20130328106A1 (en) * 2011-05-17 2013-12-12 Advanced Power Device Research Association Semiconductor device and method for manufacturing semiconductor device
CN103715246A (zh) * 2012-09-28 2014-04-09 富士通株式会社 半导体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3752810B2 (ja) * 1997-11-26 2006-03-08 昭和電工株式会社 エピタキシャルウェハおよびその製造方法並びに半導体素子
JP4542912B2 (ja) 2005-02-02 2010-09-15 株式会社東芝 窒素化合物半導体素子
JP5224311B2 (ja) * 2007-01-05 2013-07-03 古河電気工業株式会社 半導体電子デバイス
JP2010123725A (ja) 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP2010232297A (ja) 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体装置
JP5188545B2 (ja) 2009-09-14 2013-04-24 コバレントマテリアル株式会社 化合物半導体基板
US8796738B2 (en) * 2011-09-21 2014-08-05 International Rectifier Corporation Group III-V device structure having a selectively reduced impurity concentration
JP6002508B2 (ja) 2012-09-03 2016-10-05 住友化学株式会社 窒化物半導体ウェハ
US9276066B2 (en) * 2012-09-25 2016-03-01 Fuji Electric Co., Ltd. Semiconductor multi-layer substrate and semiconductor element
US9245736B2 (en) * 2013-03-15 2016-01-26 Semiconductor Components Industries, Llc Process of forming a semiconductor wafer
US9748344B2 (en) * 2015-07-08 2017-08-29 Coorstek Kk Nitride semiconductor substrate having recesses at interface between base substrate and initial nitride
FR3041470B1 (fr) * 2015-09-17 2017-11-17 Commissariat Energie Atomique Structure semi-conductrice a tenue en tension amelioree
JP6465785B2 (ja) * 2015-10-14 2019-02-06 クアーズテック株式会社 化合物半導体基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130328106A1 (en) * 2011-05-17 2013-12-12 Advanced Power Device Research Association Semiconductor device and method for manufacturing semiconductor device
CN103022120A (zh) * 2011-09-20 2013-04-03 先进动力设备技术研究协会 氮化物半导体元件及制造方法
JP2013179121A (ja) * 2012-02-28 2013-09-09 Air Water Inc 半導体基板の製造方法および半導体基板
CN103715246A (zh) * 2012-09-28 2014-04-09 富士通株式会社 半导体装置

Also Published As

Publication number Publication date
WO2016143381A1 (ja) 2016-09-15
EP3270409A4 (en) 2018-11-21
EP3270409A1 (en) 2018-01-17
TW201707063A (zh) 2017-02-16
JP2016167517A (ja) 2016-09-15
US10186421B2 (en) 2019-01-22
JP6473017B2 (ja) 2019-02-20
US20180053647A1 (en) 2018-02-22
CN107408511A (zh) 2017-11-28
KR102573938B1 (ko) 2023-09-05
KR20170122267A (ko) 2017-11-03
TWI712075B (zh) 2020-12-01

Similar Documents

Publication Publication Date Title
CN107408511B (zh) 化合物半导体基板
US10026814B2 (en) P-doping of group-III-nitride buffer layer structure on a heterosubstrate
US10410859B2 (en) Epitaxial substrate for semiconductor elements, semiconductor element, and manufacturing method for epitaxial substrates for semiconductor elements
EP2498293B1 (en) Epitaxial substrate for semiconductor element and method for producing epitaxial substrate for semiconductor element
US8835998B2 (en) Compositionally graded heterojunction semiconductor device and method of making same
JP5787417B2 (ja) 窒化物半導体基板
JP2011166067A (ja) 窒化物半導体装置
CN109564855B (zh) 使用离子注入的高电阻率氮化物缓冲层的半导体材料生长
US11316018B2 (en) Compound semiconductor substrate including electron transition layer and barrier layer
US20140327012A1 (en) Hemt transistors consisting of (iii-b)-n wide bandgap semiconductors comprising boron
US20220029007A1 (en) Semiconductor structure and semiconductor device
WO2021133468A1 (en) GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS (HEMTs) HAVING REDUCED CURRENT COLLAPSE AND POWER ADDED EFFICIENCY ENHANCEMENT
US10332975B2 (en) Epitaxial substrate for semiconductor device and method for manufacturing same
US11476115B2 (en) Compound semiconductor substrate comprising a SiC layer
TWI740457B (zh) 半導體結構以及半導體裝置
WO2012140915A1 (ja) 半導体デバイス
US11973137B2 (en) Stacked buffer in transistors
WO2016047534A1 (ja) SiC層を備えた半導体装置
JP2017092369A (ja) Iii族窒化物半導体デバイス用基板およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant