KR102526814B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본원의 발명에 따른 반도체 장치는, 기판과, 해당 기판 위에 겹쳐지는 복수의 반도체층과, 해당 복수의 반도체층 위에 마련된 게이트 전극, 드레인 전극 및 소스 전극을 구비하고, 해당 복수의 반도체층의 각각은, GaN으로 형성되는 채널층과, 해당 채널층의 상면에 접하여 마련되고, AlxGa1-xN으로 형성되는 배리어층을 갖고, 해당 복수의 반도체층 중 최상의 반도체층이 갖는 채널층의 탄소 농도는, 해당 복수의 반도체층 중 해당 최상의 반도체층 이외의 반도체층이 갖는 채널층의 탄소 농도의 평균값보다도 낮다.

Description

반도체 장치 및 반도체 장치의 제조 방법
이 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
특허문헌 1에는, 고순도의 GaN층의 상하에 불순물을 첨가한 AlGaN층을 마련하고, 헤테로 계면을 2단 형성하여 이루어지는 헤테로 적층막을 갖는 헤테로 구조 전계 효과 트랜지스터가 개시되어 있다. 소스-드레인간의 각 헤테로 계면의 GaN층측에는, 각각 채널이 형성된다. 이 구조에 의하면, 채널이 디바이스 깊이 방향으로 복수 병렬로 형성되고, ON 저항이 채널수에 반비례하여 저감한다. 따라서, 통전 손실의 저감이 도모된다.
국제공개 제2000/65663호
특허문헌 1과 같은 헤테로 구조 전계 효과 트랜지스터에서는, 채널층에 탄소가 고농도로 도입되어, 전류 붕괴가 현저해질 우려가 있다. 또, 헤테로 구조 전계 효과 트랜지스터에서는, 리크 전류가 발생할 우려가 있다.
본 발명은 전술의 문제를 해결하기 위해서 이루어진 것으로, 그 목적은, 전류 붕괴 및 리크 전류를 억제할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 얻는 것이다.
본원의 발명에 따른 반도체 장치는, 기판과, 해당 기판 위에 겹쳐지는 복수의 반도체층과, 해당 복수의 반도체층 위에 마련된 게이트 전극, 드레인 전극 및 소스 전극을 구비하고, 해당 복수의 반도체층의 각각은, GaN으로 형성되는 채널층과, 해당 채널층의 상면에 접하여 마련되고, AlxGa1-xN으로 형성되는 배리어층을 갖고, 해당 복수의 반도체층 중 최상의 반도체층이 갖는 채널층의 탄소 농도는, 해당 복수의 반도체층 중 해당 최상의 반도체층 이외의 반도체층이 갖는 채널층의 탄소 농도의 평균값보다도 낮다.
본원의 발명에 따른 반도체 장치의 제조 방법은, Ga 원료 가스와 N 원료 가스를 공급하고, 기판 위에 GaN으로 형성되는 하부 채널층을 성장시키는 제 1 공정과, 해당 Ga 원료 가스와 해당 N 원료 가스와 Al 원료 가스를 공급하고, 해당 하부 채널층의 상면과 접하도록 AlxGa1-xN으로 형성되는 하부 배리어층을 성장시키는 제 2 공정과, 해당 제 1 공정보다도 V/III비를 크게 한 상태에서 해당 Ga 원료 가스와 해당 N 원료 가스를 공급하고, 해당 하부 배리어층 위에 GaN으로 형성되는 상부 채널층을 성장시키는 제 3 공정과, 해당 Ga 원료 가스와 해당 N 원료 가스와 해당 Al 원료 가스를 공급하고, 해당 상부 채널층의 상면과 접하도록 AlxGa1-xN으로 형성되는 상부 배리어층을 성장시키는 제 4 공정과, 해당 상부 배리어층 위에 게이트 전극, 드레인 전극 및 소스 전극을 형성하는 공정을 구비한다.
본원의 발명에 따른 반도체 장치에서는, 복수의 반도체층 중 최상의 반도체층이 갖는 채널층의 탄소 농도는, 하층의 채널층의 탄소 농도의 평균값보다도 낮다. 트랩의 영향을 받기 쉬운 최상의 채널층의 탄소 농도를 낮게 함으로써, 전류 붕괴를 유효하게 억제할 수 있다. 또, 하층의 채널층의 탄소 농도는 높게 설정된다. 이 때문에, 탄소에 의한 리크 전류 억제의 효과를 얻을 수 있다.
본원의 발명에 따른 반도체 장치의 제조 방법에서는, 제 3 공정에 있어서, 제 1 공정보다도 V/III비를 크게 한 상태에서 상부 채널층을 성장시킨다. 따라서, 상부 채널층의 탄소 농도는, 하부 채널층의 탄소 농도보다도 낮아진다. 트랩의 영향을 받기 쉬운 상부 채널층의 탄소 농도를 낮게 함으로써, 전류 붕괴를 유효하게 억제할 수 있다. 또, 하부 채널층의 탄소 농도는 높게 설정된다. 이 때문에, 하부 채널층에 있어서 탄소에 의한 리크 전류 억제의 효과를 얻을 수 있다.
도 1은 실시형태 1에 따른 반도체 장치의 단면도이다.
도 2는 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 3은 실시형태 1의 변형예에 따른 반도체 장치의 단면도이다.
도 4는 실시형태 2에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 5는 비교예에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 6은 실시형태 3에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
본 발명의 실시형태에 따른 반도체 장치 및 반도체 장치의 제조 방법에 대해 도면을 참조하여 설명한다. 동일하거나 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 실시형태 1에 따른 반도체 장치(100)의 단면도이다. 반도체 장치(100)는, 2차원 전자 가스를 이용한 고전자 이동도 트랜지스터(HEMT, High Electron Mobility transistor)이다. 반도체 장치(100)는, III족 질화물 반도체 에피택셜 웨이퍼로 형성된다. 반도체 장치(100)는, 기판(10), 핵형성층(12), 고저항층(14), 하부 반도체층(17), 상부 반도체층(21), 게이트 전극(24), 드레인 전극(26) 및 소스 전극(28)을 구비한다. 한편, 도 1은 실제의 각 층의 두께의 비율을 나타내는 것은 아니다.
기판(10)은 탄화 규소로 형성된다. 기판(10)은, SiC에 한하지 않고, Si, 사파이어 또는 GaN 단결정으로 형성되어도 된다. 기판(10)의 재료는, GaN의 에피택셜 성장에 적합하면 된다. 기판(10)은, 고저항으로 반절연성을 나타내는 도전형인 것이 바람직하지만, 이것으로 한정되는 것은 아니다.
기판(10) 위에는 AlN에 의해 형성되는 핵형성층(12)이 마련된다. 핵형성층(12)의 두께는, 예를 들면 30nm이다. 핵형성층(12)은 AlN에 한하지 않고, AlxGa1-xN이어도 된다. 또, 핵형성층(12)은 조성이 상이한 복수의 AlxGa1-xN을 겹친 다층 구조여도 된다.
핵형성층(12) 위에는 고저항층(14)이 마련된다. 고저항층(14)은 GaN으로 형성된다. 고저항층(14)의 두께는, 예를 들면 300nm이다.
고저항층(14) 위에는 하부 반도체층(17)이 마련된다. 하부 반도체층(17)은, GaN으로 형성되는 하부 채널층(16)과, 하부 채널층(16)의 상면에 접하여 마련되고, AlxGa1-xN으로 형성되는 하부 배리어층(18)을 갖는다. 여기에서, 0<x<1이다.
하부 채널층(16)은 의도적인 도핑이 이루어지고 있지 않은 언도프층이다. 하부 채널층(16)은 불순물로서 탄소를 포함한다. 하부 채널층(16)의 막 두께는, 예를 들면 1000nm이다. 또, 하부 배리어층(18)의 막 두께는, 5∼10nm 정도이고, 바람직하게는 10nm 정도이다. 한편, 고저항층(14)을 마련하지 않고, 하부 채널층(16)을 핵형성층(12) 위에 형성해도 된다.
하부 채널층(16) 중 하부 배리어층(18)과의 계면에는, 하부 2차원 전자 가스층(16a)이 형성된다. 전자 주행층인 하부 채널층(16)과 전자 공급층인 하부 배리어층(18)은 헤테로 접합을 형성한다. 헤테로 계면에는, 분극 효과에 의해 전자가 축적되고, 고농도의 2차원 전자 가스가 형성된다. 하부 2차원 전자 가스층(16a)은, 2차원 전자 가스가 형성되는 층이다.
하부 반도체층(17) 위에는, 상부 반도체층(21)이 마련된다. 상부 반도체층(21)은, GaN으로 형성되는 상부 채널층(20)과, 상부 채널층(20)의 상면에 접하여 마련되고, AlxGa1-xN으로 형성되는 상부 배리어층(22)을 갖는다. 여기에서, 0<x<1이다.
상부 채널층(20)은, 의도적인 도핑이 이루어지고 있지 않은 언도프층이다. 상부 채널층(20)은 불순물로서 탄소를 포함한다. 상부 채널층(20)의 탄소 농도는, 하부 채널층(16)의 탄소 농도보다도 낮다. 상부 채널층(20)의 막 두께는 5∼15nm이고, 바람직하게는 10nm이다. 상부 배리어층(22)의 막 두께는, 예를 들면 20nm이다.
상부 채널층(20) 중 상부 배리어층(22)과의 계면에는, 상부 2차원 전자 가스층(20a)이 형성된다. 전자 주행층인 상부 채널층(20)과 전자 공급층인 상부 배리어층(22)은 헤테로 접합을 형성한다. 헤테로 계면에는, 분극 효과에 의해 전자가 축적되고, 고농도의 2차원 전자 가스가 형성된다. 상부 2차원 전자 가스층(20a)은, 2차원 전자 가스가 형성되는 층이다.
한편, 하부 2차원 전자 가스층(16a)과 상부 2차원 전자 가스층(20a)의 거리가 지나치게 떨어지면, 디바이스 동작 시에 복수 채널로서 의도한 동작을 할 수 없는 경우가 있다. 이 때문에, 하부 배리어층(18)과 상부 채널층(20)의 막 두께의 합은 20nm 이하인 것이 바람직하다. 이것에 의해, 디바이스 동작 시에 복수의 채널을 안정되게 기능시킬 수 있다.
또, 하부 배리어층(18)은, AlxGa1-xN의 x가 0.2 이상이 되도록 구조 설계해 두는 것이 바람직하다. 하부 배리어층(18)의 막 두께는 얇기 때문에, 하부 채널층(16)에 2차원 전자 가스가 형성되기 어려운 경우가 있다. 하부 배리어층(18)의 x를 충분히 크게 설계함으로써, 하부 채널층(16)에 2차원 전자 가스를 확실히 형성할 수 있다.
상부 반도체층(21) 위에는, 게이트 전극(24), 드레인 전극(26) 및 소스 전극(28)이 마련된다. 또, 상부 배리어층(22)과, 게이트 전극(24), 드레인 전극(26) 및 소스 전극(28)의 사이에, 캡층을 마련해도 된다. 캡층은, GaN 등의 질화물 반도체로 형성된다.
도 2는, 실시형태 1에 따른 반도체 장치(100)의 제조 방법을 설명하는 도면이다. 도 2는, 하부 배리어층(18)의 형성 공정부터 상부 배리어층(22)의 형성 공정까지의 조건 시퀀스를 나타낸다. 도 2의 가로축, 세로축은, 반드시 정확한 비율을 나타내는 것은 아니다.
하부 채널층(16), 하부 배리어층(18), 상부 채널층(20), 상부 배리어층(22)은 반도체 에피택셜층이다. 이들의 층은, 유기 금속 기상 성장(MOCVD: Metalorganic chemical vapor deposition)법에 의해 형성된다. 이것에 한하지 않고, 분자선 에피택시법 등의 성장법을 이용해도 상관없다.
반도체 에피택셜층의 형성에 있어서, Ga 원료 가스로서 트라이메틸갈륨(TMGa) 또는 트라이에틸갈륨(TEGa), Al 원료 가스로서 트라이메틸알루미늄(TMAl)을 이용한다. 또, N 원료 가스로서 암모니아를 이용한다. 캐리어 가스는 수소 또는 질소이다. 각 원료 가스는 이들로 한정되는 것은 아니다.
우선, 성장로 내에서, 기판(10) 위에 핵형성층(12)을 형성한다. 핵형성층(12)의 형성 시의 노(爐) 내의 성장 온도는, 예를 들면 1100도이다. 다음에, 핵형성층(12) 위에 고저항층(14)을 형성한다. 고저항층(14)의 형성 시에는, 도핑 가스로서 Cp2Fe를 이용한다. 이것에 의해, 고저항층(14)에 철을 예를 들면, 1×1018cm­3 첨가한다. 성장 조건은, 예를 들면 성장 온도가 1050도, 성장 압력이 200mbar, V/III비가 1000이다. 한편, 고저항층(14)의 고저항화를 위한 첨가 원소는 Fe에 한하지 않고, 탄소여도 된다. 또, 철과 탄소의 양쪽을 동시에 이용해도 된다.
다음에, 제 1 공정을 실시한다. 제 1 공정에서는, 성장로 내에서 기판(10)에 Ga 원료 가스와 N 원료 가스를 공급하고, 고저항층(14) 위에 하부 채널층(16)을 성장시킨다. 하부 채널층(16)의 성장 조건은, 고저항층(14)과 동일해도 되고, 달라도 된다.
하부 채널층(16)의 형성 후, III족 원료 가스인 Ga 원료 가스의 공급을 정지한다. 또, 성장 온도를 승온하고, 성장 압력을 낮게 한다. 승온 및 강압이 완료된 후, 제 2 공정을 실시한다. 제 2 공정에서는, 성장로 내에서 기판(10)에 Ga 원료 가스와 N 원료 가스와 Al 원료 가스를 공급하고, 하부 채널층(16)의 상면과 접하도록 하부 배리어층(18)을 성장시킨다.
여기에서, 성장 온도가 높은 쪽이 AlGaN의 결정 품질을 향상시킬 수 있다. 또, 성장 압력이 낮은 쪽이, TMAl 가스와 타원료 가스의 사이에서 생기는 기생 반응을 억제할 수 있다. 이것에 의해, 기판(10) 상 이외에서의 원료 소비를 억제할 수 있다. 하부 배리어층(18)에는, 규소 또는 산소의 도핑이 이루어져도 된다. 성장 조건은, 예를 들어 성장 온도가 1100도, 성장 압력이 50mbar이다.
하부 채널층(16)의 형성 후, Al 원료 가스 및 Ga 원료 가스의 공급을 정지한다. 또, 성장 온도의 강온 및 성장 압력의 고압화를 행한다. 목적으로 하는 노 내 분위기에 도달한 후, Ga 원료 가스의 공급을 개시하고 제 3 공정을 실시한다. 제 3 공정에서는, Ga 원료 가스와 N 원료 가스를 공급하고, 하부 배리어층(18) 위에 상부 채널층(20)을 성장시킨다.
제 3 공정에서는, 제 1 공정보다도 성장 온도, 성장 압력 또는 V/III비 중 어느 하나를 높게 한다. 이것에 의해, 상부 채널층(20)의 탄소 농도를 하부 채널층(16)의 탄소 농도보다 낮게 할 수 있다. 또, 성장 온도, 성장 압력 또는 V/III비 중 복수를 동시에 높여도 된다.
상부 채널층(20)의 형성 후, Ga 원료 가스의 공급을 정지하고, 성장 온도의 승온 및 성장 압력의 저압화를 행한다. 목적으로 하는 노 내 분위기에 도달 후, 제 4 공정을 실시한다. 제 4 공정은 제 2 공정과 마찬가지로, 고온, 저압의 성장 조건에서 실시된다. 제 4 공정에서는, Ga 원료 가스와 N 원료 가스와 Al 원료 가스를 공급하고, 상부 채널층(20)의 상면과 접하도록 상부 배리어층(22)을 성장시킨다. 상부 배리어층(22)의 성장 조건은, 하부 배리어층(18)의 성장 시와 동일해도 되고, 달라도 된다. 상부 배리어층(22)에는 규소 또는 산소의 도핑이 이루어져도 된다.
다음에, 상부 배리어층(22) 위에 게이트 전극(24), 드레인 전극(26) 및 소스 전극(28)을 형성한다.
반도체 장치(100)는, III족 질화물 반도체로 형성된 고전자 이동도 트랜지스터이다. 일반적으로 III족 질화물 반도체는, 고출력, 고효율, 광대역에서 동작 가능한 전자 디바이스 재료이다. 또, 고전자 이동도 트랜지스터는, 반도체 헤테로 접합에 유기(誘起)된 고(高)이동도의 2차원 전자 가스를 채널로 하고, 고속 동작이 가능하다. 또한, 반도체 장치(100)에서는, 복수의 2차원 전자 가스가 병렬로 형성된다. 이것에 의해, 2차원 전자 가스층이 1개인 경우와 비교하여 ON 저항을 저감할 수 있다. 따라서, 통전 손실을 저감할 수 있고, 더한층의 고속 동작이 가능하게 된다.
여기에서, 일반적으로 고전자 이동도 트랜지스터에서는, 채널층에 포함되는 탄소의 영향으로 전자가 트랩되어, 전류 붕괴가 생기는 경우가 있다. 여기에서, 전류 붕괴란, 전극에 전압을 인가하여 디바이스를 동작시킨 경우에, 트랩에 전자가 포획되어, 드레인 전류가 감소하는 현상이다.
본 실시형태에 있어서, 상부 2차원 전자 가스층(20a)의 전자는, 전극에 인가되는 고전압의 영향을 받기 쉽다. 이때, 상부 2차원 전자 가스층(20a)의 전자는, 상부 배리어층(22)의 표면의 트랩과, 상부 채널층(20) 내의 트랩의 양쪽의 영향을 받는다. 이 때문에, 전류 붕괴가 발생하기 쉽다. 따라서, 상부 채널층(20)에 탄소가 고농도로 도입되면, 전류 붕괴가 현저해질 우려가 있다. 이에 비해, 하부 2차원 전자 가스층(16a)에서는, 하부 배리어층(18)의 상면에는, 또 다른 반도체층이 적층된다. 이 때문에, 상부 2차원 전자 가스층(20a)과 비교하여, 표면 트랩의 영향을 받기 어렵다.
또, 일반적으로 고전자 이동도 트랜지스터에서는 리크 전류가 발생하는 경우가 있다. 이 리크 전류는 예를 들면 질소 공공(空孔)에 기인하는 캐리어의 존재에 의해 발생한다. 이 리크 전류는, 일반적으로 탄소의 도핑에 의해 저감할 수 있다. 이 때문에, 채널층의 탄소 농도를 낮추면, 리크 전류가 커질 가능성이 있다.
본 실시형태에 따른 반도체 장치(100)에서는, 상부 채널층(20)의 탄소 농도는, 하부 채널층(16)의 탄소 농도보다도 낮다. 트랩의 영향을 받기 쉬운 상부 채널층(20)의 탄소 농도를 낮게 함으로써, 전류 붕괴를 유효하게 억제할 수 있다. 또, 표면 트랩의 영향을 받기 어려운 하부 채널층(16)의 탄소 농도는 높게 설정된다. 이 때문에, 탄소에 의한 리크 전류 억제의 효과를 확보할 수 있다.
특히, 상부 채널층(20)이 10nm 정도의 박층인 데 비해, 하부 채널층(16)은 1000nm이다. 두꺼운 하부 채널층(16)의 탄소 농도는, 리크 전류에 영향을 주기 쉽다. 하부 채널층(16)의 탄소 농도를 높게 설정함으로써, 리크 전류를 유효하게 억제할 수 있다.
탄소 농도의 최적값은, 트랜지스터의 전계 설계 등에 의한다. 상부 채널층(20)의 탄소 농도는 3×1016cm­3 이하이고, 하부 채널층(16)의 탄소 농도는 1×1016cm­3 이상이면 된다. 보다 구체적으로는, 상부 채널층(20)의 탄소 농도는 2×1016cm­3이고, 하부 채널층(16)의 탄소 농도는 4×1016cm­3이면 된다.
도 3은, 실시형태 1의 변형예에 따른 반도체 장치(200)의 단면도이다. 실시형태 1에서는, 채널층과 배리어층의 적층 구조를 갖는 상부 반도체층(21)과 하부 반도체층(17)이 2단으로 형성되었다. 이 변형예로서, 채널층과 배리어층의 적층 구조를 갖는 반도체층이 3단 이상으로 형성되어도 된다.
변형예에 따른 반도체 장치(200)는, 기판(10) 위에 겹쳐지는 복수의 반도체층(31, 32, 33)을 구비한다. 복수의 반도체층(31, 32, 33)의 각각은, 채널층(31a, 32a, 33a)과 배리어층(31b, 32b, 33b)을 갖는다. 복수의 반도체층(31, 32, 33)의 각각에서는, 2차원 전자 가스층(31d, 32d, 33d)이 형성된다. 이 때문에, 2차원 전자 가스가 3층 이상 형성된다. 따라서, ON 저항을 2차원 전자 가스층(31d, 32d, 33d)의 수에 반비례하여 저감할 수 있다.
반도체 장치(200)에서는, 복수의 반도체층(31, 32, 33) 중 최상의 반도체층(33)이 갖는 채널층(33a)의 탄소 농도를, 최상의 반도체층(33) 이외의 반도체층(31, 32)이 갖는 채널층(31a, 32a)의 탄소 농도의 평균값보다도 낮게 설정한다. 이것에 의해, 전류 붕괴의 억제 및 리크 전류의 억제의 효과를 얻을 수 있다.
또, 반도체 장치(200)에서는, 최상의 반도체층(33)이 갖는 채널층(33a)은, 최상의 반도체층(33) 이외의 반도체층(31)이 갖는 채널층(31a)보다도 얇다. 이것에 의해, 하층의 채널층(31a)에 의해 리크 전류를 유효하게 억제할 수 있다.
또, 반도체 장치(200)에 있어서, 실시형태 1과 마찬가지로, 최상의 반도체층(33) 이외의 반도체층(31, 32)이 갖는 배리어층(31b, 32b)에서는, x가 0.2 이상이면 된다. 이것에 의해 하층의 반도체층(31, 32)에 있어서 2차원 전자 가스를 확실히 형성할 수 있다.
또, 반도체 장치(200)에 있어서, 실시형태 1과 마찬가지로, 최상의 반도체층(33)이 갖는 채널층(33a)의 탄소 농도는 3×1016cm­3 이하이면 된다. 또, 최상의 반도체층(33) 이외의 반도체층(31, 32)이 갖는 채널층(31a, 32a)의 탄소 농도의 평균값은, 1×1016cm­3 이상이면 된다.
또, 2차원 전자 가스층(31d, 32d, 33d)끼리의 거리를 저감시키기 위해, 최상의 채널층(33a)과, 최상의 반도체층(33)의 바로 아래의 반도체층(32)이 갖는 배리어층(32b)의 막 두께의 합은 20nm 이하여도 된다. 또, 채널층(32a)과, 배리어층(31b)의 막 두께의 합은 20nm 이하여도 된다.
또, 최상의 채널층(33a)과, 최상의 반도체층(33)의 바로 아래의 반도체층(32)이 갖는 배리어층(32b)은 접하고 있다. 이것에 의해, 2차원 전자 가스층(31d, 32d, 33d)끼리의 거리를 저감할 수 있다.
이들의 변형은 이하의 실시형태에 따른 반도체 장치 및 반도체 장치의 제조 방법에 대해 적절히 응용할 수 있다. 한편, 이하의 실시형태에 따른 반도체 장치 및 반도체 장치의 제조 방법에 대해서는 실시형태 1과의 공통점이 많으므로, 실시형태 1과의 상위점을 중심으로 설명한다.
실시형태 2.
도 4는, 실시형태 2에 따른 반도체 장치(100)의 제조 방법을 설명하는 도면이다. 본 실시형태에 따른 제조 방법으로 제조된 반도체 장치(100)의 구조는 실시형태 1과 마찬가지이다. 도 4는, 하부 채널층(16)의 형성 공정부터 상부 배리어층(22)의 형성 공정까지의 조건 시퀀스를 나타낸다.
제 1 공정은, 제 2 공정의 성장 조건에 맞추어, 미리 성장 온도를 승온하고, 성장 압력을 낮게 한 상태에서 실시된다. 제 1 공정의 실시 후, 성장 압력, 성장 온도 및 캐리어 가스 유량을 유지한 채로, Al 원료 가스의 공급을 개시하고, 제 2 공정을 실시한다. 제 1 공정과 제 2 공정의 사이에 대기 시간은 마련하지 않는다. 따라서, 하부 채널층(16)과 하부 배리어층(18)은 성장 중단을 행하지 않고 연속해서 형성된다.
제 2 공정의 실시 후, 성장 압력, 성장 온도 및 캐리어 가스 유량을 유지한 채로, Al 원료 가스의 공급을 정지하고, 제 3 공정을 실시한다. 제 2 공정과 제 3 공정의 사이에 대기 시간은 마련하지 않는다. 따라서, 하부 배리어층(18)과 상부 채널층(20)은 성장 중단을 행하지 않고 연속해서 형성된다.
제 3 공정에서는, 제 1 공정보다도 V/III비를 크게 한 상태에서 상부 채널층(20)을 성장시킨다. 즉, 제 1 공정보다도 Ga 원료 가스의 공급량을 줄여, N 원료 가스의 공급량을 증가시킨다. 이것에 한하지 않고, Ga 원료 가스의 공급량을 줄이는 것, 또는, N 원료 가스의 공급량을 증가시키는 것의 한쪽을 실시해도 된다. 이것에 의해, GaN 중에 탄소가 도입되는 것을 억제할 수 있다. 따라서, 상부 채널층(20)의 탄소 농도를 하부 채널층(16)의 탄소 농도보다도 낮게 할 수 있다. 제 1 공정의 V/III비는 예를 들면 1000이고, 제 3 공정의 V/III비는 예를 들면 10000이다.
상부 채널층(20)의 형성 후, 성장 압력, 성장 온도 및 캐리어 가스 유량을 유지한 채로, Al 원료 가스의 공급을 개시하고, 제 4 공정을 실시한다. 제 3 공정과 제 4 공정의 사이에 대기 시간은 마련하지 않는다. 따라서, 상부 채널층(20)과 상부 배리어층(22)은 성장 중단을 행하지 않고 연속해서 형성된다. 제 4 공정에 있어서, Ga 원료 가스와 N 원료 가스의 공급량은 제 1 공정과 동일한 상태로 되돌린다.
이와 같이, 본 실시형태에서는, 제 1 공정부터 제 4 공정까지, 성장 압력과 성장 온도를 일정하게 유지한다. 또, 하부 채널층(16), 하부 배리어층(18), 상부 채널층(20) 및 상부 배리어층(22)을, 성장 중단을 행하지 않고 연속해서 형성한다.
도 5는, 비교예에 따른 반도체 장치(100)의 제조 방법을 설명하는 도면이다. 도 5에 나타나는 실시형태 1의 제조 방법에서는, 성장로 내 분위기의 이행 때문에, 공정간에 성장 중단 공정이 생긴다. 성장 중단 공정에서는, 기판(10)의 표면이 고온하에서 수소 등의 캐리어 가스 분위기에 노출된다. 이것에 의해, 에칭이 생기는 경우가 있다.
제 2 공정과 제 3 공정의 사이의 성장 중단 공정에서는, 하부 배리어층(18)이 에칭된다. 이것에 의해, 하부 배리어층(18)의 표면 거칠음이 생긴다. 상부 채널층(20)은, 하부 배리어층(18)의 거칠음을 이어받아 성장한다. 상부 채널층(20)이 충분히 두꺼운 경우에는, 표면의 평탄성을 회복할 수 있다. 그러나, 본 실시형태에서는 상부 채널층(20)은 얇다. 이 경우, 상부 채널층(20)의 표면은, 거칠음이 생긴 상태가 되기 쉽다.
이때, 상부 채널층(20)과 상부 배리어층(22)의 계면에는 트랩 등이 형성되어, 디바이스 특성이 저하된다. 또, 에칭에 의해 하부 배리어층(18)의 막 두께가 감소하여, 의도한 구조가 얻어지지 않게 될 가능성이 있다.
또한, 제 3 공정과 제 4 공정의 사이의 성장 중단 공정에서는, 상부 채널층(20)이 에칭된다. 특히 GaN은, AlxGa1-xN보다도 에칭되기 쉽다. 이 때문에, 제 3 공정과 제 4 공정의 사이의 성장 중단 공정에서는, 상부 채널층(20)이 모두 소실되는 경우가 있다. 이 경우, 디바이스 특성의 저하에 더하여, 상부 2차원 전자 가스층(20a)이 형성되지 않을 우려가 있다.
이에 비해, 본 실시형태에서는 성장 중단을 행하지 않는다. 이 경우, 성장 중단 중의 에칭에 의한 계면에 대한 대미지는 발생하지 않는다. 이 때문에, 디바이스 특성의 저하를 억제할 수 있다. 또, 하층의 평탄성이 상층에 재현성 좋게 얻어진다. 또, 2차원 전자 가스의 적층 구조를 안정되게 형성할 수 있다.
또, 본 실시형태에서는 제 3 공정에 있어서 V/III비를 높게 한다. V/III비가 높은 경우, 마이그레이션(migration)이 부족하여 성장 표면이 거칠어지는 경우가 있다. 그러나, 상부 채널층(20)의 막 두께가 10nm 정도인 경우, 하층의 평탄성을 이어받은 상태에서 성장이 완료된다. 이 때문에, 성장 표면의 거칠음을 억제할 수 있다.
또, V/III비를 높여 탄소 농도를 조절하는 것은, 성장 중단을 행하지 않는 경우에 특히 효과적이다. 성장 중단을 행하지 않는 경우, 노 내 압력 및 온도를 변경할 수 없다. 즉, 변경 가능한 성장 조건은 원료 가스 유량밖에 없다. 여기에서, 동일한 원료 가스 라인을 미리 복수개 마련하여, 공정 전환 시에 사용하는 라인을 전환해도 된다. 이것에 의해, 노 내에 충격을 주지 않고, 원료 가스의 유량을 변화시킬 수 있다.
또, 전술한 바와 같이, AlxGa1-xN 형성 시의 기생 반응을 피하기 위해, 하부 배리어층(18) 및 상부 배리어층(22)의 형성 시의 성장 압력은 낮은 쪽이 바람직하다. 이 경우, 성장 중단을 행하지 않으면, 성장 압력이 낮은 상태에서 상부 채널층(20)을 형성하게 된다. 이때, 상부 채널층(20)에는, 원료 가스로부터 미분해의 메틸기가 다량으로 도입되어, 탄소 농도가 높아질 가능성이 있다. 따라서, 하부 채널층(16)보다도 상부 채널층(20)의 탄소 농도가 대폭으로 높아져, 전류 붕괴가 현저히 나타날 우려가 있다.
이에 비해 본 실시형태에서는, 제 3 공정에 있어서 V/III비를 높게 한다. 이 때문에, GaN 중에 탄소가 도입되는 것을 억제할 수 있다. 따라서, 성장 압력은 낮은 상태에서도 상부 채널층(20)의 탄소 농도를 억제할 수 있다.
본 실시형태의 변형예로서, 제 1 공정 내지 제 4 공정 중 일부의 공정을, 성장 중단을 행하지 않고 실시해도 된다. 예를 들면, 제 2 공정부터 제 4 공정까지, 성장 압력, 성장 온도 및 캐리어 가스 유량을 일정하게 유지해도 된다. 이 경우, 제 1 공정의 실시 후에 성장 온도를 승온하고, 성장 압력을 낮게 한다. 그 후, 하부 배리어층(18)과 상부 채널층(20)과 상부 배리어층(22)을, 성장 중단을 행하지 않고 연속해서 형성한다.
또, 반도체 장치(200)와 같이, 채널층과 배리어층의 적층 구조가 3단 이상으로 형성된 구조에 본 실시형태의 제조 방법을 적용해도 된다. 이 경우, 예를 들면 최하의 배리어층을 형성하는 공정부터 최상의 배리어층을 형성하는 공정까지를, 성장 온도 및 성장 압력을 일정하게 유지하여 실시한다. 즉, 최하의 배리어층에서 최상의 배리어층까지가, 성장 중단이 행해지지 않고 연속해서 형성된다.
이 경우, 최상의 채널층의 탄소 농도가, 최상의 채널층 이외 채널층의 탄소 농도의 평균값보다도 낮아지도록, 각각의 채널층 형성 시에 V/III비의 제어가 행해진다.
실시형태 3.
도 6은, 실시형태 3에 따른 반도체 장치(100)의 제조 방법을 설명하는 도면이다. 본 실시형태에 따른 제조 방법으로 제조된 반도체 장치(100)의 구조는 실시형태 1과 마찬가지이다. 도 6은, 하부 채널층(16)의 형성 공정부터 상부 배리어층(22)의 형성 공정까지의 조건 시퀀스를 나타낸다.
본 실시형태에서는, 제 2 공정의 직전 및 제 4 공정의 직전에, 선행 공급 공정을 구비한다. 선행 공급 공정은, Ga 원료 가스를 공급하지 않고 Al 원료 가스를 공급하는 공정이다. Al 원료 가스의 선행 공급에 의해, 채널층과 배리어층의 헤테로 계면에 있어서, Al 조성의 천이층의 형성이 억제된다. 또, 헤테로 계면에 있어서, Al 조성의 천이층이 얇아진다. 이것에 의해, 헤테로 계면의 급준성을 향상시키고, 디바이스 특성을 향상시킬 수 있다.
이것에 한하지 않고, 제 1 공정과 제 2 공정의 사이, 또는, 제 3 공정과 제 4 공정의 사이에, Ga 원료 가스를 공급하지 않고 Al 원료 가스를 공급하는 공정을 구비해도 된다.
한편, 각 실시형태에서 설명한 기술적 특징은 적절히 조합하여 이용해도 된다.
100, 200: 반도체 장치, 10: 기판, 16: 하부 채널층, 17: 하부 반도체층, 18: 하부 배리어층, 20: 상부 채널층, 21: 상부 반도체층, 22: 상부 배리어층, 24: 게이트 전극, 26: 드레인 전극, 28: 소스 전극, 31, 32, 33: 반도체층, 31a, 32a, 33a: 채널층, 31b, 32b, 33b: 배리어층

Claims (13)

  1. 기판과,
    상기 기판 위에 겹쳐지는 복수의 반도체층과,
    상기 복수의 반도체층 위에 마련된 게이트 전극, 드레인 전극 및 소스 전극
    을 구비하고,
    상기 복수의 반도체층의 각각은, GaN으로 형성되는 채널층과, 상기 채널층의 상면에 접하여 마련되고, AlxGa1-xN으로 형성되는 배리어층을 갖고,
    상기 복수의 반도체층 중 최상의 반도체층이 갖는 채널층의 탄소 농도는, 상기 복수의 반도체층 중 상기 최상의 반도체층 이외의 반도체층이 갖는 채널층의 탄소 농도의 평균값보다도 낮고,
    상기 최상의 반도체층 이외의 반도체층이 갖는 채널층을 성장시킬 때보다, 상기 최상의 반도체층이 갖는 채널층을 성장시킬 때의 원료 가스의 V/III 비를 크게 하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 반도체층의 각각에서는, 상기 채널층 중 상기 배리어층과의 계면에 2차원 전자 가스가 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 최상의 반도체층이 갖는 상기 채널층은, 상기 복수의 반도체층 중 상기 최상의 반도체층 이외의 반도체층이 갖는 채널층보다도 얇은 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 최상의 반도체층이 갖는 상기 채널층의 탄소 농도는, 상기 복수의 반도체층 중 상기 최상의 반도체층의 바로 아래의 반도체층이 갖는 채널층의 탄소 농도보다도 낮은 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 최상의 반도체층이 갖는 상기 채널층과, 상기 복수의 반도체층 중 상기 최상의 반도체층의 바로 아래의 반도체층이 갖는 배리어층은 접하고 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 최상의 반도체층이 갖는 상기 채널층과, 상기 복수의 반도체층 중 상기 최상의 반도체층의 바로 아래의 반도체층이 갖는 배리어층의 막 두께의 합은 20nm 이하인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 최상의 반도체층 이외의 반도체층이 갖는 배리어층에서는, x가 0.2 이상인 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 최상의 반도체층이 갖는 상기 채널층의 상기 탄소 농도는 3×1016cm­3 이하인 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 최상의 반도체층 이외의 반도체층이 갖는 상기 채널층의 탄소 농도의 평균값은, 1×1016cm­3 이상인 것을 특징으로 하는 반도체 장치.
  10. Ga 원료 가스와 N 원료 가스를 공급하고, 기판 위에 GaN으로 형성되는 하부 채널층을 성장시키는 제 1 공정과,
    상기 Ga 원료 가스와 상기 N 원료 가스와 Al 원료 가스를 공급하고, 상기 하부 채널층의 상면과 접하도록 AlxGa1-xN으로 형성되는 하부 배리어층을 성장시키는 제 2 공정과,
    상기 제 1 공정보다도 V/III비를 크게 한 상태에서 상기 Ga 원료 가스와 상기 N 원료 가스를 공급하고, 상기 하부 배리어층 위에 GaN으로 형성되는 상부 채널층을 성장시키는 제 3 공정과,
    상기 Ga 원료 가스와 상기 N 원료 가스와 상기 Al 원료 가스를 공급하고, 상기 상부 채널층의 상면과 접하도록 AlxGa1-xN으로 형성되는 상부 배리어층을 성장시키는 제 4 공정과,
    상기 상부 배리어층 위에 게이트 전극, 드레인 전극 및 소스 전극을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 공정부터 상기 제 4 공정까지, 성장 압력과 성장 온도를 일정하게 유지하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 하부 배리어층과 상기 상부 채널층과 상기 상부 배리어층을, 성장 중단을 행하지 않고 연속해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 제 1 공정과 상기 제 2 공정의 사이, 또는, 상기 제 3 공정과 상기 제 4 공정의 사이에, 상기 Ga 원료 가스를 공급하지 않고 상기 Al 원료 가스를 공급하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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