JP2013179121A - 半導体基板の製造方法および半導体基板 - Google Patents

Abstract

【課題】転位密度の低減を図るとともに、単位時間当たりの処理量を向上することができる半導体基板の製造方法を提供する。
【解決手段】少なくとも最表層に単結晶のＳｉＣが存在するベース基板上に所定のＧａＮ成膜温度でＧａＮ層を成膜する半導体基板の製造方法であって、
上記ＳｉＣ上にＧａＮ成膜温度よりも高温下でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのちＧａＮ成膜温度でＧａＮを成膜する第１工程を行い、
ＧａＮ成膜温度よりも低温下でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのちＧａＮ成膜温度でＧａＮを成膜する第２工程を行い、
上記第２工程におけるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜する温度を少なくとも８００℃以上とした。
【選択図】図１

Description

本発明は、ＧａＮを堆積させた半導体基板の製造方法およびそれによって得られる半導体基板に関するものである。

半導体デバイスを実装するＧａＮを堆積させるための基板として、ＳｉＣバルク基板や、最表面に単結晶ＳｉＣ層を形成した各種半導体基板が広く用いられている。ＳｉＣとＧａＮの間には、格子定数および熱膨張係数において大きな差がある。このため、ＳｉＣ上にＧａＮを堆積させる際には、基板の反りやＧａＮ層のクラックが問題となる。そこで、それらの対策として、ＧａＮ層を堆積する前にＳｉ基板の表面にバッファ層を形成させたり、ＧａＮ層に中間層としてＡｌＮ層を挿入したりすることが検討されている。このような技術として、例えば下記の特許文献１〜５に開示されたものがある。

特開平０４−２２３３３０号公報 特表２００３−５３６２５７号公報 特開２００３−０１７４１９号公報 特開２００５−０３２８２３号公報 特開２００９−０６５０２５号公報

上記従来の技術では、反りの低減、クラックの抑制、応力の緩和等について、ある程度の対策となっているものの、まだまだ十分なレベルとはいうことができない。また、結晶欠陥である転位の密度については、十分に低減されていない。また、従来技術では、ＧａＮとＡｌＮの成長温度に差が大きいことから昇温や降温に時間を要してしまい、単位時間当たりの処理量に制限ができてしまう。

本発明は、このような課題を解決するためになされたものであり、転位密度と反りの低減を図るとともに、単位時間当たりの処理量を向上することができる半導体基板の製造方法および半導体基板の提供をその目的とする。

上記目的を達成するため、本発明の半導体基板の製造方法は、少なくとも最表層に単結晶のＳｉＣが存在するベース基板上に所定のＧａＮ成膜温度でＧａＮ層を成膜する半導体基板の製造方法であって、
上記ＳｉＣ上にＧａＮ成膜温度よりも高温下でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのちＧａＮ成膜温度でＧａＮを成膜する第１工程を行い、
ＧａＮ成膜温度よりも低温下でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのちＧａＮ成膜温度でＧａＮを成膜する第２工程を行い、
上記第２工程におけるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜する温度を少なくとも８００℃以上としたことを要旨とする。

上記目的を達成するため、本発明の第１の半導体基板は、少なくとも最表層に単結晶のＳｉＣが存在するベース基板の上記ＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層され、
Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層としてＳｉＣ上に複数積層されたＧａＮ層は、中間層であるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を挟んでＳｉＣ側のＧａＮ層よりも表面側のＧａＮ層の方が転位密度が低いことを要旨とする。

上記目的を達成するため、本発明の第２の半導体基板は、少なくとも最表層に単結晶のＳｉＣが存在するベース基板の上記ＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層され、
基板の曲率半径が５ｍ以上であることを要旨とする。

上記目的を達成するため、本発明の第３の半導体基板は、少なくとも最表層に単結晶のＳｉＣが存在するベース基板の上記ＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層され、
上記ＳｉＣ上にクラックなく０．５μｍ以上の厚さを有するＧａＮが堆積されたことを要旨とする。

本発明者らは、少なくとも表面にＳｉＣが存在するベース基板をＧａＮ成長の下地に用い、かつＧａＮ成膜温度よりも低温下で中間層であるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜するときの温度を、特許文献１〜５記載の従来技術に比べて高めに設定することによって、次の２つの重要な効果が得られることを新たに見出した。
第一の効果は、上述の技術構成により、複数積層されたＧａＮ層の各界面に生ずる歪が大幅に緩和されることである。
この第一の効果により、ＧａＮ層の積層数を増やしても、基板の反り量を増やさないように制御することが可能となる。
さらには、クラックの発生も大幅に抑制可能となる。
第二の効果は、上述の技術構成により、複数積層されたＧａＮ層のなかで、ＳｉＣ側から遠く、表面側に近いＧａＮ層ほど転位密度を低く制御できることである。
これにより、ＧａＮ層の積層数を増やせば増やすほど、ＧａＮの転位密度を小さくすることが可能となり、ＧａＮ層の飛躍的な結晶性改善が実現する。
従って、上述の技術構成により、ＧａＮ層の積層数を増やしていくことで、クラックや反り量の増大を抑制しつつ、ＧａＮの結晶性のみほぼ独立に改善できることが初めて可能となった。
さらに上述の技術構成では、中間層であるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層とＧａＮ層の成長温度が特許文献１〜５記載の従来技術に比べて小さいため、昇温や降温に要する時間を短縮し、単位時間当たりの処理量を向上することができる。
従って、クラックや反り量の増大を抑制しつつ、従来にない高品質なＧａＮ層を、低コストで実現することが可能となる。

本発明の半導体基板の製造方法は、少なくとも最表層に単結晶のＳｉＣが存在するベース基板上にやＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層およびＧａＮ層を成膜する。ＳｉＣは、ＧａＮ層やＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層との格子定数差が４％未満と小さい。ＳｉＣに最近接する第一のＧａＮ層の転位密度を少なくすることができる。

また、最表面に単結晶ＳｉＣが存在するベース基板をＧａＮ成長の下地に用いることにより、
ＧａＮ成膜温度よりも低温下で中間層であるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜するときの温度を高めに設定することができる。
これは、ＳｉＣが剛性の強い材料であるため、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層とＧａＮ層の積層界面に生ずる歪に対して十分な抗力を維持可能であり、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層とＧａＮ層の成膜温度差が小さくても、積層界面における歪緩和を促進できるからである。
Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜するときの温度を高めに設定することができるため、積層界面の緩和を促進しつつ、従来技術にくらべてＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎの結晶品質を改善可能であり、この効果により、積層数を増やすごとに、転位密度を減らすことが可能となる。
さらには、ＧａＮ層と中間層の成膜温度の差が小さくなり、昇温や降温に要する時間を短縮し、単位時間当たりの処理量を向上することができる。

また、上記ＳｉＣ上にＧａＮ成膜温度よりも高温下でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのちＧａＮ成膜温度でＧａＮを成膜する。
高温下では、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ結晶のＣ軸方向の結晶配向性が大幅に改善するため、その上には方位の揃ったＧａＮ結晶を成長することが可能となる。

また、ＧａＮ成膜温度よりも低温下かつ８００℃以上の温度領域でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのちＧａＮ成膜温度でＧａＮを成膜する第２工程を行う。
このようにすることにより、ＧａＮ層と中間層の成膜温度の差が小さくなり、積層界面の緩和を促進しつつ、従来技術にくらべてＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎの結晶品質が改善される。さらには昇温や降温に要する時間を短縮し、単位時間当たりの処理量を向上することができる。

本発明の半導体基板の製造方法において、上記第２工程において、ＧａＮを成膜する過程で、基板を凸面状とする方向に基板の反りを矯正することも可能であり、
積層界面の緩和を制御することで、最終製品として反りを低減した高品質の半導体基板を得ることができる。

本発明の半導体基板の製造方法において、上記第２工程を行ったのち基板を冷却することにより、基板を凸面状とする方向に矯正された基板の反りを反対方向に戻すことも可能であり、
最終製品として反りを低減した高品質の半導体基板を得ることができる。

本発明の半導体基板の製造方法において、上記ベース基板は、Ｓｉ基板の表面にＳｉＣ層が形成されたものとすることも可能である。

本発明の半導体基板の製造方法において、上記ベース基板は、Ｓｉ基板の表面にＳｉＯ_２層を介してＳｉＣ層が形成されたものとすることも可能である。

本発明の半導体基板の製造方法において、上記ベース基板は、ＳｉＣ基板とすることも可能である。

本発明の第１の半導体基板は、少なくとも最表層に単結晶のＳｉＣが存在するベース基板の上記ＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層されている。ＳｉＣは、ＧａＮ層やＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層との格子定数差が４％未満と小さい。このため、ＳｉＣに最近接する第一のＧａＮ層の転位密度を少なくすることができる。

しかも、中間層であるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を挟んで基板側のＧａＮ層の転位密度よりも、表面側のＧａＮ層の転位密度の方が常に低いことから、半導体デバイスが実装される表面側のＧａＮ層の欠陥が少ない高品質の半導体基板となる。

本発明の第１の半導体基板では、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層としてＳｉＣ上に複数積層されたＧａＮ層は、ＳｉＣ側から表面側ほど転位密度が低くなるようにすることが可能である。
このように、剛性の高いＳｉＣ上に緩和した積層界面と高い結晶性を有するＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層の両方を同時に実現可能であるため、ＳｉＣ側から表面側ほど転位密度が低くなっており、半導体デバイスが実装される表面側のＧａＮ層の欠陥が少ない高品質の半導体基板となる。

本発明の第２の半導体基板は、少なくとも最表層に単結晶のＳｉＣが存在するベース基板の上記ＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層され、基板の曲率半径が５ｍ以上である。
このように、剛性の高いＳｉＣ上に緩和した積層界面と高い結晶性を有するＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層の両方を同時に実現可能であるため、ＧａＮ層の転位密度を少なくすることができる。
しかも、緩和した積層界面の効果により基板の曲率半径が５ｍ以上であるため、最終製品として反りを低減した高品質の半導体基板となる。

本発明の第３の半導体基板は、少なくとも最表層に単結晶のＳｉＣが存在するベース基板の上記ＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層され、上記ＳｉＣ上にクラックなく０．５μｍ以上の厚さを有するＧａＮが堆積されている。
このように、剛性の高いＳｉＣ上に緩和した積層界面と高い結晶性を有するＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層の両方を同時に実現可能であるため、ＧａＮ層の転位密度を少なくすることができる。
また、上記剛性の高いＳｉＣ上に緩和した積層界面と高い結晶性を有するＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層の両方を同時に実現可能であるため、上記ＳｉＣ上にクラックなく０．５μｍ以上の厚さを有するＧａＮが堆積されている。
このため、半導体デバイスが実装されるＧａＮ層のクラックが少ない高品質の半導体基板となる。

本発明の半導体基板の製造方法の一実施形態を示す図である。 本実施形態の方法における温度と歪の関係を示す図である。 本発明の半導体基板の一実施形態を示す断面図である。 本実施形態の半導体基板における転位の状態を示す図である。

つぎに、本発明を実施するための最良の形態を説明する。

図１は、本発明の半導体基板の製造方法の一実施形態を説明する加熱チャートの一例である。横軸を処理時間、縦軸を処理温度とした。

本実施形態が対象とするベース基板は、少なくとも最表層に単結晶のＳｉＣが存在する半導体基板である。本実施形態では、このようなベース基板のＳｉＣ上に、所定のＧａＮ成膜温度でＧａＮ層を成膜する。

上記ベース基板は、Ｓｉ基板の表面にＳｉＣ層が形成されたものとすることができる。
また、上記ベース基板は、Ｓｉ基板の表面にＳｉＯ_２層を介してＳｉＣ層が形成されたものとすることができる。
また、上記ベース基板は、ＳｉＣ基板とすることができる。

具体的には、後に詳しく説明するＳｉＣ ｏｎ Ｓｉ基板、ＳｉＣ−ＯＩ基板、あるいはＳｉＣバルク基板をベース基板とすることができる。このベース基板上に所定のＧａＮ成膜温度でＧａＮ層を成膜する。

つぎに、各ベース基板について説明する。

上記Ｓｉ基板の表面にＳｉＣ層が形成された基板（ＳｉＣ ｏｎ Ｓｉ基板）としては、例えば下記のような方法で製造した基板を用いることができる。例えば特願２０１０−２８６９４９に記載された方法である。

必要に応じて表面の清浄化処理を行った出発基板をアニールし、引き続き単結晶シリコン層をエピタキシャル成長させ、炭化水素系ガス雰囲気中で加熱して基板表面に形成した単結晶シリコン層を単結晶ＳｉＣ層に変成させる。出発基板としては、単結晶Ｓｉ基板、ＳＯＩ基板、ＭｇＯ基板、昇華法による六方晶ＳｉＣバルク基板、ＢＰ基板、サファイア基板、３Ｃ−ＳｉＣ自立基板、ＧａＮ基板、ＧａＡｓ基板、ＡｌＮ基板、ＩｎＮ基板、ＳｉＧｅ基板、ＳｉＧｅ ｏｎ Ｉｎｓｕｌａｔｏｒ基板等を用いることができる。

または、Ｓｉ基板、ＳＯＩ基板、ＳｉＧｅ基板、ＳｉＧｅ ｏｎ Ｉｎｓｕｌａｔｏｒ基板等の少なくとも表層部分がＳｉからなる、あるいはＳｉを主成分とする半導体基板を出発基板とし、表層部のＳｉあるいはＳｉを主成分とする半導体結晶を炭化水素系ガス雰囲気中で加熱して炭化処理してＳｉＣ層に変成させ、上記ＳｉＣ層をシード層として、ＳｉＣをエピタキシャル成長させる。

上記Ｓｉ基板の表面にＳｉＯ_２層を介してＳｉＣ層が形成された基板は、例えば特願２００２−２２６３１、特願２００８−１５１４３３に記載の方法で製造した基板を用いることができる。それ以外にも、貼り合わせによって製造した基板を用いることもできる。また、貼り合せＳＯＩ基板、Ｓｉ ｏｎ Ｇｌａｓｓ、ＳＯＳ基板など、基本的に単結晶Ｓｉ（１１１）膜が絶縁体上に形成されたものであれば、各種の基板を出発基板として上述の特許文献の方法で同様にＳｉ基板の表面にＳｉＯ_２層を介してＳｉＣ層が形成された基板を形成することが可能である。

上記ＳｉＣ基板は、ＳｉＣのバルク基板であり、例えば、昇華法などの方法で製造された基板が市販されている。特に、エピレディー基板についてはＧａＮ成長用にそのまま使用可能である。

ベース基板である「少なくとも最表層に単結晶のＳｉＣが存在する半導体基板」の単結晶ＳｉＣ層は、例えばつぎのような方法で形成することができる。最表面に単結晶Ｓｉを存在させた半導体基板の表面のＳｉを炭化する、Ｓｉ上にＣＶＤ法でＳｉＣ薄膜単結晶を成長する、Ｓｉ表面を炭化してさらにその上にＣＶＤ法でＳｉＣ薄膜単結晶を成長する、等の方法を採用することができる。

ここで、「最表面に単結晶Ｓｉを存在させた半導体基板」としては、市販されている各種Ｓｉ基板やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ：絶縁物上シリコン）基板を利用することができる。ＳＩＭＯＸ（Ｓｅｐａｒａｔｅｄ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）方式や、張り合わせ方式のＳＯＩ基板（Ｓｉ／ＳｉＯ_２／Ｓｉ構造）に加えて、広義のＳＯＩ基板と考えられるＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ：サファイア上シリコン）基板やＳｉｌｉｃｏｎ ｏｎ Ｇｌａｓｓ（ガラス上シリコン）基板なども利用することができる。

これらのＳＯＩ基板を利用する場合、上述のＳｉ表面を炭化するプロセスで、結果としてＳｉ層がなくなる（すべてＳｉＣに変成する）場合もあり得るが、この場合の基板も本方法の下地基板として同様に利用することができる。この場合は、下地基板はＳｉ層なしのＳｉＣ−ＯＩ（ＳｉＣ ｏｎ Ｉｎｓｕｌａｔｏｒ：絶縁物上ＳｉＣ）構造となる。

上記ベース基板上に所定のＧａＮ成膜温度でＧａＮ層を成膜する。

まず、上記ベース基板を所定のクリーニング温度に昇温して加熱保持し、基板表面の酸化皮膜等を除去するクリーニングを行う。クリーニングの際には、Ｈ_２、ＮＦ_３、ＣＦ_４、Ｃ_２Ｆ_６、ＣｌＦ_３、Ｆ_２、ＨＣｌ等のクリーニングガスによる雰囲気を使用する。これらのガスは、必要に応じてＮ_２やＡｒ_２等の不活性ガスによって希釈して使用することができる。

クリーニングにおける加熱温度は、例えば、１０００〜１３００℃程度に設定することができる。図の例では、１２００℃に設定している。クリーニング時間は、例えば、１〜６０分程度とすることができる。図の例では１０分に設定されている。

つぎに、上記ＳｉＣ上にＧａＮ成膜温度よりも高温下でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのちＧａＮ成膜温度でＧａＮを成膜する第１工程を行う。

この第１工程では、まず、ＳｉＣの上にバッファ層としてＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層をエピタキシャル成長させる。
このとき、Ａｌ源ガスとしては、例えば、ＴＭＡ（Ｔｒｉ ｍｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ：Ａｌ（ＣＨ_３）_３）やＴＥＡ（Ｔｒｉ ｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ：Ａｌ（Ｃ_２Ｈ_５）_３）を用いることができる。
Ｇａ源ガスとしては、例えば、ＴＭＧ（ｔｒｉ ｍｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（ＣＨ_３）_３）やＴＥＧ（Ｔｒｉ ｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（Ｃ_２Ｈ_５）_３）を用いることができる。
Ｎ源ガスとしては、例えば、アンモニアＮＨ_３を用いることができる。
Ｉｎ源ガスとしては、例えば、ＴＭＩ（Ｔｒｉ ｍｅｔｈｙｌ ｉｎｄｉｕｍ：Ｉｎ（ＣＨ_３）_３）を用いることができる。

これらの原料ガスは、Ｈ_２やＮ_２等のキャリアガスとともに使用することができる。

ここで、本発明の説明においてバッファ層とは、ベース基板のＳｉＣ上に第１層目のＧａＮ層を形成させるときに、ＳｉＣとＧａＮの間に形成させるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層である。このようにして形成するバッファ層は、好ましくはＡｌＮ層とすることができる。

第１工程におけるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）バッファ層の成膜温度は、少なくともＧａＮ層の成膜温度よりも高温に設定される。具体的には例えば、１０００〜１３００℃程度に設定することができる。図の例では、１２００℃に設定されている。

第１工程におけるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）バッファ層の成膜時間は、例えば、１〜６０分程度とすることができる。図の例では、１０分に設定されている。

上記バッファ層を形成したのち、ＧａＮ層をエピタキシャル成長させる。このとき、Ｇａ源ガスとしては、例えば、ＴＭＧ（ｔｒｉ ｍｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（ＣＨ_３）_３）やＴＥＧ（Ｔｒｉ ｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（Ｃ_２Ｈ_５）_３）を用いることができる。
Ｎ源ガスとしては、例えば、アンモニアＮＨ_３を用いることができる。

第１工程におけるＧａＮ層の成膜温度は、具体的には例えば、９００〜１２００℃程度に設定することができる。図の例では、１０８０℃に設定されている。第１工程におけるＧａＮ層の成膜時間は、例えば、５〜２００分程度とすることができる。図の例では２０分に設定されている。

そして、ＧａＮ成膜温度よりも低温下でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのちＧａＮ成膜温度でＧａＮを成膜する第２工程を行う。

この第２工程は少なくとも１回以上行い、好ましくは複数回繰り返して行なう。

この第２工程では、まず、第１工程で成膜したＧａＮ層の上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）中間層をエピタキシャル成長させる。
このとき、Ａｌ源ガスとしては、例えば、ＴＭＡ（Ｔｒｉ ｍｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ：Ａｌ（ＣＨ_３）_３）やＴＥＡ（Ｔｒｉ ｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ：Ａｌ（Ｃ_２Ｈ_５）_３）を用いることができる。
Ｇａ源ガスとしては、例えば、ＴＭＧ（ｔｒｉ ｍｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（ＣＨ_３）_３）やＴＥＧ（Ｔｒｉ ｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（Ｃ_２Ｈ_５）_３）を用いることができる。
Ｎ源ガスとしては、例えば、アンモニアＮＨ_３を用いることができる。
Ｉｎ源ガスとしては、例えば、ＴＭＩ（Ｔｒｉ ｍｅｔｈｙｌ ｉｎｄｉｕｍ：Ｉｎ（ＣＨ_３）_３）を用いることができる。

本発明の説明において中間層とは、第１層目のＧａＮ層の上にさらにＧａＮ層を積層するときに、ＧａＮ層同士の中間に形成させるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層である。このようにして成膜する中間層は、好ましくはＡｌＮ層とすることができる。

第２工程におけるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）中間層の成膜温度は、少なくともＧａＮ層の成膜温度よりも低温に設定される。

上記第２工程においてＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）中間層を成膜する温度は少なくとも８００℃以上とするのが好ましい。具体的には例えば、８００〜１２００℃程度に設定することができ、より好ましいのは１０００〜１１００℃である。図の例では、１０５０℃に設定されている。

第２工程におけるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）中間層の成膜時間は、例えば、１〜６０分程度とすることができる。図の例では、４分に設定されている。

第２工程におけるＧａＮ層の成膜温度は、具体的には例えば、９００〜１２００℃程度に設定することができ、より好ましいのは１０００〜１１００℃である。図の例では、１０８０℃に設定されている。第３工程におけるＧａＮ層の成膜時間は、例えば、５〜２００分程度とすることができる。図の例では２０分に設定されている。

図２は、本実施形態の方法における加熱温度および時間と基板の反りとの関係を示す図である。時間の経過に対する温度変化を実線でプロットし、時間の経過に対する基板の反りを破線でプロットしている。

この図に示すように、上記第２工程において、ＧａＮを成膜する過程で、基板を凸面状とする方向に基板の反りを矯正している。すなわち、Ｓｉ基板の上に堆積したＧａＮ層側が凸面状となる方向に反りを矯正する。

詳しく説明すると、破線で示したプロットの縦軸は曲率半径の逆数であり、第１工程の間は横這いであるが、第２工程のＧａＮを成膜する段階で数値が小さくなる。この例では、１回目のＧａＮ成膜時に２００ｋｍ^−１を下回り、２回目のＧａＮ成膜時にマイナスの値を示し、その後３回目、４回目のＧａＮ成膜時にさらに小さくなる。第２工程でも中間層の成膜時には、数値は少し大きくなる。

なお、縦軸における曲率半径の逆数２００ｋｍ^−１（＝０．２ｍ^−１）は、曲率半径になおすと５ｍである。

そして、上記第２工程を繰り返したのち基板を冷却することにより、基板を凸面状とする方向に矯正された基板の反りを反対方向に戻す。すなわち、Ｓｉ基板の上に堆積したＧａＮ層側が凹面状となる方向に反りを戻すのである。

第２工程において、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）中間層を、少なくともＧａＮ層の成膜温度よりも低温の成膜温度でエピタキシャル成長させることにより、その後にＧａＮ層をエピタキシャル成長させるときの反りの減少が大きくなる。

このような一連の工程において反りを矯正することにより、最終製品としての半導体基板は反りが少なく高品質なものとなる。

このようにして得られた半導体基板は、ベース基板のＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層され、
基板の曲率半径が５ｍ以上である。

図３は、上述した製造方法によって得られる本実施形態の半導体基板の断面を示す図である。

この半導体基板は、上述したベース基板のＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層されている。

具体的には、ベース基板のＳｉＣ上に、ＡｌＮバッファ層を介して１層目のＧａＮ層が形成されている。ＡｌＮバッファ層と１層目のＧａＮ層は、上述した第１工程で形成されたものである。

さらに、第１のＡｌＮ中間層を介して２層目のＧａＮ層が形成され、第２のＡｌＮ中間層を介して３層目のＧａＮ層が形成され、第３のＡｌＮ中間層を介して４層目のＧａＮ層が形成され、第４のＡｌＮ中間層を介して５層目のＧａＮ層が形成されている。ＡｌＮ中間層とその上に成膜されるＧａＮ層は、上述した第２工程で形成されたものであり、この例では第２工程を４回繰り返してＡｌＮ中間層とＧａＮ層を４ペア形成している。

第１工程で形成するＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）バッファ層の膜厚は、１０〜５００ｎｍ程度とするのが好ましい。
第１工程で形成するＧａＮ層の膜厚は、０．１〜５μｍ程度とするのが好ましい。
第２工程で形成するＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）中間層の膜厚は、１０〜５００ｎｍ程度とするのが好ましい。
第２工程で形成するＧａＮ層の膜厚は、０．１〜５μｍ程度とするのが好ましい。

本実施形態では、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層としてＳｉＣ上に複数積層されたＧａＮ層は、ＳｉＣ側から遠く、表面側に近い層ほど転位密度が低くなっている。

また、本実施形態では、上記ＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層されることにより、上記ＳｉＣ上にクラックなく０．５μｍ以上の厚さを有するＧａＮが堆積されている。

図４は、上記半導体基板における転位の状態を観察したものである。（ａ）（ｂ）は透過型電子顕微鏡の暗視野像であり、（ｃ）は断面の模式図である。

（ａ）（ｂ）は、下記の条件および図１に示すチャートに従ってエピタキシャル成長を行った半導体基板である。
◎ベース基板
表面に３Ｃ−ＳｉＣ層が約３μm形成されたＳｉ基板：直径 約５０ｍｍ×厚み 約０．５ｍｍ

◎第１工程
（１）ＡｌＮ成長
温 度：１２００℃
原 料：ＴＭＡ＋ＮＨ_３
時 間：１０分
膜 厚：４０ｎｍ
（２）ＧａＮ成長
温 度：１０８０℃
原 料：ＴＭＧ＋ＮＨ_３
時 間：２０分
膜 厚：０．５〜４μｍ

◎第２工程
（１）ＡｌＮ成長
温 度：１０５０℃
原 料：ＴＭＡ＋ＮＨ_３
時 間：４分
膜 厚：１５ｎｍ
（２）ＧａＮ成長
温 度：１０８０℃
原 料：ＴＭＧ＋ＮＨ_３
時 間：２０分
膜 厚：０．５〜４μｍ

（ａ）は回折方向ｇ＝（０００２）の観察結果であり、（ｂ）は回折方向ｇ＝（１１−２０）の観察結果である。

らせん転位および刃状転位の転位密度は、最もＳｉ基板側のＧａＮ層で２．６×１０^９／ｃｍ^−２であり、最も表面側のＧａＮ層で５．０×１０^８／ｃｍ^２であった。

これらの結果からつぎのことがわかる。
ＡｌＮ層を中間層としてＳｉＣ上に複数積層されたＧａＮ層は、ＳｉＣ側から遠く、表面側に近いＧａＮ層ほど転位密度が低くなっている。
さらに、上記ＳｉＣ上にクラックなく０．５μｍ以上の厚さを有するＧａＮが堆積されていることが観察された。

Claims (10)

1. 少なくとも最表層に単結晶のＳｉＣが存在するベース基板上に所定のＧａＮ成膜温度でＧａＮ層を成膜する半導体基板の製造方法であって、
   上記ＳｉＣ上にＧａＮ成膜温度よりも高温下でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのちＧａＮ成膜温度でＧａＮを成膜する第１工程を行い、
   ＧａＮ成膜温度よりも低温下でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのちＧａＮ成膜温度でＧａＮを成膜する第２工程を行い、
   上記第２工程におけるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜する温度を少なくとも８００℃以上としたことを特徴とする半導体基板の製造方法。
2. 上記第２工程において、ＧａＮを成膜する過程で、基板を凸面状とする方向に基板の反りを矯正する請求項１記載の半導体基板の製造方法。
3. 上記第２工程を行ったのち基板を冷却することにより、基板を凸面状とする方向に矯正された基板の反りを反対方向に戻す請求項２記載の半導体基板の製造方法。
4. 上記ベース基板は、Ｓｉ基板の表面にＳｉＣ層が形成されたものである請求項１〜３のいずれか一項に記載の半導体基板の製造方法。
5. 上記ベース基板は、Ｓｉ基板の表面にＳｉＯ_２層を介してＳｉＣ層が形成されたものである請求項１〜３のいずれか一項に記載の半導体基板の製造方法。
6. 上記ベース基板は、ＳｉＣ基板である請求項１〜３のいずれか一項に記載の半導体基板の製造方法。
7. 少なくとも最表層に単結晶のＳｉＣが存在するベース基板の上記ＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層され、
   Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層としてＳｉＣ上に複数積層されたＧａＮ層は、中間層であるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を挟んでＳｉＣ側のＧａＮ層よりも表面側のＧａＮ層の方が転位密度が低いことを特徴とする半導体基板。
8. Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層としてＳｉＣ上に複数積層されたＧａＮ層は、ＳｉＣ側から表面側ほど転位密度が低くなっている請求項７記載の半導体基板。
9. 少なくとも最表層に単結晶のＳｉＣが存在するベース基板の上記ＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層され、
   基板の曲率半径が５ｍ以上であることを特徴とする半導体基板。
10. 少なくとも最表層に単結晶のＳｉＣが存在するベース基板の上記ＳｉＣ上にＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を中間層として成膜されたＧａＮ層が複数積層され、
    上記ＳｉＣ上にクラックなく０．５μｍ以上の厚さを有するＧａＮが堆積されたことを特徴とする半導体基板。