KR20170108939A - 반도체 장치 및 이의 제조 방법 - Google Patents

Abstract

소비 전력을 저감할 수 있는 반도체 장치 및 이의 제조 방법을 제공한다. 반도체 장치는 Si(규소) 기판과, Si 기판의 표면에 형성된 SiC(탄화규소) 층과, SiC 층의 표면에 형성된 AlN(질화알루미늄) 층과, AlN 층의 표면에 형성된 n형 GaN(질화갈륨) 층과, GaN 층의 표면측에 형성된 제1 전극과, Si 기판(1)의 이면측에 형성된 제2 전극을 구비하고 있다. 제1 전극과 제2 전극 사이에 흐르는 전류의 크기는 제1 전극과 제2 전극 사이의 전압에 의존한다.

Description

반도체 장치 및 이의 제조 방법 {SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREFOR}

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이며, 보다 특정적으로는, SiC(탄화규소) 층을 구비한 반도체 장치 및 이의 제조 방법에 관한 것이다.

SiC는 Si(규소)에 비해 밴드갭이 크며 높은 절연 파괴 전계 강도를 갖고 있다. 이 때문에, SiC는 고내압(高耐壓)을 갖는 반도체 장치의 재료로서 기대되고 있다. 또한, 3C-SiC(3C형의 결정 구조를 갖는 SiC)는 GaN(질화갈륨)과의 격자 정수가 가깝기 때문에, GaN을 성장시키기 위한 버퍼층으로서 사용할 수 있다. GaN의 절연 파괴 전계 강도는 SiC의 절연 파괴 전계보다 크기 때문에, 3C-SiC를 버퍼층으로 함으로써, 보다 고내압인 GaN의 반도체 장치를 실현할 수 있다.

SiC 층을 성장시키기 위한 하지(下地) 기판으로는 Si 기판 또는 벌크의 SiC 기판이 널리 사용되고 있다. 이 중 SiC 기판은 현재 4인치 정도인 것밖에 존재하지 않아, 대구경화(大口徑化)가 곤란하다는 문제를 갖고 있다. 저렴하고 대구경의 SiC 층을 얻기 위해서는 하지 기판으로서 Si 기판을 사용하는 것이 바람직하다.

GaN을 포함한 종래의 반도체 장치는, 예를 들면 하기 특허문헌 1에 개시되어 있다. 하기 특허문헌 1에는, Si 기판과, Si 기판 위에 형성된 버퍼층과, 버퍼층 위에 형성된 GaN으로 이루어진 n형 반도체층과, n형 반도체층 위에 형성된 InGaN(질화인듐갈륨)으로 이루어진 활성층과, 활성층 위에 형성된 GaN으로 이루어진 p형 반도체층과, p형 반도체층 위에 형성된 애노드 전극과, Si 기판에 형성된 캐소드 전극을 구비한 반도체 장치가 개시되어 있다. 버퍼층은 AlN(질화알루미늄)으로 이루어진 제1 층과, GaN으로 이루어진 제 2층을 교대로 적층한 것이다.

또한, 하기 특허문헌 2 및 3에는 SiC 층 위에 GaN 층을 형성하는 방법이 개시되어 있다. 특허문헌 2에는 SiC 위에 GaN 성막 온도보다 고온하에서 Al_xIn_yGa_{1 -x-y}N(0<x≤1, 0≤y≤1, x+y≤1) 층을 성막하고, 그 후 GaN 성막 온도에서 GaN을 성막하는 제1 공정과, GaN 성막 온도보다 저온하에서 Al_xIn_yGa_{1 -x-y}N(0<x≤1, 0≤y≤1, x+y≤1) 층을 성막하고, 그 후 GaN 성막 온도에서 GaN을 성막하는 제2 공정을 구비한 반도체 기판의 제조 방법이 개시되어 있다.

특허문헌 3에는, 표면에 막 두께 2nm 이상 3.5㎛ 이하의 SiC 단결정 박막이 형성된 Si 기판을 준비하고, SiC 단결정 박막이 형성된 Si 기판을 소정의 성장 온도로 가열하여, Al, In, Ga 및 N 중 적어도 2성분으로 이루어진 버퍼층을 형성하는 공정과, 버퍼층 위에, 버퍼층의 성장 온도보다 낮은 온도에서, GaN 결정에 의한 3차원 핵을 소정의 밀도가 되도록 형성시키는 공정과, 버퍼층의 성장 온도보다 낮은 온도에서, GaN 결정에 의한 3차원 핵을 종방향 성장시켜서 연속적인 GaN 단결정막으로 하는 공정을 구비한 반도체 기판의 제조 방법이 개시되어 있다. 버퍼층은 막 두께가 15nm 미만이고, 조성이 Al_xIn_yGa_{1 -x- y}N(0.05≤x≤1, 0≤y≤0.5, x+y≤1)이다.

특허문헌 1: 일본 공개특허공보 특개2003-60234호 특허문헌 2: 일본 공개특허공보 특개2013-179121호 특허문헌 3: 일본 공개특허공보 특개2014-76925호

GaN 층을 사용하여 종형(縱 型)의 디바이스를 포함하는 반도체 장치를 제작한 경우, 종래의 기술에는, 종방향(기판 표면에 수직인 방향)의 전기 저항이 높고, 소비 전력이 크다는 문제가 있었다.

본 발명은 상기 과제를 해결하기 위한 것으로, 이의 목적은 소비 전력을 저감할 수 있는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.

본 발명의 하나의 국면에 따른 반도체 장치는, 도전체층과, 도전체층의 표면에 형성된 SiC 층과, SiC 층의 표면에 형성된 Al_xGa_{1 -x}N(0<x≤1) 층과, Al_xGa_{1 - x}N 층의 표면에 형성된 제1 도전형의 Al_yGa_{1 -y}N(0≤y<1, y<x) 층과, Al_yGa_{1 - y}N 층의 표면측에 형성된 제1 전극과, 도전체층의 이면측에 형성된 제2 전극을 구비하고, 제1 전극과 제2 전극 사이에 흐르는 전류의 크기는 제1 전극과 제2 전극 사이의 전압에 의존한다.

상기 반도체 장치에서 바람직하게는, Al_yGa_{1 - y}N 층의 표면에 형성된 복합층을 추가로 구비하고, 복합층은 Al_mGa_{1 -m}N(0<m≤1, y<m) 층과, Al_mGa_{1 -m}N 층의 표면에 형성된 Al_nGa_{1 -n}N(0≤n<1, n<x, n<m) 층을 포함하고, 제1 전극은 도전체층으로부터 가장 먼 Al_nGa_1-nN 층보다 표면측에 형성된다.

상기 반도체 장치에서 바람직하게는, Al_yGa_{1 - y}N 층 및 Al_nGa_{1 - n}N 층의 각각은 n형의 도전형을 갖고 있고, Al_yGa_{1 - y}N 층 및 Al_nGa_{1 - n}N 층의 각각에는 Si가 도핑되어 있다.

상기 반도체 장치에서 바람직하게는, Al_yGa_{1 - y}N 층 및 Al_nGa_{1 - n}N 층의 각각의 두께는 50nm 이상 5㎛ 이하이다.

상기 반도체 장치에서 바람직하게는, Al_xGa_{1 - x}N 층 및 Al_mGa_{1 -m}N 층의 각각의 두께는 0보다 크고 15nm 이하이다.

상기 반도체 장치에서 바람직하게는, 복합층은 1층 이상 4층 이하이다.

상기 반도체 장치에서 바람직하게는, 도전체층은 Si 기판이다.

본 발명의 다른 국면에 따른 반도체 장치의 제조 방법은, 도전체층과, 도전체층의 표면에 형성된 SiC 층을 포함하는 기판을 준비하는 공정과, SiC 층의 표면에 Al_xGa_1-xN(0<x≤1) 층을 성막하는 공정과, Al_xGa_{1 - x}N 층의 표면에 제1 도전형의 Al_yGa_1-yN(0≤y<1, y<x) 층을 성막하는 공정과, Al_yGa_{1 - y}N 층의 표면에 Al_mGa_{1 -m}N(0<m≤1, y<m) 층을, Al_yGa_{1 - y}N 층의 성막 온도보다 저온에서 성막하는 공정과, Al_mGa_{1 -m}N 층의 표면에 Al_nGa_{1 -n}N(0≤n<1, n<x, n<m) 층을, Al_mGa_{1 -m}N 층의 성막 온도보다 고온에서 성막하는 공정과, Al_nGa_{1 - n}N 층의 표면측에 제1 전극을 형성하는 공정과, Al_nGa_{1 -n}N 층의 이면측에 제2 전극을 형성하는 공정을 구비하고, 제1 전극과 제2 전극 사이에 흐르는 전류의 크기는 제1 전극과 제2 전극 사이의 전압에 의존한다.

상기 제조 방법에서 바람직하게는, Al_yGa_{1 - y}N 층을 성막하는 공정에서, Al_yGa_1-yN 층의 성막 중에 Si를 도핑한다.

상기 제조 방법에서 바람직하게는, Al_nGa_{1 - n}N 층을 성막하는 공정에서, Al_nGa_1-nN 층의 성막 중에 Si를 도핑한다.

상기 제조 방법에서 바람직하게는, Al_xGa_{1 - x}N 층, Al_yGa_{1 - y}N 층, Al_mGa_{1 -m}N 층, 및 Al_nGa_{1 - n}N 층을 성막한 후에, 도전체층을 제거하는 공정과, 도전체층을 제거한 후에, 제2 전극을 형성하는 공정에서, Al_nGa_{1 - n}N 층의 이면측에 제2 전극을 형성한다.

상기 제조 방법에서 바람직하게는, 도전체층을 제거하는 공정에서, 기판을 제거한다.

상기 제조 방법에서 바람직하게는, 도전체층을 제거하는 공정에서, 기판으로부터 가장 먼 Al_nGa_{1 - n}N 층을 남기고, Al_nGa_{1 - n}N 층의 이면측에 형성된 모든 층을 제거한다.

본 발명에 의하면, 소비 전력을 저감할 수 있는 반도체 장치 및 이의 제조 방법을 제공할 수 있다.

[도 1] 본 발명의 제1 실시형태에서의 반도체 장치의 구성을 나타낸 단면도이다.
[도 2] 본 발명의 제2 실시형태에서의 반도체 장치의 구성을 나타낸 단면도이다.
[도 3] 본 발명의 제2 실시형태에서의 반도체 장치의 제조 방법의 제1 공정을 나타낸 단면도이다.
[도 4] 본 발명의 제2 실시형태에서의 반도체 장치의 제조 방법의 제2 공정을 나타낸 단면도이다.
[도 5] 본 발명의 제2 실시형태에서의 반도체 장치의 제조 방법의 제3 공정을 나타낸 단면도이다.
[도 6] 본 발명의 제2 실시형태에서의 반도체 장치의 제조 방법의 제4 공정을 나타낸 단면도이다.

이하, 본 발명의 실시형태에 대해, 도면에 근거하여 설명한다. 하기의 설명에서, 반도체 장치를 구성하는 각 층의 「표면」은, 도면 중 상측의 면을 가리키고, 「이면」은, 도면 중 하측의 면을 가리킨다. 「표면에 형성된」은, 표면에 접촉하여 형성된 것을 가리키고, 「이면에 형성된」은, 이면에 접촉하여 형성된 것을 가리킨다. 「표면측」은, 「표면」과 접촉하는 위치와, 「표면」과는 거리를 둔 도면 중 상측의 위치를 포함하는 의미이다. 「이면측」은, 「이면」과 접촉하는 위치와, 「이면」과는 거리를 둔 도면 중 하측의 위치를 포함하는 의미이다.

[제1 실시형태]

도 1은 본 발명의 제1 실시형태에서의 반도체 장치의 구성을 나타낸 단면도이다.

도 1을 참조하여, 본 실시형태에서의 반도체 장치는 쇼트키 배리어 다이오드를 포함하고 있다. 반도체 장치는 Si 기판(1)과, SiC 층(2)과, AlN 층(3)과, GaN 층(4)과, AlN 층(5)과, GaN(6)과, 전극(9) 및 전극(10)을 구비하고 있다.

Si 기판(1)(도전체층의 일례)은 n형의 Si로 이루어진다. Si 기판(1)은 표면(1a) 및 이면(1b)을 갖고 있다. Si 기판(1)의 표면(1a)은 Si 결정의 (111)면으로 구성되어 있다.

SiC 층(2)은 Si 기판(1)의 표면(1a)에 형성되어 있다. Si 기판(1)은 예를 들면 3C-SiC, 4H-SiC, 또는 6H-SiC 등으로 이루어진다. 특히, SiC 층(2)이 Si 기판(1) 위에 에피택셜 성장된 것인 경우, 일반적으로, SiC 층(2)은 3C-SiC로 이루어진다. SiC 층(2)의 두께는 예를 들면 2nm 이상 3.5㎛ 이하이다.

SiC 층(2)은 Si 기판(1)의 표면을 탄화함으로써 수득된 SiC로 이루어진 하지층 위에, MBE(분자선 에피택시)법, CVD(화학 증착)법, 또는 LPE(액상 에피택시)법 등을 사용하여, SiC를 호모 에피택셜 성장시킴으로써 형성되어도 좋다. SiC 층(2)은 Si 기판(1)의 표면 탄화에 의해서만 형성되어도 좋다. 또한, SiC 층(2)은 버퍼층을 끼워서 Si 기판(1)의 표면 위에 SiC를 헤테로 에피택셜 성장시킴으로써 형성되어도 좋다.

AlN 층(TH(High Temperature)-AlN 층)(3)은 SiC 층(2)의 표면에 형성되어 있다. AlN 층(3)은 SiC 층(2)과 GaN 층(4)의 격자 정수의 차를 완화하는 버퍼층으로서의 기능을 한다. AlN 층(3)은 예를 들면 MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성된다. AlN 층(3)의 성장 온도는 예를 들면 1100℃ 이상 1300℃ 이하로 한다. AlN 층(3)의 성막 온도는 임의이며, 후술하는 GaN 층(4)의 성막 온도와 동일한 정도의 온도라도 좋지만, 후술하는 GaN 층(4)의 성막 온도보다 높은 것이 바람직하다. AlN 층(3)의 성장 온도는 예를 들면 1100℃ 이상 1300℃ 이하로 한다. 이때, Al원(源) 가스로서는, 예를 들면 TMA(Tri Methyl Aluminium)나, TEA(Tri Ethyl Aluminium) 등을 사용할 수 있다. N원 가스로서는, 예를 들면 NH₃(암모니아)을 사용할 수 있다. AlN 층(3)의 두께는 0보다 크고 15nm 이하인 것이 바람직하다. 이로써, AlN 층(3) 안에 형성되는 전위를 저감하고, GaN 층(4)의 결정성을 양호하게 할 수 있다. 더하여, AlN 층(3)의 형성에 필요한 시간을 단축할 수 있다.

또한, AlN 층(3)은 Al 원자의 일부를 Ga 원자로 치환함으로써, Al_xGa_{1 -x}N(0<x≤1) 층으로 해도 좋다. 단, GaN 층(4)의 결정성을 확보하기 위해서는, Al_xGa_{1 - x}N 층은 AlN인 것(Al 원자를 Ga 원자로 치환하지 않은 것)이 바람직하다.

GaN 층(4)은 AlN 층(3)의 표면에 형성되어 있다. GaN 층(4)은 Si가 도핑되어 있으며 n형의 도전형을 갖고 있다. GaN 층(4)의 두께는 50nm 이상 5㎛ 이하인 것이 바람직하다. GaN 층(4)의 두께는 200nm 이상 2㎛ 이하인 것이 보다 바람직하다. 이로써, 기판의 휘어짐을 억제하면서 고품질의 GaN 층을 수득할 수 있다.

GaN 층(4)은 예를 들면 MOCVD법을 사용하여 이하의 방법으로 형성된다. 우선, GaN 결정에 의한 3차원 핵을 소정의 밀도가 되도록 형성시킨다. 계속해서, AlN 층(3)의 성장 온도보다 낮은 온도에서, GaN 결정에 의한 3차원 핵을 종방향 성장시켜서 연속적인 GaN 단결정막으로 한다. 이때, Ga원 가스로서는, 예를 들면, TMG(Tri Methyl Gallium)나, TEG(Tri Ethyl Gallium) 등을 사용할 수 있다. N원 가스로서는, 예를 들면 NH₃을 사용할 수 있다. Si원 가스로서는, 예를 들면 SiH₄(실란)를 사용할 수 있다. 이 방법과 같이, GaN 층(4)의 성막 중에 Si를 도핑함으로써, n형의 GaN 층(4)을 간단한 방법으로 제작할 수 있다.

3차원 핵을 형성시키는 공정, 및 GaN 결정에 의한 3차원 핵을 종방향 성장시키는 공정에서의 처리 온도(GaN 층(4)의 성막 온도)는 예를 들면 900℃ 이상 1200℃ 이하이다.

또한, GaN 층(4)은, Ga 원자의 일부를 Al 원자로 치환함으로써, Al_yGa_{1 -y}N(0≤y<1, y<x, 바람직하게는 y≤0.2, 보다 바람직하게는 y≤0.1) 층으로 해도 좋다. 단, GaN 층(4)의 결정성을 확보하기 위해서는, Al_yGa_{1 - y}N 층은 GaN인 것(Ga 원자를 Al 원자로 치환하지 않은 것)이 바람직하다.

AlN 층(LT(Low Temperature)-AlN 층)(5)은 GaN 층(4)의 표면에 형성되어 있다. AlN 층(5)은 GaN의 결정성을 유지한 채 기판의 휘어짐을 억제하는 중간층으로서의 기능을 한다. AlN 층(5)은 예를 들면 MOCVD법을 사용하여 형성된다. AlN 층(5)의 성장 온도는 GaN 층(4) 및 GaN 층(6)의 성막 온도보다 저온으로 한다. AlN 층(5)의 두께는 0보다 크고 20nm 이하인 것이 바람직하다. AlN 층(5)의 두께는 15nm 이하인 것이 보다 바람직하다.

또한, AlN 층(5)은 Al 원자의 일부를 Ga 원자로 치환함으로써, Al_mGa_{1 -m}N(0<m≤1, y<m) 층으로 해도 좋다. 단, GaN 층(6)의 결정성을 확보하기 위해서는, Al_mGa_1-mN 층은 AlN인 것(Al 원자를 Ga 원자로 치환하지 않은 것)이 바람직하다. x의 값과 m의 값은 동일해도 좋고 서로 상이해도 좋다.

GaN 층(6)은 AlN 층(5)의 표면에 형성되어 있다. GaN 층(4)은 Si가 도핑되어 있어, n형의 도전형을 갖는다. GaN 층(6)은 성막 온도도 포함하여 GaN 층(4)과 동일한 방법으로 형성된다. GaN 층(6)의 두께는 50nm 이상 5㎛ 이하인 것이 바람직하다. 또한, GaN 층(6)의 Si 도핑 농도는, 형성하는 디바이스의 종류에 따라, 다른 GaN 층(2) 및 GaN 층(4)과는 상이한 값으로 해도 좋다.

또한, GaN 층(6)은 Ga 원자의 일부를 Al 원자로 치환함으로써, Al_nGa_{1 -n}N(0≤n<1, n<x, n<m) 층으로 해도 좋다. 단, GaN 층(4)의 결정성을 확보하기 위해서는, Al_nGa_1-nN 층은 GaN인 것(Ga 원자를 Al 원자로 치환하지 않은 것)이 바람직하다. GaN 층(6)의 n형 불순물 농도는 GaN 층(4)의 n형 불순물 농도보다 낮아도 좋다. 또한, GaN 층(6) 상부의 n형 불순물 농도가 GaN 층(6) 하부의 n형 불순물 농도보다 낮아도 좋다. y의 값과 n의 값은 동일해도 좋고 서로 상이해도 좋다.

AlN 층(5)과 GaN 층(6)은 복합층(7)을 구성한다. GaN 층(4)의 표면측에 형성되는 복합층의 수(여기서는 1층)은 임의이지만, 1층 이상 4층 이하인 것이 바람직하다. 복수의 복합층이 적층하여 형성되는 경우, 전극(9)는 SiC 층(2)으로부터 가장 이격된 위치에 존재하는 복합층의 GaN 층(6)보다 표면측에 형성된다. 복수의 복합층 중의 각 층의 m의 값 또는 n의 값은 서로 상이해도 좋다.

전극(9)는 애노드 전극이며, GaN 층(6)의 표면에 형성되어 있다. 전극(9)는 GaN 층(6)과 쇼트키 접촉하고 있다. 전극(9)는 예를 들면 Au(금)로 이루어진다. 전극(9)는 예를 들면 증착법, MOCVD법, 또는 스퍼터법 등에 의해 형성된다.

전극(10)은 캐소드 전극이며, Si 기판(1)의 이면(1b)에 형성되어 있다. 전극(10)은 예를 들면 Al 등으로 이루어진다. 전극(10)은 예를 들면 증착법, MOCVD법, 또는 스퍼터법 등에 의해 형성된다.

본 실시형태에서의 반도체 장치는 이하와 같이 동작한다. 전극(10)이 접지된 상태에서, 전극(9)에 정(正)의 전위가 부여되면, 전극(9)로부터 전극(10)에 전류(I)가 흐른다. AlN 층(3) 및 AlN 층(5)은 얇기 때문에, 전자는 터널 효과에 의해 AlN 층(3) 및 AlN 층(5)의 각각을 통과할 수 있다. 전류(I)의 크기는 전극(9)와 전극(10) 사이의 전압에 의존한다.

본 실시형태에서의 반도체 장치는 이하의 방법으로 제조된다. Si 기판(1)과, SiC 층(2)을 포함하는 구조(기판)(8)를 준비한다. SiC 층(2)의 표면에 AlN 층(3)을 형성한다. AlN 층(3)의 표면에 GaN 층(4)을, AlN 층(3)의 성막 온도보다 저온에서 성막한다. GaN 층(4)의 표면에 AlN 층(5)을 형성한다. AlN 층(5)의 표면에 GaN 층(6)을, AlN 층(5)의 성막 온도보다 저온에서 성막한다. GaN 층(6)의 표면(AlN 층(3)의 표면측)에 전극(9)를 형성한다. Si 기판(1)의 이면(1b)(AlN 층(3)의 이면측)에 전극(10)을 형성한다.

AlN의 격자 정수는 GaN의 격자 정수보다 조금 작다. 이 때문에, 본 실시형태와 같이, AlN 층(3)을 하지로서 GaN 층(4)을 형성하면, GaN 층(4)에 압축 응력이 가해져, GaN 층(4)에 크랙이 발생하기가 어려워진다. 이로써, 양질인 결정의 GaN 층(4)을 수득할 수 있고, GaN 층(4)의 전기 저항을 저감할 수 있다. 한편, AlN 층(3)은 다른 층과 비교하여 높은 전기 저항을 갖고 있다. 본 실시형태에서는, SiC 층(2) 위에 AlN 층(3)을 형성함으로써, AlN 층(3)의 표면에 형성되는 GaN 층(4)의 결정을 양질로 유지하면서, AlN 층(3)의 두께를 작게 할 수 있다. 그 결과, 전극(9)와 전극(10) 사이의 전기 저항이 저감되어, 반도체 장치의 소비 전력을 저감할 수 있다. 또한, Si 기판(1) 위에 SiC 층(2)을 형성함으로써, 저렴하고 대구경의 반도체 장치를 얻을 수 있다. 또한, Si 기판(1) 위에 SiC 층(2)을 형성함으로써, AlN 층(3)을 얇게 해도, Ga와 Si의 반응에 기인하는 멜트백 에칭에 의한 결함의 발생을 방지할 수 있다.

[제2 실시형태]

도 2는 본 발명의 제2 실시형태에서의 반도체 장치의 구성을 나타낸 단면도이다.

도 2를 참조하여, 본 실시형태에서의 반도체 장치는, Si 기판 및 SiC 층이 제거되어 있다는 점에서, 제1 실시형태의 반도체 장치의 구성과는 상이하다. 전극(10)은 AlN 층(3)의 이면측에 형성되어 있다. 전극(10)과 AlN 층(3)은 직접 접촉하고 있어도 좋고, 임의의 도전체를 끼우고 있어도 좋다.

본 실시형태에서의 반도체 장치의 상기 이외의 구성은, 제1 실시형태에서의 반도체 장치의 구성과 동일하므로, 동일한 부재에는 동일한 부호를 붙이고 그 설명은 반복하지 않는다.

다음에, 도 3 내지 도 6을 참조하여, 본 실시형태에서의 반도체 장치의 제조 방법에 대해 설명한다.

도 3을 참조하여, 제1 실시형태의 제조 방법과 동일한 방법으로, Si 기판(1)과, SiC 층(2)과, AlN 층(3)과, GaN 층(4)과, AlN 층(5)과, GaN 층(6)과, 전극(9)를 형성한다. 전극(9)를 패터닝할 때에 전극(9)의 표면(9a)에 레지스트를 형성한 경우에는, 이 레지스트를 제거하지 않고 보호막으로서 남기는 것이 바람직하다.

도 4를 참조하여, 예를 들면 일렉트론 왁스 등의 접착제를 사용하여, 전극(9)의 표면(9a)에 지지 기판(21)을 붙인다. 지지 기판(21)은 예를 들면 Si 또는 SiC 등으로 이루어진다.

도 5를 참조하여, 예를 들면 열(熱)질산 또는 비(沸)질산 등을 사용한 웨트 에칭에 의해 Si 기판(1)을 제거한다. 계속해서, 드라이 에칭 등에 의해 SiC 층(2)을 제거한다. 이로써, 기판(8)이 제거되어, AlN 층(3)의 이면(3a)이 노출된다. 또한, SiC 층(2)을 제거하지 않고 남겨도 좋다. 기판(8)의 제거는 AlN 층(3) 및 GaN 층(4)을 형성한 후에 행하면 좋다. 또한, 기판(8)으로부터 가장 먼 GaN 층(도면 중 가장 위에 있는 GaN 층)을 남기고, 남겨진 GaN 층의 이면측에 형성된 모든 층을 제거해도 좋다.

도 6을 참조하여, Ag(은) 페이스트 등의 도전성 접착제를 사용하여, AlN 층(3)의 이면(3a)(SiC 층을 남긴 경우에는 SiC 층(2)의 이면, 기판(8)으로부터 가장 먼 GaN 층의 이면측에 형성된 모든 층을 제거한 경우, 기판(8)으로부터 가장 먼 GaN 층의 이면)에 전극(10)을 붙인다. 계속해서, 예를 들면 가열함으로써 지지 기판(21)을 제거한다. 다음에, 예를 들면 아세톤 등의 용매를 사용하여, 전극(9)의 표면(9a)에 잔존하는 접착제 및 보호막을 제거한다. 이상에 의해, 도 2에 나타낸 반도체 장치를 얻을 수 있다. 또한, 전극(10)으로서, 기판(1)보다 도전성이 높은 기판을 붙일 수도 있다.

본 실시형태에 의하면, 제1 실시형태와 동일한 효과를 얻을 수 있다. 더하여, 반도체 장치의 두께가 Si 기판 및 SiC 층을 제외한 두께가 되기 때문에, 반도체 장치의 박형화를 도모할 수 있어, 종방향의 전기 저항을 저감할 수 있다.

[기타]

반도체 장치를 구성하는 각 층의 두께는 분광 엘립소메터를 사용하여 측정된다. 분광 엘립소메터는 편광인 입사광을 측정 대상으로 조사하고, 측정 대상으로부터의 반사광을 수광한다. S 편광과 P 편광에서는 위상의 엇갈림이나 반사율의 차이가 있기 때문에, 반사광의 편광 상태는 입사광의 편광 상태와는 상이한 것으로 되어 있다. 이 편광 상태의 변화는 입사광의 파장, 입사 각도, 막의 광학 정수, 및 막 두께 등에 의존한다. 분광 엘립소메터는 얻어진 반사광으로부터, 입사광의 파장이나 입사각에 기초하여 막의 광학 정수나 막 두께를 산출한다.

상술한 실시형태에 있어서, 도전체층은 Si 기판 이외의 것이라도 좋다. 도전체층은 예를 들면 Cu(구리) 또는 Al 등의 금속이나, GaAs(갈륨비소), Ge(게르마늄), 또는 Si 등 도전성의 반도체층으로 이루어져도 좋다.

상술한 실시형태의 각각에 있어서, AlN 층(5) 및 GaN 층(6)이 생략되고, GaN 층(4)의 표면에 전극(9)가 직접 형성되어도 좋다. 이 경우에는, 제조 공정을 간략화할 수 있고, 반도체 장치를 간단한 구성으로 할 수 있다. 또한, GaN 층(6)의 표면측에, 또한 AlN 층 및 GaN 층이 적층되어도 좋다. 이 경우에는, GaN 층의 결정의 품질을 향상시킬 수 있다.

반도체 장치에 형성되는 디바이스는 임의의 종형의 디바이스이면 좋고, 상술한 쇼트키 배리어 다이오드 외에, MOSFET, LED(Light Emitting Diode), 사이리스터, 또는 반도체 레이저 등이라도 좋다. 반도체 장치는 Al_yGa_{1 - y}N 층의 표면측에 형성된 제1 전극과, Si 기판의 이면측에 형성된 제2 전극 사이에 흐르는 전류의 크기가, 제1 전극과 제2 전극 사이의 전압에 의존하는 것이면 좋다.

상술한 실시형태는 모든 점에서 예시이며 제한적인 건은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해 나타나고, 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

1 Si(규소) 기판
1a Si 기판의 표면
1b Si 기판의 이면
2 SiC(탄화규소)층
3, 5 AlN(질화알루미늄)층
3a AlN 층의 이면
4, 6 GaN(질화갈륨)층
7a, 7b 복합층
8 Si 기판과 SiC 층을 포함하는 구조(기판)
9, 10 전극
9a 전극의 표면
21 지지 기판
I 전류

Claims (13)

1. 도전체층과,
   상기 도전체층의 표면에 형성된 SiC 층과,
   상기 SiC 층의 표면에 형성된 Al_xGa_{1 -x}N(0<x≤1) 층과,
   상기 Al_xGa_{1 - x}N 층의 표면에 형성된 제1 도전형의 Al_yGa_{1 -y}N(0≤y<1, y<x) 층과,
   상기 Al_yGa_{1 - y}N 층의 표면측에 형성된 제1 전극과,
   상기 도전체층의 이면측에 형성된 제2 전극을 구비하고,
   상기 제1 전극과 상기 제2 전극 사이에 흐르는 전류의 크기는 상기 제1 전극과 상기 제2 전극 사이의 전압에 의존하는, 반도체 장치.
2. 제1항에 있어서,
   상기 Al_yGa_{1 - y}N 층의 표면에 형성된 복합층을 추가로 구비하고,
   상기 복합층은 Al_mGa_{1 -m}N(0<m≤1, y<m) 층과, 상기 Al_mGa_{1 -m}N 층의 표면에 형성된 Al_nGa_{1 -n}N(0≤n<1, n<x, n<m) 층을 포함하고,
   상기 제1 전극은 상기 도전체층으로부터 가장 먼 상기 Al_nGa_{1 - n}N 층보다 표면측에 형성된, 반도체 장치.
3. 제2항에 있어서, 상기 Al_yGa_{1 - y}N 층 및 상기 Al_nGa_{1 - n}N 층의 각각은 n형의 도전형을 갖고 있고, 상기 Al_yGa_{1 - y}N 층 및 상기 Al_nGa_{1 - n}N 층의 각각에는 Si가 도핑되어 있는, 반도체 장치.
4. 제2항에 있어서, 상기 Al_yGa_{1 - y}N 층 및 상기 Al_nGa_{1 - n}N 층의 각각의 두께는 50nm 이상 5㎛ 이하인, 반도체 장치.
5. 제2항에 있어서, 상기 Al_xGa_{1 - x}N 층 및 상기 Al_mGa_{1 -m}N 층의 각각의 두께는 0보다 크고 15nm 이하인, 반도체 장치.
6. 제2항에 있어서, 상기 복합층은 1층 이상 4층 이하인, 반도체 장치.
7. 제1항에 있어서, 상기 도전체층은 Si 기판인, 반도체 장치.
8. 도전체층과, 상기 도전체층의 표면에 형성된 SiC 층을 포함하는 기판을 준비하는 공정과,
   상기 SiC 층의 표면에 Al_xGa_{1 -x}N(0<x≤1) 층을 성막하는 공정과,
   상기 Al_xGa_{1 - x}N 층의 표면에 제1 도전형의 Al_yGa_{1 -y}N(0≤y<1, y<x) 층을 성막하는 공정과,
   상기 Al_yGa_{1 - y}N 층의 표면에 Al_mGa_{1 -m}N(0<m≤1, y<m) 층을, 상기 Al_yGa_{1 - y}N 층의 성막 온도보다 저온에서 성막하는 공정과,
   상기 Al_mGa_{1 -m}N 층의 표면에 Al_nGa_{1 -n}N(0≤n<1, n<x, n<m) 층을, 상기 Al_mGa_{1 -m}N 층의 성막 온도보다 고온에서 성막하는 공정과,
   상기 Al_nGa_{1 - n}N 층의 표면측에 제1 전극을 형성하는 공정과,
   상기 Al_nGa_{1 - n}N 층의 이면측에 제2 전극을 형성하는 공정을 구비하고,
   상기 제1 전극과 상기 제2 전극 사이에 흐르는 전류의 크기는 상기 제1 전극과 상기 제2 전극 사이의 전압에 의존하는, 반도체 장치의 제조 방법.
9. 제8항에 있어서, 상기 Al_yGa_{1 - y}N 층을 성막하는 공정에서, 상기 Al_yGa_{1 - y}N 층의 성막 중에 Si를 도핑하는, 반도체 장치의 제조 방법.
10. 제8항에 있어서, 상기 Al_nGa_{1 - n}N 층을 성막하는 공정에서, 상기 Al_nGa_{1 - n}N 층의 성막 중에 Si를 도핑하는, 반도체 장치의 제조 방법.
11. 제8항에 있어서, 상기 Al_xGa_{1 - x}N 층, 상기 Al_yGa_{1 - y}N 층, 상기 Al_mGa_{1 -m}N 층, 및 상기 Al_nGa_1-nN 층을 성막한 후에 상기 도전체층을 제거하는 공정과,
    상기 도전체층을 제거한 후에, 상기 제2 전극을 형성하는 공정에서, 상기 Al_nGa_1-nN 층의 이면측에 상기 제2 전극을 형성하는, 반도체 장치의 제조 방법.
12. 제11항에 있어서, 상기 도전체층을 제거하는 공정에서, 상기 기판을 제거하는, 반도체 장치의 제조 방법.
13. 제12항에 있어서, 상기 도전체층을 제거하는 공정에서, 상기 기판으로부터 가장 먼 상기 Al_nGa_{1 - n}N 층을 남기고, 상기 Al_nGa_{1 - n}N 층의 이면측에 형성된 모든 층을 제거하는, 반도체 장치의 제조 방법.

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