JP2016092169A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】消費電力を低減することのできる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、Ｓｉ（ケイ素）基板１と、Ｓｉ基板の表面に形成されたＳｉＣ（炭化ケイ素）層２と、ＳｉＣ層２の表面に形成されたＡｌＮ（窒化アルミニウム）層３と、ＡｌＮ層３の表面に形成されたｎ型ＧａＮ（窒化ガリウム）層４と、ＧａＮ層４の表面側に形成された電極９と、Ｓｉ基板１の裏面側に形成された電極１０とを備えている。電極９と電極１０との間に流れる電流Ｉの大きさは、電極９と電極１０との間の電圧に依存する。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、より特定的には、ＳｉＣ（炭化ケイ素）層を備えた半導体装置およびその製造方法に関する。
ＳｉＣは、Ｓｉ（ケイ素）に比べてバンドギャップが大きく、高い絶縁破壊電界強度を有している。このため、ＳｉＣは、高耐圧を有する半導体装置の材料として期待されている。また、３Ｃ−ＳｉＣ（３Ｃ型の結晶構造を有するＳｉＣ）は、ＧａＮ（窒化ガリウム）との格子定数が近いことから、ＧａＮを成長させるためのバッファー層として使用することができる。ＧａＮの絶縁破壊電界強度はＳｉＣの絶縁破壊電界よりも大きいため、３Ｃ−ＳｉＣをバッファー層とすることで、より高耐圧なＧａＮの半導体装置を実現することができる。
ＳｉＣ層を成長させるための下地基板としては、Ｓｉ基板またはバルクのＳｉＣ基板が広く用いられている。このうちＳｉＣ基板は、現在のところ４インチ程度のものしか存在しておらず、大口径化が困難であるという問題を有している。安価で大口径のＳｉＣ層を得るためには、下地基板としてＳｉ基板を用いることが好ましい。
ＧａＮを含む従来の半導体装置は、たとえば下記特許文献１に開示されている。下記特許文献１には、Ｓｉ基板と、Ｓｉ基板上に形成されたバッファー層と、バッファー層上に形成されたＧａＮからなるｎ形半導体層と、ｎ型半導体層上に形成されたＩｎＧａＮ（窒化インジウムガリウム）からなる活性層と、活性層上に形成されたＧａＮからなるｐ形半導体層と、ｐ形半導体層上に形成されたアノード電極と、Ｓｉ基板に形成されたカソード電極とを備えた半導体装置が開示されている。バッファー層は、ＡｌＮ（窒化アルミニウム）からなる第１の層と、ＧａＮからなる第２の層とを交互に積層したものである。
また、下記特許文献２および３には、ＳｉＣ層上へＧａＮ層を形成する方法が開示されている。特許文献２には、ＳｉＣ上にＧａＮ成膜温度よりも高温下でＡｌxＩｎyＧａ1-x-yＮ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜し、その後ＧａＮ成膜温度でＧａＮを成膜する第１工程と、ＧａＮ成膜温度よりも低温下でＡｌxＩｎyＧａ1-x-yＮ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜し、その後ＧａＮ成膜温度でＧａＮを成膜する第２工程とを備えた半導体基板の製造方法が開示されている。
特許文献３には、表面に膜厚２ｎｍ以上３．５μｍ以下のＳｉＣ単結晶薄膜が形成されたＳｉ基板を準備し、ＳｉＣ単結晶薄膜が形成されたＳｉ基板を所定の成長温度に加熱して、Ａｌ、Ｉｎ、Ｇａ、およびＮのうち少なくとも２成分から成るバッファー層を形成する工程と、バッファー層上に、バッファー層の成長温度より低い温度で、ＧａＮ結晶による三次元核を所定の密度となるように形成させる工程と、バッファー層の成長温度より低い温度で、ＧａＮ結晶による三次元核を横方向成長させて連続的なＧａＮ単結晶膜にする工程とを備えた半導体基板の製造方法が開示されている。バッファー層は、膜厚が１５ｎｍ未満であり、組成がＡｌxＩｎyＧａ1-x-yＮ（０．０５≦ｘ≦１，０≦ｙ≦０．５，ｘ＋ｙ≦１）である。
特開２００３−６０２３４号公報 特開２０１３−１７９１２１号公報 特開２０１４−７６９２５号公報
ＧａＮ層を用いて縦型のデバイスを含む半導体装置を作製した場合、従来の技術には、縦方向（基板表面に垂直な方向）の電気抵抗が高く、消費電力が大きいという問題があった。
本発明は、上記課題を解決するためのものであり、その目的は、消費電力を低減することのできる半導体装置およびその製造方法を提供することである。
本発明の一の局面に従う半導体装置は、導電体層と、導電体層の表面に形成されたＳｉＣ層と、ＳｉＣ層の表面に形成されたＡｌxＧａ1-xＮ（０＜ｘ≦１）層と、ＡｌxＧａ1-xＮ層の表面に形成された第１導電型のＡｌyＧａ1-yＮ（０≦ｙ＜１、ｙ＜ｘ）層と、ＡｌyＧａ1-yＮ層の表面側に形成された第１の電極と、導電体層の裏面側に形成された第２の電極と、を備え、第１の電極と第２の電極との間に流れる電流の大きさは、第１の電極と第２の電極との間の電圧に依存する。
上記半導体装置において好ましくは、ＡｌyＧａ1-yＮ層の表面に形成された複合層をさらに備え、複合層は、ＡｌmＧａ1-mＮ（０＜ｍ≦１、ｙ＜ｍ）層と、ＡｌmＧａ1-mＮ層の表面に形成されたＡｌnＧａ1-nＮ（０≦ｎ＜１、ｎ＜ｘ、ｎ＜ｍ）層とを含み、第１の電極は、導電体層から最も遠いＡｌnＧａ1-nＮ層よりも表面側に形成される。
上記半導体装置において好ましくは、ＡｌyＧａ1-yＮ層およびＡｌnＧａ1-nＮ層の各々はｎ型の導電型を有しており、ＡｌyＧａ1-yＮ層およびＡｌnＧａ1-nＮ層の各々にはＳｉがドープされている。
上記半導体装置において好ましくは、ＡｌyＧａ1-yＮ層およびＡｌnＧａ1-nＮ層の各々の厚さは、５０ｎｍ以上５μｍ以下である。
上記半導体装置において好ましくは、ＡｌxＧａ1-xＮ層およびＡｌmＧａ1-mＮ層の各々の厚さは、０より大きく１５ｎｍ以下である。
上記半導体装置において好ましくは、複合層は、１層以上４層以下である。
上記半導体装置において好ましくは、導電体層はＳｉ基板である。
本発明の他の局面に従う半導体装置の製造方法は、導電体層と、導電体層の表面に形成されたＳｉＣ層とを含む基板を準備する工程と、ＳｉＣ層の表面にＡｌxＧａ1-xＮ（０＜ｘ≦１）層を成膜する工程と、ＡｌxＧａ1-xＮ層の表面に第１導電型のＡｌyＧａ1-yＮ層（０≦ｙ＜１、ｙ＜ｘ）を成膜する工程と、ＡｌyＧａ1-yＮ層の表面にＡｌmＧａ1-mＮ（０＜ｍ≦１、ｙ＜ｍ）層を、ＡｌyＧａ1-yＮ層の成膜温度よりも低温で成膜する工程と、ＡｌmＧａ1-mＮ層の表面にＡｌnＧａ1-nＮ層（０≦ｎ＜１、ｎ＜ｘ、ｎ＜ｍ）層を、ＡｌmＧａ1-mＮ層の成膜温度よりも高温で成膜する工程と、ＡｌnＧａ1-nＮ層の表面側に第１の電極を形成する工程と、ＡｌnＧａ1-nＮ層の裏面側に第２の電極を形成する工程とを備え、第１の電極と第２の電極との間に流れる電流の大きさは、第１の電極と第２の電極との間の電圧に依存する。
上記製造方法において好ましくは、ＡｌyＧａ1-yＮ層を成膜する工程において、ＡｌyＧａ1-yＮ層の成膜中にＳｉをドープする。
上記製造方法において好ましくは、ＡｌnＧａ1-nＮ層を成膜する工程において、ＡｌnＧａ1-nＮ層の成膜中にＳｉをドープする。
上記製造方法において好ましくは、ＡｌxＧａ1-xＮ層、ＡｌyＧａ1-yＮ層、ＡｌmＧａ1-mＮ層、およびＡｌnＧａ1-nＮ層を成膜した後で、導電体層を除去する工程と、導電体層を除去した後で、第２の電極を形成する工程において、ＡｌnＧａ1-nＮ層の裏面側に第２の電極を形成する。
上記製造方法において好ましくは、導電体層を除去する工程において、基板を除去する。
上記製造方法において好ましくは、導電体層を除去する工程において、基板から最も遠いＡｌnＧａ1-nＮ層を残して、ＡｌnＧａ1-nＮ層の裏面側に形成された全ての層を除去する。
本発明によれば、消費電力を低減することのできる半導体装置およびその製造方法を提供することができる。
本発明の第１の実施の形態における半導体装置の構成を示す断面図である。 本発明の第２の実施の形態における半導体装置の構成を示す断面図である。 本発明の第２の実施の形態における半導体装置の製造方法の第１の工程を示す断面図である。 本発明の第２の実施の形態における半導体装置の製造方法の第２の工程を示す断面図である。 本発明の第２の実施の形態における半導体装置の製造方法の第３の工程を示す断面図である。 本発明の第２の実施の形態における半導体装置の製造方法の第４の工程を示す断面図である。
以下、本発明の実施の形態について、図面に基づいて説明する。以降の説明において、半導体装置を構成する各層の「表面」とは、図中上側の面を指しており、「裏面」とは、図中下側の面を指している。「表面に形成された」とは、表面に接触して形成されたことを指しており、「裏面に形成された」とは、裏面に接触して形成されたことを指している。「表面側」とは、「表面」と接触する位置と、「表面」とは距離を隔てた図中上側の位置とを含む位置とを含む意味である。「裏面側」とは、「裏面」と接触する位置と、「裏面」とは距離を隔てた図中下側の位置とを含む意味である。
［第１の実施の形態］
図１は、本発明の第１の実施の形態における半導体装置の構成を示す断面図である。
図１を参照して、本実施の形態における半導体装置は、ショットキーバリアダイオードを含んでいる。半導体装置は、Ｓｉ基板１と、ＳｉＣ層２と、ＡｌＮ層３と、ＧａＮ層４と、ＡｌＮ層５と、ＧａＮ層６と、電極９および１０とを備えている。
Ｓｉ基板１（導電体層の一例）は、ｎ型のＳｉよりなっている。Ｓｉ基板１は、表面１ａおよび裏面１ｂを有している。Ｓｉ基板１の表面１ａは、Ｓｉ結晶の（１１１）面で構成されている。
ＳｉＣ層２は、Ｓｉ基板１の表面１ａに形成されている。Ｓｉ基板１は、たとえば３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、または６Ｈ−ＳｉＣなどよりなっている。特に、ＳｉＣ層２がＳｉ基板１上にエピタキシャル成長されたものである場合、一般的に、ＳｉＣ層２は３Ｃ−ＳｉＣよりなっている。ＳｉＣ層２の厚さは、たとえば２ｎｍ以上３．５μｍ以下である。
ＳｉＣ層２は、Ｓｉ基板１の表面を炭化することで得られたＳｉＣよりなる下地層上に、ＭＢＥ（分子線エピタキシー）法、ＣＶＤ（化学蒸着）法、またはＬＰＥ（液相エピタキシー）法などを用いて、ＳｉＣをホモエピタキシャル成長させることによって形成されてもよい。ＳｉＣ層２は、Ｓｉ基板１の表面を炭化することのみによって形成されてもよい。さらに、ＳｉＣ層２は、バッファー層を挟んでＳｉ基板１の表面上にＳｉＣをヘテロエピタキシャル成長させることによって形成されてもよい。
ＡｌＮ層（ＨＴ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ）−ＡｌＮ層）３は、ＳｉＣ層２の表面に形成されている。ＡｌＮ層３は、ＳｉＣ層２とＧａＮ層４との格子定数の差を緩和するバッファー層としての機能を果たす。ＡｌＮ層３は、たとえばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。ＡｌＮ層３の成長温度は、たとえば１１００℃以上１３００℃以下とされる。ＡｌＮ層３の成膜温度は任意であり、後述するＧａＮ層４の成膜温度と同程度の温度であってもよいが、後述するＧａＮ層４の成膜温度よりも高いことが好ましい。ＡｌＮ層３の成長温度は、たとえば１１００℃以上１３００℃以下とされる。このとき、Ａｌ源ガスとしては、たとえばＴＭＡ（Ｔｒｉ Ｍｅｔｈｙｌ Ａｌｕｍｉｎｉｕｍ）や、ＴＥＡ（Ｔｒｉ Ｅｔｈｙｌ Ａｌｕｍｉｎｉｕｍ）などが用いられる。Ｎ源ガスとしては、たとえばＮＨ3（アンモニア）が用いられる。ＡｌＮ層３の厚さは、０より大きく１５ｎｍ以下であることが好ましい。これにより、ＡｌＮ層３内に形成される転位を低減し、ＧａＮ層４の結晶性を良好にすることができる。加えて、ＡｌＮ層３の形成に要する時間を短縮することができる。
なお、ＡｌＮ層３は、Ａｌ原子の一部をＧａ原子で置き換えることにより、ＡｌxＧａ1-xＮ（０＜ｘ≦１）層とされてもよい。但し、ＧａＮ層４の結晶性を確保するためには、ＡｌxＧａ1-xＮ層はＡｌＮであること（Ａｌ原子をＧａ原子で置き換えないこと）が好ましい。
ＧａＮ層４は、ＡｌＮ層３の表面に形成されている。ＧａＮ層４は、Ｓｉがドープされており、ｎ型の導電型を有している。ＧａＮ層４の厚さは、５０ｎｍ以上５μｍ以下であることが好ましい。ＧａＮ層４の厚さは、２００ｎｍ以上２μｍ以下であることがより好ましい。これにより、基板の反りを抑制しつつ高品質なＧａＮ層を得ることができる。
ＧａＮ層４は、たとえばＭＯＣＶＤ法を用いて、次の方法で形成される。始めに、ＧａＮ結晶による三次元核を所定の密度となるように形成させる。続いて、ＡｌＮ層３の成長温度より低い温度で、ＧａＮ結晶による三次元核を横方向成長させて連続的なＧａＮ単結晶膜にする。このとき、Ｇａ源ガスとしては、たとえば、ＴＭＧ（Ｔｒｉ Ｍｅｔｈｙｌ Ｇａｌｌｉｕｍ）や、ＴＥＧ（Ｔｒｉ Ｅｔｈｙｌ Ｇａｌｌｉｕｍ）などが用いられる。Ｎ源ガスとしては、たとえばＮＨ3が用いられる。Ｓｉ源ガスとしては、たとえばＳｉＨ4（シラン）が用いられる。この方法のように、ＧａＮ層４の成膜中にＳｉをドープすることにより、ｎ型のＧａＮ層４を簡易な方法で作製することができる。
三次元核を形成させる工程、およびＧａＮ結晶による三次元核を横方向成長させる工程における処理温度（ＧａＮ層４の成膜温度）は、たとえば９００℃以上１２００℃以下である。
なお、ＧａＮ層４は、Ｇａ原子の一部をＡｌ原子で置き換えることにより、ＡｌyＧａ1-yＮ層（０≦ｙ＜１、ｙ＜ｘ、好ましくはｙ≦０．２、より好ましくはｙ≦０．１）とされてもよい。但し、ＧａＮ層４の結晶性を確保するためには、ＡｌyＧａ1-yＮ層はＧａＮであること（Ｇａ原子をＡｌ原子で置き換えないこと）が好ましい。
ＡｌＮ層（ＬＴ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ）−ＡｌＮ層）５は、ＧａＮ層４の表面に形成されている。ＡｌＮ層５は、ＧａＮの結晶性を維持したまま基板の反りを抑制する中間層としての機能を果たす。ＡｌＮ層５は、たとえばＭＯＣＶＤ法を用いて形成される。ＡｌＮ層５の成長温度は、ＧａＮ層４および６の成膜温度よりも低温とされる。ＡｌＮ層５の厚さは、０より大きく２０ｎｍ以下であることが好ましい。ＡｌＮ層５の厚さは、１５μｍ以下であることがより好ましい。
なお、ＡｌＮ層５は、Ａｌ原子の一部をＧａ原子で置き換えることにより、ＡｌmＧａ1-mＮ（０＜ｍ≦１、ｙ＜ｍ）層とされてもよい。但し、ＧａＮ層６の結晶性を確保するためには、ＡｌmＧａ1-mＮ層はＡｌＮであること（Ａｌ原子をＧａ原子で置き換えないこと）が好ましい。ｘの値とｍの値とは同一であってもよいし、互いに異なっていてもよい。
ＧａＮ層６は、ＡｌＮ層５の表面に形成されている。ＧａＮ層４は、Ｓｉがドープされており、ｎ型の導電型を有している。ＧａＮ層６は、成膜温度も含めてＧａＮ層４と同様の方法で形成される。ＧａＮ層６の厚さは、５０ｎｍ以上５μｍ以下であることが好ましい。なお、ＧａＮ層６のＳｉドープ濃度は、形成するデバイスの種類に応じて、他のＧａＮ層２およびＧａＮ層４とは異なる値にしてもよい。
なお、ＧａＮ層６は、Ｇａ原子の一部をＡｌ原子で置き換えることにより、ＡｌnＧａ1-nＮ層（０≦ｎ＜１、ｎ＜ｘ、ｎ＜ｍ）とされてもよい。但し、ＧａＮ層４の結晶性を確保するためには、ＡｌnＧａ1-nＮ層はＧａＮであること（Ｇａ原子をＡｌ原子で置き換えないこと）が好ましい。ＧａＮ層６のｎ型不純物濃度は、ＧａＮ層４のｎ型不純物濃度よりも低くてもよい。また、ＧａＮ層６の上部のｎ型不純物濃度がＧａＮ層６の下部のｎ型不純物濃度よりも低くてもよい。ｙの値とｎの値とは同一であってもよいし、互いに異なっていてもよい。
ＡｌＮ層５とＧａＮ層６とは複合層７を構成している。ＧａＮ層４の表面側に形成される複合層の数（ここでは１層）は任意であるが、１層以上４層以下であることが好ましい。複数の複合層が積層して形成されている場合、電極９は、ＳｉＣ層２から最も離れた位置に存在する複合層のＧａＮ層６よりも表面側に形成される。複数の複合層中の各層のｍの値またはｎの値は、互いに異なっていてもよい。
電極９は、アノード電極であり、ＧａＮ層６の表面に形成されている。電極９はＧａＮ層６とショットキー接触している。電極９は、たとえばＡｕ（金）よりなっている。電極９は、たとえば蒸着法、ＭＯＣＶＤ法、またはスパッタ法などにより形成される。
電極１０は、カソード電極であり、Ｓｉ基板１の裏面１ｂに形成されている。電極１０は、たとえば、Ａｌなどよりなっている。電極１０は、たとえば蒸着法、ＭＯＣＶＤ法、またはスパッタ法などにより形成される。
本実施の形態における半導体装置は、次のように動作する。電極１０が接地された状態で、電極９に正の電位が付与されると、電極９から電極１０に電流Ｉが流れる。ＡｌＮ層３および５は薄いため、電子は、トンネル効果によりＡｌＮ層３および５の各々を通過することができる。電流Ｉの大きさは、電極９と電極１０との間の電圧に依存する。
本実施の形態における半導体装置は、次の方法で製造される。Ｓｉ基板１と、ＳｉＣ層２とを含む構造（基板）８を準備する。ＳｉＣ層２の表面にＡｌＮ層３を形成する。ＡｌＮ層３の表面にＧａＮ層４を、ＡｌＮ層３の成膜温度より低温で成膜する。ＧａＮ層４の表面にＡｌＮ層５を形成する。ＡｌＮ層５の表面にＧａＮ層６を、ＡｌＮ層５の成膜温度より低温で成膜する。ＧａＮ層６の表面（ＡｌＮ層３の表面側）に電極９を形成する。Ｓｉ基板１の裏面１ｂ（ＡｌＮ層３の裏面側）に電極１０を形成する。
ＡｌＮの格子定数は、ＧａＮの格子定数よりもわずかに小さい。このため、本実施の形態のように、ＡｌＮ層３を下地としてＧａＮ層４を形成すると、ＧａＮ層４に圧縮応力が加わり、ＧａＮ層４にクラックが発生しにくくなる。これにより、良質な結晶のＧａＮ層４を得ることができ、ＧａＮ層４の電気抵抗を低減することができる。一方で、ＡｌＮ層３は、他の層と比較して高い電気抵抗を有している。本実施の形態では、ＳｉＣ層２上にＡｌＮ層３を形成することにより、ＡｌＮ層３の表面に形成されるＧａＮ層４の結晶を良質に保ちつつ、ＡｌＮ層３の厚さを小さくすることができる。その結果、電極９と電極１０との間の電気抵抗が低減され、半導体装置の消費電力を低減することができる。また、Ｓｉ基板１上にＳｉＣ層２を形成することにより、安価で大口径の半導体装置を得ることができる。さらに、Ｓｉ基板１上にＳｉＣ層２を形成することにより、ＡｌＮ層３を薄くしても、ＧａとＳｉとの反応に起因するメルトバックエッチングによる欠陥の発生を防ぐことができる。
［第２の実施の形態］
図２は、本発明の第２の実施の形態における半導体装置の構成を示す断面図である。
図２を参照して、本実施の形態における半導体装置は、Ｓｉ基板およびＳｉＣ層が除去されている点において、第１の実施の形態の半導体装置の構成と異なっている。電極１０は、ＡｌＮ層３の裏面側に形成されている。電極１０とＡｌＮ層３とは直接接触していてもよいし、任意の導電体を挟んでいてもよい。
本実施の形態における半導体装置の上述以外の構成は、第１の実施の形態における半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
次に、図３〜図６を用いて、本実施の形態における半導体装置の製造方法について説明する。
図３を参照して、第１の実施の形態の製造方法と同様の方法で、Ｓｉ基板１と、ＳｉＣ層２と、ＡｌＮ層３と、ＧａＮ層４と、ＡｌＮ層５と、ＧａＮ層６と、電極９とを形成する。電極９をパターニングする際に電極９の表面９ａにレジストを形成した場合には、このレジストを除去せずに保護膜として残すことが好ましい。
図４を参照して、たとえばエレクトロンワックスなどの接着剤を用いて、電極９の表面９ａに支持基板２１を貼り付ける。支持基板２１は、たとえばＳｉまたはＳｉＣなどよりなっている。
図５を参照して、たとえば熱硝酸または沸硝酸などを用いたウェットエッチングにより、Ｓｉ基板１を除去する。続いて、ドライエッチングなどにより、ＳｉＣ層２を除去する。これにより、基板８が除去され、ＡｌＮ層３の裏面３ａが露出する。なお、ＳｉＣ層２を除去せずに残してもよい。基板８の除去は、ＡｌＮ層３およびＧａＮ層４を形成した後に行われればよい。さらに、基板８から最も遠いＧａＮ層（図中最も上にあるＧａＮ層）を残して、残されるＧａＮ層の裏面側に形成された全ての層を除去してもよい。
図６を参照して、Ａｇ（銀）ペーストなどの導電性接着剤を用いて、ＡｌＮ層３の裏面３ａ（ＳｉＣ層を残した場合にはＳｉＣ層２の裏面、基板８から最も遠いＧａＮ層の裏面側に形成された全ての層を除去した場合、基板８から最も遠いＧａＮ層の裏面）に電極１０を貼り付ける。続いて、たとえば加熱することにより、支持基板２１を除去する。次に、たとえばアセトンなどの溶媒を用いて、電極９の表面９ａに残存している接着剤および保護膜を除去する。以上により、図２に示す半導体装置が得られる。なお、電極１０として、基板１よりも導電性が高い基板を貼り付けることもできる。
本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。加えて、半導体装置の厚さが、Ｓｉ基板およびＳｉＣ層を除いた厚さとなるため、半導体装置の薄型化を図ることができ、縦方向の電気抵抗を低減することができる。
［その他］
半導体装置を構成する各層の厚さは、分光エリプソメーターを用いて測定される。分光エリプソメーターは、偏光である入射光を測定対象に照射し、測定対象からの反射光を受光する。Ｓ偏光とＰ偏光とでは位相のズレや反射率の違いがあるため、反射光の偏光状態は、入射光の偏光状態とは異なるものになっている。この偏光状態の変化は、入射光の波長、入射角度、膜の光学定数、および膜厚などに依存する。分光エリプソメーターは、得られた反射光から、入射光の波長や入射角に基づいて膜の光学定数や膜厚を算出する。
上述の実施の形態において、導電体層はＳｉ基板以外のものであってもよい。導電体層は、たとえばＣｕ（銅）またはＡｌなどの金属や、ＧａＡｓ（ガリウム砒素）、Ｇｅ（ゲルマニウム）、またはＳｉなどの導電性の半導体層よりなっていてもよい。
上述の実施の形態の各々において、ＡｌＮ層５およびＧａＮ層６が省略され、ＧａＮ層４の表面に電極９が直接形成されてもよい。この場合には、製造工程を簡略化することができ、半導体装置を簡易な構成とすることができる。また、ＧａＮ層６の表面側に、さらにＡｌＮ層およびＧａＮ層が積層されてもよい。この場合には、ＧａＮ層の結晶の品質を向上することができる。
半導体装置に形成されるデバイスは任意の縦型のデバイスであればよく、上述ショットキーバリアダイオードの他、ＭＯＳＦＥＴ、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、サイリスタ、または半導体レーザーなどであってもよい。半導体装置は、ＡｌyＧａ1-yＮ層の表面側に形成された第１の電極と、Ｓｉ基板の裏面側に形成された第２の電極との間に流れる電流の大きさが、第１の電極と第２の電極との間の電圧に依存するものであればよい。
上述の実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ Ｓｉ（ケイ素）基板
１ａ Ｓｉ基板の表面
１ｂ Ｓｉ基板の裏面
２ ＳｉＣ（炭化ケイ素）層
３，５ ＡｌＮ（窒化アルミニウム）層
３ａ ＡｌＮ層の裏面
４，６ ＧａＮ（窒化ガリウム）層
７ａ，７ｂ 複合層
８ Ｓｉ基板とＳｉＣ層とを含む構造（基板）
９，１０ 電極
９ａ 電極の表面
２１ 支持基板
Ｉ 電流

Claims (13)

  1. 導電体層と、
    前記導電体層の表面に形成されたＳｉＣ層と、
    前記ＳｉＣ層の表面に形成されたＡｌxＧａ1-xＮ（０＜ｘ≦１）層と、
    前記ＡｌxＧａ1-xＮ層の表面に形成された第１導電型のＡｌyＧａ1-yＮ（０≦ｙ＜１、ｙ＜ｘ）層と、
    前記ＡｌyＧａ1-yＮ層の表面側に形成された第１の電極と、
    前記導電体層の裏面側に形成された第２の電極と、を備え、
    前記第１の電極と前記第２の電極との間に流れる電流の大きさは、前記第１の電極と前記第２の電極との間の電圧に依存する、半導体装置。
  2. 前記ＡｌyＧａ1-yＮ層の表面に形成された複合層をさらに備え、
    前記複合層は、ＡｌmＧａ1-mＮ（０＜ｍ≦１、ｙ＜ｍ）層と、前記ＡｌmＧａ1-mＮ層の表面に形成されたＡｌnＧａ1-nＮ（０≦ｎ＜１、ｎ＜ｘ、ｎ＜ｍ）層とを含み、
    前記第１の電極は、前記導電体層から最も遠い前記ＡｌnＧａ1-nＮ層よりも表面側に形成される、請求項１に記載の半導体装置。
  3. 前記ＡｌyＧａ1-yＮ層および前記ＡｌnＧａ1-nＮ層の各々はｎ型の導電型を有しており、前記ＡｌyＧａ1-yＮ層および前記ＡｌnＧａ1-nＮ層の各々にはＳｉがドープされている、請求項２に記載の半導体装置。
  4. 前記ＡｌyＧａ1-yＮ層および前記ＡｌnＧａ1-nＮ層の各々の厚さは、５０ｎｍ以上５μｍ以下である、請求項２または３のいずれかに記載の半導体装置。
  5. 前記ＡｌxＧａ1-xＮ層および前記ＡｌmＧａ1-mＮ層の各々の厚さは、０より大きく１５ｎｍ以下である、請求項２〜４のいずれかに記載の半導体装置。
  6. 前記複合層は、１層以上４層以下である、請求項２〜５のいずれかに記載の半導体装置。
  7. 前記導電体層はＳｉ基板である、請求項１〜６のいずれかに記載の半導体装置。
  8. 導電体層と、前記導電体層の表面に形成されたＳｉＣ層とを含む基板を準備する工程と、
    前記ＳｉＣ層の表面にＡｌxＧａ1-xＮ（０＜ｘ≦１）層を成膜する工程と、
    前記ＡｌxＧａ1-xＮ層の表面に第１導電型のＡｌyＧａ1-yＮ層（０≦ｙ＜１、ｙ＜ｘ）を成膜する工程と、
    前記ＡｌyＧａ1-yＮ層の表面にＡｌmＧａ1-mＮ（０＜ｍ≦１、ｙ＜ｍ）層を、前記ＡｌyＧａ1-yＮ層の成膜温度よりも低温で成膜する工程と、
    前記ＡｌmＧａ1-mＮ層の表面にＡｌnＧａ1-nＮ層（０≦ｎ＜１、ｎ＜ｘ、ｎ＜ｍ）層を、前記ＡｌmＧａ1-mＮ層の成膜温度よりも高温で成膜する工程と、
    前記ＡｌnＧａ1-nＮ層の表面側に第１の電極を形成する工程と、
    前記ＡｌnＧａ1-nＮ層の裏面側に第２の電極を形成する工程とを備え、
    前記第１の電極と前記第２の電極との間に流れる電流の大きさは、前記第１の電極と前記第２の電極との間の電圧に依存する、半導体装置の製造方法。
  9. 前記ＡｌyＧａ1-yＮ層を成膜する工程において、前記ＡｌyＧａ1-yＮ層の成膜中にＳｉをドープする、請求項８に記載の半導体装置の製造方法。
  10. 前記ＡｌnＧａ1-nＮ層を成膜する工程において、前記ＡｌnＧａ1-nＮ層の成膜中にＳｉをドープする、請求項８または９に記載の半導体装置の製造方法。
  11. 前記ＡｌxＧａ1-xＮ層、前記ＡｌyＧａ1-yＮ層、前記ＡｌmＧａ1-mＮ層、および前記ＡｌnＧａ1-nＮ層を成膜した後で、前記導電体層を除去する工程と、
    前記導電体層を除去した後で、前記第２の電極を形成する工程において、前記ＡｌnＧａ1-nＮ層の裏面側に前記第２の電極を形成する、請求項８〜１０のいずれかに記載の半導体装置の製造方法。
  12. 前記導電体層を除去する工程において、前記基板を除去する、請求項１１に記載の半導体装置の製造方法。
  13. 前記導電体層を除去する工程において、前記基板から最も遠い前記ＡｌnＧａ1-nＮ層を残して、前記ＡｌnＧａ1-nＮ層の裏面側に形成された全ての層を除去する、請求項１２に記載の半導体装置の製造方法。
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