KR20150043182A - 반도체 소자, ｈｅｍｔ 소자, 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자, ｈｅｍｔ 소자, 및 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 역방향 누설 전류가 억제되며 2차원 전자 가스의 이동도가 높은 반도체 소자를 제공하는 것을 목적으로 한다. 하지 기판 위에 III족 질화물층군을 (0001) 결정면이 기판면에 대하여 대략 평행해지도록 적층 형성한 에피택셜 기판과, 쇼트키성 전극을 구비하는 반도체 소자에 있어서, 에피택셜 기판이, Inx1Aly1Gaz1N(x1+y1+z1=1, z1>0)이 되는 조성의 제1 III족 질화물로 이루어지는 채널층과, Inx2Aly2N(x2+y2=1, x2>0, y2>0)이 되는 조성의 제2 III족 질화물로 이루어지는 장벽층과, GaN으로 이루어져 장벽층에 인접하는 중간층과, AlN으로 이루어져 중간층에 인접하는 캡층을 구비하고, 쇼트키성 전극이 캡층에 접합되어 있도록 한다.

Description

반도체 소자, ＨＥＭＴ 소자, 및 반도체 소자의 제조 방법{SEMICONDUCTOR DEVICE, HEMT DEVICE, AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 소자에 관한 것으로, 특히 III족 질화물 반도체에 의해 구성되는 다층 구조 에피택셜 기판과 금속 전극과의 쇼트키 다이오드 접합을 갖는 반도체 소자에 관한 것이다.
질화물 반도체는, 높은 절연 파괴 전계, 높은 포화 전자 속도를 갖는 것으로부터 차세대 고주파/하이파워 디바이스용 반도체 재료로서 주목받고 있다. 예컨대, AlGaN으로 이루어지는 장벽층과 GaN으로 이루어지는 채널층을 적층하여 이루어지는 HEMT(고전자 이동도 트랜지스터) 소자는, 질화물 재료 특유의 큰 분극 효과(자발 분극 효과와 피에조 분극 효과)에 의해 적층계면(헤테로 계면)에 고농도의 2차원 전자 가스(2DEG)가 생성된다고 하는 특징을 살린 것이다(예컨대, 비특허문헌 1 참조).
HEMT 소자용 기판의 하지 기판으로서, 예컨대 실리콘이나 SiC와 같은, III족 질화물과는 다른 조성의 단결정(이종 단결정)을 이용하는 경우가 있다. 이 경우, 왜곡 초격자층이나 저온 성장 완충층 등의 완충층이, 초기 성장층으로서 하지 기판 위에 형성되는 것이 일반적이다. 따라서, 하지 기판 위에 장벽층, 채널층 및 완충층을 에피택셜 형성하여 이루어지는 것이, 이종 단결정으로 이루어지는 하지 기판을 이용한 HEMT 소자용 기판의 가장 기본적인 구성 양태가 된다. 이에 더하여, 장벽층과 채널층 사이에, 2차원 전자 가스의 공간적인 감금을 촉진할 목적으로서, 두께 1 nm 전후의 스페이서층이 설치되는 경우도 있다. 스페이서층은, 예컨대 AlN 등으로 구성된다. 게다가, HEMT 소자용 기판의 최외측 표면에서의 에너지 준위의 제어나, 전극과의 컨택트 특성의 개선을 목적으로 하여, 예컨대 n 형 GaN 층이나 초격자층으로 이루어지는 캡층이, 장벽층 위에 형성되는 경우도 있다.
채널층을 GaN으로 형성하고, 장벽층을 AlGaN으로 형성한다고 하는, 가장 일반적인 구성의 질화물 HEMT 소자의 경우, HEMT 소자용 기판에 내재하는 2차원 전자 가스의 농도는, 장벽층을 형성하는 AlGaN의 AlN 몰분율의 증가에 따라 증가하는 것이 알려져 있다(예컨대, 비특허문헌 2 참조). 2차원 전자 가스 농도를 대폭 늘릴 수 있으면, HEMT 소자의 가제어 전류 밀도, 즉 취급할 수 있는 전력 밀도를 대폭 향상시키는 것이 가능하다고 생각된다.
또한, 채널층을 GaN으로 형성하고, 장벽층을 InAlN으로 형성한 HEMT 소자와 같이, 피에조 분극 효과에의 의존이 작고 거의 자발 분극만에 의해 높은 농도로 2차원 전자 가스를 생성할 수 있는 왜곡이 적은 구조를 갖는 HEMT 소자도 주목받고 있다(예컨대, 비특허문헌 3 참조).
채널층을 GaN으로 형성하고, 장벽층을 InAlN으로 형성함으로써, HEMT 소자를 제작할 경우, 게이트 전극과 장벽층의 접합은 쇼트키 접합이 되는 것이 일반적이다. 그러나, 이 경우, InAlN 층의 조성이나 형성 조건에 따라서는, 쇼트키 접합에의 역방향 전압 인가시에, 큰 누설 전류가 발생하는 경우가 있다.
이 누설 전류는, InAlN 층상에 AlN으로 이루어지는 컨택트층을 형성함으로써 저감시키는 것이 가능하지만, 한편으로, 이러한 구성의 HEMT 소자에는, 2차원 전자 가스의 이동도가 낮다고 하는 문제가 생긴다. 이것은, AlN 층의 격자 정수가 InAlN 층에 비하여 작기 때문에, InAlN 층에 왜곡이 발생하는 것이 원인이라고 추정된다.
비특허문헌 1 : "Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005),4896 비특허문헌 2 : "Gallium Nitride Based High Power Heterojunction Field Effect Transistors: process Development and Present Status at USCB", Stacia Keller, Yi-Feng Wu, Giacinta Parish, Naiqian Ziang, Jane J. Xu, Bernd P. Keller, Steven P. DenBaars, and Umesh K. Mishra, IEEE Trans. Electron Devices 48, (2001), 552 비특허문헌 3 : "Can InAlN/GaN be an alternative to high power/high temperature AlGaN/GaN devices?", F. Medjdoub, J.-F. Carlin, M. Gonschorek, E. Feltin, M.A. Py, D. Ducatteau, C. Gaquiere, N. Grandjean, and E. Kohn, IEEE IEDM Tech. Digest in IEEE IEDM 2006, 673
본 발명은, 이상의 과제에 감안하여 이루어진 것으로, 역방향 누설 전류가 억제되며 2차원 전자 가스의 이동도가 높은 반도체 소자를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 양태에서는, 하지 기판 위에 III족 질화물층군을 (0001) 결정면이 기판면에 대하여 대략 평행해지도록 적층 형성한 에피택셜 기판과, 쇼트키성 전극을 구비하는 반도체 소자에 있어서, 상기 에피택셜 기판은, Inx1Aly1Gaz1N(x1+y1+z1=1, z1>0)로 되는 조성의 제1 III족 질화물로 이루어지는 채널층과, Inx2Aly2N(x2+y2=1, x2>0, y2>0)로 되는 조성의 제2 III족 질화물로 이루어지는 장벽층과, GaN으로 이루어져 상기 장벽층에 인접하는 중간층과, AlN으로 이루어져 상기 중간층에 인접하는 캡층을 구비하고, 상기 쇼트키성 전극이 상기 캡층에 접합되어 이루어지도록 했다.
본 발명의 제2 양태에서는, 제1 양태에 따른 반도체 소자에 있어서, 상기 중간층의 막 두께가 0.5 nm 이상이 되도록 했다.
본 발명의 제3 양태에서는, 제2 양태에 따른 반도체 소자에 있어서, 상기 중간층의 막 두께가 6 nm 이하가 되도록 했다.
본 발명의 제4 양태에서는, 제1 내지 제3 중 어느 하나의 양태에 따른 반도체 소자에 있어서, 상기 캡층의 막 두께가 0.5 nm 이상 6 nm 이하가 되도록 했다.
본 발명의 제5 양태에서는, 제1 내지 제4 중 어느 하나의 양태에 따른 반도체 소자에 있어서, 상기 제2 III족 질화물의 밴드갭이 상기 제1 III족 질화물의 밴드갭보다 크도록 했다.
본 발명의 제6 양태에서는, 제1 내지 제5 중 어느 하나의 양태에 따른 반도체 소자에 있어서, 상기 쇼트키성 전극이 Ni, Pt, Pd, Au 중 적어도 하나를 포함하여 이루어지도록 했다.
본 발명의 제7 양태에서는, 제1 내지 제6 중 어느 하나의 양태에 따른 반도체 소자에 있어서, 상기 캡층의 제곱 평균 표면 거칠기가 0.5 nm 이하가 되도록 했다.
본 발명의 제8 양태에서는, 제1 내지 제7 중 어느 하나의 양태에 따른 반도체 소자에 있어서, 상기 제2 III족 질화물이, Inx2Aly2N(x2+y2=1, 0.14≤x2≤0.24)이 되도록 했다.
본 발명의 제9 양태에서는, 제1 내지 제8 중 어느 하나의 양태에 따른 반도체 소자에 있어서, 상기 제1 III족 질화물이 Aly1Gaz1N(y1+z1=1, z1>0)이 되도록 했다.
본 발명의 제10 양태에서는, 제9 양태에 따른 반도체 소자에 있어서, 상기 제1 III족 질화물이 GaN이 되도록 했다.
본 발명의 제11 양태에서는, 제9 또는 제10 양태에 따른 반도체 소자가, 상기 채널층과 상기 장벽층 사이에, Inx3Aly3Gaz3N(x3+y3+z3=1, y3>0)로 되는 조성을 가지며, 상기 제2 III족 질화물보다 밴드갭이 큰 제3 III족 질화물로 이루어지는 스페이서층을 더 구비하도록 했다.
본 발명의 제12 양태에서는, 제11 양태에 따른 반도체 소자에 있어서, 상기제3 III족 질화물이 AlN이 되도록 했다.
본 발명의 제13 양태에서는, 제1 내지 제12 중 어느 하나의 양태에 따른 반도체 소자에 있어서, 상기 쇼트키성 전극과 마찬가지로 상기 캡층에 저항성 전극이 접합되어 이루어지도록 했다.
본 발명의 제14 양태에서는, 제13 양태에 따른 반도체 소자인 HEMT 소자에 있어서, 상기 쇼트키성 전극이 게이트 전극이며, 상기 저항성 전극이 소스 전극 및 드레인 전극이 되도록 했다.
본 발명의 제15 양태에서는, 하지 기판 위에 III족 질화물층군을 (0001) 결정면이 기판면에 대하여 대략 평행해지도록 적층 형성한 에피택셜 기판과, 쇼트키성 전극을 구비하는 반도체 소자의 제조 방법이, 하지 기판 위에, Inx1Aly1Gaz1N(x1+y1+z1=1, z1>0)이 되는 조성의 제1 III족 질화물로 채널층을 형성하는 채널층 형성 공정과, 상기 채널층 위에, Inx2Aly2N(x2+y2=1, x2>0, y2>0)이 되는 조성의 제2 III족 질화물로 장벽층을 형성하는 장벽층 형성 공정과, GaN으로 중간층을 상기 장벽층에 인접 형성하는 중간층 형성 공정과, AlN으로 캡층을 상기 중간층에 인접 형성하는 캡층 형성 공정과, 상기 캡층에 쇼트키성 전극을 접합 형성하는 쇼트키성 전극 형성 공정을 포함하도록 했다.
본 발명의 제16 양태에서는, 제15 양태에 따른 반도체 소자의 제조 방법에 있어서, 상기 중간층을 0.5 nm 이상의 두께로 형성하도록 했다.
본 발명의 제17 양태에서는, 제16 양태에 따른 반도체 소자의 제조 방법에 있어서, 상기 중간층을 6 nm 이하의 두께로 형성하도록 했다.
본 발명의 제18 양태에서는, 제15 내지 제17 중 어느 하나의 양태에 따른 반도체 소자의 제조 방법에 있어서, 상기 캡층을 0.5 nm 이상 6 nm 이하의 두께로 형성하도록 했다.
본 발명의 제19 양태에서는, 제15 내지 제18 중 어느 하나의 양태에 따른 반도체 소자의 제조 방법에 있어서, 상기 제2 III족 질화물의 밴드갭이 상기 제1 III족 질화물의 밴드갭보다 크도록 했다.
본 발명의 제20 양태에서는, 제15 내지 제19 중 어느 하나의 양태에 따른 반도체 소자의 제조 방법에 있어서, 상기 쇼트키성 전극 형성 공정에서는, 상기 쇼트키성 전극을 Ni, Pt, Pd, Au 중 적어도 하나를 포함하도록 형성하도록 했다.
본 발명의 제21 양태에서는, 제15 내지 제20 중 어느 하나의 양태에 따른 반도체 소자의 제조 방법에 있어서, 상기 제2 III족 질화물이, Inx2Aly2N(x2+y2=1, 0.14≤x2≤0.24)이 되도록 했다.
본 발명의 제22 양태에서는, 제15 내지 제21 중 어느 하나의 양태에 따른 반도체 소자의 제조 방법에 있어서, 상기 제1 III족 질화물이 Aly1Gaz1N(y1+z1=1, z1>0)이 되도록 했다.
본 발명의 제23 양태에서는, 제22 양태에 따른 반도체 소자의 제조 방법에 있어서, 상기 제1 III족 질화물이 GaN이 되도록 했다.
본 발명의 제24 양태에서는, 제22 또는 제23 양태에 따른 반도체 소자의 제조 방법이, 상기 채널층과 상기 장벽층 사이에, Inx3Aly3Gaz3N(x3+y3+z3=1, y3>0)이 되는 조성을 가지며, 상기 제2 III족 질화물보다 밴드갭이 큰 제3 III족 질화물로 스페이서층을 형성하는 스페이서층 형성 공정을 더 포함하도록 했다.
본 발명의 제25 양태에서는, 제24 양태에 따른 반도체 소자의 제조 방법에 있어서, 상기 제3 III족 질화물이 AlN이 되도록 했다.
본 발명의 제26 양태에서는, 제15 내지 제25 중 어느 하나의 양태에 따른 반도체 소자의 제조 방법이, 상기 쇼트키성 전극이 형성되는 상기 캡층에 저항성 전극을 접합 형성하는 저항성 전극 형성 공정을 더 포함하도록 했다.
본 발명의 제1 내지 제26 양태에 따르면, 장벽층 위에 GaN으로 이루어지는 중간층과 AlN으로 이루어지는 캡층을 이 순서로 설치하고, 이 캡층에 대하여 쇼트키 접합에 의해 전극 형성을 행하고, MIS 접합을 형성하는 것으로, 장벽층 위에 직접 쇼트키 접합에 의해 전극 형성을 행하는 경우에 비하여, 역방향 누설 전류가 억제되고, 2차원 전자 가스의 이동도가 높게 유지된 반도체 소자가 실현된다.
도 1은 본 발명의 실시형태에 따른 반도체 소자의 일양태인 HEMT 소자(20)의 구성을 개략적으로 도시하는 단면 모식도이다.
도 2는 캡층(6b)의 표면 거칠기와 그 두께의 관계를 예시하는 도면이다.
도 3은 역방향 누설 전류와 캡층(6b)의 관계를 예시하는 도면이다.
도 4는 저항성 전극에 있어서의 컨택트 저항을 캡층(6b)의 두께에 대하여 플롯한 도면이다.
<HEMT 소자의 구성>
도 1은, 본 발명의 실시형태에 따른 반도체 소자의 일양태인 HEMT 소자(20)의 구성을 개략적으로 도시하는 단면 모식도이다. HEMT 소자(20)는, 개략적으로, 에피택셜 기판(10) 위에, 소스 전극(7), 드레인 전극(8), 및 게이트 전극(9)을 설치한 구성을 갖는다. 구체적으로, 에피택셜 기판(10)은, 하지 기판(1)과, 버퍼층(2)과, 채널층(3)과, 스페이서층(4)과, 장벽층(5)과, 중간층(6a)과, 캡층(6b)이 적층 형성된 구성을 갖는다. 그리고, 캡층(6b) 위에, 소스 전극(7), 드레인 전극(8), 및 게이트 전극(9)이 형성되어 이루어진다. 또, 도 1에 있어서의 각 층의 두께의 비율은, 실제의 것을 반영한 것이 아니다. 버퍼층(2)과, 채널층(3)과, 스페이서층(4)과, 장벽층(5)과, 중간층(6a)과, 캡층(6b)은 모두 MOCVD 법(유기 금속 화학적 기상 성장법)을 이용하여 에피택셜 형성되는(상세한 것은 후술함) 것이 적합한 일례이다.
이후에서는, 각 층의 형성에 MOCVD 법을 이용하는 경우를 대상으로 설명을 하지만, 양호한 결정성을 갖도록 각 층을 형성할 수 있는 수법이라면, 다른 에피택셜 성장 수법, 예컨대, MBE, HVPE, LPE 등, 여러 가지의 기상 성장법이나 액상 성장법 중에서 적절하게 선택한 수법을 이용하더라도 좋고, 다른 성장법을 조합시켜 이용하는 양태이더라도 좋다.
하지 기판(1)은, 그 위에 결정성이 양호한 질화물 반도체층을 형성할 수 있는 것이면, 특별한 제한없이 이용할 수 있다. 단결정 6H-SiC 기판을 이용하는 것이 적합한 일례이지만, 사파이어, Si, GaAs, 스피넬, MgO, ZnO, 페라이트 등으로 이루어지는 기판을 이용하는 양태이더라도 좋다.
또한, 버퍼층(2)은, 그 위에 형성되는 채널층(3), 스페이서층(4), 장벽층(5), 중간층(6a), 및 캡층(6b)의 결정 품질을 양호한 것으로 하도록, AlN으로 수백 nm 정도의 두께로 형성되는 층이다. 예컨대, 200 nm의 두께로 형성하는 것이 적합한 일례이다.
채널층(3)은, Inx1Aly1Gaz1N(x1+y1+z1=1)이 되는 조성의 III족 질화물(제1 III족 질화물)로, 수 ㎛ 정도의 두께로 형성되는 층이다. 바람직하게는, 채널층(3)은 Aly1Gaz1N(y1+z1=1, z1>0) 조성의 III족 질화물로 형성되고, 보다 바람직하게는 GaN으로 형성된다.
한편, 장벽층(5)은, Inx2Aly2N(x2+y2=1, x2>, y2>0)이 되는 조성을 갖는 III족 질화물(제2 III족 질화물)로, 수 nm∼수십 nm 정도의 두께로 형성되는 층이다. 바람직하게는 0.14≤x2≤0.24이다. x2의 값이 이 범위의 밖에 있는 경우는, 장벽층(5)에 작용하는 왜곡이 ±0.5%를 넘는 것이 되고, 쇼트키 접합의 신뢰성에 미치는 결정 왜곡의 영향이 커지기 시작하기 때문에 바람직하지 않다.
또, 채널층(3)과 장벽층(5)은, 전자(前者)를 구성하는 제1 III족 질화물의 밴드갭보다 후자를 구성하는 제2 III족 질화물의 밴드갭 쪽이 크다고 하는 조성 범위를 만족시켜 형성된다.
중간층(6a)은, GaN으로 형성되는 층이다. 또한, 캡층(6b)은, AlN으로 형성되는 층이다. HEMT 소자(20)가 이들 중간층(6a)과 캡층(6b)을 갖는 것의 작용 효과에 관해서는 후술한다.
또한, 채널층(3)과 장벽층(5) 사이에는 스페이서층(4)이 설치된다. 스페이서층(4)은, Inx3Aly3Gaz3N(x3+y3+z3=1)이 되는 조성을 가지며, 적어도 Al을 포함하는 (y3>0을 만족시킨다) III족 질화물(제3 III족 질화물)로, 0.5 nm∼1.5 nm 범위의 두께로 형성되는 층이다.
이러한 층 구성을 갖는 에피택셜 기판(10)에 있어서는, 채널층(3)과 스페이서층(4)의 계면에(보다 상세하게는, 채널층(3)의 상기 계면 근방에) 2차원 전자 가스가 고농도로 존재하는 2차원 전자 가스 영역(3e)이 형성된다.
바람직하게는, 스페이서층(4)과 장벽층(5)은 각각, 전자를 구성하는 제3 III족 질화물의 밴드갭이, 후자를 구성하는 제2 III족 질화물의 밴드갭 이상이라는 조성 범위를 만족시켜서 형성된다. 이러한 경우, 합금 산란 효과가 억제되어, 2차원 전자 가스의 농도 및 이동도가 향상된다. 보다 바람직하게, 스페이서층(4)은 AlN(x3=0, y3=1, z3=0)으로 형성된다. 이러한 경우, 스페이서층(4)이 Al과 N의 2원계 화합물이 되기 때문에, Ga을 포함하는 3원계 화합물의 경우보다 더 합금 산란 효과가 억제되어, 2차원 전자 가스의 농도 및 이동도가 향상되게 된다. 또, 이러한 조성 범위에 대한 의론(議論)은, 스페이서층(4)이 불순물을 함유하는 것을 제외하는 것은 아니다.
또, 에피택셜 기판(10)에 있어서 스페이서층(4)을 구비하는 것은 필수적인 양태가 아니라, 채널층(3) 위에 직접 장벽층(5)을 형성하는 양태이더라도 좋다. 이러한 경우, 채널층(3)과 장벽층(5)의 계면에 2차원 전자 가스 영역(3e)이 형성된다.
소스 전극(7)과 드레인 전극(8)은, 각각의 금속층이 십수 nm∼백 수십 nm 정도의 두께를 갖는 다층 금속 전극이며, 캡층(6b) 사이에 저항성 접촉을 갖게 된다. 소스 전극(7) 및 드레인 전극(8)에 이용하는 금속은, 에피택셜 기판(10)에 대하여 (캡층(6b)에 대하여) 양호한 저항성 접촉을 얻을 수 있는 금속 재료로 형성되면 좋다. Ti/Al/Ni/Au으로 이루어지는 다층 금속 전극을 소스 전극(7) 및 드레인 전극(8)으로 형성하는 것이 적합하지만, 이것으로 한정되지 않으며, 예컨대 Ti/Al/Pt/Au 또는 Ti/Al 등으로 이루어지는 다층 금속 전극을 형성하는 양태이더라도 좋다. 소스 전극(7) 및 드레인 전극(8)의 형성은, 포토리소그래피 프로세스와 진공 증착법에 의해 행할 수 있다.
한편, 게이트 전극(9)은, 하나 또는 복수의 금속층이 십수 nm∼백 수십 nm 정도의 두께를 갖도록 형성되어 이루어지는 단층 또는 다층의 금속 전극이며, 장벽층(5)과의 사이에 쇼트키성 접촉을 갖고서 된다. 게이트 전극(9)은, Pd, Pt, Ni, Au 등의 일함수가 높은 금속을 형성 재료로 하여 형성되는 것이 적합하다. 또는, 전술한 각 금속끼리의, 또는 각 금속과 Al 등의 다층 금속막으로서 형성되는 양태이더라도 좋다. 또, AlN으로 이루어지는 캡층(6b)을 설치하는 것으로부터, 상기에 더하여, Ti/Al을 포함하는 다층 금속막 등, III족 질화물 반도체 사이에서 저항 접합을 하는 경우에 이용되는 금속 재료도, 게이트 전극(9)의 형성 재료로서 이용 가능하다. 왜냐하면, 이 경우, 밴드갭이 큰 AlN과 일함수가 비교적 작은 금속 재료가 접합되기 때문에, 비교적 용이하게 쇼트키성의 컨택트를 얻을 수 있기 때문이다. 게이트 전극(9)의 형성은, 포토리소그래피 프로세스와 진공 증착법에 의해 행할 수 있다.
<캡층과 게이트 전극의 쇼트키 접합>
전술한 바와 같이 구성을 갖는 HEMT 소자(20)에 있어서는, 게이트 전극(9)과, 캡층(6b)과, 장벽층(5)에 의해서(엄밀하게는 중간층(6a)을 통해), 소위 MIS(metal-insulator-semiconductor) 접합이 형성되어 이루어진다. 이러한 MIS 접합을 가짐으로써, HEMT 소자(20)는, 장벽층(5)에 대하여 직접 게이트 전극(9)을 쇼트키 접합시킨 종래의 HEMT 소자보다, 원리상, 역방향 누설 전류가 억제되게 된다. 구체적인 값은 각 부의 조성이나 두께 등에 따라서도 다르지만, 본 실시형태와 같이 HEMT 소자(20)를 구성한 경우에는, 예컨대-100 V 인가시의 누설 전류가, 장벽층에 직접 게이트 전극을 형성한 경우의 1/100에서 1/1000 정도로까지 억제된다.
도 2 내지 도 4는, HEMT 소자에 있어서 게이트 전극(9)의 바로 아래에 캡층(6b)을 구비하는 것의 효과, 결국은 HEMT 소자가 전술한 MIS 접합을 갖는 것의 효과를 설명하기 위한 도이다. 구체적으로는, 도 2는, 장벽층(5)의 조성을 In0 .14 Al0.86 N, In0 .18 Al0 .82 N, In0 .24 Al0 .76 N의 3 수준으로 다르게 한 3 종류의 HEMT 소자에 관해서, 캡층(6b)의 표면 거칠기와 그 두께의 관계를 예시하고 있다. 단, 이러한 HEMT 소자에 대해서는 의론을 간단히 하기 위해서 중간층(6a)은 설치하고 있지 않다. 또한, 도 3은, 동일한 HEMT 소자에 대해서, 역방향 누설 전류와 캡층(6b)의 두께의 관계를 예시하고 있다. 또한, 도 4는, 동일한 HEMT 소자에 대해서 컨택트 저항과 캡층(6b)의 두께의 관계를 예시하고 있다.
도 2 및 도 3에 있어서는 어느 것이나, 캡층(6b)의 두께가 0 nm인 경우(결국은 캡층(6b)을 설치하지 않는 경우)에 값이 최대이고, 캡층(6b)의 두께가 0.5 nm 까지 사이에서 값이 급락하고, 0.5 nm 이상에서는 0 nm일 때보다 작은 값(0.5 nm 이하)으로 대강 보합 상태로 되어 있다. 이것은, 캡층(6b)을 0.5 nm 이상의 두께로 형성하는 것으로, 그 표면 평탄성이 향상되고, 이러한 표면 평탄성이 우수한 캡층(6b) 위에 게이트 전극(9)을 설치함으로써, 역방향 누설 전류가 저감되는 것을 의미하고 있다. 또한, 장벽층(5)의 표면보다 캡층(6b)의 표면 쪽이 평탄화된다.
한편, 도 4에 있어서는, 캡층(6b)의 두께가 6 nm 이하의 범위에서는 컨택트 저항이 1.0×10-5/Ω cm2 이하로 거의 일정한 데 대하여, 캡층(6b)의 두께가 6 nm를 넘으면, 컨택트 저항이 급격히 증대하는 것을 알 수 있다. 이러한 결과는, 저항성 전극에 있어서의 컨택트 저항을 충분히 낮은 값으로 유지한다고 하는 관점에서는, 캡층(6b)의 두께를 6 nm 이하로 하는 것이 좋은 것을 나타내고 있다.
이상의 것으로부터, 캡층(6b)은 0.5 nm 이상 6 nm 이하의 두께로 형성하는 것이 적합한 것을 알 수 있다.
<중간층과 2차원 전자 가스 농도의 관계>
또한, 본 실시형태에 따른 HEMT 소자(20)는, 장벽층(5)과 캡층(6b) 사이에 중간층(6a)을 구비한다. 이것은, 2차원 전자 가스의 이동도를 높게 유지하기 위해서이다. 보다 구체적으로는, 전술한 바와 같이 캡층(6b)을 장벽층(5) 위에 직접 형성한 경우, 2차원 전자 가스의 이동도가 저하되어 버리기 때문에, 본 실시형태에 있어서는, 이것을 억제하기 위해서, 장벽층(5) 위에 중간층(6a)을 형성하고, 그 위에 캡층(6b)을 형성한다.
또, 중간층(6a)의 두께는, 0.5 nm 이상 6 nm 이하로 하는 것이 적합하다. 0.5 nm 이상의 두께로 형성하는 것으로, 중간층(6a)을 설치하지 않는 경우에 비하여 높은 이동도가 실현된다. 한편, 중간층(6a) 두께의 상한은, 시트 저항에 영향을 미치지 않는 낮게 유지되는 범위에서 정하면 좋다. 예컨대, 캡층(6b)의 두께가 0.5 nm 이상 6 nm 이하의 경우라면, 중간층(6a)의 두께를, (0.5 nm 이상) 6 nm 이하로 함으로써 시트 저항이 300Ω/□ 이하로 저감된다.
또, 본 실시형태에 따른 HEMT 소자(20)는, 중간층(6a) 및 캡층(6b)이 장벽층(5) 위에 전면적으로 형성되고, 게이트 전극(9)의 바로 아래뿐만 아니라 소스 전극(7) 및 드레인 전극(8)의 바로 아래에까지 똑같이 갖춰지고 있는 점에 관해서도 특징적이라고 할 수 있다. 원래적으로는, 게이트 전극(9)의 바로 아래에만 중간층(6a) 및 캡층(6b)이 존재하면, 역방향 누설 전류의 저감이라는 작용 효과를 얻을 수 있지만, 그와 같은 구성을 실현하기 위해서는, 포토리소그래피 프로세스나 에칭 프로세스 등이 필요해져, 고비용의 요인이 된다. 본 실시형태에 있어서는, 중간층(6a) 및 캡층(6b)을 장벽층(5) 위에 전면적으로 형성할 뿐이며, 그러한 프로세스를 행하지 않기 때문에, 비용을 억제하면서 특성이 우수한 HEMT 소자가 실현되어 있다라고도 할 수 있다. 물론, 소스 전극(7) 및 드레인 전극(8)을 장벽층(5) 위에 직접 형성하도록, 양 전극의 형성전에, 캡층(6b), 중간층(6a), 장벽층(5)의 일부를 에칭에 의해서 제거하는, 소위 리세스 저항을 실시한 뒤에, 이것에 의해서 노출한 장벽층(5) 위에 소스 전극(7) 및 드레인 전극(8)을 형성하는 양태이더라도 좋다.
<HEMT 소자의 제작 방법>
다음으로, 전술한 바와 같이 구성을 갖는 HEMT 소자(20)를 제작하는 방법을 설명한다.
우선, 에피택셜 기판(10)의 제작은, 공지의 MOCVD로를 이용하여 행할 수 있다. 구체적으로는, In, Al, Ga에 대한 유기 금속(MO) 원료 가스(TMI, TMA, TMG)와, 암모니아 가스(NH3 가스)와, 수소 가스와, 질소 가스를 리액터 내에 공급 가능하게 구성되어서 되는 MOCVD로를 이용한다.
우선, 예컨대 (0001) 면 방위의 2 인치 직경의 6H-SiC 기판 등을 하지 기판(1)으로서 준비하고, 이 하지 기판(1)을, MOCVD로의 리액터 내에 설치된 서셉터 위에 설치한다. 리액터 내를 진공 가스 치환한 뒤, 리액터 내 압력을 5 kPa∼50 kPa 사이의 정해진 값으로 유지하면서, 수소/질소 혼합 플로우 상태의 분위기를 형성한 뒤에, 서셉터 가열에 의해서 기판을 승온한다.
서셉터 온도가 버퍼층 형성 온도인 950℃∼1250℃ 사이의 정해진 온도(예컨대 1050℃)에 도달하면, Al 원료 가스와 NH3 가스를 리액터 내에 도입하고, 버퍼층(2)으로서의 AlN 층을 형성한다.
AlN 층이 형성되면, 서셉터 온도를 정해진 채널층 형성 온도로 유지하고, 채널층(3)의 조성에 따른 유기 금속 원료 가스와 암모니아 가스를 리액터 내에 도입하고, 채널층(3)으로서의 Inx1Aly1Gaz1N층(단, x1=0, 0≤y1≤0.3)을 형성한다. 여기서, 채널층 형성 온도 T1은, 950℃ 이상 1250℃ 이하의 온도 범위에서, 채널층(3)의 AlN 몰분율 y1의 값에 따라서 정해지는 값이다. 또, 채널층(3) 형성시의 리액터 압력에는 특히 한정은 없고, 10 kPa에서 대기압(100 kPa) 범위에서 적절하게 선택할 수 있다.
Inx1Aly1Gaz1N층이 형성되면, 계속해서 서셉터 온도를 유지한 채로, 리액터 내를 질소 가스 분위기로 유지하고, 리액터 압력을 10 kPa로 한 뒤, 유기 금속 원료 가스와 암모니아 가스를 리액터 내에 도입하여, 스페이서층(4)으로서의 Inx3Aly3Gaz3N층을 정해진 두께로 형성한다.
Inx3Aly3Gaz3N층이 형성되면, 장벽층(5)이 되는 Inx2Aly2N을 형성하기 위해서, 서셉터 온도를 650℃ 이상 800℃ 이하의 정해진 장벽층 형성 온도로 유지하고, 리액터 내 압력이 1 kPa∼30 kPa 사이의 정해진 값으로 유지되도록 한다. 그리고, 암모니아 가스와, 장벽층(5)의 조성에 따른 유량비의 유기 금속 원료 가스를, 소위 V/III 비가 3000 이상 20000 이하 사이의 정해진 값이 되도록 리액터 내에 도입한다.
Inx3Aly3Gaz3N층이 형성되면, 이어서, 서셉터 온도를 정해진 중간층 형성 온도로 한 뒤에, TMG와 NH3 가스를 공급하여, 중간층(6a)으로서의 GaN 층을 정해진 두께로 형성한다.
GaN 층이 형성되면, 이어서 서셉터 온도를 정해진 캡층 형성 온도로 한 뒤에, TMA와 NH3 가스를 공급하여, 캡층(6b)으로서의 AlN층을 정해진 두께로 형성한다. 캡층(6b)이 형성되면, 에피택셜 기판(10)이 제작된다.
에피택셜 기판(10)이 형성되면, 이것을 이용하여 HEMT 소자가 형성된다. 이후의 각 공정은, 공지의 수법으로 실현되는 것이다.
우선, 포토리소그래피 프로세스와 진공 증착법을 이용하여, 캡층(6b)의 형성대상 개소에, 소스 전극(7) 및 드레인 전극(8)이 되는 다층 금속 패턴을 형성한다.
다음으로, 소스 전극(7) 및 드레인 전극(8)의 저항성을 양호한 것으로 하기 위해서, 이들 소스 전극(7) 및 드레인 전극(8)이 형성된 에피택셜 기판(10)에 대하여, 650℃∼1000℃의 정해진 온도의 질소 가스 분위기 내에서, 수 십초간의 열처리를 한다.
계속해서, 포토리소그래피 프로세스와 진공 증착법을 이용하여, 캡층(6b)의 형성 대상 개소에, 게이트 전극(9)이 되는 다층 금속 패턴을 형성한다.
그 후, 다이싱에 의해 정해진 사이즈로 칩화함으로써, 다수개의 HEMT 소자(20)를 얻을 수 있다. 얻어진 HEMT 소자(20)에 대해서는, 적절하게 다이 본딩이나 와이어 본딩이 실시된다.
이상, 설명한 바와 같이, 본 실시형태에 따르면, 장벽층 위에 GaN으로 이루어지는 중간층을 설치하고, 또한 AlN으로 이루어지는 캡층을 설치하고, 이 캡층에 대하여 쇼트키 접합에 의해 게이트 전극의 형성을 행하고, MIS 접합을 형성하는 것으로, 장벽층 위에 직접 쇼트키 접합에 의해 게이트 전극의 형성을 행하는 경우에 비하여, 역방향 누설 전류가 크게 저감되고, 2차원 전자 가스의 이동도가 높은 HEMT 소자가 실현된다.
<변형예>
전술한 실시형태에 있어서는, HEMT 소자를 대상으로 하여 설명하고 있지만, 게이트 전극과 장벽층 사이에 MIS 접합을 형성하는 양태는, 쇼트키 접합을 이용하는 다른 전자 디바이스, 예컨대 쇼트키 장벽 다이오드나, 포토센서 등에도, 마찬가지로 적용이 가능하다.
또한, 전술한 실시형태에 있어서는, 캡층(6b)을 AlN으로 형성하고 있지만, 캡층(6b)은, 제2 III족 질화물의 밴드갭보다 크고, 절연성을 갖는 III족 질화물로 형성되는 양태이더라도 좋다. 여기서, III족 질화물이 절연성을 갖는다고 하는 것은, 비저항이 108Ω cm 이상인 것을 의미한다. 이런 범위의 비저항을 갖고 있으면, 전술하는 MIS 접합이 적합하게 형성된다. 또한, 이런 비저항을 만족시키는 한에 있어서, 캡층(6b)에서 도전성 불순물의 존재는 허용된다.
실시예
(실시예 1, 비교예 1 및 비교예)
우선, 실시예 1로서, 중간층(6a) 및 캡층(6b)을 구비하는, 전술한 실시형태에 따른 에피택셜 기판(10)을 작성하고, 그 2차원 전자 가스 농도와, 2차원 전자 가스의 이동도와, 시트 저항을 평가했다. 그리고, 이러한 에피택셜 기판(10)을 이용하여, 게이트 전극(9)의 구성이 다른, 4 종류의 HEMT 소자(20)를 제작하고, 각각의 HEMT 소자(20)에 관해서, -100 V 인가시의 역방향 누설 전류를 평가했다.
한편, 비교예 1로서, 중간층(6a) 및 캡층(6b)을 함께 구비하고 있지 않은 에피택셜 기판을 준비하고, 그 2차원 전자 가스 농도와, 2차원 전자 가스의 이동도와, 시트 저항을 평가했다. 또한, 이러한 에피택셜 기판에 대하여, 실시예 1과 같이 게이트 전극(9)을 형성함으로써 4 종류의 HEMT 소자를 제작하고, 각각의 HEMT 소자에 관해서, -100 V 인가시의 역방향 누설 전류를 평가했다.
또한, 비교예 2로서, 중간층(6a)을 구비하지 않고 캡층(6b)만을 구비하는 에피택셜 기판을 준비하고, 그 2차원 전자 가스 농도와, 2차원 전자 가스의 이동도와, 시트 저항을 평가했다. 또한, 이러한 에피택셜 기판에 대하여, 실시예 1과 같이 게이트 전극(9)을 형성함으로써 4 종류의 HEMT 소자를 제작하여, 각각의 HEMT 소자에 관해서, -100 V 인가시의 역방향 누설 전류를 평가했다.
즉, 3 종류의 에피택셜 기판에 대하여 각각 구성이 다른 4 종류의 게이트 전극(9)을 형성함으로써, 합계 12 종류의 HEMT 소자를 얻었다.
처음에, 에피택셜 기판(10)을 제작했다. 그 때, 스페이서층(4)의 형성까지는, 모든 에피택셜 기판(10)에 관해서 동일한 조건으로 행했다.
구체적으로는, 우선 하지 기판(1)으로서 (0001) 면 방위의 2인치 직경의 6H-SiC 기판을 복수 매 준비했다. 두께는 300㎛ 였다. 각각의 기판에 관해서, MOCVD로 리액터 내에 설치하고, 진공 가스 치환한 뒤, 리액터 내 압력을 30 kPa로 하여, 수소/질소 혼합 플로우 상태의 분위기를 형성했다. 계속해서, 서셉터 가열에 의해서 하지 기판(1)을 승온했다.
서셉터 온도가 1050℃에 도달하면, TMA 버블링 가스와 암모니아 가스를 리액터 내에 도입하고, 버퍼층으로서 두께 200 nm의 AlN 층을 형성했다.
계속해서, 서셉터 온도를 정해진 온도로 하고, 유기 금속 원료 가스로서의 TMG 버블링 가스와 암모니아 가스를 정해진 유량비로 리액터 내에 도입하여, 채널층(3)으로서의 GaN 층을 2㎛의 두께로 형성했다.
채널층(3)을 얻을 수 있으면, 리액터 압력을 10 kPa로 하고, 계속해서 TMA 버블링 가스와 암모니아 가스를 리액터 내에 도입하여, 스페이서층(4)으로서 두께 1 nm의 AlN 층을 형성했다.
스페이서층(4)을 형성한 뒤, 계속해서 장벽층(5)을 15 nm의 두께로 형성했다. 장벽층(5)의 조성은, In0.18Al0.82N으로 했다. 또한, 서셉터 온도는 745℃로 했다.
장벽층(5)의 형성후, 실시예 1에 대해서는, 서셉터 온도를 장벽층 형성 온도인 745℃로 유지한 채로, 중간층(6a)으로서의 GaN 층을 3 nm 두께로 형성하고, 계속해서, 캡층(6b)으로서의 AlN 층을 3 nm 두께로 형성했다. 비교예 2에 대해서는, 캡층(6b)을 3 nm의 두께로 형성했다. 비교예 1에 대해서는, 아무것도 형성하지 않았다.
각각의 에피택셜 기판에 대하여 최후의 층을 형성한 뒤, 서셉터 온도를 실온 부근까지 온도를 내리고, 리액터 내를 대기압으로 복귀시킨 뒤, 제작된 에피택셜 기판(10)을 추출했다. 이상의 순서에 의해, 각각의 에피택셜 기판(10)을 얻을 수 있었다.
계속해서, 각각의 에피택셜 기판의 일부를 다이싱에 의해 추출하고, 얻어진 평가용 시료를 대상으로, 홀 효과 측정을 했다. 이에 따라, 각각의 에피택셜 기판에 대한, 2차원 전자 가스 농도와, 2차원 전자 가스 이동도와, 시트 저항을 구했다.
계속해서, 각각의 에피택셜 기판의 상면의, 소스 전극(7) 및 드레인 전극(8)의 형성 대상 개소에, 포토리소그래피 프로세스와 진공 증착법을 이용하여, Ti/Al/Ni/Au(각각의 막 두께는 25/75/15/100 nm)으로 이루어지는 전극 패턴을 형성했다. 그 후, 질소 내에서 800℃, 30초간의 열처리를 행했다.
계속해서, 각각의 에피택셜 기판의 상면의, 게이트 전극(9)의 형성 대상 개소에, 포토리소그래피 프로세스와 진공 증착법을 이용하여, 게이트 전극(9)의 패턴을 형성했다. 게이트 전극(9)으로서는, Ni/Au(막 두께 6 nm/12 nm), Pd/Au(6 nm/12 nm), 및 Pt/Au(6 nm/12 nm)의 3 종류의 다층 금속 전극과, Au만의 단층 금속 전극(12 nm)의 합계 4 종류를 형성했다. 또, 게이트 전극(9)은, 게이트 길이를 1㎛, 게이트 폭을 100㎛로 하고, 소스 전극(7)과의 간격이 2㎛, 드레인 전극과의 간격이 10㎛가 되도록 형성했다.
마지막으로, 다이싱에 의해 칩화하는 것으로, HEMT 소자를 얻었다.
얻어진 HEMT 소자에 관해서, 다이 본딩 및 와이어 본딩을 행한 뒤에, -100 V 인가시의 역방향 누설 전류를 측정했다.
각각의 HEMT 소자에 관해서, 에피택셜 기판의 중간층(6a) 및 캡층(6b)의 구성과, 2차원 전자 가스 농도와, 2차원 전자 가스의 이동도와, 시트 저항과, HEMT 소자마다의 게이트 전극의 구성과 -100 V 인가시의 역방향 누설 전류의 측정 결과를, 표 1에 일람으로 하여 나타낸다.
Figure pct00001
표 1에 나타내는 결과로부터는, 실시예 1에 따른 모든 HEMT 소자에 있어서, 결국은 게이트 전극(9)의 구성에 상관없이, 그 역방향 누설 전류가, 중간층(6a) 및 캡층(6b) 이외를 동일한 조건으로서 제작한 비교예 1에 따른 HEMT 소자에서의 역방향 누설 전류의 1/100에서 1/1000 정도까지 억제되어 있는 것을 알 수 있다. 또한, 2차원 전자 가스 농도와, 2차원 전자 가스 이동도와, 시트 저항에 관해서는, 실시예 1과 비교예 1 사이에서 거의 차이가 없는 것도 알 수 있다.
이에 대하여, 중간층(6a)을 설치하지 않고 캡층(6b)만을 설치한 비교예 2의 HEMT 소자의 경우, 역방향 누설 전류에 대해서는 실시예 1과 같은 정도까지 억제되어 있지만, 2차원 전자 가스 이동도는 실시예 1 및 비교예 1보다 더 낮고, 시트 저항이 실시예 1 및 비교예 1보다 높아지고 있는 것을 알 수 있다.
이상의 결과는, 캡층(6b)을 장벽층(5) 위에 직접 설치하는 것에는, 누설 전류 저감이라는 효과가 있는 한편, 2차원 전자 가스의 이동도나 시트 저항의 저하를 야기한다고 하는 단점이 있는 것, 및 중간층(6a)을 양층 사이에 개재시킴으로써 누설 전류 저감이라는 캡층(6b)의 효과를 유지하면서, 2차원 전자 가스의 이동도의 저하에 의한 시트 저항의 악화를 억지할 수 있다는 것을, 지적하고 있다.
바꾸어 말하면, 장벽층(5) 위에 중간층(6a)을 설치한 뒤에 캡층(6b)을 설치하는 것이, 2차원 전자 가스 농도 및 시트 저항을 적합하게 유지하면서, 역방향 누설 전류를 저감시키는 데에 있어서 효과가 있는 것을 나타내고 있다.
(실시예 2)
본 실시예에서는, 중간층(6a)을 설치하지 않는 경우를 포함시켜, 중간층(6a)의 두께를 여러가지로 다르게 한 HEMT 소자를 제작했다. 구체적으로는, 중간층(6a)의 두께를 0 nm, 0.1 nm, 0.5 nm, 1.5 nm, 3 nm, 6 nm, 8 nm, 10 nm의 8 수준으로 하는 한편, 게이트 전극(9)의 형성 재료를 Ni/Au(막 두께 6 nm/12 nm)만으로 한 것 외에는, 실시예 1과 같은 순서로 HEMT 소자를 제작했다.
또, 이러한 HEMT 소자 제작의 도중, 에피택셜 기판을 얻을 수 있었던 시점에서 실시예 1과 같이, 홀 효과 측정을 행하였다. 이에 따라, 각각의 에피택셜 기판에 대한, 2차원 전자 가스 농도와, 2차원 전자 가스 이동도와, 시트 저항을 구했다.
또한, 얻어진 HEMT 소자에 관해서, 실시예 1과 같이 역방향 누설 전류를 측정했다.
각각의 HEMT 소자에 관해서, 에피택셜 기판의 막 두께와, 2차원 전자 가스 농도와, 2차원 전자 가스의 이동도와, 시트 저항과, HEMT 소자의 -100 V 인가시의 역방향 누설 전류의 측정 결과를, 표 2에 일람으로 하여 나타낸다.
Figure pct00002
표 2에 나타낸 바와 같이, 중간층(6a)의 두께가 0.5 nm 이상인 경우, 중간층(6a)을 설치하지 않는 경우에 비하여, 2차원 전자 가스의 이동도가 높은 값으로 되어 있다. 또한, 중간층(6a)의 두께가 6 nm 이하인 경우라면, 2차원 전자 가스 농도의 값이 중간층(6a)을 설치하지 않은 경우와 같은 정도로 되어 있다. 게다가, 중간층(6a)의 두께가 0.5 nm 이상 6 nm 이하의 경우이라면, 시트 저항의 값이, 중간층(6a)을 설치하지 않은 경우에 비하여 낮은 300Ω/□ 이하의 값으로 유지되어 있다.
한편, 표 2에 나타낸 바와 같이, 어느 쪽의 HEMT 소자에 대해서도, 누설 전류의 값은, 표 1에 나타낸 비교예 1의 경우(게이트 전극이 동일한 Ni/Au인 경우)의 1/1000 이하로까지 저감되어 있다.
이상의 것으로부터, 캡층(6b)과 장벽층(5) 사이에 중간층(6a)을 0.5 nm 이상의 두께로 형성하는 것으로, 누설 전류가 저감되어 있고, 2차원 전자 가스의 이동도가 높은 HEMT 소자가 실현되는 것을 알 수 있다. 또한, 중간층(6a)의 두께를 6 nm 이하로 함으로써, 2차원 전자 가스 농도가 높고, 시트 저항이 작은 HEMT 소자가 실현되는 것을 알 수 있다.

Claims (26)

  1. 하지(下地) 기판 위에 III족 질화물층군을 (0001) 결정면이 기판면에 대하여 대략 평행해지도록 적층 형성한 에피택셜 기판과,
    쇼트키성 전극을 구비하는 반도체 소자로서,
    상기 에피택셜 기판은,
    Inx1Aly1Gaz1N(x1+y1+z1=1, z1>0)이 되는 조성의 제1 III족 질화물로 이루어지는 채널층과,
    Inx2Aly2N(x2+y2=1, x2>0, y2>0)이 되는 조성의 제2 III족 질화물로 이루어지는 장벽층과,
    GaN으로 이루어져 상기 장벽층에 인접하는 중간층과,
    AlN으로 이루어져 상기 중간층에 인접하는 캡층을 구비하고,
    상기 쇼트키성 전극은 상기 캡층에 접합되어 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 중간층의 막 두께는 0.5 nm 이상인 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서, 상기 중간층의 막 두께는 6 nm 이하인 것을 특징으로 하는 반도체 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 캡층의 막 두께는 0.5 nm 이상 6 nm 이하인 것을 특징으로 하는 반도체 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 III족 질화물의 밴드갭은 상기 제1 III족 질화물의 밴드갭보다 큰 것을 특징으로 하는 반도체 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 쇼트키성 전극은 Ni, Pt, Pd, Au 중 적어도 하나를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 캡층의 제곱 평균 표면 거칠기는 0.5 nm 이하인 것을 특징으로 하는 반도체 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제2 III족 질화물은 Inx2Aly2N(x2+y2=1, 0.14≤x2≤0.24)인 것을 특징으로 하는 반도체 소자.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 III족 질화물은 Aly1Gaz1N(y1+z1=1, z1>0)인 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 제1 III족 질화물은 GaN인 것을 특징으로 하는 반도체 소자.
  11. 제9항 또는 제10항에 있어서, 상기 채널층과 상기 장벽층 사이에, Inx3Aly3Gaz3N(x3+y3+z3=1, y3>0)이 되는 조성을 가지며, 상기 제2 III족 질화물보다 밴드갭이 큰 제3 III족 질화물로 이루어지는 스페이서층을 더 구비하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서, 상기 제3 III족 질화물은 AlN인 것을 특징으로 하는 반도체 소자.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 쇼트키성 전극과 마찬가지로 상기 캡층에 저항성 전극이 접합되어 이루어지는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 기재된 반도체 소자인 HEMT 소자로서,
    상기 쇼트키성 전극은 게이트 전극이며, 상기 저항성 전극은 소스 전극 및 드레인 전극인 것을 특징으로 하는 HEMT 소자.
  15. 하지 기판 위에 III족 질화물층군을 (0001) 결정면이 기판면에 대하여 대략 평행해지도록 적층 형성한 에피택셜 기판과,
    쇼트키성 전극을 구비하는 반도체 소자의 제조 방법으로서,
    하지 기판 위에, Inx1Aly1Gaz1N(x1+y1+z1=1, z1>0)이 되는 조성의 제1 III족 질화물로 채널층을 형성하는 채널층 형성 공정과,
    상기 채널층 위에, Inx2Aly2N(x2+y2=1, x2>0, y2>0)이 되는 조성의 제2 III족 질화물로 장벽층을 형성하는 장벽층 형성 공정과,
    GaN으로 중간층을 상기 장벽층에 인접 형성하는 중간층 형성 공정과,
    AlN으로 캡층을 상기 중간층에 인접 형성하는 캡층 형성 공정과,
    상기 캡층에 쇼트키성 전극을 접합 형성하는 쇼트키성 전극 형성 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서, 상기 중간층을 0.5 nm 이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서, 상기 중간층을 6 nm 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 캡층을 0.5 nm 이상 6 nm 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제15항 내지 제18항 중 어느 한 항에 있어서, 상기 제2 III족 질화물의 밴드갭은 상기 제1 III족 질화물의 밴드갭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서, 상기 쇼트키성 전극 형성 공정에서는, 상기 쇼트키성 전극을 Ni, Pt, Pd, Au 중 적어도 하나를 포함하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제15항 내지 제20항 중 어느 한 항에 있어서, 상기 제2 III족 질화물은 Inx2Aly2N(x2+y2=1, 0.14≤x2≤0.24)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제15항 내지 제21항 중 어느 한 항에 있어서, 상기 제1 III족 질화물은 Aly1Gaz1N(y1+z1=1, z1>0)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제22항에 있어서, 상기 제1 III족 질화물은 GaN인 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제22항 또는 제23항에 있어서, 상기 채널층과 상기 장벽층 사이에, Inx3Aly3Gaz3N(x3+y3+z3=1, y3>0)이 되는 조성을 가지며, 상기 제2 III족 질화물보다 밴드갭이 큰 제3 III족 질화물로 스페이서층을 형성하는 스페이서층 형성 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제24항에 있어서, 상기 제3 III족 질화물은 AlN인 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제15항 내지 제25항 중 어느 한 항에 있어서, 상기 쇼트키성 전극이 형성되는 상기 캡층에 저항성 전극을 접합 형성하는 저항성 전극 형성 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6064051B2 (ja) * 2013-11-06 2017-01-18 シャープ株式会社 窒化物半導体
JP6149786B2 (ja) * 2014-04-11 2017-06-21 豊田合成株式会社 半導体装置および半導体装置の製造方法
EP3279640B1 (en) * 2015-03-29 2020-04-01 Sumitomo Chemical Company, Ltd. Multi-layer substrate measurement method and measurement apparatus
JP6792135B2 (ja) * 2015-10-30 2020-11-25 富士通株式会社 化合物半導体装置及びその製造方法
CN105576031A (zh) * 2015-12-30 2016-05-11 东莞市青麦田数码科技有限公司 一种以GaN为界面层的GaAs沟道MOS界面结构
CN106601787B (zh) * 2016-12-01 2020-06-26 北京大学 一种InxAlyGa1-x-yN/GaN异质结构及其外延方法
CN108573853B (zh) * 2017-03-09 2021-01-29 合肥彩虹蓝光科技有限公司 一种GaN基HEMT器件外延结构及其生长方法
CN108682625A (zh) * 2018-05-22 2018-10-19 西安电子科技大学 基于场板和P型GaN帽层的RESURF GaN基肖特基势垒二极管
JP7439536B2 (ja) * 2020-01-28 2024-02-28 富士通株式会社 半導体装置
CN112736131B (zh) * 2021-01-05 2023-02-10 西安电子科技大学 YAlN/GaN高电子迁移率晶体管及其制作方法
CN117239001A (zh) * 2023-11-13 2023-12-15 合肥美镓传感科技有限公司 光电探测器及其制备方法、检测方法、光电探测器阵列

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3209270B2 (ja) * 1999-01-29 2001-09-17 日本電気株式会社 ヘテロ接合電界効果トランジスタ
JP4577460B2 (ja) * 1999-04-01 2010-11-10 ソニー株式会社 半導体素子およびその製造方法
US6495894B2 (en) * 2000-05-22 2002-12-17 Ngk Insulators, Ltd. Photonic device, a substrate for fabricating a photonic device, a method for fabricating the photonic device and a method for manufacturing the photonic device-fabricating substrate
JP4001262B2 (ja) * 2001-02-27 2007-10-31 日本碍子株式会社 窒化物膜の製造方法
JP4179539B2 (ja) * 2003-01-15 2008-11-12 富士通株式会社 化合物半導体装置及びその製造方法
JP4727169B2 (ja) * 2003-08-04 2011-07-20 日本碍子株式会社 エピタキシャル基板、当該エピタキシャル基板の製造方法、当該エピタキシャル基板の反り抑制方法、および当該エピタキシャル基板を用いた半導体積層構造
EP2273553B1 (en) * 2004-06-30 2020-02-12 IMEC vzw A method for fabricating AlGaN/GaN HEMT devices
US7709859B2 (en) 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
US7253454B2 (en) * 2005-03-03 2007-08-07 Cree, Inc. High electron mobility transistor
JP2006295126A (ja) * 2005-03-15 2006-10-26 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体素子およびエピタキシャル基板
JP2007103778A (ja) * 2005-10-06 2007-04-19 Mitsubishi Electric Corp 電界効果型トランジスタ
JP4462330B2 (ja) * 2007-11-02 2010-05-12 住友電気工業株式会社 Ｉｉｉ族窒化物電子デバイス
JPWO2009119357A1 (ja) * 2008-03-24 2011-07-21 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JPWO2009119356A1 (ja) 2008-03-24 2011-07-21 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP5465469B2 (ja) * 2008-09-04 2014-04-09 日本碍子株式会社 エピタキシャル基板、半導体デバイス基板、およびｈｅｍｔ素子
JP4677499B2 (ja) * 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
WO2010151721A1 (en) 2009-06-25 2010-12-29 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control
JP5702058B2 (ja) * 2009-08-28 2015-04-15 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5580009B2 (ja) * 2009-08-28 2014-08-27 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5308290B2 (ja) * 2009-09-15 2013-10-09 日本碍子株式会社 半導体素子用エピタキシャル基板、ショットキー接合構造、およびショットキー接合構造の漏れ電流抑制方法
DE102009041548A1 (de) * 2009-09-15 2011-03-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterstruktur
US8847203B2 (en) * 2009-11-04 2014-09-30 Dowa Electronics Materials Co, Ltd. Group III nitride epitaxial laminate substrate
EP2498293B1 (en) * 2009-11-06 2018-08-01 NGK Insulators, Ltd. Epitaxial substrate for semiconductor element and method for producing epitaxial substrate for semiconductor element
CN102511075B (zh) * 2010-02-16 2015-09-23 日本碍子株式会社 外延基板以及外延基板的制造方法
JP5758880B2 (ja) * 2010-03-24 2015-08-05 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
WO2011136052A1 (ja) * 2010-04-28 2011-11-03 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP5782033B2 (ja) * 2010-07-29 2015-09-24 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、ｐｎ接合ダイオード素子、および半導体素子用エピタキシャル基板の製造方法
WO2012014675A1 (ja) * 2010-07-29 2012-02-02 日本碍子株式会社 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
JPWO2012026396A1 (ja) * 2010-08-25 2013-10-28 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
JP5724339B2 (ja) * 2010-12-03 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
US8895993B2 (en) * 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
JP5776217B2 (ja) * 2011-02-24 2015-09-09 富士通株式会社 化合物半導体装置
US8710511B2 (en) * 2011-07-29 2014-04-29 Northrop Grumman Systems Corporation AIN buffer N-polar GaN HEMT profile
JP5117609B1 (ja) * 2011-10-11 2013-01-16 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体装置及び窒化物半導体結晶の成長方法
US9165766B2 (en) * 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
EP2667415B1 (en) * 2012-05-22 2021-02-17 Nexperia B.V. Heterojunction semiconductor device and manufacturing method

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