JP5465469B2 - エピタキシャル基板、半導体デバイス基板、およびｈｅｍｔ素子 - Google Patents

エピタキシャル基板、半導体デバイス基板、およびｈｅｍｔ素子 Download PDF

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Description

本発明は、ＳｉＣ基板上にIII族窒化物半導体をエピタキシャル成長させたエピタキシャル基板、およびそれを用いたＨＥＭＴ素子デバイスに関する。
窒化物半導体は高い絶縁破壊電界および高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。こうしたデバイスを作製する場合、III族窒化物半導体を所定の下地基板の上にエピタキシャル成長させるのが一般的である。下地基板には主として、ＳｉＣ基板やサファイア基板などが用いられるが、ＳｉＣの方がサファイアよりもＡｌＮやＧａＮに近い格子定数を有することから、ＳｉＣ基板を用いた場合の方が、サファイア基板を用いた場合よりも、その上に成長させるIII族窒化物半導体の欠陥密度が低減される（結晶品質がより向上する）。また、ＳｉＣ基板は熱伝導性にも優れている。そこで、ＳｉＣ基板を用いることにより、デバイスの高出力化や高周波特性の向上が実現されるものと期待されている。
一方、ＳｉＣ基板上にＧａＮを成膜する際において、ＡｌＮ膜を緩衝層として用いる手法がすでに公知である（例えば、特許文献１ないし特許文献３参照）。
特表２００２−５２０８８０号公報 特開２００６−２８６７４１号公報 特開２００４−２００３８４号公報
特許文献１ないし特許文献３に示すように、ＡｌＮ膜を緩衝層としてＳｉＣ基板上に形成した上で、その上にＧａＮ膜を形成する技術は公知である。しかしながら、特許文献１および特許文献２においては、緩衝層として機能するＡｌＮ膜の具体的形態と、ＧａＮ膜の結晶品質との関係、さらには、該ＧａＮ膜等にて機能層を形成してなる電子デバイスの特性との関係については、何ら開示されてはいない。
また、特許文献３に開示されたような高結晶品質のＡｌＮからなる緩衝層を形成し、さらにＧａＮからなるチャネル層を成長させた場合には、チャネル層にクラックが発生しやすいということが、本発明者らの研究によって明らかとなっている。
本発明は上記課題に鑑みてなされたものであり、機能層にクラックを生じさせることなく、特性の優れた電子デバイスを実現できるエピタキシャル基板およびこれを用いて作製した電子デバイスを提供することを目的とする。
上記課題を解決するため、請求項１の発明は、α型ＳｉＣ単結晶を基材とし、ＡｌＮからなる緩衝層を前記基材の上にエピタキシャル成長してなるエピタキシャル基板であって、前記緩衝層においては、前記エピタキシャル基板の表面部分を含む緩衝層上部が、前記基材の上に基板面に対して略垂直方向に存在する粒界を含むとともにｃ軸に配向した柱状多結晶からなっているとともに、前記緩衝層下部と前記緩衝層上部との間で結晶粒の形態が遷移する遷移構造を有してなり、前記緩衝層下部と前記緩衝層上部との間の結晶粒の形態遷移は局所的かつ漸次的であり、前記緩衝層上部についてのＸ線ロッキングカーブ（０００２）ωスキャンの半値幅が３００秒以上３０００秒以下である、ことを特徴とする。

請求項２の発明は、請求項１に記載のエピタキシャル基板であって、原子間力顕微鏡による測定結果に基づいて得られる前記緩衝層の表面の二乗平均粗さＲＭＳが０．２ｎｍ以上６ｎｍ以下である、ことを特徴とする。
請求項３の発明は、請求項１または請求項２に記載のエピタキシャル基板であって、前記緩衝層上部に存在する結晶粒の前記基材の表面に平行な方向についての粒界の幅と、前記緩衝層の形成厚みとの比が０．５以上１．５以下である、ことを特徴とする。
請求項４の発明は、請求項２または請求項３に記載のエピタキシャル基板であって、前記結晶粒の粒界の幅が１００ｎｍ以上３００ｎｍ以下である、ことを特徴とする。
請求項５の発明は、請求項２ないし請求項４のいずれかに記載のエピタキシャル基板であって、前記緩衝層下部の平均的な形成厚みが３５ｎｍ以上６０ｎｍ以下である、ことを特徴とする。
請求項６の発明は、請求項１ないし請求項５のいずれかに記載のエピタキシャル基板であって、前記緩衝層が面内圧縮方向の格子歪みを内在している、ことを特徴とする。
請求項７の発明は、請求項６に記載のエピタキシャル基板であって、前記緩衝層が前記基材との界面から３０ｎｍの範囲内で面内圧縮方向に絶対値で０．５％以上２．５％以下の格子歪みの分布を有する、ことを特徴とする。
請求項８の発明は、請求項７に記載のエピタキシャル基板であって、前記緩衝層が前記基材との界面から１００ｎｍ以上離れた範囲で面内圧縮方向に絶対値で０．５％以上１．０％以下の略一定の格子歪みを有する、ことを特徴とする。
請求項９の発明は、請求項１ないし請求項８のいずれかに記載のエピタキシャル基板であって、前記III族窒化物がＡｌＮである、ことを特徴とする。
請求項１０の発明は、請求項１ないし請求項９のいずれかに記載のエピタキシャル基板であって、前記緩衝層の表面の二乗平均粗さが０．２ｎｍ以上１ｎｍ以下である、ことを特徴とする。
請求項１１の発明は、請求項１０に記載のエピタキシャル基板であって、前記緩衝層上部に存在する結晶粒の前記基材の表面に平行な方向についての粒界の幅と、前記緩衝層の形成厚みとの比が０．８以上１．４以下である、ことを特徴とする。
請求項１２の発明は、請求項１０または請求項１１に記載のエピタキシャル基板であって、前記緩衝層下部の平均的な形成厚みが４０ｎｍ以上５０ｎｍ以下である、ことを特徴とする。
請求項１３の発明は、請求項１０ないし請求項１２のいずれかに記載のエピタキシャル基板であって、前記緩衝層下部の前記基材から少なくとも１５ｎｍ以下の範囲に存在する結晶粒が、面内引張方向に１％以上の格子歪みを内在している、ことを特徴とする。
請求項１４の発明は、半導体デバイス基板が、請求項２ないし請求項５のいずれか、または請求項１０ないし請求項１３のいずれかに記載のエピタキシャル基板の上に、一または複数の機能層を形成してなるものであり、前記一または複数の機能層はＩｎxＡｌyＧａzＮ（０≦ｘ＜１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ＝１、ｘ、ｙ、ｚは前記一または複数の機能層の各々に応じて定まる）なる組成のIII族窒化物からなる、ことを特徴とする。
請求項１５の発明は、半導体デバイス基板が、請求項２ないし請求項５のいずれか、または請求項１０ないし請求項１３のいずれかに記載のエピタキシャル基板の上に、一または複数の機能層を用いて形成したトランジスタ構造を有してなるものであり、前記一または複数の機能層はＩｎxＡｌyＧａzＮ（０≦ｘ＜１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ＝１、ｘ、ｙ、ｚは前記一または複数の機能層の各々に応じて定まる）なる組成のIII族窒化物からなる、ことを特徴とする。
請求項１６の発明は、請求項１５に記載の半導体デバイス基板であって、前記複数の機能層としてチャネル層と障壁層とが形成されたＨＥＭＴ構造を有してなり、前記チャネル層がＧａＮにて形成されてなり、前記障壁層がＩｎx3Ａｌy3Ｇａz3Ｎ（０≦ｘ３＜１，０＜ｙ３≦１，０≦ｚ３＜１，ｘ３＋ｙ３＋ｚ３＝１）にて形成されてなる、ことを特徴とする。
請求項１７の発明は、ＨＥＭＴ素子であって、請求項１６に記載の半導体デバイス基板を用いて形成したものである。
請求項１ないし請求項１３の発明によれば、良好な結晶品質を有するIII族窒化物からなる機能層を、クラックを生じさせることなく積層形成可能なエピタキシャル基板が、実現される。
特に、請求項２ないし請求項５の発明によれば、当該エピタキシャル基板の上に機能層を形成することにより、移動度が１３００ｃｍ2／Ｖｓ以上であってドレイン電流１０００ｍＡ／ｍｍ以上という優れた特性を示すＦＥＴを、作製できる。
特に、請求項１０ないし請求項１３の発明によれば、当該エピタキシャル基板の上に機能層を形成することにより、移動度が１５００ｃｍ2／Ｖｓ以上であってドレイン電流１２００ｍＡ／ｍｍ以上であり、かつゲートリーク電流が０．１μＡ／ｍｍ以下という、さらに優れた特性を示すＦＥＴを、作製できる。
請求項１４および請求項１５の発明によれば、良好な結晶品質を有するIII族窒化物にて機能層が形成された、特性の優れたＦＥＴが実現される。
請求項１６および請求項１７の発明によれば、良好な結晶品質を有するIII族窒化物にてチャネル層と障壁層とが形成された、特性の優れたＨＥＭＴが実現される。
本発明の実施の形態に係るエピタキシャル基板１０を含んで構成されるＦＥＴの一態様としての、ＨＥＭＴ素子２０の断面構造を模式的に示す図である。 緩衝層２の構成をより詳細に示す図である。 緩衝層２の構成をより詳細に示す図である。 ＡＦＭによるエピタキシャル基板１０の表面（緩衝層２の表面）の観察結果（ＡＦＭ像）を示す図である。 図４のＡ−Ａ’断面図である。 相異なる作製条件にて緩衝層２を形成した１８種類のエピタキシャル基板１０および機能層を形成することによって得られた積層構造体についての７つの評価結果を、一覧にして示す図である。 「測定１」で得た半値幅と「測定５」で得た格子歪みとの関係を示す図である。 ＨＥＭＴ素子２０について、その電気的特性と緩衝層２の凹凸の二乗平均粗さ（ＲＭＳ）との関係を示す図である。 緩衝層下部２ａの形成厚みｔ’とアスペクト比ｗ／ｔとの関係を示す図である。 Ｎｏ．１の試料について、緩衝層２を形成する結晶粒のｍ軸方向の格子歪みを、それぞれの結晶粒の基材１の表面からの距離に対しプロットした図である。 Ｎｏ．５の試料について、緩衝層２を形成する結晶粒のｍ軸方向の格子歪みを、それぞれの結晶粒の基材１の表面からの距離に対しプロットした図である。
＜エピタキシャル基板およびＨＥＭＴ素子の概要＞
図１は、本発明の実施の形態に係るエピタキシャル基板１０を含んで構成されるＦＥＴの一態様としての、ＨＥＭＴ素子２０の断面構造を模式的に示す図である。エピタキシャル基板１０は、基材１の上に、緩衝層２をエピタキシャル形成してなる構成を有する。ＨＥＭＴ素子２０は、係るエピタキシャル基板１０の上に（緩衝層２の上に）、III族窒化物半導体層であるチャネル層３と障壁層４とが積層された構成を有する。なお、以降において、チャネル層３と障壁層４とを機能層と総称することがある。また、ＨＥＭＴ素子２０においては、障壁層４の上にゲート電極５とソース電極６とドレイン電極７とが設けられてなる。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。
基材１としては、六方晶のＳｉＣの単結晶基板（２Ｈ−ＳｉＣ基板、４Ｈ−ＳｉＣ基板、もしくは６Ｈ−ＳｉＣ基板など）を用いるのが好適な一例である。基材１の厚みには特段の材質上の制限はないが、取り扱いの便宜上、数百μｍ〜数ｍｍの厚みのものが好適である。あるいは、六方晶のＳｉＣと同様にα型のＳｉＣである菱面体晶のＳｉＣを用いる態様であってもよい。
緩衝層２は、Ｉｎx1Ａｌy1Ｇａz1Ｎ（０≦ｘ１≦１，０＜ｙ１≦１，０≦ｚ１≦１，ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物にて、数百ｎｍ程度（例えば、１００ｎｍ〜３００ｎｍ）の厚みを有する層である。緩衝層２は、ＡｌＮにて構成されるのが好適な一例である。
緩衝層２は、概略的にみれば、その表面（その上にチャネル層３が形成される面）が、各々がｃ軸配向してなる多数の柱状結晶粒からなる多結晶層である。なお、本実施の形態において、結晶粒とは、結晶配列が不連続となる境界によって囲まれた単結晶領域を差し示すものとする。そして、この不連続境界を結晶粒界とする。従って、例えば転位などにより形成された不連続境界も本実施の形態における結晶粒界に該当する。ただし、本実施の形態においては、緩衝層２の微視的な形態および構造が特徴的なものとなっていることで、エピタキシャル基板１０の上に形成されるIII族窒化物半導体層の高品質化が実現されてなるほか、ＨＥＭＴ素子２０を初めとするＦＥＴの特性向上が実現される。緩衝層２の構造についての詳細および、係る緩衝層２を有するエピタキシャル基板１０を用いてＦＥＴを作製した場合に得られる作用効果については後述する。
チャネル層３は、Ａｌy2Ｇａz2Ｎ（０≦ｙ２＜１，０＜ｚ２≦１，ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物にて、数μｍ程度の厚みに形成される層である。チャネル層３は、ＧａＮにて構成されるのが好適な一例である。
一方、障壁層４は、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ただし、０≦ｘ３＜１，０＜ｙ３≦１，０≦ｚ３＜１，ｘ３＋ｙ３＋ｚ３＝１）なる組成を有し、かつ第２のIII族窒化物よりもバンドギャップが大きい第３のIII族窒化物にて、３０ｎｍ以下の厚みに形成される層である。
緩衝層２と、チャネル層３と、障壁層４とはいずれも、ＭＯＣＶＤ法（有機金属化学的気相成長法）を用いてエピタキシャル形成されるのが好適な一例である。具体的には、Ｉｎ、Ａｌ、Ｇａについての有機金属（ＭＯ）原料ガス（ＴＭＩ、ＴＭＡ、ＴＭＧ）と、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなる公知のＭＯＣＶＤ炉を用いたエピタキシャル成長が行われる。すなわち、該リアクタ内に設けられたサセプタの上に基材１を載置し、第１の窒化物の組成等に応じてあらかじめ定められた緩衝層形成温度に該基材１を加熱した状態で、第１の窒化物の組成に応じたガスを供給することで、緩衝層２が形成される。これによりエピタキシャル基板１０が得られたことになる。また、チャネル層３および障壁層４については、形成温度をそれぞれの層の組成等に応じて設定し、それぞれの組成に応じたガスを供給することによって、緩衝層２の形成に連続して形成することが出来る。なお、このように連続的な処理を行う代わりに、あらかじめ作製されたエピタキシャル基板１０を用意してチャネル層３と障壁層４とを形成する態様であってもよい。
なお、良好な結晶性を有するように各層を形成できる手法であれば、他のエピタキシャル成長手法、例えば、ＭＢＥ、ＨＶＰＥ、ＬＰＥなど、種々の気相成長法や液相成長法の中から適宜選択した手法を用いてもよいし、異なる成長法を組み合わせて用いる態様であってもよい。
ゲート電極５は、それぞれに十数ｎｍ〜百数十ｎｍ程度の厚みを有するＰｔ／Ａｕからなる多層金属電極である。ゲート電極５は、障壁層４との間にショットキー性接触を有してなる。ゲート電極５は、真空蒸着法とフォトリソグラフィプロセスとにより形成されるのが好適な一例である。ただし、上述したゲート電極５の構成は一実施形態に過ぎず、ゲート電極５が他の金属元素からなる多層あるいは単層電極として設けられる態様であってもよい。
ソース電極６とドレイン電極７とは、それぞれに十数ｎｍ〜百数十ｎｍ程度の厚みを有するＴｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属電極である。ソース電極６およびドレイン電極７は、障壁層４との間にオーミック性接触を有してなる。ソース電極６およびドレイン電極７は、真空蒸着法とフォトリソグラフィプロセスとにより形成されるのが好適な一例である。ただし、上述したソース電極６およびドレイン電極７の構成は一実施形態に過ぎず、ソース電極６とドレイン電極７とが他の金属元素からなる多層あるいは単層電極として設けられる態様であってもよい。なお、両電極のオーミック接触性を向上させるために、電極形成後、６５０℃〜１０００℃の間の所定温度（例えば８５０℃）の窒素ガス雰囲気中において数十秒間（例えば３０秒間）の熱処理を施すのが好ましい。
このような構成を有するＨＥＭＴ素子２０においては、チャネル層３と障壁層４の界面がヘテロ接合界面となるので、自発分極効果とピエゾ分極効果により、当該界面に（より詳細には、チャネル層３の当該界面近傍に）電子が高濃度に存在する二次元電子ガス領域３ｅが形成される。
＜緩衝層＞
次に、緩衝層２について、より詳細に説明する。図２および図３は、緩衝層２の構成をより詳細に示す図である。図２（ａ）および図３（ａ）は、ＨＥＭＴ素子２０の断面のＴＥＭ（透過型電子顕微鏡）による撮像結果（ＴＥＭ像）である。図２（ａ）は、緩衝層２の近傍についてのＴＥＭ像であり、図３（ａ）のＴＥＭ像は、基材１と緩衝層２との界面近傍をより拡大したものである。図２（ｂ）および図３（ｂ）は、主として対応するＴＥＭ像において確認される結晶粒界（本明細書においては、単結晶ドメイン領域の境界をも含むものとする）の様子を簡略的に再現した図である。なお、図２および図３は、緩衝層２をＡｌＮにて形成した場合のエピタキシャル基板１０、および、該エピタキシャル基板１０の上に、チャネル層３をＧａＮにて形成し、障壁層４をＡｌ0.20Ｇａ0.80Ｎにて形成した場合のＨＥＭＴ素子２０を対象として得られたものである。
緩衝層２は一の形成条件にて（途中で形成条件を違えることなく）連続的に形成されるにもかかわらず、図２（ａ）のＴＥＭ像が例示するように、基材１との界面近傍部分と、それよりも上方の、少なくともエピタキシャル基板１０の表面を含む部分とでは、結晶粒界の分布状態（つまりは結晶粒のサイズ）に顕著な違いがある。前者を緩衝層下部２ａと称し、後者を緩衝層上部２ｂと称することとすると、緩衝層下部２ａにおいては、結晶粒界がせいぜい数十ｎｍ程度の間隔で密に存在し（図３も参照）結晶の形状は必ずしも明瞭ではないのに対して、緩衝層上部２ｂにおいては概ね、基材１から略垂直に緩衝層２の表面へと向かう結晶粒界が約１００ｎｍ以上の間隔にて存在し、前者に存在する結晶よりも相対的に大きな柱状結晶が形成されている。換言すれば、緩衝層下部２ａは、緩衝層上部２ｂよりも多くの粒界を有している。
なお、図１や図２（ｂ）では、図示の簡単のために緩衝層下部２ａと緩衝層上部２ｂとが明瞭な界面を有しているように図示しているが、必ずしも両者の間には明瞭な界面が存在するわけではなく、図２（ａ）のＴＥＭ像によれば、両者の間における結晶粒の形態遷移は局所的ではあるものの漸次的である。これにより、緩衝層２は、概略的には、結晶粒の形態が相異なる緩衝層下部２ａと緩衝層上部２ｂとの二層構造を有していると捉えることができるものの、より詳細には、両者の間において結晶粒の形態が局所的かつ漸次的に遷移する遷移構造を有してなるものであるといえる。そして、このような遷移構造を有する緩衝層２が、最初から最後まで同一の組成にて形成条件を違えることなく連続的に形成されることが、本実施の形態においては特徴的であるといえる。
図４は、ＡＦＭ（原子間力顕微鏡）によるエピタキシャル基板１０の表面（緩衝層２の表面）の観察結果（ＡＦＭ像）を示す図である。図５は、図４のＡ−Ａ’断面図である。図４および図５が例示するように、緩衝層２の表面には凹凸が形成されてなる。これは、個々の柱状結晶の表面の高低によるものである。係る結果は、少なくとも緩衝層上部２ｂが多数の柱状多結晶から形成されていることを指し示している。
＜緩衝層の形態とデバイス特性との関係＞
次に、エピタキシャル基板１０の上に機能層などを形成してＦＥＴを作製した場合における、緩衝層２とＦＥＴとの関係について説明する。具体的には、ＨＥＭＴ素子２０を作製した場合を対象に説明する。
図６は、相異なる作製条件にて緩衝層２としてのＡｌＮ層を形成した１８種類のエピタキシャル基板１０について、それぞれの緩衝層２の形態的評価を行った結果（「測定１」〜「測定５」）と、係る１８種類のエピタキシャル基板１０に同一の作製条件で機能層（チャネル層３としてのＧａＮ層および障壁層４としてのＡｌ0.20Ｇａ0.80Ｎ層）を形成することによって得られた積層構造体（半導体デバイス基板とも称する）について、それぞれの機能層の形態的評価を行った結果（「測定６」〜「測定７」）とを、一覧にして示す図である（各試料についての緩衝層の作製条件についての詳細は、実施例参照）。
「測定１」として示しているのは、緩衝層２の（０００２）面のＸ線ロッキングカーブ測定（ωスキャン）によって得られるピークプロファイルの半値幅である。
「測定２」として示している結果のうち、緩衝層上部２ｂにおける結晶粒界の幅ｗと、アスペクト比ｗ／ｔとは、図２（ａ）に示すようなＴＥＭ像に基づいて求められた値である。一方、形成厚みｔは設定値である。具体的には、緩衝層上部２ｂの基材１の表面に略平行な方向（図２（ａ）の場合は左右方向）についての結晶粒界の数をＴＥＭ像の視野幅の範囲で計数し、得られた計数値を視野幅で除した値を、緩衝層上部２ｂについての結晶粒界の幅ｗ（ｎｍ）と定義し、緩衝層２の形成厚みｔ（ｎｍ）に対する結晶粒界の幅ｗの比ｗ／ｔを、緩衝層上部２ｂを形成する柱状結晶のアスペクト比と定義している。
同様に、「測定３」として示している結果は、図３（ａ）に示すようなＴＥＭ像に基づいて求められた値である。具体的には、緩衝層下部２ａの基材１の表面に略平行な方向（図３（ａ）の場合は左右方向）についての結晶粒界の数をＴＥＭ像の視野幅の範囲で計数し、得られた計数値を視野幅で除した値を、緩衝層下部２ａについての結晶粒界の幅ｗ’（ｎｍ）と定義するとともに、図２（ａ）に示すようなＴＥＭ像から、緩衝層下部２ａと緩衝層上部２ｂとの平均的な界面位置を特定し、当該位置と基材１の表面との距離を緩衝層下部２ａの厚みｔ’（ｎｍ）と定義している（図２（ｂ）、図３（ｂ）参照）。なお、Ｎｏ．４およびＮｏ．９の試料では緩衝層２に遷移構造が確認されなかったので、緩衝層下部２ａの厚みｔ’については記入せず、緩衝層下部２ａの結晶粒界の幅ｗ’については緩衝層上部２ｂの結晶粒界の幅ｗと同じ値を記入している。
「測定４」として示している結果は、緩衝層２の表面の５μｍ角の範囲をＡＦＭにて測定した結果に基づいて得られる二乗平均粗さ（ＲＭＳ）である。
「測定５」として示している格子歪みとは、緩衝層２の（１１−２４）面のＸ線回折測定によって得られるピークプロファイルから算出した、ＡｌＮのａ軸についての格子定数の、理想状態（バルク状態）における格子定数に対する比を求めた値である。得られた値が正の場合、緩衝層２の表面においては面内方向に引張応力が作用していることになる。また、得られた値が負の場合、緩衝層２の表面においては面内方向に圧縮応力が作用していることになる。
「測定６」として示しているのは、機能層の（０００２）面のＸ線ロッキングカーブ測定（ωスキャン）によって得られるピークプロファイルの半値幅である。
「測定７」として示している結果は、微分干渉顕微鏡によって機能層の表面を観察することで確認されたクラックの有無である。
図６の「測定１」および「測定６」の結果が示すように、緩衝層２の（０００２）面のωスキャンによるＸ線ロッキングカーブの半値幅が３００秒以上３０００秒以下であれば、クラックを生じさせることなく、（０００２）面のωスキャンによるＸ線ロッキングカーブの半値幅が３００秒以下という、結晶品質の優れた機能層が形成される（Ｎｏ．１〜３、５、１０〜１３、１６〜１８）。係る要件をみたす試料は全て、緩衝層２が上述の遷移構造を有している。
係る結果は、遷移構造を有し、少なくとも緩衝層上部２ｂが柱状多結晶となるように、かつ、（０００２）面のωスキャンによるＸ線ロッキングカーブの半値幅が３００秒以上３０００秒以下であるように、緩衝層２を形成してなるエピタキシャル基板１０を用いた場合に、その上に結晶品質の優れた機能層を形成することができることを意味している。
なお、「測定５」の結果は、今回作製した１８種の試料のうち、緩衝層２が遷移構造を有するものについては、緩衝層２の表面において面内方向に圧縮応力が内在していることを示している。また、図７は、「測定１」で得た半値幅と「測定５」で得た格子歪みとの関係を示す図である。図７に示す結果は、格子歪みの値が負の場合に（緩衝層２の表面が圧縮応力を内在する場合に）、緩衝層２のロッキングカーブ半値幅が３０００秒以下となることを指し示している。
図８は、図６に示した積層構造体に対しゲート電極、ソース電極、ドレイン電極をさらに形成して作製したＨＥＭＴ素子２０について、その電気的特性と緩衝層２の凹凸の二乗平均粗さ（ＲＭＳ）との関係を示す図である。図８（ａ）は、ドレイン電流密度との関係を示している。図８（ｂ）は、電子移動度との関係を示している。図８（ｃ）は、ゲートリーク電流との関係を示している。
図８に示すように、ＲＭＳが０．２ｎｍ以上６ｎｍ以下の範囲内の値である場合には、ＨＥＭＴ素子において、ドレイン電流密度が１０００ｍＡ／ｍｍ以上であり、移動度が１３００ｃｍ2／Ｖｓ以上という優れた素子特性（これらを、第１特性レベルと称することとする）が実現される。
一方、図６の「測定１」および「測定４」の結果が示すように、ＲＭＳが０．２ｎｍ以上６ｎｍ以下の範囲内にある試料は全て、緩衝層２が遷移構造を有しており、緩衝層２の（０００２）面のωスキャンによるＸ線ロッキングカーブの半値幅が３００秒以上３０００秒以下の範囲にある。
以上のことは、遷移構造を有し、少なくとも緩衝層上部２ｂが柱状多結晶となるように、かつ（０００２）面のωスキャンによるＸ線ロッキングカーブの半値幅が３００秒以上３０００秒以下であるように緩衝層２を形成したエピタキシャル基板１０であって、ＲＭＳの値が０．２ｎｍ以上６ｎｍ以下の範囲内にあるように形成したものを用いることで、機能層にクラックを生じさせることなく、第１特性レベルのＦＥＴが実現できることを意味している（Ｎｏ．１〜３、５、１０、１１、１６、１８）。
また、さらに「測定２」の結果によれば、第１特性レベルのＦＥＴを形成可能なエピタキシャル基板１０の緩衝層２においては、緩衝層上部２ｂのアスペクト比（ｗ／ｔ）が０．５以上１．５以下の範囲内にある。よって、遷移構造を有し、少なくとも緩衝層上部２ｂが柱状多結晶となるように、かつ、（０００２）面のωスキャンによるＸ線ロッキングカーブの半値幅が３００秒以上３０００秒以下であるように緩衝層２を形成したエピタキシャル基板１０であって、緩衝層上部２ｂのアスペクト比（ｗ／ｔ）が０．５以上１．５以下の範囲内にあるように形成したものを用いることで、第１特性レベルのＦＥＴが実現できるともいえる。
なお、図９は、緩衝層下部２ａの形成厚みｔ’とアスペクト比ｗ／ｔとの関係を示す図である。図９によれば、０．５以上１．５以下というアスペクト比を満たすエピタキシャル基板１０においては、緩衝層下部２ａの形成厚みｔ’が３５ｎｍ以上６０ｎｍ以下の範囲にある。また、「測定２」に示す結果によれば、係るアスペクト比を満たすエピタキシャル基板１０において緩衝層上部２ｂの結晶粒界の幅ｗは１００ｎｍ以上３００ｎｍ以下の範囲にある。これらのことから、第１特性レベルのＦＥＴを形成可能なエピタキシャル基板１０については、少なくとも、緩衝層下部２ａの形成厚みｔ’と緩衝層上部２ｂの結晶粒界の幅ｗとがそれぞれ上記の範囲にあるように、緩衝層２が形成されることが必要である。
さらに、図８によれば、ＲＭＳが０．２〜１ｎｍの範囲内の値である場合には、ＨＥＭＴ素子２０において、キャリアの移動度が１５００ｃｍ2／Ｖｓ以上であり、ドレイン電流密度が１２００ｍＡ／ｍｍ以上であり、ゲートリーク電流が０．１μＡ／ｍｍ以下という、第１特性レベルよりもさらに優れた素子特性（これを第２特性レベルと称することとする）が実現される（Ｎｏ．１〜３、１０、１８）。
従って、遷移構造を有し、少なくとも緩衝層上部２ｂが柱状多結晶となるように、かつ、（０００２）面のωスキャンによるＸ線ロッキングカーブの半値幅が３００秒以上３０００秒以下であるように緩衝層２を形成したエピタキシャル基板１０であって、ＲＭＳが０．２〜１ｎｍの範囲内にあるように形成したものを用いることで、第２特性レベルのＦＥＴが実現できることになる。
また、さらに「測定２」の結果によれば、第２特性レベルのＦＥＴを形成可能なエピタキシャル基板１０の緩衝層２においては、緩衝層上部２ｂのアスペクト比（ｗ／ｔ）が０．８以上１．４以下の範囲内にある。よって、２層構成とみなせる構成を有し、少なくとも緩衝層上部２ｂが柱状多結晶となるように形成されており、（０００２）面のωスキャンによるＸ線ロッキングカーブの半値幅が３００秒以上３０００秒以下であり、緩衝層上部２ｂのアスペクト比（ｗ／ｔ）が０．８以上１．４以下の範囲内にあることになる。
よって、遷移構造を有し、少なくとも緩衝層上部２ｂが柱状多結晶となるように、かつ（０００２）面のωスキャンによるＸ線ロッキングカーブの半値幅が３００秒以上３０００秒以下であるように緩衝層２を形成したエピタキシャル基板１０であって、緩衝層上部２ｂのアスペクト比（ｗ／ｔ）が０．８以上１．４以下の範囲内にあるように形成したものを用いることで、第２特性レベルのＦＥＴが実現できるともいえる。
なお、「測定３」の結果が示すように、０．８以上１．４以下というアスペクト比をみたす試料においては、緩衝層上部２ｂの結晶粒界の幅ｗは１００ｎｍ以上３００ｎｍ以下の範囲にあり、緩衝層下部２ａの形成厚みｔ’は４０ｎｍ以上５０ｎｍ以下の範囲にある。このことから、第２特性レベルのＦＥＴを形成可能なエピタキシャル基板１０については、少なくとも、緩衝層上部２ｂの結晶粒界の幅ｗと緩衝層下部２ａの形成厚みがｔ’とが、それぞれ上記の範囲にあるように、緩衝層２が形成されることが必要である。
また、図１０は、第２特性レベルのＦＥＴが実現されるＮｏ．１の試料について、ＴＥＭ像において格子長さを実測することにより算出した緩衝層２を形成する結晶粒のｍ軸方向の格子歪みを、それぞれの結晶粒の基材１の表面からの距離に対しプロットした図である。図１１は、第１特性レベルのＦＥＴが実現されるＮＯ．５の試料について同様のプロットを行った図である。いずれも、引張応力が作用する場合を正としている。
後者においては、格子歪みの値は概ね−０．５％〜＋０．５％の範囲にあって、基材１の表面からの距離によらずほぼ一定である、つまりは概ね０％であることが確認される。これに対して、前者においては、基材１の表面から３０〜５０ｎｍ程度の範囲に存在する結晶粒の格子歪みの値は−２．５％〜−０．５％の範囲で分布があり、それよりも基材１から距離が離れた範囲においては、−１．０％〜−０．５％の範囲でほぼ一定となっていることが確認される。これらの結果は、第２特性レベルのＦＥＴの実現には、少なくとも緩衝層下部２ａと基材１との界面近傍に存在する結晶粒が面内方向における圧縮歪みを内在することが必要であることを指し示している。より詳細には、当該界面から少なくとも３０ｎｍまでの範囲については、絶対値で０．５％以上２．５％以下という範囲で個々の結晶粒の圧縮歪みに分布があることが必要であり、それよりも界面から離れた位置に存在する結晶粒については、界面から概ね６５ｎｍ以上離れた領域では、少なくとも、１００ｎｍ以上離れた領域では、絶対値で０．５％〜１．０％程度の略一定の圧縮歪みを有することが必要であるといえる。
以上、説明したように、本実施の形態によれば、基材の上に、遷移構造を有し、（０００２）面のωスキャンによるＸ線ロッキングカーブの半値幅が３００秒以上３０００秒以下であるように緩衝層を形成することによって、クラックを生じさせることなく良好な機能層を形成可能なエピタキシャル基板が実現される。さらに、緩衝層の表面の二乗平均粗さが０．２ｎｍ以上６ｎｍ以下の範囲内にあるように該エピタキシャル基板を形成し、これ用いてＦＥＴを作製するようにすることで、ドレイン電流密度が１０００ｍＡ／ｍｍ以上であり、移動度が１３００ｃｍ2／Ｖｓ以上という優れた素子特性のＦＥＴが実現できる。
基材１として複数枚の半絶縁性の単結晶６Ｈ−ＳｉＣ基板を用意し、ＭＯＣＶＤ法により緩衝層２としてＡｌＮ層を形成し、図６のＮｏ．１〜Ｎｏ．１８に対応する１８種類のエピタキシャル基板１０をそれぞれ複数個作製した。具体的には、それぞれの６Ｈ−ＳｉＣ基板を公知のＭＯＣＶＤ炉のリアクタ内にあるサセプタの上に設置し、サセプタ加熱によって基板を昇温したうえで、キャリアガスとして水素ガスを用い、アンモニアガスを流しながら、Ａｌ原料ガスとしてのＴＭＡ（トリメチルアルミニウム）を水素ガスによるバブリングでリアクタ内に導入することにより、ＡｌＮ層を形成した。アンモニアガスの流量は３０００ｓｃｃｍとした。サセプタ温度については１０５０℃〜１２５０℃の範囲で種々に設定し、リアクタ内圧力については５０Ｔｏｒｒ〜２００Ｔｏｒｒの範囲で種々に設定し、ＡｌＮ層の厚みについては１００ｎｍ、２００ｎｍ、３００ｎｍのいずれかに設定することで、１８種類の試料を得た。
さらに、一部を除き、得られたＡｌＮ層の形成に連続して、チャネル層３としてのＧａＮ層と、障壁層４としてのＡｌＧａＮ層とを順次に形成した。ＧａＮ層は、サセプタ温度を１１００℃、リアクタ内圧力を１５０Ｔｏｒｒとし、キャリアガスとして水素ガスおよび窒素ガスを用い、アンモニアガスを１０００ｓｃｃｍの流量にて流しながら、Ｇａ原料ガスとしてのＴＭＧ（トリメチルガリウム）を水素ガスによるバブリングでリアクタ内に導入することにより形成した。ＧａＮ層の厚みは２μｍとした。一方、ＡｌＧａＮ層は、サセプタ温度を１１００℃、リアクタ内圧力を４０Ｔｏｒｒとし、キャリアガスとして水素ガスを用い、アンモニアガスを５００ｓｃｃｍの流量にて流しながら、ＴＭＧとＴＭＡとを水素ガスによるバブリングでリアクタ内に導入することにより形成した。ＡｌＧａＮ層の厚みは２５ｎｍとした。なお、ＡｌＧａＮ層の形成後は、水素ガスとアンモニアガスとを流しながら、得られたエピタキシャル基板を室温まで降温させた。
一部のエピタキシャル基板については、これら機能層の形成を行うことなくＭＯＣＶＤ炉から取り出し、「測定１」〜「測定５」を行った。また、得られた積層構造体について、上述した「測定６」〜「測定７」を行った。それぞれの測定により、図６に示す結果を得た。
さらに、得られた積層構造体の上にゲート電極５とソース電極６とドレイン電極７とを形成することによってＨＥＭＴ素子２０を作製した。ゲート幅は１ｍｍ、ゲート長は１．５μｍ、ソース−ゲート間隔は０．５μｍ、ゲート−ドレイン間隔は７．５μｍとした。得られたＨＥＭＴ素子について、ドレイン電流密度、電子移動度、ゲートリーク電流をそれぞれ測定し、図８に示す結果を得た。
１ 基材
２ 緩衝層
２ａ 緩衝層下部
２ｂ 緩衝層上部
３ チャネル層
３ｅ 二次元電子ガス領域
４ 障壁層
５ ゲート電極
６ ソース電極
７ ドレイン電極
１０ エピタキシャル基板
２０ ＨＥＭＴ素子

Claims (17)

  1. α型ＳｉＣ単結晶を基材とし、ＡｌＮからなる緩衝層を前記基材の上にエピタキシャル成長してなるエピタキシャル基板であって、
    前記緩衝層においては、前記エピタキシャル基板の表面部分を含む緩衝層上部が、前記基材の上に基板面に対して略垂直方向に存在する粒界を含むとともにｃ軸に配向した柱状多結晶からなっているとともに、前記基材との界面近傍部分である緩衝層下部は、前記緩衝層上部よりも多くの粒界を有してなり、
    前記緩衝層下部と前記緩衝層上部との間で結晶粒の形態が遷移する遷移構造を有してなり、
    前記緩衝層上部についてのＸ線ロッキングカーブ（０００２）ωスキャンの半値幅が３００秒以上３０００秒以下である、
    ことを特徴とするエピタキシャル基板。
  2. 請求項１に記載のエピタキシャル基板であって、
    原子間力顕微鏡による測定結果に基づいて得られる前記緩衝層の表面の二乗平均粗さＲＭＳが０．２ｎｍ以上６ｎｍ以下である、
    ことを特徴とするエピタキシャル基板。
  3. 請求項１または請求項２に記載のエピタキシャル基板であって、
    前記緩衝層上部に存在する結晶粒の前記基材の表面に平行な方向についての粒界の幅と、前記緩衝層の形成厚みとの比が０．５以上１．５以下である、
    ことを特徴とするエピタキシャル基板。
  4. 請求項２または請求項３に記載のエピタキシャル基板であって、
    前記結晶粒の粒界の幅が１００ｎｍ以上３００ｎｍ以下である、
    ことを特徴とするエピタキシャル基板。
  5. 請求項２ないし請求項４のいずれかに記載のエピタキシャル基板であって、
    前記緩衝層下部の平均的な形成厚みが３５ｎｍ以上６０ｎｍ以下である、
    ことを特徴とするエピタキシャル基板。
  6. 請求項１ないし請求項５のいずれかに記載のエピタキシャル基板であって、
    前記緩衝層が面内圧縮方向に格子歪みを内在している、
    ことを特徴とするエピタキシャル基板。
  7. 請求項６に記載のエピタキシャル基板であって、
    前記緩衝層が前記基材との界面から３０ｎｍの範囲内で面内圧縮方向に絶対値で０．５％以上２．５％以下の格子歪みの分布を有する、
    ことを特徴とするエピタキシャル基板。
  8. 請求項７に記載のエピタキシャル基板であって、
    前記緩衝層が前記基材との界面から１００ｎｍ以上離れた範囲で面内圧縮方向に絶対値で０．５％以上１．０％以下の略一定の格子歪みを有する、
    ことを特徴とするエピタキシャル基板。
  9. 請求項１ないし請求項８のいずれかに記載のエピタキシャル基板であって、
    前記III族窒化物がＡｌＮである、
    ことを特徴とするエピタキシャル基板。
  10. 請求項１ないし請求項９のいずれかに記載のエピタキシャル基板であって、
    前記緩衝層の表面の二乗平均粗さが０．２ｎｍ以上１ｎｍ以下である、
    ことを特徴とするエピタキシャル基板。
  11. 請求項１０に記載のエピタキシャル基板であって、
    前記緩衝層上部に存在する結晶粒の前記基材の表面に平行な方向についての粒界の幅と、前記緩衝層の形成厚みとの比が０．８以上１．４以下である、
    ことを特徴とするエピタキシャル基板。
  12. 請求項１０または請求項１１に記載のエピタキシャル基板であって、
    前記緩衝層下部の平均的な形成厚みが４０ｎｍ以上５０ｎｍ以下である、
    ことを特徴とするエピタキシャル基板。
  13. 請求項１０ないし請求項１２のいずれかに記載のエピタキシャル基板であって、
    前記緩衝層下部の前記基材から少なくとも１５ｎｍ以下の範囲に存在する結晶粒が、面内引張方向に１％以上の格子歪みを内在している、
    ことを特徴とするエピタキシャル基板。
  14. 請求項２ないし請求項５のいずれか、または請求項１０ないし請求項１３のいずれかに記載のエピタキシャル基板の上に、一または複数の機能層を形成してなり、前記一または複数の機能層はＩｎｘＡｌｙＧａｚＮ（０≦ｘ＜１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ＝１、ｘ、ｙ、ｚは前記一または複数の機能層の各々に応じて定まる）なる組成のIII族窒化物からなる、
    ことを特徴とする半導体デバイス基板。
  15. 請求項２ないし請求項５のいずれか、または請求項１０ないし請求項１３のいずれかに記載のエピタキシャル基板の上に、一または複数の機能層を用いて形成したトランジスタ構造を有してなり、前記一または複数の機能層はＩｎｘＡｌｙＧａｚＮ（０≦ｘ＜１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ＝１、ｘ、ｙ、ｚは前記一または複数の機能層の各々に応じて定まる）なる組成のIII族窒化物からなる、
    ことを特徴とする半導体デバイス基板。
  16. 請求項１５に記載の半導体デバイス基板であって、
    前記複数の機能層としてチャネル層と障壁層とが形成されたＨＥＭＴ構造を有してなり、
    前記チャネル層がＧａＮにて形成されてなり、前記障壁層がＩｎｘ３Ａｌｙ３Ｇａｚ３Ｎ（０≦ｘ３＜１，０＜ｙ３≦１，０≦ｚ３＜１，ｘ３＋ｙ３＋ｚ３＝１）にて形成されてなる、
    ことを特徴とする半導体デバイス基板。
  17. 請求項１６に記載の半導体デバイス基板を用いて形成したＨＥＭＴ素子。
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