KR101274211B1 - 반도체 기판, 이를 이용한 발광소자 및 그 제조방법 - Google Patents
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Abstract
반도체 기판, 이를 이용한 발광소자 및 그 제조방법이 개시된다. 개시된 반도체 기판은 기판; 상기 기판 상에 형성된 것으로, 상기 기판 표면을 노출하는 다수의 결함을 가지는 데미지 그래핀층(damaged graphene layer); 상기 데미지 그래핀층 상에 형성된 반도체 박막층;을 포함한다.
Description
본 개시는 반도체 기판, 발광소자 및 그 제조방법에 관한 것이다.
질화물 반도체는 열적, 화학적으로 안정하고, 자외선 영역부터 적색광 범위까지 넓은 파당 대역의 빛을 생성할 수 있어 발광소자(Light emitting device; LED)나 고전력 소자(high power device)등을 제작할 때 널리 사용되는 물질이다.
그러나, 질화물 반도체, 예를 들어, GaN 박막은 동종 기판의 부재로 인해 사파이어(Sapphire), 실리콘 카바이드(SiC), 실리콘(Si) 기판 등 이종 기판에서 성장되고 있는 실정이다. 이렇게 이종 기판에서 성장을 하기 때문에 격자 상수의 불일치(mismatch)에 의해 많은 결함이 발생하고, 열팽창 계수(coefficient of thermal expansion: CTE)의 불일치로 인해 웨이퍼의 보우(bow)가 커져, 심한 경우 균열(crack)이 생기거나 웨이퍼 자체가 깨지는 현상이 발생된다.
이를 극복하기 위해, GaN과 Si간의 격자상수 불일치나 열팽창 계수의 불일치에 의한 결함, 균열 발생을 완화시키도록, AlN, AlGaN과 같은 물질로 두꺼운 버퍼층을 성장하는 방법 등이 제시되고 있다. 즉, 실리콘 기판 상에 GaN 박막을 성장시킬 때, Si 기판과의 열팽창 계수 차이로 인해 냉각 중 GaN 층에 열 인장 응력(thermal tensile stress)가 생성되고, 이 열 인장 응력이 임계점을 넘게 되면 크랙이 발생되는데, 두꺼운 버퍼층을 이용하여 성장 및 냉각 중 발생하는 스트레스를 제어하는 방법이다.
본 개시는 균열, 결함이 적고 양호한 품질의 반도체 박막을 형성할 수 있는 반도체 기판, 이를 이용한 발광소자 및 그 제조방법을 제시하고자 한다.
일 유형에 따르는 반도체 기판은 기판; 상기 기판 상에 형성된 것으로, 상기 기판 표면을 노출하는 다수의 결함을 가지는 데미지 그래핀층(damaged graphene layer); 상기 데미지 그래핀층 상에 형성된 반도체 박막층;을 포함한다.
상기 반도체 박막층은 GaN을 포함하여 이루어질 수 있다.
상기 반도체 박막층은 불순물로 도핑될 수 있다.
일 유형에 따르는 발광소자는 다수의 결함을 가지는 데미지 그래핀층(damaged graphene layer); 상기 데미지 그래핀층 상에 형성된 반도체 박막층; 상기 반도체 박막층 위에 형성된 것으로, 제1형 불순물로 도핑된 제1형 반도체층; 상기 제1형 반도체층 위에 형성된 활성층; 상기 활성층 위에 형성된 것으로, 제2형 불순물로 도핑된 제2형 반도체층; 상기 제1형 반도체층과 상기 제2형 반도체층 각각에 전압을 인가하기 위해 마련된 제1전극 및 제2전극;을 포함한다.
상기 제1전극은 상기 제1형 반도체층 위에 형성되고, 상기 제2전극은 상기 제2형 반도체층 위에 형성될 수 있다.
또는, 상기 제1전극은 상기 데미지 그래핀층의 하면에 형성되고, 상기 제2전극은 상기 제2형 반도체층 위에 형성될 수 있다.
상기 반도체 박막층은 제1형 불순물로 도핑될 수 있다.
일 유형에 따르는 발광소자 제조방법은 기판 상에, 상기 기판 표면을 노출하는 다수의 결함을 가지는 데미지 그래핀층(damaged graphene layer)을 형성하는 단계; 상기 데미지 그래핀층을 덮는 반도체 박막층을 형성하는 단계; 상기 반도체 박막층 위로 제1형 불순물이 도핑된 제1형 반도체층을 형성하는 단계; 상기 제1형 반도체층 위에 활성층을 형성하는 단계; 상기 활성층 위로 제2형 불순물이 도핑된 제2형 반도체층을 형성하는 단계;를 포함한다.
상기 데미지 그래핀층을 형성하는 단계는 그래핀 단층막(graphene monolayer)을 상기 기판 상에 전사하는 단계; 상기 그래핀 단층막을 산소 플라즈마(O2 Plasma) 처리하는 단계;를 포함할 수 있다.
상기 그래핀 단층막을 상기 기판 상에 전사하는 단계는, 금속박(foil) 위에 순차적으로 상기 그래핀 단층막과 보호막이 형성된 전사필름을 형성하는 단계; 상기 전사필름으로부터 상기 금속박을 제거하는 단계; 상기 금속박이 제거된 전사필름을, 상기 그래핀 단층막이 상기 기판 면에 마주하도록 상기 기판상에 배치하는 단계; 상기 보호막을 제거하는 단계를 포함할 수 있다.
상기 금속박은 Cu 또는 Ni를 포함할 수 있으며, 상기 보호막은 PMMA(polymethyl methacrylate)를 포함할 수 있다.
삭제
상술한 반도체 기판은 기판과 반도체 박막 사이에 그래핀을 도입하고, 그래핀의 유연성(flexibility), 열팽창계수 특성을 이용하여 기판과 반도체 박막 간의 스트레스를 완화시키고 있다. 따라서, 고품질 질화물 반도체 형성을 위한 템플릿으로 사용될 수 있으며, 이를 이용하여 고효율, 고신뢰성을 가지는 전자소자, 발광소자를 형성할 수 있다.
도 1은 실시예에 따른 반도체 기판의 개략적인 구조를 보이는 단면도이다.
도 2는 실시예에 따른 발광소자의 개략적인 구조를 보이는 단면도이다.
도 3은 다른 실시예에 따른 발광소자의 개략적인 구조를 보이는 단면도이다.
도 4a 내지 도 4f는 실시예에 따른 발광소자 제조방법을 설명하는 도면들이다.
도 5는 기판 상에 그래핀 단층막을 전사하는 방법을 설명하는 도면이다.
<도면의 주요 부분에 대한 부호설명>
100...반도체 기판 110...기판
130...데미지 그래핀층 130'...그래핀 단층막
140...반도체 박막층 150...제1형 반도체층
160...활성층 170...제2형 반도체층
180...제1전극 190...제2전극
200, 201, 202...발광소자
도 2는 실시예에 따른 발광소자의 개략적인 구조를 보이는 단면도이다.
도 3은 다른 실시예에 따른 발광소자의 개략적인 구조를 보이는 단면도이다.
도 4a 내지 도 4f는 실시예에 따른 발광소자 제조방법을 설명하는 도면들이다.
도 5는 기판 상에 그래핀 단층막을 전사하는 방법을 설명하는 도면이다.
<도면의 주요 부분에 대한 부호설명>
100...반도체 기판 110...기판
130...데미지 그래핀층 130'...그래핀 단층막
140...반도체 박막층 150...제1형 반도체층
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180...제1전극 190...제2전극
200, 201, 202...발광소자
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
도 1은 실시예에 따른 반도체 기판(100)의 개략적인 구조를 보이는 단면도이다.
도 1을 참조하면, 반도체 기판(100)은 기판(110)과, 기판(110) 상에 형성된 데미지 그래핀층(damaged graphene layer)(130)과, 데미지 그래핀층(130) 상에 형성된 반도체 박막층(140)을 포함한다.
기판(110)으로는 실리콘(Si) 기판, 실리콘 카바이드(SiC) 기판, 사파이어(Sapphire) 기판이 채용될 수 있다.
데미지 그래핀층(130)은 반도체 박막층(140)과 기판(110)과의 격자 상수 불일치, 열팽창 계수 불일치에 의한 스트레스를 줄여, 양호한 품질의 반도체 박막층(140)을 구현하기 위해 도입된 것으로, 기판(110) 면을 드러내는 다수의 데미지(damage)(d)을 가지는 그래핀(graphene)으로 이루어진다.
그래핀(graphene)은 탄소로 이루어진 육방정계(hexagonal) 단층 구조물로서, 복수개의 탄소원자들이 서로 공유결합으로 연결되어 이차원 구조의 탄소 육각망면, 즉 벌집 구조의 2차원 박막을 형성한 폴리시클릭 방향족 분자를 의미한다. 이러한 공유결합으로 연결된 탄소원자들은 기본 반복단위로서 6원환을 형성하나, 5원환 및/또는 7원환을 더 포함하는 것도 가능하다. 따라서 그래핀은 서로 공유결합된 탄소원자들(통상 sp2 결합)의 단일층으로서 보이게 된다. 그래핀은 다양한 구조를 가질 수 있으며, 이와 같은 구조는 그래핀 내에 포함될 수 있는 5원환 및/또는 7원환의 함량에 따라 달라질 수 있다.
일반적으로 2차원 물질은 열역학적으로 불안정하여 자연스러운 형태로 존재할 수 없다고 생각되어 왔으나, 한 층의 그래핀은 매우 안정적이며 결정성이 뛰어나다는 것이 밝혀졌다. 이러한 그래핀은 안정적인 2차원 결정 구조에 의해 수분과 같은 외부 환경에 대해 강한 특성을 지니며, 또한, 우수한 투광성과 저항이 거의 없는 특징적인 전하이동 성질에 의해 전자소자 및 광학 분야에서 각광받는 소재이다.
데미지 그래핀층(130)은 이러한 그래핀에 기판(110) 면을 드러내는 다수의 데미지(d)을 형성하여, 기판(110) 면으로부터 반도체 박막층(140)이 성장될 수 있도록 마련되는 것이다. 도면상, 다수의 데미지(d)는 일정한 크기, 간격으로 도시되어 있으나 이는 예시적인 것이며, 랜덤한 크기 및 분포로 형성될 수 있다.
반도체 박막층(140)은 데미지 그래핀층(130)을 덮는 형태로 마련되며, 질화물 반도체, 예를 들어, GaN을 포함할 수 있다. 반도체 박막층(140)은 도전성을 갖도록 소정 불순물로 도핑될 수 있다.
반도체 박막층(140)은 고온 성장 공정 및 냉각 공정시, 기판(110)과의 열팽창 계수 불일치에 의한 스트레스를 데미지 그래핀층(140)이 완화하게 되어, 결함이 적은 양호한 품질을 갖게 된다.
상술한 구조의 반도체 기판(110)은 이종 접합 트랜지스터(HBT), 고전자 이동도 트랜지스터 (HEMT), 금속전계효과 트랜지스터(MESFET) 등의 전자소자나 짧은 파장대의 빛을 발생하는 레이저 다이오드(LD), 발광 다이오드(LED) 등의 발광소자 형성을 위한 템플릿으로 활용될 수 있다.
도 2는 실시예에 따른 발광소자(201)의 개략적인 구조를 보이는 단면도이다.
발광소자(201)는 다수의 데미지(damage)(d)를 가지는 데미지 그래핀층(130), 데미지 그래핀층(130) 상에 형성된 반도체 박막층(140), 반도체 박막층(140) 위에 형성된 것으로, 제1형 불순물로 도핑된 제1형 반도체층(150), 제1형 반도체층(150) 위에 형성된 활성층(160), 활성층(160) 위에 형성된 것으로, 제2형 불순물로 도핑된 제2형 반도체층(170), 제1형 반도체층(150)과 제2형 반도체층(170) 각각에 전압을 인가하기 위해 마련된 제1전극(180) 및 제2전극(190)을 포함한다.
데미지 그래핀층(140)의 하부에는 기판(110)이 구비될 수 있으며, 기판(110)은 필요에 따라 제거될 수도 있다.
제1형 반도체층(150)은 질화물, 예를 들어, GaN을 포함하여 이루어질 수 있으며, n형 불순물로 도핑될 수 있다. n형 불순물로는 Si, Ge, Se, Te, C 중 어느 하나가 사용될 수 있다.
활성층(160)은 전자-정공 재결합에 의해 빛을 발광하는 층으로, 예를 들어, InGaN 기반의 질화물 반도체층으로 이루어지며, 밴드갭 에너지를 제어함으로써 그 발광 파장 대역이 조절된다. 예를 들어, 활성층(160)은 InGaN 기반의 양자우물구조로서, 양자우물층과 장벽층이 InGaN/GaN, InGaN/InGaN, InGaN/AlGaN 또는 InGaN/InAlGaN의 쌍으로 구성된 단일양자우물(single quantum well) 구조 또는 다중양자우물(multi quantum well)구조로 이루어질 수 있다. 활성층(160)의 InGaN층에서의 In 몰분율을 조절하여 발광색을 조절할 수 있다.
제2형 반도체층(170)은 질화물, 예를 들어, GaN을 포함하여 이루어질 수 있으며, p형 불순물로 도핑될 수 있다. p형 불순물로는 Mg, Be, Zn, Sc 등 중 어느 하나가 사용될 수 있다.
제1전극(180)은 제1형 반도체층(150) 위에 형성되고, 제2전극(190)은 제2형 반도체층(170)) 위에 형성된 메사 구조를 가질 수 있다.
도 3은 다른 실시예에 따른 발광소자(202)의 개략적인 구조를 보이는 단면도이다.
본 실시예의 발광소자(202)는 제1전극(180)과 제2전극(190)이 수직 배치 구조를 가지는 점에서 도 2의 발광소자(210)와 차이가 있다. 즉, 제1전극(180)은 데미지 그래핀층(130)의 하부에 마련되고, 제2전극(190)은 제2형 반도체층(170) 위에 형성될 수 있다. 도면에서 기판(도 2의 110)은 제거되어 있으나, 기판 재질의 도전성 여부에 따라 기판이 제거되지 않고, 기판 하면에 제1전극(180)이 마련되는 것도 가능하다. 이와 같은 전극 배치에서 반도체 박막층(140)이 도전성을 갖도록, 불순물, 예를 들어, 제1형 반도체층(150)과 동일한 제1형의 불순물로 도핑될 수 있다.
도 4a 내지 도 4f는 실시예에 따른 발광소자 제조방법을 설명하는 도면들이고, 도 5는 기판(110) 상에 그래핀 단층막(130')을 전사하는 방법을 설명하는 도면이다.
도 4a 내지 도 4c는 기판(110) 상에, 기판(110) 표면을 노출하는 다수의 데미지(d)을 가지는 데미지 그래핀층(damaged graphene layer)을 형성하는 방법을 예시적으로 보인다.
먼저, 도 4a와 같이, 기판(110) 상에 그래핀 단층막(130')을 형성한다. 그래핀 단층막(130')은 전사(transfer) 방법 또는 기판(110) 상에 그래핀 단층막(130')을 성장시키는 방법을 사용할 수 있다.
도 5를 참조하면, 먼저, 금속박(F) 위에 그래핀 단층막(130')과 보호막(P)이 순차 형성된 전사막을 준비한다. 금속박(F)은 Ni 또는 Cu를 포함하여 이루어질 수 있으며, 보호막(P)은 PMMA(polymethyl methacrylate)을 포함할 수 있다. 다음, 금속박(F)을 제거하고, 그래핀 단층막(130')이 기판(110) 면을 향하도록 전사막을 기판(110) 위에 배치한 후, 보호막(P)을 제거한다.
삭제
기판(110) 상에 그래핀 단층막(130')을 형성한 다음, 도 4b와 같이 산소 플라즈마 공정을 수행하여, 도 4c와 같이 다수의 데미지(d)가 형성된 데미지 그래핀층(130)을 형성한다. 산소 플라즈마 공정 수행시, 파워와 시간 조건을 적절히 조정하여 데미지(d)의 개수나 형태를 조절할 수 있다.
다음, 도 4d 및 도 4e는 데미지 그래핀층(130)을 덮는 반도체 박막층(140)을 형성하는 과정을 예시적으로 보인다. 즉, 도 4d와 같이 데미지(d)에 의해 드러난 기판(110) 면으로부터 다수의 반도체 로드층(140')을 성장시킨다. 반도체 로드층(140')은 데미지 그래핀층(130)에 의해 분리되어 서로 합체되지 않은 형태이다. 다음, 도 4e와 같이, 반도체 로드층(140')에 측면 과성장(epitaxial lateral overgrowth; ELOG)을 유도하여 다수의 반도체 로드층(140')들이 서로 합체되어 반도체 박막층(140)이 형성된다.
다음, 도 4f와 같이, 반도체 박막층(140) 위로, 제1형 불순물이 도핑된 제1형 반도체층(150), 활성층(160), 제2형 불순물이 도핑된 제2형 반도체층(170)을 순차적으로 형성한다.
반도체 로드층(140'), 반도체 박막층(140), 제1형반도체층(150), 활성층(160), 제2형 반도체층(170)의 형성에 있어서는 일반적으로 Ⅲ-Ⅴ족 화합물 반도체 성장방법으로 알려진 다양한 방법을 사용할 수 있다. 예를 들어, 금속 유기 화학 증착법(metal organic chemical vapor deposition;MOCVD), 혼성 기상 결정 성장법(hydride vapor phase epitaxy;HVPE), 분자선 결정 성장법(molecular beam epitaxy;MBE), 유기 금속 기상 결정 성장법(metal organic vapor phase epitaxy;MOVPE), HCVD 법(halide chemical vapour deposition) 등이 사용될 수 있다.
제조된 발광소자(200)는 전극 구조가 생략된 것으로 도시되어 있으나, 일반적으로, 도 2와 같은 메사 전극 구조의 발광소자(201), 도 3과 같은 수직 전극 구조(202)를 형성하기 위한 공정이 추가로 진행될 수 있다.
이러한 본원 발명인 반도체 기판, 이를 이용한 발광소자 및 제조방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
Claims (14)
- 기판;
상기 기판 상에 형성된 것으로, 상기 기판 표면을 노출하는 다수의 결함을 가지는 데미지 그래핀층(damaged graphene layer);
상기 노출된 기판 표면으로부터 연장되어 상기 데미지 그래핀층을 덮도록 형성된 반도체 박막층;을 포함하는 반도체 기판. - 제1항에 있어서,
상기 반도체 박막층은 GaN을 포함하여 이루어진 반도체 기판. - 제1항에 있어서,
상기 반도체 박막층은 불순물로 도핑된 반도체 기판. - 다수의 결함을 가지는 데미지 그래핀층(damaged graphene layer);
상기 데미지 그래핀층 상에 형성된 반도체 박막층;
상기 반도체 박막층 위에 형성된 것으로, 제1형 불순물로 도핑된 제1형 반도체층;
상기 제1형 반도체층 위에 형성된 활성층;
상기 활성층 위에 형성된 것으로, 제2형 불순물로 도핑된 제2형 반도체층;
상기 제1형 반도체층과 상기 제2형 반도체층 각각에 전압을 인가하기 위해 마련된 제1전극 및 제2전극;을 포함하는 발광소자. - 제4항에 있어서,
상기 제1전극은 상기 제1형 반도체층 위에 형성되고,
상기 제2전극은 상기 제2형 반도체층 위에 형성된 발광소자. - 제5항에 있어서,
상기 데미지 그래핀층의 하부에는 기판이 더 구비된 발광소자. - 제4항에 있어서,
상기 제1전극은 상기 데미지 그래핀층의 하면에 형성되고,
상기 제2전극은 상기 제2형 반도체층 위에 형성되며,
상기 반도체 박막층은 제1형 불순물로 도핑된 발광소자. - 삭제
- 기판 상에, 상기 기판 표면을 노출하는 다수의 결함을 가지는 데미지 그래핀층(damaged graphene layer)을 형성하는 단계;
상기 노출된 기판 표면으로부터 성장되고 상기 데미지 그래핀층을 덮는 반도체 박막층을 형성하는 단계;
상기 반도체 박막층 위로 제1형 불순물이 도핑된 제1형 반도체층을 형성하는 단계;
상기 제1형 반도체층 위에 활성층을 형성하는 단계;
상기 활성층 위로 제2형 불순물이 도핑된 제2형 반도체층을 형성하는 단계;를 포함하는 발광소자 제조방법. - 제9항에 있어서,
상기 데미지 그래핀층을 형성하는 단계는
그래핀 단층막(graphene monolayer)을 상기 기판 상에 전사하는 단계;
상기 그래핀 단층막을 산소 플라즈마(O2 Plasma) 처리하는 단계;를 포함하는 발광소자 제조방법. - 제10항에 있어서,
상기 그래핀 단층막을 상기 기판 상에 전사하는 단계는,
금속박(foil) 위에 순차적으로 상기 그래핀 단층막과 보호막이 형성된 전사필름을 형성하는 단계;
상기 전사필름으로부터 상기 금속박을 제거하는 단계;
상기 금속박이 제거된 전사필름을, 상기 그래핀 단층막이 상기 기판 면에 마주하도록 상기 기판상에 배치하는 단계;
상기 보호막을 제거하는 단계를 포함하는 발광소자 제조방법. - 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서,
상기 금속박은 Cu 또는 Ni를 포함하는 발광소자 제조방법. - 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서,
상기 보호막은 PMMA를 포함하는 발광소자 제조방법. - 삭제
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