JP2010010678A - 量子ドットデバイスおよびその製造方法 - Google Patents

Abstract

【課題】歪みを形成することなく、単層または多層の量子ドット層を成長させる。
【解決手段】Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層と、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に配置された（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットと、を備えた半導体デバイスにおいて、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層におけるインジウム比率がゼロではない（１−ｘ−ｙ≠０）。
【選択図】図６

Description

本発明は量子ドットを含むデバイスに関するものであり、より詳細には、（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系にて製造されたデバイスおよびその製造方法に関する。例えば、本発明は、半導体発光ダイオード、半導体レーザーまたはスピントロニクスデバイスに利用可能である。

半導体デバイスの特性は、活性領域の性質によって決まる。光電子デバイスにおいては、活性領域がデバイスの発光源であり、スピントロニクスデバイスにおいては、活性領域がスピンの特性を制御する。活性領域は、量子サイズ効果を示さないバルク層から、または、量子井戸、量子ワイヤー若しくは量子ドットから形成することができる。半導体デバイスの特定用途は、活性領域の種類および活性領域を形成する材料系によって決まる。（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系は、電磁スペクトルの紫外線、青色および可視光領域に利用されてきたため、過去１０年間で多大な利益をもたらし、ソリッドステート照明への利用に最適である。その結果、ＩｎＧａＮ量子井戸を含む半導体レーザーが開発され、現在広く利用されている。

量子ドット活性領域を含むデバイスによって、量子井戸デバイスを超える利点がもたらされる。電子、空孔、または、電子および空孔（以下、電子と空孔の両方をキャリアーと称する）を３次元内に閉じ込めると、大幅な量子化効果が現れる。窒化物量子ドットへテロ構造内における効果的なキャリアー局在は、（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料に固有の高転移密度のために、（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系にて製造されたデバイス内で起こる無放射プロセス（non-radiative processes）の影響を軽減し、量子井戸デバイスよりもかなり改善されている(非特許文献１参照)。量子ドットを含む窒化物半導体レーザーはまた、量子井戸半導体レーザーに比べて温度依存性が弱く、閾値電流特性が低いと予想される(非特許文献２参照)。窒化物量子ドットはまた、スピンの寿命が長いために、スピンデバイスに利用できる可能性がある(非特許文献３参照)。

エピタキシャル量子ドットは、さまざまな手段によって基板の上に形成され得る。広く用いられている方法は自己組織化であり、それにより量子ドットは、面内格子定数を有する基板の上にエピタキシャル成長するが、量子ドット材料の面内格子定数には整合しない。このように、量子ドット層は歪みを受けて成長し、ある臨界層厚において、上記層は弾性が緩和して３次元の島状構造を形成する（以下、基板の面内格子定数と量子ドット材料の面内格子定数との差を、格子不整合と称する）。

自己組織化量子ドットの成長様式で最もよく知られているのは、Stranski-Krastanov様式である（以下、ＳＫ様式と称する）。上記成長はまず、湿潤層と呼ばれる２次元の活性材料層を基板上へ配置することから始まる。上記成長が進むにつれて、湿潤層の臨界層厚と称されるある臨界層厚において、上記層は、弾性が緩和して量子ドットとして知られる島状構造の３次元の表面を形成する。その後、これ以上材料を堆積せずに量子ドットの成長を阻害し、これによって、更なる量子ドットの自己組織化が生じ得る。次いで、量子ドットは、量子ドットよりも大きいバンドギャップを有する層によってキャッピングされ得、その結果、量子箱が形成される。格子不整合が続いている場合には、続いてＳＫ成長がキャップ層の上で行われてもよく、このようにして多層の量子ドットが形成され得る。この成長は、分子線エピタキシーまたは有機金属気相成長法（ＭＯＶＰＥ）によって行われ得る。

基板よりも大きい格子定数を有する材料から形成された量子ドットには圧縮歪みがあり、基板よりも小さい格子定数を有する材料から形成された量子ドットには引っ張り歪みがある。この格子不整合は、量子ドットの大きさ、形および密度を決定する上で、重要な役割を果たす。このように、上記ドットの特性は、基板材料とその格子定数を操作することによって、制御可能である。

ＳＫ様式の自己組織化成長を用いた窒化物量子ドットの成長については、文献において詳細に報告されている。量子ドットの特性は、出発基板および成長条件にも大きく左右される。非特許文献４には、プラズマ援用ＭＢＥ（分子線エピタキシー）による、ＡｌＮおよびＧａＮ基板上におけるＩｎＮ量子ドットのＳＫ成長について記載されている。上記成長の格子定数が２次元から３次元への遷移点において劇的に変化し、結果として生じたＩｎＮ量子ドットが完全に緩和したことが述べられている。しかしながら、ＡｌＮまたはＧａＮ基板の表面における歪みは操作されていなかった。

非特許文献５には、ＡｌＮ基板上のＧａＮ量子ドットのＳＫ成長について記載されており、ＧａＮ量子ドットの大きさおよび分布は、成長温度を変化させることによって制御されている。

また、出発基板の特性を用いて、ＳＫモードの量子ドットの成長を制御することも可能である。非特許文献６では、ＡｌＮ基板上の歪みを受けたＡｌ_ｘＧａ_１−ｘＮ上におけるＧａＮドットの成長を、Ａｌ_ｘＧａ_１−ｘＮ層のアルミニウム含有量ｘおよび層厚を操作することによって制御することが明示されている。可塑的に本来の格子定数にまで緩和する層厚として定義されている臨界層厚の下方でＡｌ_ｘＧａ_１−ｘＮ層の層厚を変化させることによって、ＳＫ成長用の基板に可変的な歪みを組み込むことが可能である。反射高速電子回折（ＲＨＥＥＤ）を用いて、成長中の量子ドットにおける面内格子定数およびそれに由来する歪みを監視することによって、量子ドットの成長が、基板との格子不適合のみならず、基板の化学組成にも影響されることが観察さている。

図１は、従来技術において、アルミニウム比率が０．２≦ｘ≦１．０の範囲で増加する場合の、量子ドット特性の変化を表している。図２は、従来技術において、さまざまな層厚を有するＡｌ_ｘＧａ_１−ｘＮ層のアルミニウム含有量が増加する場合の、量子ドットとＡｌ_ｘＧａ_１−ｘＮ基板との間の面内格子定数の差（格子不整合）を表している。ＧａＮとＡｌＮとの間の化学的相違に起因する界面エネルギーが、ＧａＮ量子ドットの成長に影響を及ぼすことが提唱されている。Ａｌ含有量が多い基板については、格子不整合に起因する弾性エネルギーが、ＳＫ成長を左右する。一方、Ａｌ含有量が少ない基板については、ＧａＮとＡｌＮとの間の界面エネルギーが、上記成長を左右する。

Ａｌ_ｘＧａ_１−ｘＮ基板上でＧａＮ量子ドットを操作することによって、圧縮歪みを受けた量子ドットの成長が可能となる。しかしながら、このように成長した量子ドットを多層に積層すると、デバイス全体に歪みが形成されることになる。

特許文献１には、引っ張り歪みを受けた状態で量子ドットを成長させる方法、特にＩｎＰ上で成長した（Ｉｎ，Ｇａ，Ｎ）Ａｓ量子ドットが開示されている。この状況下においては、上記量子ドット材料の格子定数は、基板の格子定数よりも小さい。しかしながら、特許文献１または非特許文献６のいずれかの方法を用いて成長させた多層の量子ドットデバイスは、かなりの歪みを受けるであろう。

米国特許第6992320号明細書（２００６年１月３１日公開）

Y.H. Cho et al., Appl. Phys. Lett. 89 251914（2006） Y. Arakawa. IEEE J. Sel. Top. Quantum. Electron. 8,823（2002） Krishnamurthy et al, APL 83, 1761（2003） C. -H. Shen at al., Thin Solid Films 494, 79-83（2006） B. Daudin et al., Phys. Rev. B. 56 R7069（1997） Y. Hori et al., J. Appl. Phys. 102, 024311（2007） Gallium Nitride (GaN) I Semiconductors and Semimetals Vol. Gallium Nitride (GaN) I, 50, Ed. J. Pankove, T.Moustakas. p148（1998）

窒化物デバイスにおいて歪みが形成されることは、上記デバイスの特性に有害な影響が及ぶことの表れである。図３は、量子ドット層の積層数の増加に対する、ＩｎＧａＮ量子ドットＬＥＤからの出力を示している。５層目までは、層数の増加に伴って出力が直線的に上昇するが、その後、さらに層数を増加した場合には、出力が突如低下する。

このような５層よりも多くの量子ドットを積層したデバイスの性能低下は、デバイス内における歪み形成および量子ドット成長に対する当該歪みの影響に原因がある。図４は、７層のＩｎＧａＮ量子ドット層を含むＬＥＤの発光スペクトルを示している。上記スペクトルは、異なる特性を備えた２つの族の量子ドットの存在を示す、２つの別々のガウス分布に適合する。ソリッドステート照明への利用に適した、ＩｎＧａＮ量子ドットを含む高出力光電子デバイスを実現するために、多層に積層された量子ドット層を含む活性領域が求められている。

したがって、歪みを形成することなく、単層または多層の量子ドット層を成長させることができる方法が求められている。

本発明の半導体デバイスは、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層と、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に配置された（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットと、を備えた半導体デバイスにおいて、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層におけるインジウム比率がゼロでない（１−ｘ−ｙ≠０）ことを特徴としている。

本発明の半導体デバイスでは、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の組成は、０≦ｘ≦１．０であることが好ましい。

本発明の半導体デバイスでは、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の組成は、０≦ｘ≦０．６であることが好ましい。

本発明の半導体デバイスでは、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の組成は、ｙ＝０であることが好ましい。

本発明の半導体デバイスでは、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの組成は、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎであることが好ましい。

本発明の半導体デバイスでは、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの組成は、０≦ｘ≦１．０かつ０≦ｙ≦１．０であることが好ましい。

本発明の半導体デバイスでは、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの組成は、０．７≦ｘ≦０．９５であることが好ましい。

本発明の半導体デバイスでは、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの組成は、ｙ＝０であることが好ましい。

本発明の半導体デバイスでは、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層および上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットを繰り返して形成することによって、積層デバイスが形成されていることが好ましい。

本発明の半導体デバイスでは、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層および上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの層厚および組成は、半導体デバイスにおける全体の歪みがほぼゼロになるように調整されていることが好ましい。

本発明の半導体デバイスは、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの上に形成される障壁層をさらに備えることが好ましい。

本発明の半導体デバイスでは、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットおよび上記障壁層を繰り返して形成することによって、積層デバイスが形成されていることが好ましい。

本発明の半導体デバイスでは、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットおよび上記障壁層の層厚および組成は、半導体デバイスにおける全体の歪みがほぼゼロになるように調整されていることが好ましい。

本発明の半導体デバイスは、組成がＡｌ_ｘＧａ_１−ｘＮであるキャップ層をさらに備えることが好ましい。

本発明の半導体デバイスでは、上記キャップ層の組成は、ｘ＝０であることが好ましい。

本発明の半導体デバイスは、組成がＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎである歪み調整層をさらに備え、上記歪み調整層のインジウム比率がゼロでない（１−ｘ−ｙ≠０）ことが好ましい。

本発明の半導体デバイスは、０≦ｘ≦０．８３かつｙ＝０である、第１のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層と、０．８３≦ｘ≦１．０かつｙ＝０である、第２のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層と、を備えることが好ましい。

本発明の半導体デバイスの製造方法は、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を形成する工程と、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットを形成する工程と、を含み、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層におけるインジウム比率がゼロでない（１−ｘ−ｙ≠０）ことを特徴としている。

本発明の半導体デバイスの製造方法は、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層および上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの層厚および組成を、半導体デバイスにおける全体の歪みがほぼゼロになるように制御する工程を含むことが好ましい。

本発明の半導体デバイスの製造方法は、０≦ｘ≦０．８３かつｙ＝０である、圧縮歪みを受けた上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を成長させる工程を含むことが好ましい。

本発明の半導体デバイスの製造方法は、０．８３≦ｘ≦１．０かつｙ＝０である、引っ張り歪みを受けた上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を成長させる工程を含むことが好ましい。

本発明の半導体デバイスの製造方法は、０≦ｘ≦０．８３かつｙ＝０である、第１のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を成長させる工程と、０．８３≦ｘ≦１．０かつｙ＝０である、第２のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を成長させる工程と、を含むことが好ましい。

本発明の半導体デバイスの製造方法では、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を形成する工程および上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットを形成する工程を繰り返して、積層デバイスを形成することが好ましい。

本発明の半導体デバイスの製造方法では、多層の（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットを有する積層デバイス内で、上記多層のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を歪み調整層として利用する工程を含むことが好ましい。

本発明の半導体デバイスの製造方法では、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの組成は、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎであることが好ましい。

本発明の半導体デバイスの製造方法は、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの上に障壁層を形成する工程を含むことが好ましい。

本発明の半導体デバイスの製造方法では、上記障壁層は、ＧａＮにて構成されていることが好ましい。

本発明の半導体デバイスの製造方法は、組成がＡｌ_ｘＧａ_１−ｘＮであるキャップ層を形成する工程を含むことが好ましい。

従来技術における、さまざまなアルミニウム濃度のＡｌ_ｘＧａ_１−ｘＮ基板の上で成長したＧａＮ量子ドットの高さ、直径、密度を示すグラフである。 従来技術における、さまざまな層厚のＡｌ_ｘＧａ_１−ｘＮ層上で成長したＧａＮ量子ドットのアルミニウム含有量に応じた、面内格子定数の相対的変動における変化を示すグラフである。 量子ドット層数に対する量子ドットＬＥＤ出力を示すグラフである。 ７層の量子ドットを含むＬＥＤの光ルミネッセンスのグラフであって、二つのガウス分布フィット（double Gaussian fit）を示すグラフである。 （Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系の化合物のバンドギャップに対する面内格子定数を示すグラフである。 本発明の一実施形態である、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に配置され、かつ、Ａｌ_ｘＧａ_１−ｘＮ障壁層によってキャップされたＩｎＧａＮ量子ドット層を示す概略図である。 本発明の別の実施形態である、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に配置され、かつ、Ａｌ_ｘＧａ_１−ｘＮ障壁層によってキャップされた多層のＩｎＧａＮ量子ドット層を示す概略図である。 本発明の別の実施形態である、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に配置された、多層のＩｎＧａＮ量子ドット層を示す概略図である。 本発明の別の実施形態である、活性領域内のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に配置されたＩｎＧａＮ量子ドットを含む発光デバイスを示す概略図である。 本発明の別の実施形態である、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に配置された多層のＩｎＧａＮ量子ドットを含む発光ダイオードデバイスであって、当該デバイスの活性領域の上部にさらにＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ歪み調整層が備えられた発光ダイオードデバイスの概略図である。

以下、本発明の実施の形態について図面に基づいて説明するが、本発明はこれに限定されない。なお、同じ機能を有する部材に対しては、同じ符号を付記する。

図６および図７に示すように、本発明は、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの上に配置された（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂを含む半導体デバイスを備えている。本発明は、デバイス全体における歪みが調整可能な単層または多層の（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットを含む半導体デバイスを提供する。本発明は、基礎になるＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの格子定数を操作することによって、（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂの成長を制御する方法を提供する。

図６に示すように、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの層厚および組成は、０≦ｘ≦１．０の組成範囲全体にわたって合わせることが可能であり、このときインジウム比率はゼロではない（１−ｘ−ｙ≠０）。その結果、（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂの成長が制御され、所望の量子ドットの大きさ、形、または分布を実現でき、かつデバイス全体の歪みをゼロに調整することが可能となる。

（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂは、例えば、分子線エピタキシー（ＭＢＥ）または有機金属気相成長法（ＭＯＣＶＤ）のいずれかによるＳＫ成長モード（SK growth mode）を用いて成長させ得る。Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの層厚は、１ｎｍ以上２００ｎｍ以下であり得る。上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂの高さは５０ｎｍよりも低ければよく、１ｎｍ以上５ｎｍ以下でもよい。

Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃは、（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂの上に配置され、当該Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃのバンドギャップは、（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂのバンドギャップよりも大きい。Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃの層厚は、１ｎｍ以上５０ｎｍ以下であり得る。

更なるＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａが、Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃの上に配置されてもよい。また、更なる（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂを、当該Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの上に成長させてもよい。このようにして、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの上で成長した（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂの積層を備えたデバイスを形成することができる。

上記積層内のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａは全て同一であってもよく、上記積層内において後で形成される層については、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの層厚および組成は異なっていてもよい。また、上記積層内の全ての量子ドット層について、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂの大きさ、組成、密度は同一であってもよい。また、上記積層内において後で形成される層については、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂの大きさ、組成、密度は異なっていてもよい。上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの層厚が上記層の臨界層厚よりも薄く、その結果、上記層が上記ＧａＮ基板に対して歪んで成長するように、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａをＧａＮ基板の上に配置してもよい。このように、０≦ｘ≦０．８３かつｙ＝０のアルミニウム含有率で成長したＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａは、圧縮歪みを受けて成長する。一方、０．８３≦ｘ≦１．０かつｙ＝０のアルミニウム含有率で成長したＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａは、引っ張り歪みを受けて成長する。量子ドットデバイス内において、圧縮歪みを受けたＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａと引っ張り歪みを受けたＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの両方が成長することによって、上記デバイスの歪みを調整することが可能となる。

本発明は、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの上に配置された（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂを含むデバイスを提供する。当該デバイスにおいては、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの層厚およびアルミニウム含有率を変更することにより、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂの特性を制御することが可能であり、それと同時に、上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａは、多層の量子ドットデバイスにおける歪み調整層として機能することが可能となる。

図５(非特許文献７)に示すように、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの格子定数は、（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系における他のいかなる化合物よりはるかに大きい数値範囲にわたって変化する。これにより、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの上での量子ドットの成長は、上記材料系からできている他のいかなる基板材料と比較して、はるかに大きな制御を可能とする。上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系からできているいかなる化合物とは異なり、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎは、ＧａＮ基板上で圧縮歪みまたは引っ張り歪みのいずれかを受けて成長可能である。これにより、多層のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａを、多層の量子ドット層を含む構造における歪み調整層として利用することができる。

Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａ上で成長した（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂを組み合わせることによって、ソリッドステート照明（solid-state lighting）への利用に好適な、全可視スペクトルをカバーする発光波長を有する高出力光電子デバイスの製造が可能となる。

本発明のデバイスは、いかなる好適な基板の上に、いかなる好適な手段によって成長させてもよく、当該基板は、いかなる配向のサファイア、ＧａＮまたはＳｉＣを含むが、これらに限定されない。

本発明の第１の実施形態について、図６〜９に基づいて説明する。本発明の第１の実施形態に関して、図９は、（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系にて製造された発光ダイオード８（発光デバイス）の概略を示す。図９の発光ダイオード８は、基板１（例えば、サファイア基板）を備えている。緩衝層２は上記基板１の上に配置され得、当該緩衝層２は、上記（Ａｌ，Ｇａ）Ｎ材料系のいかなる化合物であり得る。上記緩衝層２は、事実上、ｐ型またはｎ型を意図的にドーピングしなくてもよい。図９の発光ダイオードにおいては、上記緩衝層２は、ｎ型のＧａＮである。ｎ型（Ａｌ，Ｇａ，Ｉｎ）Ｎ層３が、緩衝層２の上に配置され得る。

図９の発光ダイオード８は、図６にも示す活性領域４を含み得る。上記活性領域４は、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの上に配置されたＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ量子ドット４ｂを備え得る。

上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの組成は、０≦ｘ≦１であり得る。上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの組成は、インジウム比率がゼロではない（１−ｘ−ｙ≠０）。上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの組成は、０≦ｘ≦０．６かつｙ＝０であることが好ましい。上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａは、圧縮歪みを受けて成長してもよく、引っ張り歪みを受けて成長してもよい。上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの層厚は、１ｎｍ以上２００ｎｍ以下であればよく、１ｎｍ以上５０ｎｍ以下であってもよいが、１０ｎｍよりも薄いことが好ましい。上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａは、意図的にドーピングしなくてもよいし、ｐ型またはｎ型にドーピングしてもよい。上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａは、意図的にドーピングしないことが好ましい。

Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ量子ドット４ｂの組成は、０≦ｘ≦１．０かつ０≦ｙ≦１．０であり、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ量子ドット４ｂは、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮおよびＡｌＧａＩｎＮから構成され得る。Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ量子ドット４ｂの組成は、ｙ＝０かつ０．７≦ｘ≦０．９５であることが好ましい。Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ量子ドット４ｂの大きさは、３次元のそれぞれが５０ｎｍよりも小さくてもよい。Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ量子ドット４ｂの高さは、１２ｎｍより低くてもよく、１ｎｍ以上５ｎｍ以下であることが好ましい。量子ドット４ｂは、意図的にドーピングしなくてもよいし、ｐ型またはｎ型にドーピングしてもよい。本実施形態においては、量子ドット４ｂは、意図的にドーピングしないことが好ましい。Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃは、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ量子ドット４ｂのすぐ後に配置され得る（Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃは、量子ドット４ｂのすぐ後で成長させてもよく、または、１分間以上５分間以下、Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃの成長を阻害してもよい）。

Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃの組成は、０≦ｘ≦１．０であり得る。Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃは、量子ドット４ｂのバンドギャップよりも大きいバンドギャップを有し得る。Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃの組成は、ｘ＝０であることが好ましく、Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃは、ＧａＮから構成されていることが好ましい。

Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃの層厚は、１ｎｍ以上１００ｎｍ以下であればよく、１０ｎｍより薄いことが好ましい。Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃは、意図的にドーピングしなくてもよいし、ｐ型またはｎ型にドーピングしてもよい。本実施形態においては、Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃは、意図的にドーピングしないことが好ましい。本実施形態においては、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａおよびＡｌ_ｘＧａ_１−ｘＮ障壁層４ｃの層厚および組成は、発光ダイオード８における全体の歪みがゼロになるように調整されている。

本実施形態によれば、発光ダイオード８は、多層の量子ドット層を含んでおり、図７に示すように、層４ａ、４ｂ、および４ｃを繰り返し形成して積層５を形成している。活性領域である積層５は、上記デバイス内で１回以上２００回以下繰り返されてもよく、３回以上２０回以下繰り返されることが好ましい。例えば、典型的なＬＥＤ装置（例えば、工業用のＬＥＤ装置）では、積層５が３回以上６回以下繰り返され得、典型的な光検出器では、積層５が２０回まで繰り返され得る。また、その他の装置では、積層５が２００回まで繰り返され得る。

上記積層５の各層におけるＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａは同一であってもよく、組成が異なっていてもよく、層厚が異なっていてもよい。本実施形態においては、上記積層５の各層におけるＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａの層厚と組成は同一である。

上記積層５の各層における（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂは、同一であり得る。また、積層５の各層における（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂは、組成が異なっていてもよく、大きさが異なっていてもよく、密度が異なっていてもよい。本実施形態においては、積層５の各層における（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂは、同一の大きさ、密度および組成を有していることが好ましい。本実施形態においては、層４ａおよび層４ｂの層厚および組成は、積層５における全体の歪みがゼロになるように調整されている。加えて、他の実施形態においては、層４ａ、層４ｂおよび層４ｃの層厚および組成は、積層５における全体の歪みがゼロになるように調整されている。

あるいは、図８において活性領域である積層５ａについて示すように、Ａｌ_ｘＧａ_１−ｘＮ障壁層４ｃを省略して、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａがその下の（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット４ｂと直接接触するように構成することも可能である。

Ａｌ_ｘＧａ_１−ｘＮキャップ層６は、活性領域である積層５の上に配置され得る。Ａｌ_ｘＧａ_１−ｘＮキャップ層６の組成は、０≦ｘ≦１．０であり得、ｘ＝０であることが好ましい。Ａｌ_ｘＧａ_１−ｘＮキャップ層６は、意図的にドーピングしなくてもよいし、ｐ型またはｎ型にドーピングしてもよい。Ａｌ_ｘＧａ_１−ｘＮキャップ層６は、Ｐ型にドーピングされることが好ましい。Ａｌ_ｘＧａ_１−ｘＮキャップ層６の層厚は、１ｎｍ以上１μｍ以下であり得る。Ａｌ_ｘＧａ_１−ｘＮキャップ層６の層厚は、１００ｎｍより薄くてもよく、３０ｎｍより薄いことが好ましい。

活性領域である積層５内の最後のＡｌ_ｘＧａ_１−ｘＮ障壁層４ｃを省略して、最後の（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット層４ｂがＡｌ_ｘＧａ_１−ｘＮキャップ層６と直接接触するように構成することも可能である。

図１０に示す本発明の第２の実施形態では、発光ダイオード９が提示されている。層１、層２、層３および層６は、第１の実施形態で述べた通りである。本実施形態においては、さらに、活性領域である積層５の上に、歪み調整用のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層７が配置されている。

Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層７は、発光ダイオード９内のどこに配置されてもよい。Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層７の組成は、０≦ｘ≦１．０であり得、このときインジウム比率はゼロではない（１−ｘ−ｙ≠０）。Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層７の組成は、０≦ｘ≦０．６かつｙ＝０であることが好ましい。Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層７の層厚は、１ｎｍ以上２００ｎｍ以下であり得、１ｎｍ以上５０ｎｍ以下であってもよく、１０ｎｍよりも薄いことが好ましい。Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層７は、意図的にドーピングしなくてもよいし、ｐ型またはｎ型にドーピングしてもよい。Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層７は、意図的にドーピングしないことが好ましい。Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層７の役割は、発光ダイオード９全体の歪みを調整することである。

本実施形態においては、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層７は、活性領域である積層５における最後のＡｌ_ｘＧａ_１−ｘＮ障壁層４ｃの上に配置されることが好ましい。層４ｂおよび層４ｃについては、第１の実施形態で述べた通りである。

上記活性領域である積層５におけるＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層４ａは、発光ダイオード９の活性領域である積層５における全体の歪みがゼロでないように、層厚は０よりも大きく１０ｎｍ以下であり、組成は０≦ｘ≦１．０である。そして、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層７の層厚および組成は、発光デバイス９全体の歪みがゼロに調整されるようになっている。

本発明については、発光ダイオードの実施形態に基づいて説明してきたが、本発明のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に配置されたＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ量子ドットを含むデバイスは、これら発光ダイオードデバイスに限定されない。本発明は、このような活性領域を含むいかなるデバイスに対しても及び得る。本発明には、半導体レーザー、スピン発光ダイオード、太陽電池、面発光レーザー（ＶＣＳＥＬ）、メモリデバイス、トランジスタ、量子ドットトランジスタ、およびスピントロニクスデバイス等が含まれるが、これらに限定されない。

本発明については、限られた実施形態に基づき、説明してきたが、当業者が、本明細書を解釈、理解した上で、同様の発明や変更をなすのは、明白である。本発明には、以下の請求項に示した範囲に限り、このような同様の発明や変更についてはすべて含まれる。

本発明は、半導体レーザー、発光ダイオード（例えば、スピン発光ダイオード）、太陽電池、面発光レーザー（ＶＣＳＥＬ）、メモリデバイス、トランジスタ、量子ドットトランジスタ、およびスピントロニクスデバイス等に利用することができる。

１ 基板
２ 緩衝層
３ ｎ型（Ａｌ，Ｇａ，Ｉｎ）Ｎ層
４ 活性領域
４ａ Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層
４ｂ （Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドット
４ｃ Ａｌ_ｘＧａ_１−ｘＮ障壁層
５ 積層
５ａ 積層
６ Ａｌ_ｘＧａ_１−ｘＮキャップ層
７ Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層
８ 発光ダイオード
９ 発光ダイオード

Claims (28)

1. Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層と、
   上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に配置された（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットと、を備えた半導体デバイスにおいて、
   上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層におけるインジウム比率がゼロでない（１−ｘ−ｙ≠０）ことを特徴とする半導体デバイス。
2. 上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の組成は、０≦ｘ≦１．０であることを特徴とする請求項１に記載の半導体デバイス。
3. 上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の組成は、０≦ｘ≦０．６であることを特徴とする請求項１に記載の半導体デバイス。
4. 上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の組成は、ｙ＝０であることを特徴とする請求項１〜３のいずれか１項に記載の半導体デバイス。
5. 上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの組成は、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎであることを特徴とする請求項１〜４のいずれか１項に記載の半導体デバイス。
6. 上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの組成は、０≦ｘ≦１．０かつ０≦ｙ≦１．０であることを特徴とする請求項５に記載の半導体デバイス。
7. 上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの組成は、０．７≦ｘ≦０．９５であることを特徴とする請求項５に記載の半導体デバイス。
8. 上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの組成は、ｙ＝０であることを特徴とする請求項５〜７のいずれか１項に記載の半導体デバイス。
9. 上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層および上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットを繰り返して形成することによって、積層デバイスが形成されていることを特徴とする請求項１〜８の何れか１項に記載の半導体デバイス。
10. 上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層および上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの層厚および組成は、半導体デバイスにおける全体の歪みがほぼゼロになるように調整されていることを特徴とする請求項１〜９の何れか１項に記載の半導体デバイス。
11. 上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの上に形成される障壁層をさらに備えることを特徴とする請求項１〜１０のいずれか１項に記載の半導体デバイス。
12. 上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットおよび上記障壁層を繰り返して形成することによって、積層デバイスが形成されていることを特徴とする請求項１１に記載の半導体デバイス。
13. 上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層、上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットおよび上記障壁層の層厚および組成は、半導体デバイスにおける全体の歪みがほぼゼロになるように調整されていることを特徴とする請求項１１または１２に記載の半導体デバイス。
14. 組成がＡｌ_ｘＧａ_１−ｘＮであるキャップ層をさらに備えることを特徴とする請求項１〜１３のいずれか１項に記載の半導体デバイス。
15. 上記キャップ層の組成は、ｘ＝０であることを特徴とする請求項１４に記載の半導体デバイス。
16. 組成がＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎである歪み調整層をさらに備え、
    上記歪み調整層のインジウム比率がゼロでない（１−ｘ−ｙ≠０）ことを特徴とする請求項１〜１５のいずれか１項に記載の半導体デバイス。
17. ０≦ｘ≦０．８３かつｙ＝０である、第１のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層と、
    ０．８３≦ｘ≦１．０かつｙ＝０である、第２のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層と、を備えることを特徴とする請求項９または１２に記載の半導体デバイス。
18. Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を形成する工程と、
    上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットを形成する工程と、を含み、
    上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層におけるインジウム比率がゼロでない（１−ｘ−ｙ≠０）ことを特徴とする半導体デバイスの製造方法。
19. 上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層および上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの層厚および組成を、半導体デバイスにおける全体の歪みがほぼゼロになるように制御する工程を含むことを特徴とする請求項１８に記載の半導体デバイスの製造方法。
20. ０≦ｘ≦０．８３かつｙ＝０である、圧縮歪みを受けた上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を成長させる工程を含むことを特徴とする請求項１８に記載の半導体デバイスの製造方法。
21. ０．８３≦ｘ≦１．０かつｙ＝０である、引っ張り歪みを受けた上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を成長させる工程を含むことを特徴とする請求項１８または１９に記載の半導体デバイスの製造方法。
22. ０≦ｘ≦０．８３かつｙ＝０である、第１のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を成長させる工程と、
    ０．８３≦ｘ≦１．０かつｙ＝０である、第２のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を成長させる工程と、を含むことを特徴とする請求項１８に記載の半導体デバイスの製造方法。
23. Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を形成する工程および上記Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層の上に（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットを形成する工程を繰り返して、積層デバイスを形成することを特徴とする請求項１８〜２２のいずれか１項に記載の半導体デバイスの製造方法。
24. 多層の（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットを有する積層デバイス内で、上記多層のＡｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ層を歪み調整層として利用する工程を含むことを特徴とする請求項２３に記載の半導体デバイスの製造方法。
25. 上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの組成は、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎであることを特徴とする請求項１８〜２４のいずれか１項に記載の半導体デバイスの製造方法。
26. 上記（Ａｌ，Ｇａ，Ｉｎ）Ｎ量子ドットの上に障壁層を形成する工程を含むことを特徴とする請求項１８〜２５のいずれか１項に記載の半導体デバイスの製造方法。
27. 上記障壁層は、ＧａＮにて構成されていることを特徴とする請求項２６に記載の半導体デバイスの製造方法。
28. 組成がＡｌ_ｘＧａ_１−ｘＮであるキャップ層を形成する工程を含むことを特徴とする請求項１８〜２７のいずれか１項に記載の半導体デバイスの製造方法。

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