JPH1140850A - 3族窒化物半導体素子の製造方法 - Google Patents

3族窒化物半導体素子の製造方法

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JPH1140850A
JPH1140850A JP21400397A JP21400397A JPH1140850A JP H1140850 A JPH1140850 A JP H1140850A JP 21400397 A JP21400397 A JP 21400397A JP 21400397 A JP21400397 A JP 21400397A JP H1140850 A JPH1140850 A JP H1140850A
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Abstract

(57)【要約】 【課題】Si基板上に3族窒化物半導体を良好に結晶成長
させること。 【解決手段】n型Si基板1上に,SiドープのAl0.15Ga0.85N
から成る中間層2,SiドープのGaNから成る第1層31とSiド
ープのGa0.80In0.20Nから成る第2層32とが交互に積層さ
れた超格子層3,SiドープのGaNから成る高キャリア濃度
層4,GaNから成るバリア層51とGa0.80In0.20N から成る
井戸層52とが交互に所定周期で積層された多重量子井戸
層5,p型Al0.15Ga0.85Nから成るクラッド層6,p型GaNから
成るコンタクト層7が順次形成されている。コンタクト
層7の上にはCoとAuの蒸着により透光性電極9が形成さ
れ, 基板下面1aにはAl又はAuから成る電極8が形成され
ている。中間層2,超格子層3により基板1との熱膨張係数
の違いによる歪みが吸収されるので,結晶性が向上す
る。又, 基板1の両側に電極8,9を形成できるのでエッチ
ングを要せず,製造効率が向上する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、シリコン(Si)基板
上に形成された3族窒化物半導体素子の製造方法に関す
る。
【0002】
【従来の技術】従来、3族窒化物半導体素子は、サファ
イア基板上にAlN 又はGaN からなるバッファ層を介して
n層、p層又はn層、発光層、p層を結晶成長していた
が、サファイア基板が高価であること、又、サファイア
基板が絶縁性であるので電極を素子の同一面側に形成せ
ざるを得ず、そのためにn層までエッチングを要するこ
と、n層内での電流パスが長くなり、駆動電圧が若干高
くなること、n電極、p電極のそれぞれに対してワイヤ
ボンディングが必要(合計2本)であること等の問題が
ある。そのために、導電性であるSi基板の適用が望まれ
ていた。しかし、Si基板上にAlN を介することで3族窒
化物半導体のエピタキシャル成長が可能となるが、基板
とAlN との熱膨張係数の違いによりクラックを生ずると
いう問題があった。この問題を解決するために、例えば
特開平8-56015 号公報に開示されている技術がある。こ
の技術は、図3に示されるように、Si基板11をメタン
ガス雰囲気中で熱処理することによりSi基板11の表面
を炭化し、基板11内にSiからSiCに連続的に変化したS
iC 層12を形成し、SiC 層12上にバッファ層としてG
aNから成る非晶質層13を膜厚約200nm 程度形成し、非
晶質層13上に上にGaN から成る単結晶層14を形成す
るものである。
【0003】
【発明が解決しようとする課題】しかしながら、SiC 上
へのGaN の形成は困難であり、又、非晶質層13を、サ
ファイア基板上に形成されるGaN 非晶質層と同等の品質
を有するものを得ることは困難である。従って、Si基板
上において、素子を形成できる程の良質なAlGaInN 半導
体は未だ得られていない。
【0004】本発明の目的は、上記課題に鑑み、Si基板
上に3族窒化物半導体を良好に結晶成長させることで、
Si基板を用いた素子の特性を改善することである。
【0005】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項1に記載の手段によれば、Si基板上に(Al
X1Ga1-X1)Y1In1-Y1N(0≦X1≦1,0≦Y1≦1)から成る第1
層と、(AlX2Ga1-X2)Y2In1-Y2N(0≦X2≦1,0≦Y2≦1)から
成る第2層とが、交互に積層された超格子層が形成さ
れ、この超格子層上に一般式(AlX3Ga1-X3)Y3In1-Y3N(0
≦X3≦1,0≦Y3≦1)で表される複数の層から成る素子層
が形成される。尚、ここでいう素子層とは、発光層やト
ランジスタ機能を有する素子なども含む。このように、
Si基板上に、3族窒化物半導体から成る第1層と第2層
とが積層された超格子層上に素子層を形成することによ
り、基板との熱膨張係数の違いによる歪みを超格子層で
吸収することができ、クラックの発生を防止し、超格子
層上に形成される素子層の結晶性が向上し、高品質な半
導体素子を得ることができる。
【0006】請求項2に記載の手段によれば、基板と超
格子層との間に単結晶の (AlX4Ga1-X4) Y4In1-Y4N(0≦X
4≦1,0≦Y4≦1)から成る中間層を形成することにより、
基板との熱膨張係数の違いによる歪みを中間層と超格子
層とで吸収できるので、結晶性がより向上する。
【0007】請求項3に記載の手段によれば、第1層を
GaN で構成し、第2層をGaY5In1-Y5N (0≦Y5<1)で構成
することにより、超格子層による歪みの吸収をより効果
的に行える。又、請求項4に記載の手段の如く、中間層
の組成をAlX5Ga1-X5N (0≦X5≦1)とすることにより、中
間層による歪みの吸収をより効果的に行える。
【0008】請求項5に記載の手段によれば、Siドープ
により超格子層がn型にされることで、それら各層が低
抵抗化されるので、素子の駆動電圧を低減できる。又、
基板の裏面に電極を形成できる。又、請求項6に記載の
手段の如く、Siドープにより超格子層及び中間層がn型
にされることで、それら各層が低抵抗化されるので、素
子の駆動電圧をより低減できる。又、基板の裏面に電極
を形成できる。
【0009】請求項7に記載の手段によれば、素子層の
最上層に第1の電極が形成され、基板の裏面に第2の電
極が形成されることにより、基板の両側に電極を設ける
ことができるので、従来のように基板の同一側に電極を
設けてエッチングする必要がなく、製造工程が簡素化で
きる。又、半導体層内での電流パスが短縮されるので、
駆動電圧をより低減できる。さらに、ワイヤボンディン
グ数を半減できる。
【0010】請求項8に記載の手段によれば、2族元素
のドープにより超格子層がp型にされることで、それら
各層が低抵抗化される。これにより、素子の駆動電圧を
軽減できると共に、光取出側の層の端の一部に小さく第
1の電極を形成できるので、その電極を非透光性とする
ことができる。又、請求項9に記載の手段の如く、2族
元素のドープにより超格子層及び中間層がp型にされる
ことで、それら各層が低抵抗化される。これにより、素
子の駆動電圧をより低減できると共に、第1の電極に非
透光性電極を用いることができる。
【0011】請求項10に記載の手段によれば、中間層
の組成を0<X5≦0.4とすることで、より良質な結晶性を
得ることができる。
【0012】請求項11に記載の手段によれば、素子層
を、バリア層と井戸層とが交互に所定周期で積層された
多重量子井戸構造とすることで、高発光強度を得ること
ができる。
【0013】
【発明の実施の形態】以下、本発明を具体的な実施例に
基づいて説明する。図1は、Si基板1上に形成されたGa
N 系化合物半導体で形成された発光素子10の模式的な
断面構成図である。n型Si基板1の上にはSiドープのAl
0.15Ga0.85N から成る膜厚約20nmの単結晶の中間層2が
設けられ、その上にはSiドープの膜厚約35ÅのGaN から
成る第1層31とSiドープの膜厚約35ÅのGa0.80In0.20
N から成る第2層32とが交互に所定周期で積層された
超格子層3が設けられている。この超格子層3の上に、
SiドープのGaN から成る膜厚約4.0 μmの高キャリア濃
度層4が形成されている。この高キャリア濃度層4の上
には、膜厚約35ÅのGaN から成るバリア層51と膜厚約
35ÅのGa0.80In0.20N から成る井戸層52とが交互に所
定周期で積層されたMQW構造の多重量子井戸層(発光
層)5が形成されている。バリア層51は6層、井戸層
52は5層で構成されている。多重量子井戸層5の上に
はp型Al0.15Ga0.85N から成る膜厚約50nmのクラッド層
6が形成されている。さらに、クラッド層6の上にはp
型GaN から成る膜厚約100nm のコンタクト層7が形成さ
れている。高キャリア濃度層3からコンタクト層7まで
が発光素子を形成している素子層である。又、コンタク
ト層7の上には金属蒸着による透光性の電極(第1の電
極)9が形成され、基板1の裏面1a上には電極(第2
の電極)8が形成されている。透光性の電極9は、コン
タクト層7に接合する膜厚約40Åのコバルト(Co)と、こ
のCoに接合する膜厚約60Åの金(Au)とで構成されてい
る。電極8は膜厚約1μmのアルミニウム(Al)又はAuで
構成されている。
【0014】次に、この発光素子10の製造方法につい
て説明する。発光素子10は、有機金属気相成長法(以
下「MOVPE」と略す)による気相成長により製造さ
れた。用いられたガスは、アンモニア(NH3) 、キャリア
ガス(H2,N2) 、トリメチルガリウム(Ga(CH3)3)(以下
「TMG 」と記す)、トリメチルアルミニウム(Al(CH3)3)
(以下「TMA 」と記す)、トリメチルインジウム(In(CH
3)3)(以下「TMI 」と記す)、シラン(SiH4)とシクロペ
ンタジエニルマグネシウム(Mg(C5H5)2) (以下「CP2Mg
」と記す)である。
【0015】まず、フッ酸系溶液(HF:H2O=1:1)を用いて
洗浄した (111)面又は (100)面を主面としたn−Si基板
1をMOVPE装置の反応室に載置されたサセプタに装
着する。次に、常圧でH2を流速2 liter/分で約10分間反
応室に流しながら温度1150℃で基板1をベーキングし
た。次に、基板1の温度を1150℃に保持し、N2又はH2
10liter/分、NH3 を10liter/分、TMG を1.0 ×10-4モル
/分、TMA を1.0 ×10-4モル/分、H2ガスにより0.86pp
m に希釈されたシランを20×10-8モル/分で供給し、膜
厚約20nm、Si濃度1.0 ×1018/cm3のAl0.15Ga0.85N から
成る中間層2を形成した。
【0016】次に、基板1の温度を600 ℃にしてN2又は
H2を20liter/分、NH3 を10liter/分、TMG を2.0 ×10-4
モル/分、H2ガスにより0.86ppm に希釈されたシランを
20×10-8モル/分で供給して、膜厚約35ÅのGaN から成
る第1層31を形成した。次に、同一温度で、N2又は
H2、NH3 、シランの供給量を一定として、TMG を7.2 ×
10-5モル/分、TMI を0.19×10-4モル/分で供給して、
膜厚約35ÅのGa0.80In0.20N から成る第2層32を形成
した。さらに、第1層31と第2層32を同一条件で3
0周期形成し、その上に第1層31を形成した。このよ
うにして30周期の超格子層3を形成した。次に、基板
1の温度を1150℃に保持し、H2を20liter/分、NH3 を10
liter/分、TMG を1.7 ×10-4モル/分、H2ガスにより0.
86ppm に希釈されたシランを20×10-8モル/分で供給
し、膜厚約4.0 μm、電子濃度2 ×1018/cm3、Si濃度4
×1018/cm3のGaN から成る高キャリア濃度層4を形成し
た。
【0017】上記の高キャリア濃度層4を形成した後、
基板1の温度を900 ℃にしてN2又はH2を20liter/分、NH
3 を10liter/分、TMG を2.0 ×10-4モル/分で供給し
て、膜厚約35ÅのGaN から成るバリア層51を形成し
た。次に、基板1の温度を600 ℃まで低下させ、N2又は
H2、NH3 の供給量を一定として、TMG を7.2 ×10-5モル
/分、TMI を0.19×10-4モル/分で供給して、膜厚約35
ÅのGa0.80In0.20N から成る井戸層52を形成した。さ
らに、バリア層51と井戸層52を同一条件で5周期形
成し、その上にバリア層51を形成した。このようにし
て5周期の多重量子井戸層5を形成した。
【0018】次に、基板1の温度を1100℃に保持し、N2
又はH2を10liter/分、NH3 を10liter/分、TMG を1.0 ×
10-4モル/分、TMA を1.0 ×10-4モル/分、CP2Mg を2
×10-5モル/分で供給して、膜厚約50nm、濃度5 ×1019
/cm3のマグネシウム(Mg)をドープしたp型Al0.15Ga0.85
N から成るクラッド層6を形成した。次に、基板1の温
度を1100℃に保持し、N2又はH2を20liter/分、NH3 を10
liter/分、TMG を1.12×10-4モル/分、CP2Mg を2 ×10
-5モル/分で供給して、膜厚約100nm 、濃度5 ×1019/c
m3のMgをドープしたp型GaN から成るコンタクト層7を
形成した。
【0019】次に、コンタクト層7上にフォトレジスト
を塗布し、フォトリソグラフによりコンタクト層7上の
電極形成部分のフィトレジストを除去して窓を形成し、
コンタクト層7を露出させる。露出させたコンタクト層
7の上に、10-6Torrオーダ以下の高真空に排気した後、
Coを膜厚約40Åに成膜し、このCo上にAuを膜厚約60Åに
成膜する。次に、試料を蒸着装置から取り出し、リフト
オフ法によりフォトレジスト上に堆積したCoとAuとを除
去し、コンタクト層7に対する透光性の電極9を形成す
る。
【0020】この後、試料雰囲気を真空ポンプで排気
し、O2ガスを供給して圧力3Paとし、その状態で雰囲気
温度を約550 ℃にして、3分程度、加熱し、コンタクト
層7、クラッド層6をp型低抵抗化すると共にコンタク
ト層7と電極9との合金化処理を行った。次に、基板1
の裏面1a上にフォトレジストを塗布し、フォトリソグ
ラフィにより電極形成領域に窓を形成し、10-6Torrオー
ダ以下の高真空に排気した後、膜厚約1μmのAl又はAu
を蒸着する。この後、フォトレジストを除去することに
より、基板1の裏面1a上に電極8が形成される。
【0021】上記に示されるように、Si基板1上にSiド
ープのAl0.15Ga0.85N から成る中間層2と、Siドープの
GaN から成る第1層31とSiドープのGa0.80In0.20N か
ら成る第2層32とから成る超格子層3を順次積層する
ことにより、基板1との熱膨張係数の違いによる歪みを
それら各層で吸収することができるので、クラックが発
生することがない。よって、結晶性が向上し、高品質な
発光素子10を得ることができる。又、導電性であるSi
基板1を用いることで、基板1の両側に電極8、9を設
けることができるので、従来のように絶縁性基板を用い
てn層までエッチングを行い、同一側に電極を設ける場
合に比べて製造工程が簡略化され、生産性が向上する。
又、基板1の裏面と最上層に、それぞれ電極8、9を設
けることで、電流パスが短縮され、駆動電圧を低減でき
る。又、中間層2及び超格子層3がSiドープの導電性と
することも、駆動電圧の低減に寄与できる。又、このよ
うにして形成された発光素子10のワイヤボンディング
が低減される。従来では、図2(b)に示されるよう
に、絶縁性基板を用いるので発光素子20の同一側に電
極が設けられ、発光素子20を平坦部204に載置し、
各電極とリードフレーム201、201との間をワイヤ
ボンディングする必要があった。本実施例では、図2
(a)に示されるように、平坦部204上に発光素子1
0を載置することで、電極8とリードフレーム201と
が電気的に接続するので、ワイヤボンディングは電極9
とリードフレーム202との間だけで十分である。
【0022】上記実施例において、中間層2を設けず、
Si基板1上に直接超格子層3を形成し、その上に素子層
を形成してもよい。又、上記実施例において、Si基板
1、中間層2及び超格子層3をn型としたが、p型Si基
板を用い、中間層2及び超格子層3をマグネシウム(Mg)
などの2族元素のドーピングによりp型にしてもよい。
又、中間層2はノンドープでもよい。これにより、コン
タクト層7上に、その層の隅に小さな電極9を形成すれ
ばよく、その電極は透光性とする必要がない。又、中間
層2の組成をAl0.15Ga0.85Nとしたが、(AlX4Ga1-X4)Y4I
n1-Y4N(0≦X4≦1,0≦Y4≦1)を満たしていればよく、望
ましくは、0<X4≦0.4,Y4=1であればよい。又、第1層
31及び第2層3の形成温度を600 ℃にしたが、400 〜
800 ℃の範囲であればよい。又、第1層31の組成をGa
N としたが、(AlX1Ga1-X1)Y1In1-Y1N(0≦X1≦1,0≦Y1≦
1)を満たしていればよい。又、第2層32の組成をGa
0.80In0.20N としたが、(AlX2Ga1-X2)Y2In1-Y2N(0≦X2
≦1,0≦Y2≦1,X1≠X2,又はY1≠Y2)を満たしていればよ
い。又、超格子層3は、第1層31と第2層32とが交
互に31周期積層された構成としたが、必要な周期だけ
或いは非周期で積層してよい。又、バリア層51の組成
をGaNとし、井戸層52の組成をGa0.80In0.20Nとした
が、それら各層は(AlX3Ga1-X3)Y3In1-Y3N(0≦X3≦1,0≦
Y3≦1)を満たしていればよい。又、多重量子井戸層5
は、必要な周期だけバリア層51と井戸層52を積層し
てよい。又、発光層として多重量子井戸層5を設けた
が、SQW構造でもよい。又、発光層以外のトランジス
タ機能など他の機能を有する素子層を設けた構成として
もよい。本発明はLEDやLDなどの発光素子や受光素
子、トランジスタなどのスイッチング素子に適用でき
る。
【図面の簡単な説明】
【図1】本発明の具体的な実施例に係わる3族窒化物半
導体素子の構造を示した模式図。
【図2】3族窒化物半導体素子をリードフレーム上に載
置した状態を示した模式図。
【図3】従来のSi基板上に形成された3族窒化物半導体
素子の構造を示した模式図。
【符号の説明】
1 シリコン基板 2 中間層 3 超格子層 4 高キャリア濃度層 5 多重量子井戸層 6 クラッド層 7 コンタクト層 8、9 電極 10 発光素子 31 第1層 32 第2層 51 バリア層 52 井戸層

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 シリコン(Si)から成る基板上に形成され
    た3族窒化物半導体素子の製造方法において、 前記基板上に、(AlX1Ga1-X1)Y1In1-Y1N(0≦X1≦1,0≦Y1
    ≦1)から成る第1層と、(AlX2Ga1-X2)Y2In1-Y2N(0≦X2
    ≦1,0≦Y2≦1)から成る第2層とが、交互に積層された
    超格子層を形成し、 前記超格子層の上に一般式(AlX3Ga1-X3)Y3In1-Y3N(0≦X
    3≦1,0≦Y3≦1)で表される複数の層から成る素子層を形
    成することを特徴とする3族窒化物半導体素子の製造方
    法。
  2. 【請求項2】 前記基板と前記超格子層との間に、単結
    晶の(AlX4Ga1-X4)Y4In1-Y4N(0≦X4≦1,0≦Y4≦1)から成
    る中間層を形成することを特徴とする請求項1に記載の
    3族窒化物半導体素子の製造方法。
  3. 【請求項3】 前記第1層はGaNから成り、前記第2層
    はGaY5In1-Y5N(0≦Y5<1)から成ることを特徴とする請
    求項1又は2に記載の3族窒化物半導体素子の製造方
    法。
  4. 【請求項4】 前記中間層はAlX5Ga1-X5N (0≦X5≦1)か
    ら成ることを特徴とする請求項2又は3に記載の3族窒
    化物半導体素子の製造方法。
  5. 【請求項5】 前記超格子層は、シリコン(Si)がドープ
    されたn型伝導形であることを特徴とする請求項1乃至
    4のいずれか1項に記載の3族窒化物半導体素子の製造
    方法。
  6. 【請求項6】 前記超格子層及び前記中間層は、シリコ
    ン(Si)がドープされたn型伝導形であることを特徴とす
    る請求項2又は5に記載の3族窒化物半導体素子の製造
    方法。
  7. 【請求項7】 前記素子層の最上層に第1の電極を形成
    し、前記基板の裏面に第2の電極を形成することを特徴
    とする請求項1乃至6のいずれか1項に記載の3族窒化
    物半導体素子の製造方法。
  8. 【請求項8】 前記超格子層は、2族元素がドープされ
    たp型伝導形であることを特徴とする請求項1、3、4
    のいずれか1項に記載の3族窒化物半導体素子の製造方
    法。
  9. 【請求項9】 前記超格子層及び前記中間層は、2族元
    素がドープされたp型伝導形であることを特徴とする請
    求項2乃至4のいずれか1項に記載の3族窒化物半導体
    素子の製造方法。
  10. 【請求項10】 前記中間層の組成は、0<X5≦0.4であ
    ることを特徴とする請求項4に記載の3族窒化物半導体
    素子の製造方法。
  11. 【請求項11】 前記素子層が、バリア層と井戸層とが
    交互に所定周期で積層された多重量子井戸構造を有する
    ことを特徴とする請求項1乃至10のいずれか1項に記
    載の3族窒化物半導体素子の製造方法。
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Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274376A (ja) * 2000-03-24 2001-10-05 Furukawa Electric Co Ltd:The 低抵抗GaN系緩衝層
JP2002208729A (ja) * 2001-01-11 2002-07-26 Sanken Electric Co Ltd 発光素子及びその製造方法
US6500689B2 (en) * 1996-11-29 2002-12-31 Toyoda Gosei Co., Ltd. Process for producing GaN related compound semiconductor
JP2003037287A (ja) * 2001-07-26 2003-02-07 Sanken Electric Co Ltd 発光素子
WO2002097904A3 (en) * 2001-05-30 2003-02-20 Cree Inc Group iii nitride based light emitting diode structures with a quantum well and superlattice
US6531716B2 (en) 2000-04-21 2003-03-11 Showa Denko Kabushiki Kaisha Group-III nitride semiconductor light-emitting device and manufacturing method for the same
JP2003077835A (ja) * 2001-09-06 2003-03-14 Ngk Insulators Ltd Iii族窒化物素子及びiii族窒化物エピタキシャル基板
EP1401027A1 (en) * 2001-05-30 2004-03-24 Cree, Inc. Group III nitride based light emitting diode with a superlattice structure
US6872967B2 (en) 2000-03-24 2005-03-29 Sanyo Electric Co., Ltd. Nitride-based semiconductor device and manufacturing method thereof
JP2006060074A (ja) * 2004-08-20 2006-03-02 Sumitomo Electric Ind Ltd AlN結晶の表面処理方法、AlN結晶基板、エピタキシャル層付AlN結晶基板および半導体デバイス
JP2006310362A (ja) * 2005-04-26 2006-11-09 Sumitomo Electric Ind Ltd Iii族窒化物結晶の表面処理方法、iii族窒化物結晶基板、エピタキシャル層付iii族窒化物結晶基板および半導体デバイス
WO2007052840A1 (en) * 2005-11-07 2007-05-10 Showa Denko K.K. Semiconductor light-emitting diode
JP2007149713A (ja) * 2005-11-07 2007-06-14 Showa Denko Kk 半導体発光ダイオード
JP2010047463A (ja) * 2009-06-09 2010-03-04 Sumitomo Electric Ind Ltd Iii族窒化物結晶基板、エピタキシャル層付iii族窒化物結晶基板および半導体デバイス
US7692182B2 (en) 2001-05-30 2010-04-06 Cree, Inc. Group III nitride based quantum well light emitting device structures with an indium containing capping structure
JP2011077547A (ja) * 2010-12-20 2011-04-14 Sumitomo Electric Ind Ltd 半導体デバイスの製造方法およびiii族窒化物結晶基板
US8344398B2 (en) 2007-01-19 2013-01-01 Cree, Inc. Low voltage diode with reduced parasitic resistance and method for fabricating
US8507924B2 (en) 2004-07-02 2013-08-13 Cree, Inc. Light emitting diode with high aspect ratio submicron roughness for light extraction and methods of forming
US8519437B2 (en) 2007-09-14 2013-08-27 Cree, Inc. Polarization doping in nitride based diodes
US8575592B2 (en) 2010-02-03 2013-11-05 Cree, Inc. Group III nitride based light emitting diode structures with multiple quantum well structures having varying well thicknesses
US8679876B2 (en) 2006-11-15 2014-03-25 Cree, Inc. Laser diode and method for fabricating same
US9012937B2 (en) 2007-10-10 2015-04-21 Cree, Inc. Multiple conversion material light emitting diode package and method of fabricating same
US9076913B2 (en) 2011-06-21 2015-07-07 Toyoda Gosei Co., Ltd. Group iii nitride semiconductor light-emitting element
US9129977B2 (en) * 2000-08-04 2015-09-08 The Regents Of The University Of California Method of controlling stress in group-III nitride films deposited on substrates
US9337381B2 (en) 2013-10-21 2016-05-10 Samsung Electronics Co., Ltd. Semiconductor buffer structure, semiconductor device including the semiconductor buffer structure, and method of manufacturing the semiconductor device using the semiconductor buffer structure
JP2016092169A (ja) * 2014-11-04 2016-05-23 エア・ウォーター株式会社 半導体装置およびその製造方法
JPWO2019188318A1 (ja) * 2018-03-26 2021-04-08 パナソニック株式会社 半導体発光素子
CN113451459A (zh) * 2020-11-02 2021-09-28 重庆康佳光电技术研究院有限公司 发光二极管、外延结构及其制作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102002898B1 (ko) 2012-09-04 2019-07-23 삼성전자 주식회사 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자

Cited By (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6500689B2 (en) * 1996-11-29 2002-12-31 Toyoda Gosei Co., Ltd. Process for producing GaN related compound semiconductor
US6573117B2 (en) 1996-11-29 2003-06-03 Toyoda Gosei Co., Ltd. GaN related compound semiconductor and process for producing the same
US6872967B2 (en) 2000-03-24 2005-03-29 Sanyo Electric Co., Ltd. Nitride-based semiconductor device and manufacturing method thereof
JP2001274376A (ja) * 2000-03-24 2001-10-05 Furukawa Electric Co Ltd:The 低抵抗GaN系緩衝層
US6531716B2 (en) 2000-04-21 2003-03-11 Showa Denko Kabushiki Kaisha Group-III nitride semiconductor light-emitting device and manufacturing method for the same
US9129977B2 (en) * 2000-08-04 2015-09-08 The Regents Of The University Of California Method of controlling stress in group-III nitride films deposited on substrates
US9691712B2 (en) 2000-08-04 2017-06-27 The Regents Of The University Of California Method of controlling stress in group-III nitride films deposited on substrates
JP2002208729A (ja) * 2001-01-11 2002-07-26 Sanken Electric Co Ltd 発光素子及びその製造方法
US7312474B2 (en) 2001-05-30 2007-12-25 Cree, Inc. Group III nitride based superlattice structures
JP2012070009A (ja) * 2001-05-30 2012-04-05 Cree Inc 量子井戸と超格子とを有するiii族窒化物系発光ダイオード構造
US6958497B2 (en) 2001-05-30 2005-10-25 Cree, Inc. Group III nitride based light emitting diode structures with a quantum well and superlattice, group III nitride based quantum well structures and group III nitride based superlattice structures
US8546787B2 (en) 2001-05-30 2013-10-01 Cree, Inc. Group III nitride based quantum well light emitting device structures with an indium containing capping structure
US9054253B2 (en) 2001-05-30 2015-06-09 Cree, Inc. Group III nitride based quantum well light emitting device structures with an indium containing capping structure
US9112083B2 (en) 2001-05-30 2015-08-18 Cree, Inc. Group III nitride based light emitting diode structures with a quantum well and superlattice, group III nitride based quantum well structures and group III nitride based superlattice structures
US8227268B2 (en) 2001-05-30 2012-07-24 Cree, Inc. Methods of fabricating group III nitride based light emitting diode structures with a quantum well and superlattice, group III nitride based quantum well structures and group III nitride based superlattice structures
CN100350637C (zh) * 2001-05-30 2007-11-21 克里公司 具有量子阱和超晶格的基于ⅲ族氮化物的发光二极管结构
JP2012070008A (ja) * 2001-05-30 2012-04-05 Cree Inc 量子井戸と超格子とを有するiii族窒化物系発光ダイオード構造
EP2075855A3 (en) * 2001-05-30 2009-09-30 Cree, Inc. Group III nitride based light emitting diode with a superlattice structure
JP2009260398A (ja) * 2001-05-30 2009-11-05 Cree Inc 量子井戸と超格子とを有するiii族窒化物系発光ダイオード構造
WO2002097904A3 (en) * 2001-05-30 2003-02-20 Cree Inc Group iii nitride based light emitting diode structures with a quantum well and superlattice
US7692182B2 (en) 2001-05-30 2010-04-06 Cree, Inc. Group III nitride based quantum well light emitting device structures with an indium containing capping structure
EP1401027A1 (en) * 2001-05-30 2004-03-24 Cree, Inc. Group III nitride based light emitting diode with a superlattice structure
US8044384B2 (en) 2001-05-30 2011-10-25 Cree, Inc. Group III nitride based quantum well light emitting device structures with an indium containing capping structure
JP2003037287A (ja) * 2001-07-26 2003-02-07 Sanken Electric Co Ltd 発光素子
JP2003077835A (ja) * 2001-09-06 2003-03-14 Ngk Insulators Ltd Iii族窒化物素子及びiii族窒化物エピタキシャル基板
US8507924B2 (en) 2004-07-02 2013-08-13 Cree, Inc. Light emitting diode with high aspect ratio submicron roughness for light extraction and methods of forming
JP2006060074A (ja) * 2004-08-20 2006-03-02 Sumitomo Electric Ind Ltd AlN結晶の表面処理方法、AlN結晶基板、エピタキシャル層付AlN結晶基板および半導体デバイス
JP2006310362A (ja) * 2005-04-26 2006-11-09 Sumitomo Electric Ind Ltd Iii族窒化物結晶の表面処理方法、iii族窒化物結晶基板、エピタキシャル層付iii族窒化物結晶基板および半導体デバイス
KR100992499B1 (ko) * 2005-11-07 2010-11-08 쇼와 덴코 가부시키가이샤 반도체 발광 다이오드
JP2007149713A (ja) * 2005-11-07 2007-06-14 Showa Denko Kk 半導体発光ダイオード
US8299451B2 (en) 2005-11-07 2012-10-30 Showa Denko K.K. Semiconductor light-emitting diode
WO2007052840A1 (en) * 2005-11-07 2007-05-10 Showa Denko K.K. Semiconductor light-emitting diode
US8679876B2 (en) 2006-11-15 2014-03-25 Cree, Inc. Laser diode and method for fabricating same
US8344398B2 (en) 2007-01-19 2013-01-01 Cree, Inc. Low voltage diode with reduced parasitic resistance and method for fabricating
US9041139B2 (en) 2007-01-19 2015-05-26 Cree, Inc. Low voltage diode with reduced parasitic resistance and method for fabricating
US8519437B2 (en) 2007-09-14 2013-08-27 Cree, Inc. Polarization doping in nitride based diodes
US9012937B2 (en) 2007-10-10 2015-04-21 Cree, Inc. Multiple conversion material light emitting diode package and method of fabricating same
JP2010047463A (ja) * 2009-06-09 2010-03-04 Sumitomo Electric Ind Ltd Iii族窒化物結晶基板、エピタキシャル層付iii族窒化物結晶基板および半導体デバイス
US8575592B2 (en) 2010-02-03 2013-11-05 Cree, Inc. Group III nitride based light emitting diode structures with multiple quantum well structures having varying well thicknesses
JP2011077547A (ja) * 2010-12-20 2011-04-14 Sumitomo Electric Ind Ltd 半導体デバイスの製造方法およびiii族窒化物結晶基板
US9076913B2 (en) 2011-06-21 2015-07-07 Toyoda Gosei Co., Ltd. Group iii nitride semiconductor light-emitting element
US9337381B2 (en) 2013-10-21 2016-05-10 Samsung Electronics Co., Ltd. Semiconductor buffer structure, semiconductor device including the semiconductor buffer structure, and method of manufacturing the semiconductor device using the semiconductor buffer structure
JP2016092169A (ja) * 2014-11-04 2016-05-23 エア・ウォーター株式会社 半導体装置およびその製造方法
JPWO2019188318A1 (ja) * 2018-03-26 2021-04-08 パナソニック株式会社 半導体発光素子
CN113451459A (zh) * 2020-11-02 2021-09-28 重庆康佳光电技术研究院有限公司 发光二极管、外延结构及其制作方法
CN113451459B (zh) * 2020-11-02 2022-05-13 重庆康佳光电技术研究院有限公司 发光二极管、外延结构及其制作方法

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