KR101901932B1 - 이종 기판, 질화물 반도체 발광 소자 및 그 제조 방법 - Google Patents

이종 기판, 질화물 반도체 발광 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 발광 소자에 관한 것으로 특히, 이종 기판, 질화물 반도체 발광 소자 및 그 제조 방법에 관한 것이다. 이러한 본 발명은, 실리콘 반도체를 포함하는 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하고, 질화물 반도체를 포함하는 제 1반도체층; 상기 질화물계 반도체층 상에 위치하고 제 1도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 제 2반도체층; 및 상기 제 1반도체층과 제 2반도체층 사이에 위치하고, 적어도 한 층의 응력 보상층 및 상기 제 1도핑 농도와 같거나 낮은 제 2도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 적어도 한 층의 제 3반도체층을 포함하는 응력 제어 구조를 포함하여 구성될 수 있다.

Description

이종 기판, 질화물 반도체 발광 소자 및 그 제조 방법 {Substrate having heterostructure, nitride-based semiconductor light emitting device and method for manufacturing the same}
본 발명은 발광 소자에 관한 것으로 특히, 이종 기판, 질화물 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
발광 다이오드(light emitting diode; LED)로 대표되는 발광 소자는 전기 에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드를 주기율표상에서 3족과 5족의 원소가 화합하여 생성될 수 있는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자 소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색 발광 소자, 녹색 발광 소자, 자외선 발광 소자 등은 상용화되어 널리 사용되고 있다.
이러한 질화물 반도체를 이용한 발광 소자는 사파이어나 실리콘 카바이드(SiC)와 같은 물질의 이종 기판 상에 주로 구현이 되는데, 최근 실리콘 기판과 같은 전도성을 가지는 기판 상에 질화물 반도체를 이용한 발광 소자를 구현하는 기술이 시도되고 있다.
이와 같은 실리콘 반도체는 질화물 반도체와 열팽창 계수 및 격자 상수 차이로 인하여 두꺼운 질화물 반도체 막을 성장하는데 한계를 가지며, 도펀트를 늘려서 전도성을 향상시키는데 있어서 큰 제약을 가질 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 실리콘 반도체를 이용한 이종 기판을 제작함에 있어서, 응력에 의한 크랙의 발생을 최소화하면서 적정 두께 및 전도성을 구현할 수 있는 제공하기 위한 것이다.
상기 기술적 과제를 이루기 위한 제 1관점으로서, 본 발명은, 실리콘 반도체를 포함하는 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하고, 질화물 반도체를 포함하는 제 1반도체층; 상기 질화물계 반도체층 상에 위치하고 제 1도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 제 2반도체층; 및 상기 제 1반도체층과 제 2반도체층 사이에 위치하고, 적어도 한 층의 응력 보상층 및 상기 제 1도핑 농도와 같거나 낮은 제 2도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 적어도 한 층의 제 3반도체층을 포함하는 응력 제어 구조를 포함하여 구성될 수 있다.
상기 기술적 과제를 이루기 위한 제 2관점으로서, 본 발명은, 실리콘 반도체 기판 상에 핵 성성층을 형성하는 단계; 상기 핵 생성층 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 질화물 반도체를 포함하는 제 1반도체층을 형성하는 단계; 상기 제 1반도체층 상에 적어도 한 층의 응력 보상층 및 제 1도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 적어도 한 층의 제 2반도체층을 포함하는 응력 제어 구조를 형성하는 단계; 상기 응력 제어 구조 상에 상기 제 1도핑 농도보다 큰 제 2도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 제 3반도체층을 형성하는 단계; 상기 제 3반도체층 상에 위치하는 활성층; 및 상기 활성층 상에 제 2전도성의 질화물 반도체를 포함하는 제 4반도체층을 형성하는 단계를 포함하여 구성될 수 있다.
상기 기술적 과제를 이루기 위한 제 3관점으로서, 본 발명은, 도전성 지지층; 상기 도전성 지지층 상에 위치하는 결합 금속층; 상기 결합 금속층 상에 위치하는 제 1전극; 상기 제 1전극 상에 위치하고, 제 1전도성의 질화물 반도체를 포함하는 제 1반도체층; 상기 제 1반도체층 상에 위치하는 활성층; 상기 활성층 상에 위치하고, 제 1도핑 농도를 가지는 제 2전도성의 질화물 반도체를 포함하는 제 2반도체층; 상기 제 2반도체층 상에 위치하며, 적어도 한 층의 응력 보상층 및 상기 제 1도핑 농도보다 낮은 제 2도핑 농도를 가지는 질화물 반도체를 포함하는 적어도 한 층의 제 3반도체층을 포함하는 응력 제어 구조; 및 상기 응력 제어 구조의 적어도 일부에 형성된 광 추출 구조를 포함하여 구성될 수 있다.
본 발명은 다음과 같은 효과가 있는 것이다.
이종 기판 상에 제작한 발광 소자가 성능을 발휘하기 위해서는 이종 기판에 포함된 질화물 반도체의 실리콘(Si) 도핑 농도가 4×1018/㎤ 에서 3×1019/㎤ 사이의 높은 농도가 필요하며, 그 두께 또한 1 ㎛ 이상의 매우 두꺼운 두께가 필요하다.
그러나, 실리콘(Si)과 질화 갈륨(GaN)의 격자 상수와 열팽창 계수의 차이로 인하여 두꺼운 두께를 실현하기 용이하지 않으며, 또한 도핑농도가 증가할수록 도펀트에 기인하는 인장 응력이 증가하여 이 인장 응력에 의한 크랙이 발생할 수 있으므로 도핑 농도를 증가시키는 것에 한계가 있다.
본 발명의 이종 기판은 실리콘 반도체 기판 상에 고 농도의 도펀트를 이용하여 크랙의 발생 없이 n-형 질화물 반도체층을 두껍게 형성하는 것이 가능한 것이다.
즉, 이러한 이종 기판을 통하여 실리콘(Si) 기판을 사용하는 발광 소자에서의 가장 큰 문제 중 하나인 크랙 문제를 크게 개선 시킬 수 있어 향후 실리콘 기판을 기반으로 한 발광 소자 및 전자소자 개발에 상당한 진보를 가져올 수 있는 효과가 있는 것이다.
도 1은 이종 기판의 일례를 나타내는 단면도이다.
도 2는 이종 기판의 응력 제어 효과를 실험하기 위한 구조의 단면도이다.
도 3 내지 도 8은 도 2에 의한 응력 제어 효과를 나타내는 사진이다.
도 9는 이종 기판 및 발광 소자의 제조 과정을 나타내는 순서도이다.
도 10은 이종 기판 상에 발광 소자 구조를 제작한 상태를 나타내는 단면도이다.
도 11은 도전성 지지층을 부착하는 상태를 나타내는 단면도이다.
도 12는 이종 기판을 이용하여 제작한 수직형 발광 소자의 예를 나타내는 단면도이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
도 1은 이종 기판의 일례를 나타내는 단면도이다.
도시하는 바와 같이, 이종 기판(100)은, 실리콘 반도체(Si)를 포함하는 기판(10)과, 이 기판(10) 상에 위치하는 버퍼층(30)과, 이 버퍼층 (30) 상에 위치하는 질화물 반도체를 포함하는 제 1반도체층(40)을 포함한다.
실리콘 반도체 기판(10)은 일반적인 반도체 공정에서 가장 광범위하게 사용되고 있는 기판으로서, 대형 웨이퍼의 제작이 가능하고 열전도도가 우수한 특징이 있다.
이러한 실리콘 반도체 기판(10)의 면 방위는 {111}인 것이 유리하다. 면 방위가 {111}인 실리콘 반도체 기판(10)의 면은 약 3.8403Å의 격자상수를 갖는다. 반면 면 방위가 {100}인 실리콘 반도체 기판(10)의 면은 약 5.40Å의 격자상수를 갖는다. 따라서 질화 갈륨(GaN)의 격자상수가 약 3.189Å인 점을 감안하면 실리콘 반도체 기판(10)의 면 방위는 {111}인 것이 유리하다.
이러한 실리콘 반도체 기판(10) 상에 위치하는 버퍼층(30)은 질화 알루미늄(AlN) 또는 알리미늄 질화 갈륨(AlGaN)을 사용할 수 있다.
이때, 버퍼층(30)은 AlGaN이 이용되는 경우에 기판(10)에서 멀어질수록 알루미늄(Al) 조성이 적어질 수 있으며, 이러한 Al 조성은 연속적으로 적어질 수도 있고, 단계적으로 적어질 수도 있다. 이러한 Al 조성은 버퍼층(30)의 두께에 따라, 갈륨(Ga) 대비 0.1에서 0.9 사이의 조성을 가질 수 있으며, 0.2 내지 0.6 사이에서 조절되는 것이 유리하다. 또한, 버퍼층(30)은 전체 두께에 걸쳐 단일 조성을 가지는 것도 가능함은 물론이다.
이러한 버퍼층(30)은 실리콘 반도체 기판(10) 상에 질화 갈륨(GaN)으로 대표되는 질화물 반도체 박막을 형성하는 과정에서 질화 갈륨 박막과 실리콘 반도체 기판(10) 사이의 격자상수 부정합과 열팽창 계수의 차이로 인해 발생되는 결정 결함(주로 전위 결함)을 감소시키고, 질화 갈륨 박막에 야기되는 응력을 해소하여 질화 갈륨 박막에 크랙이 발생하는 것을 방지할 수 있다.
이와 같은 버퍼층(30)의 두께는 100 nm에서 1.5 ㎛ 사이의 값을 가질 수 있다.
실리콘 반도체 기판(10)과 버퍼층(30) 사이에는 핵 생성층(20)이 구비될 수 있다. 이러한 핵 생성층(20)은 질화 알루미늄(AlN)을 이용할 수 있으며, 버퍼층(30) 구조를 형성하기 위한 초기 결정 성장 조건을 결정하고, 상부에 형성되는 질화 갈륨층에 포함된 갈륨(Ga) 원자가 멜트 백(melt-back) 현상에 의해 기판(10)으로 침투하는 것을 방지할 수 있다.
위에서 설명한 버퍼층(30) 상에는 질화물 반도체를 포함하는 제 1반도체층(40)이 위치한다. 이러한 제 1반도체층(40)은 질화 갈륨(GaN)으로 형성될 수 있으며, 도핑되지 않은 질화 갈륨을 이용할 수 있다.
경우에 따라, 제 1반도체층(40)은 도핑될 수 있으며, 이때, 아래에서 설명하는 응력 제어 구조(50)에 포함되는 질화물 반도체층(제 3반도체층; 52)의 도핑 농도보다 낮은 도핑 농도를 가질 수 있다. 이때, 도펀트는 실리콘(Si)이 이용될 수 있고, 도핑 농도는 3×1018/㎤ 이하일 수 있다.
이와 같은 구조를 포함하는 이종 기판(100)의 상층에는 제 1전도성의 질화물 반도체를 포함하는 제 2반도체층(53)이 위치할 수 있다. 이러한 제 2반도체층(53)은 제 1도핑 농도를 가질 수 있다.
이러한 제 1반도체층(40)과 제 2반도체층(53) 사이에는 적어도 한 층 이상의 응력 보상층(51)과 제 1전도성의 질화물 반도체를 포함하는 적어도 한 층 이상의 제 3반도체층(52)을 포함하는 응력 제어 구조(50)를 포함할 수 있다.
여기서, 제 1전도성은 보통 n-형일 수 있으며, 경우에 따라 p-형이 될 수도 있다. 이하, 제 1전도성은 n-형인 것으로 예를 들어 설명한다.
또한, 제 2반도체층(53)은 경우에 따라, 응력 제어 구조(50)에 포함될 수 있으며, 별도의 고 도핑의 n-형 반도체층일 수도 있다. 한편, 제 2반도체층(53)은 발광 소자 구조의 일부를 이루는 n-형 반도체층일 수 있다.
이러한 제 2반도체층(53)은 0.5 ㎛ 내지 5 ㎛의 두께를 가질 수 있다.
여기서, 응력 제어 구조(50)를 이루는 응력 보상층(51)은 질화 알루미늄(AlN)을 포함할 수 있고, 제 3반도체층(52)은 질화 갈륨(GaN)을 포함할 수 있다. 경우에 따라 응력 보상층(51)은 알루미늄 질화 갈륨(AlGaN)을 포함할 수도 있다.
이러한 응력 보상층(51)과 제 3반도체층(52)은 서로 교번하는 복수의 층으로 이루어질 수 있다. 이때, 이러한 응력 보상층(51)과 제 3반도체층(52)은 6회까지 반복하여 적층되는 구조를 가질 수 있으나, 여기에 한정되지 않는다.
응력 보상층(51)은 10 nm 내지 100 nm의 두께를 가질 수 있고, 제 3반도체층(52)은 30 nm 내지 1.5 ㎛의 두께를 가질 수 있다.
제 3반도체층(52)은, 제 2반도체층(53)이 가지는 제 1도핑 농도보다 낮은 제 2도핑 농도를 가질 수 있다.
즉, 제 2반도체층(53)이 응력 제어 구조(50)와 다른 별도의 고 도핑 반도체층일 경우에, 제 2반도체층(53)의 도핑 농도는 발광 소자의 n-형 반도체층(200; 도 2 참고)의 정도를 가질 수 있다. 이 범위는 5×1018/㎤ 내지 2×1019/㎤ 사이의 값을 가질 수 있다.
이때, 제 3반도체층(52)의 도핑 농도, 즉, 제 2도핑 농도는 이 제 1도핑 농도에 비하여 15 % 내지 90 %의 범위를 가질 수 있다.
경우에 따라, 복수의 제 3반도체층(52)의 도핑 농도는 기판(10)으로부터 멀어질수록 증가할 수 있다. 즉, 제 2반도체층(53)에 가까워질수록 도핑 농도가 증가할 수도 있다.
이러한 이종 기판(100)을 이용하여 발광 소자를 제작하는 경우, 보통 3 ㎛ 이상의 충분한 두께의 n-형 도펀트가 5×1018/㎤ 이상 포함된 n-형 질화물 반도체층이 필요하다.
사파이어 또는 실리콘 카바이드(SiC) 기판에서는 위의 두께와 도핑 농도를 가진 n-형 질화물 반도체 층의 성장이 가능하나, 실리콘 반도체(Si) 기판의 경우는 이와 같은 n-형 질화물 반도체 층의 성장이 용이하지 않다.
그 중 가장 큰 문제로 대두되고 있는 것은 성장 과정 중에 크랙(crack)이 발생하는 문제이다. 즉, 실리콘 반도체와 질화 갈륨의 열팽창 계수 및 격자 상수차이로 인하여 질화 갈륨을 두껍게 성장하는 경우에 크랙이 발생할 수 있는 것이다.
이종 기판 상에 제작한 발광 소자가 성능을 발휘하기 위해서는 이종 기판에 포함된 질화물 반도체의 실리콘(Si) 도핑 농도가 4×1018/㎤ 에서 3×1019/㎤ 사이의 높은 농도가 필요하며, 그 두께 또한 1 ㎛ 이상의 매우 두꺼운 두께가 필요하다.
실리콘(Si)과 질화 갈륨(GaN)의 격자 상수와 열팽창 계수의 차이로 인하여 두꺼운 두께를 실현하기 용이하지 않으며, 또한 도핑농도가 증가할수록 도펀트에 기인하는 인장 응력이 증가하여 이 인장 응력에 의한 크랙이 발생할 수 있으므로 도핑 농도를 증가시키는 것에 한계가 있다.
그러나 위에서 설명한 바와 같은 구조를 가지는 이종 기판(100)은 실리콘 반도체 기판(10) 상에 고 농도의 도펀트를 이용하여 크랙의 발생 없이 n-형 질화물 반도체층을 두껍게 형성하는 것이 가능한 것이다.
이러한 이종 기판(100)을 통하여 실리콘(Si) 기판을 사용하는 발광 소자에서의 가장 큰 문제 중 하나인 크랙 문제를 크게 개선 시킬 수 있어 향후 실리콘 기판을 기반으로 한 발광 소자 및 전자소자 개발에 상당한 진보를 가져올 수 있을 것으로 예상된다.
도 2는 이종 기판(100) 상에 n-형 반도체층(200)을 성장시킨 상태를 나타내는 도로서, 이종 기판(100) 상에 도펀트(Si) 농도가 7×1018/㎤이고, 두께 2 ㎛인 질화 갈륨(GaN) 층을 성장할 경우, 응력 제어 구조(50)의 제 3반도체층(52)의 도핑 농도를 표 1과 같이 변화하여 성장시킨 실험 예를 나타내고 있다. 여기서, 제 3반도체층(52)은 실리콘(Si) 도펀트를 포함하거나 도핑되지 않은 질화 갈륨(GaN)을 이용하였다.
즉, 실리콘 반도체 기판(10), 핵 생성층(20), 버퍼층(30), 제 1반도체층(40) 및 응력 제어 구조(50)를 가지는 이종 기판(100) 상에 n-형 반도체층(200)이 위치하는 경우, 응력 제어 구조(50)에 포함되는 제 3반도체층(52)의 도핑 농도 변화에 따른 크랙 발생의 정도를 나타내고 있다.
여기서, 핵 생성층(20)은 질화 알루미늄(AlN)을 이용하였고, 버퍼층(30)은 알루미늄 질화 갈륨(AlGaN)을 이용하였다. 응력 제어 구조(50)의 응력 보상층(51)은 질화 알루미늄(AlN)을, 그리고 제 1반도체층(40)은 도핑하지 않은 질화 갈륨(GaN)을 이용하였다.
시료 도펀트(Si) 농도
1 un-doped
2 6.0×1017/㎤
3 1.2×1018/㎤
4 2.5×1018/㎤
5 3.7×1018/㎤
6 5.0×1018/㎤
그 결과는 도 3 내지 도 8에서 도시하는 바와 같다. 이는 각각 표 1의 시료 1 내지 시료 6에 해당하며, 도 3 내지 도 8은 크랙의 발생을 이미지화하여 나타낸 사진이다.
도 3 내지 도 8을 통하여 알 수 있는 바와 같이, 제 3반도체층(52)의 도펀트 농도가 n-형 반도체층(200)의 도펀트 농도와 제 1반도체층(40)의 도펀트 농도의 중간 정도 되는 농도에서 가장 낮은 크랙 밀도를 나타내었고, 4번 시료인 2.5×1018/㎤ 농도를 가지는 경우보다 높은 농도를 가지는 경우에는 도핑에 따른 차이는 크지 않았다.
따라서, 제 3반도체층(52)의 도펀트 농도는 이종 기판(100)의 상부에 위치하는 n-형 반도체층(이는, 경우에 따라, 발광 소자 구조의 일부를 이루는 n-형 반도체층(200) 또는 응력 제어 구조(50)의 최 상층(52, 53)이 될 수 있다.)의 도핑 농도 대비 15 % 내지 90 %의 범위를 가질 수 있음을 알 수 있다.
이와 같이, 가장 상측에 위치하는 n-형 반도체층에 비하여 도핑 농도를 변화시킨 제 3반도체층(52)을 포함하는 응력 제어 구조(50)에 의하여 질화 갈륨 박막에 크랙이 발생하는 것을 방지할 수 있음을 알 수 있다.
이하, 도 9를 참조하여 위에서 설명한 이종 기판(100)의 제조 과정 및 이 이종 기판(100)을 이용한 수직형 발광 소자의 제조 과정을 자세히 설명한다.
먼저, 면 방위가 {111}인 실리콘 반도체 기판(10)에 대해 화학적 전처리를 수행한다. 즉, 1차 적으로 세정을 시행하여 실리콘 반도체 기판(10) 상부 표면에 존재하는 유기 오염물, 미세 입자 등을 제거한다.
그런 다음, 2차 적으로 실리콘 반도체 기판(10) 상부에 형성된 자연 산화막을 희석 불산(diluted HF)을 이용하여 제거한다.
이와 같은 실리콘 반도체 기판(10)에 대한 화학적 전처리가 완료되면, 실리콘 반도체 기판(10)을 화학적 기상 증착(MOCVD; Metal Organic Chemical Vapor Deposition) 장비 내에 반입시킨 후, 1000 내지 1200 ℃의 고온에서 수소를 이용한 열 클리닝 공정을 실시한다.
그러나 이러한 화학적 기상 증착법 이외에도 분자빔 성장법(Molecular Beam Epitaxy; MBE), 하이드라이드 기상 증착법(Hydride Vapor Phase Epitaxy; HVPE) 등 본 발명이 속한 기술 분야에서 공지된 다른 방법을 이용하여 형성할 수 있음은 자명하다.
다음에, 실리콘 반도체 기판(10) 상에 핵 생성층(20)을 형성하게 되는데(S1), 먼저, 열 클리닝 공정을 실시한 온도 조건에서 TMAl(TriMethlyAlluminum) 소스를 이용한 알루미늄(Al) 코팅 공정을 실시하여, 실리콘 반도체 기판(10) 상부 표면에 Al 코팅층을 형성한다.
Al 코팅층을 형성하는 이유는, 핵 생성층(20) 형성 시 후속하는 질화 알루미늄(AlN) 층 형성 공정에서 실리콘 반도체 기판(10) 상부 표면의 Si 원자와 소스 가스인 NH3의 N 원자가 만나 반응하는 것을 막기 위한 것이다.
이와 같이 Al 코팅층의 형성이 완료되고 나면, 1000 내지 1200 ℃의 온도 및 수소 분위기 하에서 실리콘 반도체 기판(10)의 상부 표면으로 NH3를 흘려 Al 코팅층과 NH3를 반응시킴으로써 질화 알루미늄을 형성하도록 하여 핵 생성층(20)을 형성한다.
이러한 핵 생성층(20)은 Al 코팅층을 형성할 때의 온도 조건과 동일한 온도 조건에서 형성될 수 있다.
한편, 핵 생성층(20)은 후속 공정에서 형성되는 질화물 반도체에 포함된 Ga 원자가 멜트 백(melt-back) 현상에 의해 실리콘 기판(10)으로 침투하는 것을 방지한다.
다음에는, 알루미늄 질화 갈륨(AlGaN)을 이용하여 버퍼층(30)을 형성하며(S2), 이때, 앞서 설명한 바와 같이, Al 성분 비가 변화할 수 있다.
이러한 버퍼층(30)은 이후에 형성되는 질화물 반도체 박막과 실리콘 반도체 기판(10)과의 열팽창 계수 차이로 인해 발생할 수 있는 응력을 완화하는 역할을 할 수 있다.
버퍼층(30) 상에는 TMGa(TriMethlyGalium) 및 NH3의 원료를 이용하여 제 1반도체층(40)을 형성한다(S3). 이러한 제 1반도체층(40)은 질화 갈륨으로 형성하게 된다.
한편, 제 1반도체층(40)은 하부의 실리콘 반도체 기판(10)과 근접하여 형성되어 있으므로, 그 두께를 적절하게 제어하지 않으면 제 1반도체층(40)에 포함된 Ga 원자가 멜트 백 현상에 의해 하부의 실리콘 반도체 기판(10)으로 침투될 우려가 있다.
따라서 제 1반도체층(40)은 Ga 원자의 실리콘 반도체 기판(10) 침투를 야기하지 않도록 적정 두께로 형성하는 것이 바람직하다.
이러한 제 1반도체층(40)을 형성하고 난 후, 응력 보상층(51)과 제 3반도체층(52)을 포함하는 응력 제어 구조(50)를 형성한다(S4).
이를 위하여 먼저, 700 내지 1100 ℃의 온도 및 수소 분위기 하에서 제 1반도체층(40)의 상부 표면으로 TMAl 및 NH3를 흘려 질화 알루미늄을 형성하여 첫 번째 응력 보상층(51)을 형성한다.
이렇게 형성된 첫 번째 응력 보상층(51)은 후속하는 제 3반도체층(52)으로서의 질화 갈륨 박막 형성 과정에서 실리콘 기판(10)과 질화 갈륨 박막 간의 격자상수 부정합과 열팽창 계수의 차이로 인해 발생할 수 있는 응력을 완화시킬 수 있다. 이러한 기능을 감안하여, 응력 보상층(51)은 적정 두께로 형성하는 것이 바람직하다.
다음에, 응력 보상층(51) 상에 Si로 도핑한 질화 갈륨을 이용하여 제 3반도체층(52)을 형성하며, 이후, 원하는 만큼의 최종 질화 갈륨층의 두께 및 Si 도핑농도를 얻기 위하여 이러한 응력 보상층(51)과 제 3반도체층(52)의 성장을 반복적으로 수행한다.
그리고, n-형 질화 갈륨 성장을 위하여 원하는 Si 도핑 농도를 가지는 제 2반도체층(53)을 형성한다(S10).
이때, 위에서 설명한 바와 같이, 제 3반도체층(52)의 도핑 농도는 제 2반도체층(53)보다 낮게 설정할 수 있다. 이러한 도핑 농도에 대한 설명은 위에서 설명한 사항이 동일하게 적용될 수 있다.
이어서, 도 10 내지 도 12를 함께 참조하여, 이러한 이종 기판(100)을 이용하여 수직형 발광 소자를 제작하는 과정을 설명한다.
위에서 설명한 제 2반도체층(53)은 발광 소자 구조의 n-형 반도체층(200)으로 작용할 수 있으며, 경우에 따라, 제 2반도체층(53) 상에 별도의 n-형 반도체층(200)을 더 형성할 수도 있다.
도 10에서 도시하는 바와 같이, 이러한 제 2반도체층(53, 200) 상에는 활성층(300)을 형성한다(S20). 활성층(300)은 다중 양자 우물 구조를 가질 수 있으며, 인듐 질화 갈륨(InGaN), 질화 갈륨(GaN), 및 알루미늄 인듐 질화 갈륨(AlInGaN) 등의 질화물 반도체로 형성할 수 있다.
이후, 활성층(300) 상에 제 4반도체층(400)을 형성한다(S30). 이러한 제 4반도체층(400)은 p-형 질화 갈륨과 같은 질화물 반도체를 이용하여 형성한다. 이후, 제 4반도체층(400)이 p-형 반도체층인 것으로 설명한다.
다음에, 도 11에서와 같이, p-형 반도체층(400) 상에 제 1전극(530)을 형성한다(S40). 이러한 제 1전극(530)은 p-형 전극으로서, 추후, 반사막으로도 작용할 수 있다.
다음, 결합 금속층(700)을 이용하여 도전성 지지층(800)을 부착한다(S50). 이러한 도전성 지지층(800)은 추후 기판(10)을 제거하는 과정에서 적층 구조를 지지하며, 발광 소자의 지지 구조를 이루게 된다.
이러한 도전성 지지층(800)은 반도체 기판(810)의 양면에 오믹 전극(820)이 형성된 구조를 이용할 수 있고, 경우에 따라서는 금속 지지층(도시되지 않음)을 이용할 수도 있다.
다음에는, 실리콘 반도체 기판(10)을 제거한다(S60). 이러한 실리콘 반도체 기판(10)의 제거는 식각과 같은 화학적 방법으로 이루어질 수 있다.
이후, 도 12에서와 같은 광 추출 구조(210)를 형성하게 되는데(S70), 이때, 실리콘 반도체 기판(10)을 제거한 이종 기판(101)의 적어도 일부를 광 추출 구조(210)의 형성에 이용할 수 있다.
예를 들어, 실리콘 반도체 기판(10)을 제거한 이후에, 이어서 핵 생성층(20) 및 버퍼층(30)의 일부까지 제거한 후, 남는 구조를 이용하여 광 추출 구조(210)를 형성할 수 있다.
이는, 실리콘 반도체 기판(10)을 포함하는 이종 기판(100) 상에 형성되는 n-형 반도체층(200)의 두께가 상대적으로 얇을 수 있으므로, 이종 기판(101)의 적어도 일부를 광 추출 구조(210)의 형성에 이용할 수 있는 것이다.
경우에 따라, 버퍼층(30) 또는 제 1반도체층(40)까지 제거한 후에 광 추출 구조(210)를 형성하는 것 또한 가능하다.
이러한 광 추출 구조(210)는 식각과 같은 방법을 이용하여 형성할 수 있다.
이후, 개별 발광 소자 구역 형성을 위한 트렌치 식각과 같은 과정을 거친 후에, 이 과정을 통하여 드러나는 발광 소자 반도체 구조의 측면에 패시베이션층(900)을 형성하는 과정이 추가될 수 있다.
다음에, n-형 반도체층(200; 또는 제 3반도체층(53))과 전기적으로 연결되는 제 2전극(610)을 형성하게 된다(S80).
이때, 광 추출 구조(210)를 형성한 이종 기판(101)의 일부가 n-형 반도체층(200)보다 전도성이 낮은 경우에는 이 n-형 반도체층(200)의 일부가 드러나도록 식각 한 후에 이 드러난 면에 제 2전극(610)을 형성할 수도 있다.
이와 같은 과정을 통하여 형성된 수직형 발광 소자의 구조는 도 12와 같다.
한편, 위에서 설명한 바와 같은 이종 기판(100)을 이용하여 수평형 발광 소자를 제작할 수도 있음은 물론이다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 실리콘 반도체 기판 20: 핵 생성층
30: 버퍼층 40: 제 1반도체층
50: 응력 제어 구조 51: 응력 보상층
52: 제 3반도체층 53: 제 2반도체층
100: 이종 기판 200: n-형 반도체층
300: 활성층 400: p-형 반도체층
530: 제 1전극 610: 제 2전극
700: 결합 금속층 800: 도전성 지지층

Claims (15)

  1. 실리콘 반도체를 포함하는 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하고, 질화물 반도체를 포함하는 제 1반도체층;
    상기 질화물 반도체를 포함하는 제 1반도체층 상에 위치하고 제 1도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 제 2반도체층; 및
    상기 제 1반도체층과 제 2반도체층 사이에 위치하고, 서로 교번하여 위치하는 복수의 응력 보상층 및 상기 제 1도핑 농도와 같거나 낮은 제 2도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 복수의 제 3반도체층을 포함하는 응력 제어 구조를 포함하여 구성되고,
    상기 복수의 제 3반도체층의 제 2도핑 농도는, 상기 제 2반도체층에 가까워질수록 높아지는 것을 특징으로 하는 이종 기판.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서, 상기 제 2도핑 농도는 제 1도핑 농도의 15% 내지 90%의 범위를 갖는 것을 특징으로 하는 이종 기판.
  5. 제 1항에 있어서, 상기 실리콘 반도체는 {111} 결정면을 가지는 것을 특징으로 하는 이종 기판.
  6. 제 1항에 있어서, 상기 버퍼층은 AlN 또는 AlGaN을 포함하는 것을 특징으로 하는 이종 기판.
  7. 제 6항에 있어서, 상기 버퍼층의 Al 조성은, 상기 기판에서 멀어질수록 작아지는 것을 특징으로 하는 이종 기판.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 도전성 지지층;
    상기 도전성 지지층 상에 위치하는 결합 금속층;
    상기 결합 금속층 상에 위치하는 제 1전극;
    상기 제 1전극 상에 위치하고, 제 1전도성의 질화물 반도체를 포함하는 제 1반도체층;
    상기 제 1반도체층 상에 위치하는 활성층;
    상기 활성층 상에 위치하고, 제 1도핑 농도를 가지는 제 2전도성의 질화물 반도체를 포함하는 제 2반도체층;
    상기 제 2반도체층 상에 위치하며, 적어도 한 층의 응력 보상층 및 상기 제 1도핑 농도보다 낮은 제 2도핑 농도를 가지는 질화물 반도체를 포함하는 적어도 한 층의 제 3반도체층을 포함하는 응력 제어 구조; 및
    상기 응력 제어 구조의 적어도 일부에 형성된 광 추출 구조를 포함하여 구성되는 것을 특징으로 하는 질화물 반도체 발광 소자.
  14. 제 13항에 있어서, 상기 응력 제어 구조는, 서로 교번하여 위치하는 복수의 응력 보상층 및 복수의 제 3반도체층을 포함하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  15. 제 13항에 있어서, 상기 제 2도핑 농도는 제 1도핑 농도의 15% 내지 90%의 범위를 갖는 것을 특징으로 하는 질화물 반도체 발광 소자.
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