JP5023230B1 - 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 - Google Patents
窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 Download PDFInfo
- Publication number
- JP5023230B1 JP5023230B1 JP2011109560A JP2011109560A JP5023230B1 JP 5023230 B1 JP5023230 B1 JP 5023230B1 JP 2011109560 A JP2011109560 A JP 2011109560A JP 2011109560 A JP2011109560 A JP 2011109560A JP 5023230 B1 JP5023230 B1 JP 5023230B1
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- layer
- low
- nitride semiconductor
- gan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 153
- 150000004767 nitrides Chemical class 0.000 title claims abstract description 102
- 238000004519 manufacturing process Methods 0.000 title abstract description 18
- 239000010410 layer Substances 0.000 claims abstract description 381
- 239000000758 substrate Substances 0.000 claims abstract description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 46
- 239000010703 silicon Substances 0.000 claims abstract description 46
- 239000002346 layers by function Substances 0.000 claims abstract description 42
- 230000004888 barrier function Effects 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 229910052725 zinc Inorganic materials 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 19
- 235000012431 wafers Nutrition 0.000 description 25
- 230000000694 effects Effects 0.000 description 15
- 239000013078 crystal Substances 0.000 description 14
- 230000007547 defect Effects 0.000 description 8
- 239000002994 raw material Substances 0.000 description 6
- 239000000203 mixture Substances 0.000 description 5
- 238000002474 experimental method Methods 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 238000001000 micrograph Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 238000000927 vapour-phase epitaxy Methods 0.000 description 3
- DIIIISSCIXVANO-UHFFFAOYSA-N 1,2-Dimethylhydrazine Chemical compound CNNC DIIIISSCIXVANO-UHFFFAOYSA-N 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- HDZGCSFEDULWCS-UHFFFAOYSA-N monomethylhydrazine Chemical compound CNN HDZGCSFEDULWCS-UHFFFAOYSA-N 0.000 description 2
- OTRPZROOJRIMKW-UHFFFAOYSA-N triethylindigane Chemical compound CC[In](CC)CC OTRPZROOJRIMKW-UHFFFAOYSA-N 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- IBEFSUTVZWZJEL-UHFFFAOYSA-N trimethylindium Chemical compound C[In](C)C IBEFSUTVZWZJEL-UHFFFAOYSA-N 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910020776 SixNy Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- RGGPNXQUMRMPRA-UHFFFAOYSA-N triethylgallium Chemical compound CC[Ga](CC)CC RGGPNXQUMRMPRA-UHFFFAOYSA-N 0.000 description 1
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/26—Materials of the light emitting region
- H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
- H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02458—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
- H01L21/02507—Alternating layers, e.g. superlattice
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02584—Delta-doping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
- H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
Abstract
【課題】シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法を提供する。
【解決手段】実施形態によれば、積層下地層と、機能層と、を備えた窒化物半導体素子が提供される。積層下地層は、シリコン基板の上に形成されたＡｌＮバッファ層の上に形成され、交互に積層された複数のＡｌＮ下地層と複数のＧａＮ下地層とを含む。機能層は、積層下地層の上に設けられ、窒化物半導体を含み低Ｓｉ濃度の機能部低濃度層と、機能部低濃度層の上に設けられ、高Ｓｉ濃度の機能部高濃度層と、を含む。複数のＧａＮ下地層のうちでシリコン基板に最も近い基板側ＧａＮ下地層は、低Ｓｉ濃度の第１、第２低濃度下地部と、高Ｓｉ濃度で、第１、第２低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、を有する。
【選択図】図１
【解決手段】実施形態によれば、積層下地層と、機能層と、を備えた窒化物半導体素子が提供される。積層下地層は、シリコン基板の上に形成されたＡｌＮバッファ層の上に形成され、交互に積層された複数のＡｌＮ下地層と複数のＧａＮ下地層とを含む。機能層は、積層下地層の上に設けられ、窒化物半導体を含み低Ｓｉ濃度の機能部低濃度層と、機能部低濃度層の上に設けられ、高Ｓｉ濃度の機能部高濃度層と、を含む。複数のＧａＮ下地層のうちでシリコン基板に最も近い基板側ＧａＮ下地層は、低Ｓｉ濃度の第１、第２低濃度下地部と、高Ｓｉ濃度で、第１、第２低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、を有する。
【選択図】図１
Description
本発明の実施形態は、窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法に関する。
窒化物半導体を用いた半導体発光素子である発光ダイオード（ＬＥＤ）は、例えば、表示装置や照明などに用いられている。また、窒化物半導体を用いた電子デバイスは高速電子デバイスやパワーデバイスに利用されている。
このような窒化物半導体素子を、量産性に優れるシリコン（Ｓｉ）基板上に形成すると、格子定数または熱膨張係数の違いに起因した欠陥、及び、クラックが発生しやすい。シリコン基板上に高品質な結晶を作製する技術が望まれている。特に、シリコン基板上に厚いｎ形ＧａＮ層を形成しようとすると、クラックが発生しやすい。
Ｋ．Ｊ．Ｌｅｅ，ｅｔ．ａｌ，"Ｒｅｄｕｃｔｉｏｎ ｏｆ ｄｉｓｌｏｃａｔｉｏｎｓ ｉｎ ＧａＮ ｅｐｉｌａｙｅｒｓ ｇｒｏｗｎ ｏｎ Ｓｉ（１１１） ｓｕｂｓｔｒａｔｅ ｕｓｉｎｇ ＳｉｘＮｙ ｉｎｓｅｒｔｉｎｇ ｌａｙｅｒ，" Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，ｖｏｌ．８５ （２００４），ｐｐ．１５０２−１５０４．
本発明の実施形態は、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法を提供する。
本発明の実施形態によれば、積層下地層と、機能層と、を備えた窒化物半導体素子が提供される。前記積層下地層は、シリコン基板の上に形成されたＡｌＮバッファ層の上に形成され、交互に積層された複数のＡｌＮ下地層と複数のＧａＮ下地層とを含む。前記機能層は、前記積層下地層の上に設けられ、窒化物半導体を含みＳｉ濃度が１×１０１８ｃｍ−３未満の機能部低濃度層と、前記機能部低濃度層の上に設けられ、Ｓｉ濃度が１×１０１８ｃｍ−３以上の機能部高濃度層と、を含む。前記複数のＧａＮ下地層のうちで前記シリコン基板に最も近い基板側ＧａＮ下地層は、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第１低濃度下地部と、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第２低濃度下地部と、前記第１低濃度下地部と前記第２低濃度下地部との間に設けられ、Ｓｉ濃度が５×１０１８ｃｍ−３以上で、前記第１低濃度下地部の厚さ及び前記第２低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、を有する。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
本実施形態は、窒化物半導体素子に係る。実施形態に係る窒化物半導体素子は、半導体発光素子、半導体受光素子、及び、電子デバイスなどの半導体装置を含む。半導体発光素子は、例えば、発光ダイオード（ＬＥＤ）及びレーザダイオード（ＬＤ）などを含む。半導体受光素子は、フォトダイオード（ＰＤ）などを含む。電子デバイスは、例えば、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、電界トランジスタ（ＦＥＴ）及びショットキーバリアダイオード（ＳＢＤ）などを含む。
本実施形態は、窒化物半導体素子に係る。実施形態に係る窒化物半導体素子は、半導体発光素子、半導体受光素子、及び、電子デバイスなどの半導体装置を含む。半導体発光素子は、例えば、発光ダイオード（ＬＥＤ）及びレーザダイオード（ＬＤ）などを含む。半導体受光素子は、フォトダイオード（ＰＤ）などを含む。電子デバイスは、例えば、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、電界トランジスタ（ＦＥＴ）及びショットキーバリアダイオード（ＳＢＤ）などを含む。
図１は、第１の実施形態に係る窒化物半導体素子の構成を例示する模式的断面図である。
図１に表したように、本実施形態に係る窒化物半導体素子１１０は、積層下地層５０と、機能層１０ｓと、を備える。
図１に表したように、本実施形態に係る窒化物半導体素子１１０は、積層下地層５０と、機能層１０ｓと、を備える。
積層下地層５０は、シリコン基板４０の上に形成されたＡｌＮバッファ層５５の上に形成される。
ＡｌＮバッファ層５５の厚さは、例えば約３０ナノメートル（ｎｍ）である。このように、シリコン基板４０と化学的反応が生じにくいＡｌＮをＳｉに接するＡｌＮバッファ層５５として用いることで、メルトバックエッチングなどの問題を解決しやすい。
この例では、積層下地層５０とＡｌＮバッファ層５５との間に、中間層５４が設けられている。中間層５４には、例えばＡｌＧａＮ層が用いられる。中間層５４には、例えば、Ａｌ０．２５Ｇａ０．７５Ｎ層が用いられる。中間層５４の厚さは、例えば、約４０ｎｍである。中間層５４は、必要に応じて設けられ、場合によっては省略しても良い。
積層下地層５０は、交互に積層された複数のＡｌＮ下地層５２と、複数のＧａＮ下地層５１と、を含む。
機能層１０ｓは、積層下地層５０の上に設けられる。
ここで、積層下地層５０から機能層１０ｓに向かう方向をＺ軸方向とする。Ｚ軸に対して垂直な１つの軸をＸ軸とする。Ｚ軸とＸ軸とに対して垂直な方向をＹ軸とする。機能層１０ｓは、積層下地層５０とＺ軸に沿って積層される。
本願明細書において、「積層」とは、互いに接して重ねられる場合の他に、間に他の層が挿入されて重ねられる場合も含む。また、「上に設けられる」とは、直接接して設けられる場合の他に、間に他の層が挿入されて設けられる場合も含む。
機能層１０ｓは、機能部低濃度層１０ｌと、機能部高濃度層１０ｈと、を含む。機能部低濃度層１０ｌは、窒化物半導体を含み、Ｓｉ濃度が１×１０１８ｃｍ−３未満である。機能部低濃度層１０ｌのＳｉ濃度は、例えば、１×１０１７ｃｍ−３未満である。機能部低濃度層１０ｌのＳｉ濃度は、例えば、一般的な二次イオン質量分析法（ＳＩＭＳ）測定で検出限界以下である。機能部低濃度層１０ｌには、例えばアンドープのＧａＮ層が用いられる。
機能部高濃度層１０ｈは、機能部低濃度層１０ｌの上に設けられる。すなわち、機能部高濃度層１０ｈは、Ｚ軸に沿って、機能部低濃度層１０ｌと積層される。
機能部高濃度層１０ｈにおけるＳｉ濃度は１×１０１８ｃｍ−３以上である。機能部高濃度層１０ｈには、例えば、ｎ形ＧａＮ層が用いられる。
機能部高濃度層１０ｈは、ｎ形半導体層１０に含まれる。便宜的に、ｎ形半導体層１０は、機能部低濃度層１０ｌを含むものとする。
積層下地層５０において、複数のＡｌＮ下地層５２のそれぞれは、例えば低温で形成された低温ＡｌＮ層である。ＡｌＮ下地層５２のそれぞれの厚さは、例えば、約１２ｎｍである。ＧａＮ下地層５１の厚さは、例えば、約３００ｎｍのである。この例では、ＧａＮ下地層５１及びＡｌＮ下地層５２のそれぞれの数（すなわち、ペア数）は、３である。ただし、実施形態はこれに限らず、ペア数は任意である。
複数のＧａＮ下地層５１のうちでシリコン基板４０に最も近いＧａＮ下地層５１を基板側ＧａＮ下地層５１ｓと言うことにする。基板側ＧａＮ下地層５１ｓは、第１低濃度下地部５１ａと、第２低濃度下地部５１ｂと、局所高濃度下地部５１ｃと、を含む。局所高濃度下地部５１ｃは、第１低濃度下地部５１ａと第２低濃度下地部５１ｂとの間に設けられる。第１低濃度下地部５１ａと、局所高濃度下地部５１ｃと、第２低濃度下地部５１ｂと、は、この順で、Ｚ軸に沿って積層される。
第１低濃度下地部５１ａ及び第２低濃度下地部５１ｂにおけるＳｉ濃度は５×１０１８ｃｍ−３未満である。局所高濃度下地部５１ｃにおけるＳｉ濃度は５×１０１８ｃｍ−３以上である。局所高濃度下地部５１ｃにおけるＳｉ濃度は、例えば、１×１０２１ｃｍ−３以下である。局所高濃度下地部５１ｃの厚さ（Ｚ軸に沿った長さ）は、第１低濃度下地部５１ａの厚さ及び第２低濃度下地部５１ｂの厚さの合計よりも薄い。局所高濃度下地層５１ｃは、窒化シリコン（組成比は任意）、すなわち、ＳｉαＮβ（０＜α，０＜β）を含んでいてもよい。
局所高濃度下地部５１ｃの厚さは、０．１ｎｍ以上５０ｎｍ以下である。局所高濃度下地部５１ｃは、例えば、δドープ層５１ｄである。
シリコン基板４０は、例えば、Ｓｉ（１１１）基板である。ただし、実施形態において、シリコン基板４０の面方位は、（１１１）面でなくても良い。
以下、窒化物半導体素子１１０が、発光素子である場合について説明する。
図２は、第１の実施形態に係る窒化物半導体素子の構成を例示する模式的断面図である。
図２に表したように、本実施形態に係る１つの例である窒化物半導体素子１１１においては、機能層１０ｓは、発光部３０と、ｐ形半導体層２０と、をさらに備える。
図２は、第１の実施形態に係る窒化物半導体素子の構成を例示する模式的断面図である。
図２に表したように、本実施形態に係る１つの例である窒化物半導体素子１１１においては、機能層１０ｓは、発光部３０と、ｐ形半導体層２０と、をさらに備える。
発光部３０は、ｎ形半導体層１０（機能部高濃度層１０ｈ）の上に設けられる。ｐ形半導体層２０は、発光部３０の上に設けられる。ｐ形半導体層２０は、窒化物半導体を含む。ｐ形半導体層２０は、Ｍｇ、Ｚｎ及びＣの少なくともいずれかを含む。
ｎ形半導体層１０とｐ形半導体層２０とを介して発光部３０に電流を流すことで、発光部３０から光が放出される。
図３は、第１の実施形態に係る窒化物半導体素子の一部の構成を例示する模式的断面図である。
図３に表したように、発光部３０は、複数の障壁層３１と、複数の障壁層３１どうしの間に設けられた井戸層３２と、を含む。例えば、複数の障壁層３１と、複数の井戸層３２と、がＺ軸に沿って交互に積層される。
図３に表したように、発光部３０は、複数の障壁層３１と、複数の障壁層３１どうしの間に設けられた井戸層３２と、を含む。例えば、複数の障壁層３１と、複数の井戸層３２と、がＺ軸に沿って交互に積層される。
井戸層３２は、例えば、Ｉｎｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１＜１）を含む。障壁層３１は、例えば、ＧａＮを含む。すなわち、例えば、井戸層３２はＩｎを含み、障壁層３１はＩｎを実質的に含まない。障壁層３１におけるバンドギャップエネルギーは、井戸層３２におけるバンドギャップエネルギーよりも大きい。
発光部３０は、単一量子井戸（ＳＱＷ：Single Quantum Well）構成を有することができる。このとき、発光部３０は、２つの障壁層３１と、その障壁層３１の間に設けられた井戸層３２と、を含む。または、発光部３０は、多重量子井戸（ＭＱＷ:Multi Quantum Well）構成を有することができる。このとき、発光部３０は、３つ以上の障壁層３１と、障壁層３１どうしのそれぞれの間に設けられた井戸層３２と、を含む。
すなわち、発光部３０は、（ｎ＋１）個の障壁層３１と、ｎ個の井戸層３２と、を含む（ｎは、２以上の整数）。第（ｉ＋１）障壁層ＢＬ（ｉ＋１）は、第ｉ障壁層ＢＬｉとｐ形半導体層２０との間に配置される（ｉは、１以上（ｎ−１）以下の整数）。第（ｉ＋１）井戸層ＷＬ（ｉ＋１）は、第ｉ井戸層ＷＬｉとｐ形半導体層２０との間に配置される。第１障壁層ＢＬ１は、ｎ形半導体層１０と第１井戸層ＷＬ１との間に設けられる。第ｎ井戸層ＷＬｎは、第ｎ障壁層ＢＬｎと第（ｎ＋１）障壁層ＢＬ（ｎ＋１）との間に設けられる。第（ｎ＋１）障壁層ＢＬ（ｎ＋１）は、第ｎ井戸層ＷＬｎとｐ形半導体層２０との間に設けられる。
発光部３０から放出される光（発光光）のピーク波長は、例えば２００ナノメートル（ｎｍ）以上１６００ｎｍ以下である。ただし、実施形態において、ピーク波長は任意である。
このように、本実施形態に係る窒化物半導体素子１１０及び１１１においては、複数のＧａＮ下地層５１のうちでシリコン基板４０に最も近い基板側ＧａＮ下地層５１ｓに、Ｓｉのδドープ層５１ｄ（局所高濃度下地部５１ｃ）を設ける。これにより、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子が提供できる。
以下、本実施形態の窒化物半導体素子の特性について参考例と比較しながら説明する。発明者は、以下の試料を作製し、その特性を評価した。
図４〜図７は、第１〜第４試料の構成を例示する模式的断面図である。
図４は、本実施形態に対応する第１試料１５１の構成を示している。第１試料１５１においては、複数のＧａＮ下地層５１のうちでシリコン基板４０に最も近い基板側ＧａＮ下地層５１ｓに、Ｓｉのδドープ層５１ｄ（局所高濃度下地部５１ｃ）が設けられている。ただし、第１試料１５１においては、機能部高濃度層１０ｈが設けられていない。すなわち、第１試料１５１は、実施形態の構成において、機能部低濃度層１０ｌの上に機能部高濃度層１０ｈを設ける前の状態である。
図４は、本実施形態に対応する第１試料１５１の構成を示している。第１試料１５１においては、複数のＧａＮ下地層５１のうちでシリコン基板４０に最も近い基板側ＧａＮ下地層５１ｓに、Ｓｉのδドープ層５１ｄ（局所高濃度下地部５１ｃ）が設けられている。ただし、第１試料１５１においては、機能部高濃度層１０ｈが設けられていない。すなわち、第１試料１５１は、実施形態の構成において、機能部低濃度層１０ｌの上に機能部高濃度層１０ｈを設ける前の状態である。
図５に表したように、第２試料１５２においては、複数のＧａＮ下地層５１のいずれにも、δドープ層５１ｄ（局所高濃度下地部５１ｃ）が設けられていない。
図６に表したように、第３試料１５３においては、ＡｌＮ下地層５２の上側において、ＡｌＮ下地層５２に接して、δドープ層５１ｄ（局所高濃度下地部５１ｃ）が設けられている。
図７に表したように、第４試料１５４においては、複数のＧａＮ下地層５１のいずれにも、δドープ層５１ｄ（局所高濃度下地部５１ｃ）が設けられていない。そして、機能部低濃度層１０ｌの内部に、δドープ層５１ｄ（局所高濃度下地部５１ｃ）が設けられている。
第１試料１５１を、以下の作製方法により作製した。以下の実験では、半導体層の結晶成長方法として、ＭＯＶＰＥ（有機金属気相成長）法を用いた。
まず、Ｓｉ（１１１）のシリコン基板４０を、Ｈ２Ｏ２とＨ２ＳＯ４との１：１の混合液で１３分間洗浄した。次に、２％のＨＦを用いて１０分間、シリコン基板４０を洗浄した。洗浄後、シリコン基板４０をＭＯＶＰＥ反応炉内に導入した。
サセプタを水素雰囲気下で７２０℃に昇温し、ＴＭＡを８秒間供給した。その後、ＮＨ３を更に供給することで、ＡｌＮバッファ層５５となる、厚さが３０ｎｍのＡｌＮ層を形成した。
続いて、サセプタを１０３０℃に昇温し、中間層５４となる、厚さが４０ｎｍのＡｌ０．２５Ｇａ０．７５Ｎ層を形成した。
次に、サセプタを１０８０℃に昇温し、基板側ＧａＮ下地層５１ｓの一部（第１低濃度下地部５１ａ）となる、厚さが１５０ｎｍのＧａＮ層を形成した。そして、ガスの供給を中断し、ＳｉＨ４とＮＨ３のみを、３００秒間供給し、Ｓｉのδドープ層５１ｄを形成した。
続けて、基板側ＧａＮ下地層５１ｓの一部（第２低濃度下地部５１ｂ）となる、厚さが１５０ｎｍのＧａＮ層を形成した。
次に、サセプタ温度を８００℃に降温し、ＡｌＮ下地層５２となる、厚さが１２ｎｍの低温ＡｌＮ層を形成した。
次に、サセプタ温度を１１２０℃に昇温し、ＧａＮ下地層５１となる、厚さが３００ｎｍのＧａＮ層を形成した。さらに、上記のＡｌＮ下地層５２と、ＧａＮ下地層５１と、の成長を３回繰り返した。これにより、積層下地層５０が形成される。
続けて、機能部低濃度層１０ｌとなる、厚さが２．１μｍのＧａＮ層を形成した。
これにより、第１試料１５１が得られる。
これにより、第１試料１５１が得られる。
上記の工程において、δドープ層５１ｄの形成を省略することで、第２試料１５２が得られた。
また、上記の工程において、δドープ層５１ｄの形成のタイミングを変更することで、第３試料１５３が得られた。
また、機能部低濃度層１０ｌの作製中にδドープ層５１ｄを形成することで、第４試料１５４が得られた。この実験では、δドープ層５１ｄは、最上のＡｌＮ下地層５２からの距離が３００ｎｍの位置に設けた。
上記の第１試料１５１〜第４試料１５４をノマルスキ顕微鏡で観察した。
図８（ａ）〜図８（ｄ）は、第１〜第４試料の特性を例示するノマルスキ顕微鏡像である。
図８（ａ）に示したように、第１試料１５１においては、クラックがない表面が得られた。また、Ｘ線回折装置を用いてウェーハのロッキングカーブ測定を行った。第１試料１５１においては、（００２）面のＸ線半値全幅は３６４秒であり、（１０１）面のＸ線半値全幅は８１７秒であった。なお、（００２）面のＸ線半値全幅は、らせん転位密度との相関が強く、（１０１）面のＸ線半値全幅は、刃状転位密度との相関が強い。このように、第１試料１５１においては、欠陥密度が低かった。
図８（ａ）〜図８（ｄ）は、第１〜第４試料の特性を例示するノマルスキ顕微鏡像である。
図８（ａ）に示したように、第１試料１５１においては、クラックがない表面が得られた。また、Ｘ線回折装置を用いてウェーハのロッキングカーブ測定を行った。第１試料１５１においては、（００２）面のＸ線半値全幅は３６４秒であり、（１０１）面のＸ線半値全幅は８１７秒であった。なお、（００２）面のＸ線半値全幅は、らせん転位密度との相関が強く、（１０１）面のＸ線半値全幅は、刃状転位密度との相関が強い。このように、第１試料１５１においては、欠陥密度が低かった。
図８（ｂ）に示したように、第２試料１５２においては、クラックＣＲが観察された。また、第２試料１５２においては、（００２）面のＸ線半値全幅は４５２秒であり、（１０１）面のＸ線半値全幅は１４８８秒であった。このように、第２試料１５２においては、第１試料よりも欠陥密度が高かった。
図８（ｃ）に示したように、第３試料１５３においてもクラックＣＲが観察された。（００２）面のＸ線半値幅は３６４秒であり、（１０１）面のＸ線半値幅は９９９秒であった。第３試料１５３においては、第２試料よりも改善されているが、クラックＣＲが発生しており、このウェーハの上に形成された半導体デバイスの特性は悪い。低温ＡｌＮ層から１００ｎｍ以下の領域にδドープ層５１ｄが設けられている場合は、δドープ層５１ｄによって転位が低減される効果が得られても、その上のＧａＮ下地層５１の形成により圧縮応力をかける効果が表れないと考えられる。
図８（ｄ）に示したように、第４試料１５４においては、クラックＣＲが多く観察された。（００２）面のＸ線半値全幅は５８３秒であり、（１０１）面のＸ線半値全幅は１５７８秒であった。このようなウェーハの上に形成された半導体デバイスの特性は悪い。
このように、複数のＧａＮ下地層５１のうちでシリコン基板４０に最も近い基板側ＧａＮ下地層５１ｓに、Ｓｉのδドープ層５１ｄ（局所高濃度下地部５１ｃ）を設けた第１試料１５１により、クラックＣＲの発生が抑制される。そして、欠陥密度が低い。このような第１試料１５１の上に、さらに機能部高濃度層１０ｈを形成することで、クラックＣＲの発生が抑制され、欠陥密度が低い高品位の窒化物半導体素子が提供できる。
なお、機能部低濃度層１０ｌの厚さ及び機能部高濃度層１０ｈの厚さなどは、クラックや欠陥の発生などの観点から適正に調整される。
実施形態において、ＡｌＮ下地層５２は、直下のＧａＮ下地層５１と格子整合せず、歪みが緩和し、歪みの影響を受けないＡｌＮの格子定数を持つ。そのＡｌＮの格子定数に格子整合するようＧａＮ下地層５１を形成することで、ＧａＮは圧縮歪みを受けながら成長し、上に凸になるような反りを生じる。
また、これらのＡｌＮ層とＧａＮ層とを繰り返し形成することで、上に凸になるような反りを大きく生じることができる。上に凸になるような反りを、結晶成長中に予め導入しておくことで、結晶成長後に降温する際に受ける、ＳｉとＧａＮの熱膨張係数差による引っ張り歪みを相殺することができる。これにより、クラックの発生を抑制しやすくなる。
ＧａＮ下地層５１を形成すると、クラックの発生を抑制するだけでなく、シリコン基板４０と窒化物半導体層との間における格子不整合による貫通転位などの欠陥を止めることができる。これにより、欠陥が機能層１０ｓに伝播することが抑制される。これにより、本実施形態によれば、デバイスの高性能化が可能になる。
積層下地層５０中の最下の基板側ＧａＮ下地層５１ｓにδドープ層５１ｄを設けることで、積層方向（Ｚ軸方向）に伝播する転位が曲がり、その結果、機能層１０ｓにおける転位を減少させることができる。さらに、δドープ層５１ｄ上にさらにＧａＮ下地層５１を形成する際に、ＧａＮが３次元成長することで、結晶成長中に上に凸になるような圧縮歪みを生じやすく、クラックの発生も抑制しやすい。
実施形態において、積層下地層５０に含まれるＧａＮ下地層５１の数（積層の周期数）が２０未満の場合は、例えば、ＧａＮ下地層５１の厚さは、例えば５０ｎｍ以上、１０００ｎｍ以下が好ましい。５０ｎｍよりも薄いと、シリコン基板４０と積層下地層５０との間に生じる貫通転位などの転位を低減する効果が不十分である。１０００ｎｍよりも厚いと、結晶成長後の降温時における引っ張り歪みによるクラックが発生しやすい。
また、積層下地層５０に含まれるＧａＮ下地層５１の数が２０周期以上の場合は、例えば、ＧａＮ下地層５１の厚さは、例えば１５ｎｍ以上、１００ｎｍ以下が好ましい。１５ｎｍよりも薄いと、転位の低減効果が不十分である。１００ｎｍよりも厚いと、引っ張り歪みによるクラックが発生しやすい。
ＡｌＮ下地層５２（低温ＡｌＮ層）の厚さは、例えば５ｎｍ以上、２０ｎｍ以下が好ましい。ＡｌＮ下地層５２の結晶成長温度は、例えば６００℃以上、１０５０℃以下が好ましい。これらの厚さと温度領域とに設定することで、ＡｌＮ下地層５２は格子緩和し易くなる。これにより、ＡｌＮ下地層５２の形成の際に、下地となるＧａＮ下地層５１からの引っ張り歪みを受けにくくなる。その結果、下地となるＧａＮ下地層５１からの歪みの影響を受けない、ＡｌＮの格子定数を、効率よく形成することが可能である。
ＡｌＮ下地層５２の厚さが５ｎｍよりも薄いと、ＡｌＮが十分に緩和し難い。ＡｌＮ下地層５２の厚さが２０ｎｍよりも厚いと、格子緩和による転位が増大してしまう。
ＡｌＮ下地層５２の形成温度が６００℃よりも低いと、不純物が取り込まれ易く、また、立方晶ＡｌＮなどが成長され、結晶転位が過度に生じてしまう。ＡｌＮ下地層５２の形成温度が１０５０℃よりも高いと、歪みが緩和されず、シリコン基板４０に引っ張り歪みが導入され易くなる。さらに、ＧａＮ下地層５１の結晶成長時に圧縮応力を適切にかけられず、結晶成長後の降温時に、クラックが発生しやすい。
ＡｌＮ下地層５２の数を２以上にすることで、クラックの発生を抑制する効果が高まる。ＡｌＮ下地層５２どうしの間の距離（すなわち、ＧａＮ下地層５１の厚さ）は、５０ｎｍ以上、１０００ｎｍ以下が望ましい。
１００ｎｍ以上２００ｎｍ以下のＧａＮ下地層５１は、ＡｌＮ下地層５２の上にＧａＮ下地層５１を形成する際に、ＡｌＮ下地層５２に格子整合しながら成長し、圧縮応力がかかる傾向にある。よって、ＡｌＮ下地層５２どうしの間隔が１０００ｎｍよりも大きいと、圧縮応力を持たせる効果が不十分である。この間隔が、５０ｎｍ未満であるとＧａＮ下地層５１中のＡｌＮ下地層５２の数が過度に多くなり、降温・昇温過程を過度に繰り返してしまい、結晶成長装置の原料使用効率などが悪化してしまう。
δドープ層５１ｄは、主としてＧａＮ中に、５×１０１８ｃｍ−３以上、１×１０２２ｃｍ−３以下の濃度でＳｉ含む。δドープ層５１ｄは、ＳｉＮを含んでも良い。δドープ層５１ｄにおいて、ＳｉＮが面内に部分的に形成されていてもよい。δドープ層５１ｄの厚さは、０．１ｎｍ以上、５０ｎｍ以下が好ましい。Ｓｉ濃度が５×１０１８ｃｍ−３以上、１×１０２２ｃｍ−３以下であるときに、δドープ層５１ｄの上に形成するＧａＮ下地層５１が３次元成長し易い。これにより、圧縮応力がかかりやすくなり、その結果、クラックの発生を抑制する効果が得やすい。
このように、本実施形態においては、機能層１０ｓにおける転位およびクラックなどが低減される。そして、機能層１０ｓの結晶性が向上する。すなわち、機能層１０ｓの品質が高い。
なお、発明者の実験によると、複数のＧａＮ下地層５１のうちで機能層１０ｓに最も近いＧａＮ下地層５１にδドープ層５１ｄを形成した場合には、クラックＣＲの発生の抑制効果が低かった。実施形態において、δドープ層５１ｄは、基板側ＧａＮ下地層５１ｓに設けることが特に好ましい。例えば、複数のＧａＮ下地層５１のうちの基板側ＧａＮ下地層５１ｓを除く全てのＧａＮ下地層５１中には、δドープ層５１ｄが設けられないことがより好ましい。例えば、基板側ＧａＮ下地層５１ｓを除く全てのＧａＮ下地層５１は、Ｓｉ濃度が５×１０１８ｃｍ−３未満であることがより好ましい。
図９は、第１の実施形態に係る別の窒化物半導体素子の構成を例示する模式的断面図である。
図９に表したように、本実施形態に係る別の窒化物半導体素子１２０にいては、機能層１０ｓは、機能部低濃度層１０ｌを複数含み、機能部高濃度層１０ｈを複数含む。そして、複数の機能部高濃度層１０ｈの厚さは、機能部低濃度層１０ｌのそれぞれの厚さよりも薄い。複数の機能部低濃度層１０ｌと複数の機能部高濃度層１０ｈとは、交互に配置されている。すなわち、複数の機能部低濃度層１０ｌと複数の機能部高濃度層１０ｈとが、Ｚ軸に沿って交互に積層される。この例では、機能部高濃度層１０ｈのそれぞれが、Ｓｉのδドープ層１０ｄである。これ以外は、窒化物半導体素子１１０と同様なので説明を省略する。
図９に表したように、本実施形態に係る別の窒化物半導体素子１２０にいては、機能層１０ｓは、機能部低濃度層１０ｌを複数含み、機能部高濃度層１０ｈを複数含む。そして、複数の機能部高濃度層１０ｈの厚さは、機能部低濃度層１０ｌのそれぞれの厚さよりも薄い。複数の機能部低濃度層１０ｌと複数の機能部高濃度層１０ｈとは、交互に配置されている。すなわち、複数の機能部低濃度層１０ｌと複数の機能部高濃度層１０ｈとが、Ｚ軸に沿って交互に積層される。この例では、機能部高濃度層１０ｈのそれぞれが、Ｓｉのδドープ層１０ｄである。これ以外は、窒化物半導体素子１１０と同様なので説明を省略する。
このように、複数の機能部低濃度層１０ｌと複数の機能部高濃度層１０ｈとが、交互に積層されることで、複数の機能部低濃度層１０ｌと複数の機能部高濃度層１０ｈとを含む層は、ｎ形半導体層１０と見なすことができる。すなわち、本具体例では、ｎ形半導体層１０において、Ｓｉがδドープされる。
この例では、複数の機能部高濃度層１０ｈ（δドープ層１０ｄ）のそれぞれの厚さは、０．１ｎｍ以上５０ｎｍ以下である。複数の機能部高濃度層１０ｈ（δドープ層１０ｄ）どうしの間隔（すなわち、複数の機能部低濃度層１０ｌ）のそれぞれの厚さは、３００ｎｍ以上５００ｎｍ以下である。
窒化物半導体素子１２０において、ｎ形半導体層１０の厚さは、例えば２．１μｍである。
窒化物半導体素子１２０において、ｎ形半導体層１０の厚さは、例えば２．１μｍである。
図１０は、第５試料の窒化物半導体素子の構成を例示する模式的断面図である。
図１０に表したように、第５試料１５５の窒化物半導体素子においては、積層下地層５０の上に、ｎ形半導体層１０が直接設けられている。この場合もｎ形半導体層１０の厚さは例えば２．１μｍである。第５試料１５５においては、ｎ形半導体層１０中に、δドープ層１０ｄは設けらない。すなわち、ｎ形半導体層１０のＺ軸に沿う広い領域に渡ってＳｉがドープされている。
図１０に表したように、第５試料１５５の窒化物半導体素子においては、積層下地層５０の上に、ｎ形半導体層１０が直接設けられている。この場合もｎ形半導体層１０の厚さは例えば２．１μｍである。第５試料１５５においては、ｎ形半導体層１０中に、δドープ層１０ｄは設けらない。すなわち、ｎ形半導体層１０のＺ軸に沿う広い領域に渡ってＳｉがドープされている。
図１１（ａ）及び図１１（ｂ）は、窒化物半導体素子の特性を例示するノマルスキ顕微鏡像である。
図１１（ａ）に示したように、本実施形態に係る窒化物半導体素子１２０においては、表面にクラックＣＲは観察されなかった。
図１１（ａ）に示したように、本実施形態に係る窒化物半導体素子１２０においては、表面にクラックＣＲは観察されなかった。
図１１（ｂ）に示したように、第５試料１５５の窒化物半導体素子においては、表面に非常に高密度なクラックＣＲが発生した。これは、第５試料１５５においては、機能層１０ｓ（ｎ形半導体層１０）に均一にＳｉをドープすることで、引っ張り応力が加わるため、クラックが発生し易くなったものと考えられる。従って、このようなウェーハ上に形成された半導体素子の特性は悪い。
特に、ＳｉドープしたＧａＮ層の厚さが１．５μｍ以上の場合は、クラック密度が非常に大きくなる傾向にある。従って、本実施形態を１．５μｍ以上のｎ形ＧａＮ層を形成する場合に適用すると、クラックＣＲを抑制する効果が効果的に得られる。
本実施形態に係る窒化物半導体素子１２０は、発光ダイオード及びレーザダイオードなどのｎ形半導体層１０の少なくとも一部として用いることで、より大きな効果が得られる。発光ダイオードやレーザダイオードでは、ｎ形半導体層１０の厚さは一般的には２μｍ以上である。もし、このような半導体発光素子において、ｎ形半導体層１０が１．５μｍ以下の場合は、電流広がりが不十分であり、例えば発光が不均一になる。また、高抵抗になり問題となる。
図４に関して説明した第１試料１５１と、図５に関して説明した第２試料１５２と、を比較すると、積層下地層５０中にδドープ層５１ｄを設けることで、クラック密度が低減されている。これは、ＡｌＮ下地層５２（低温ＡｌＮ層）と同様に、δドープ層５１ｄの上に成長したＧａＮ下地層５１が圧縮応力を受け、上に凸状の反りが結晶成長中に予め蓄えられ、結晶成長プロセス終了後の降温時におけるＳｉ基板との熱膨張係数差による引っ張り応力を相殺していると考えられる。
これにより、ＧａＮ下地層５１中にδドープ層５１ｄを設けることで、クラックＣＲの発生が抑制される。同様に、機能層１０ｓ内にδドープ層１０ｄを周期的に設けることで、クラックＣＲの発生が抑制できる。この場合、δドープ層１０ｄを周期的に設けたＧａＮ層が、ｎ形半導体層１０となる。
なお、機能層１０ｓ内に低温ＡｌＮ層を周期的に設けた場合は、ＡｌＮのバンドギャップエネルギー（６．３ｅＶ）は、ＧａＮのバンドギャップエネルギー（３．４ｅＶ）と比べて非常に大きく、電子の流れを阻害してしまい、ｎ型ＧａＮ層としての役割を果たすことができない。
なお、δドープ層（ＳｉＮ層）の形成による転位低減効果や、その上にＧａＮ層を結晶成長させることで圧縮応力を導入することでクラックＣＲの発生を抑制する効果があることが知られている。しかしながら、δドープ層（δドープ層５１ｄ）の配置に関する効果は知られていない。また、機能層１０ｓ内に複数のδドープ層１０ｄを（例えば周期的に）設けて、厚い（例えば１．５μｍ以上）のｎ形半導体層１０を形成する技術については知られていない。
発明者の独自の実験により見出された上記の現象を基に、本実施形態の構成が構築されている。これにより、Ｓｉ基板上に形成した高品質な窒化物半導体結晶を有するウェーハが提供できる。
窒化物半導体素子１２０の例では、積層下地層５０が設けられているが、機能層１０ｓ内に複数のδドープ層１０ｄが設けられる場合は、積層下地層５０は用いなくても良い。例えば、機能層１０ｓと、ＡｌＮバッファ層５５と、の間に、成長中に圧縮応力を加える任意の構造体を設けることができる。例えば、ＡｌＮとＧａＮとの超格子や、Ａｌ組成がステップ的に、または、連続的に傾斜した構造を、機能層１０ｓとＡｌＮバッファ層５５との間に設けても良い。
すなわち、本実施形態に係る半導体発光素子は、ＡｌＮバッファ層５５の上であり機能層１０ｓの下に形成された積層下地層５０をさらに備えることができる。積層下地層５０は、交互に積層された複数のＡｌＮ下地層５２と複数のＧａＮ下地層５１とを含む。複数のＧａＮ下地層５１のうちでシリコン基板４０に最も近い基板側ＧａＮ下地層５１ｓは、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第１低濃度下地部５１ａと、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第２低濃度下地部５１ｂと、第１低濃度下地部５１ａと第２低濃度下地部５１ｂとの間に設けられ、Ｓｉ濃度が５×１０１８ｃｍ−３以上で、第１低濃度下地部５１ａの厚さ及び第２低濃度下地部５１ｂの厚さの合計よりも薄い局所高濃度下地部５１ｃと、を有することができる。
図１２は、第１の実施形態に係る別の窒化物半導体素子の構成を例示する模式的断面図である。
図１２に表したように、本実施形態に係る別の窒化物半導体素子１３０は、シリコン基板４０の上に形成されたＡｌＮバッファ層５５の上に形成された機能層１０ｓを備える。この例では、ＡｌＮバッファ層５５の上に中間層５４が設けられ、機能層１０ｓは、中間層５４の上に設けられている。中間層５４は、必要に応じて設けられ、場合によっては省略しても良い。機能層１０ｓは、交互に積層された、複数の機能部低濃度層１０ｌと、複数の機能部高濃度層１０ｈ（例えばδドープ層１０ｄ）と、を含む。
図１２に表したように、本実施形態に係る別の窒化物半導体素子１３０は、シリコン基板４０の上に形成されたＡｌＮバッファ層５５の上に形成された機能層１０ｓを備える。この例では、ＡｌＮバッファ層５５の上に中間層５４が設けられ、機能層１０ｓは、中間層５４の上に設けられている。中間層５４は、必要に応じて設けられ、場合によっては省略しても良い。機能層１０ｓは、交互に積層された、複数の機能部低濃度層１０ｌと、複数の機能部高濃度層１０ｈ（例えばδドープ層１０ｄ）と、を含む。
複数の機能部低濃度層１０ｌのそれぞれは、窒化物半導体を含みＳｉ濃度が５×１０１８ｃｍ−３未満である。複数の機能部高濃度層１０ｈのそれぞれは、Ｓｉ濃度が５×１０１８ｃｍ−３以上である。複数の機能部高濃度層１０ｈのそれぞれ厚さは、機能部低濃度層１０ｌのそれぞれの厚さよりも薄い。
これにより、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子を提供できる。
機能層１０ｓにおけるδドープ層１０ｄどうしの間隔（例えば周期）は、５０ｎｍ以上、５００ｎｍ以下が望ましい。５０ｎｍよりも小さいと、ＧａＮ層におけるドーピング濃度が高くなりすぎてしまう。また、圧縮応力をかける効果が十分に得られない。間隔（例えば周期）が５００ｎｍより大きい場合は、δドープ層１０ｄの数が２以上、８０以下が望ましい。
なお、ｎ形半導体層１０中のδドープ層１０ｄ以外の部分が、δドープ層１０ｄにおけるＳｉ濃度の半分以下の濃度でＳｉを含有していてもよい。
（第２の実施形態）
本実施形態は、窒化物半導体ウェーハに係る。このウェーハには、例えば、半導体装置の少なくとも一部、または、半導体装置の少なくとも一部となる部分が設けられている。この半導体装置は、例えば、半導体発光素子、半導体受光素子、及び、電子デバイスなどを含む。
本実施形態は、窒化物半導体ウェーハに係る。このウェーハには、例えば、半導体装置の少なくとも一部、または、半導体装置の少なくとも一部となる部分が設けられている。この半導体装置は、例えば、半導体発光素子、半導体受光素子、及び、電子デバイスなどを含む。
図１３は、第２の実施形態に係る窒化物半導体ウェーハの構成を例示する模式的断面図である。
図１３に表したように、本実施形態に係る窒化物半導体ウェーハ２１０は、シリコン基板４０と、ＡｌＮバッファ層５５と、積層下地層５０と、機能層１０ｓと、を備える。この例では、窒化物半導体ウェーハ２１０は、中間層５４をさらに備える。中間層５４は、省略しても良い。
図１３に表したように、本実施形態に係る窒化物半導体ウェーハ２１０は、シリコン基板４０と、ＡｌＮバッファ層５５と、積層下地層５０と、機能層１０ｓと、を備える。この例では、窒化物半導体ウェーハ２１０は、中間層５４をさらに備える。中間層５４は、省略しても良い。
窒化物半導体ウェーハ２１０において、シリコン基板４０、ＡｌＮバッファ層５５、中間層５４、積層下地層５０及び機能層１０ｓのそれぞれには、第１実施形態に関して説明した構成を適用できる。
すなわち、積層下地層５０に含まれる複数のＧａＮ下地層５１ｓのうちでシリコン基板４０に最も近い基板側ＧａＮ下地層５１ｓは、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第１低濃度下地部５１ａと、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第２低濃度下地部５１ｂと、第１低濃度下地部５１ａと第２低濃度下地部５１ｂとの間に設けられた局所高濃度下地部５１ｃと、を含む。局所高濃度下地部５１ｃは、Ｓｉ濃度が５×１０１８ｃｍ−３以上であり、第１低濃度下地部５１ａの厚さ及び第２低濃度下地部５１ｂの厚さの合計よりも薄い。
図１４は、第２の実施形態に係る別の窒化物半導体ウェーハの構成を例示する模式的断面図である。
図１４に表したように、本実施形態に係る別の窒化物半導体ウェーハ２３０は、シリコン基板４０と、シリコン基板４０上に設けられたＡｌＮバッファ層５５と、ＡｌＮバッファ層５５上に設けられた機能層と、を備える。この例では、窒化物半導体ウェーハ２３０は、中間層５４をさらに備える。中間層５４は、省略しても良い。
図１４に表したように、本実施形態に係る別の窒化物半導体ウェーハ２３０は、シリコン基板４０と、シリコン基板４０上に設けられたＡｌＮバッファ層５５と、ＡｌＮバッファ層５５上に設けられた機能層と、を備える。この例では、窒化物半導体ウェーハ２３０は、中間層５４をさらに備える。中間層５４は、省略しても良い。
機能層１０ｓは、交互に積層された、複数の機能部低濃度層１０ｌと、複数の機能部高濃度層１０ｈ（例えばδドープ層１０ｄ）と、を含む。複数の機能部低濃度層１０ｌのそれぞれは、窒化物半導体を含みＳｉ濃度が５×１０１８ｃｍ−３未満である。複数の機能部高濃度層１０ｈのそれぞれは、Ｓｉ濃度が５×１０１８ｃｍ−３以上である。複数の機能部高濃度層１０ｈのそれぞれ厚さは、機能部低濃度層１０ｌのそれぞれの厚さよりも薄い。
このような窒化物半導体ウェーハ２１０及び２３０により、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子のための窒化物半導体ウェーハが提供できる。
（第３の実施形態）
図１５は、第３の実施形態に係る窒化物半導体層の製造方法を例示するフローチャート図である。
図１５に表したように、本製造方法においては、シリコン基板４０の上に設けられたＡｌＮバッファ層５５の上に、複数のＡｌＮ下地層５２と複数のＧａＮ下地層５１とを交互に積層して積層下地層５０を形成する（ステップＳ１１０）。さらに、積層下地層５０の上に、窒化物半導体を含みＳｉ濃度が５×１０１８ｃｍ−３未満の機能部低濃度層１０ｌを形成し、機能部低濃度層１０ｌの上に、Ｓｉ濃度が５×１０１８ｃｍ−３以上の機能部高濃度層１０ｈを形成して機能層１０ｓを形成する（ステップＳ１２０）。
図１５は、第３の実施形態に係る窒化物半導体層の製造方法を例示するフローチャート図である。
図１５に表したように、本製造方法においては、シリコン基板４０の上に設けられたＡｌＮバッファ層５５の上に、複数のＡｌＮ下地層５２と複数のＧａＮ下地層５１とを交互に積層して積層下地層５０を形成する（ステップＳ１１０）。さらに、積層下地層５０の上に、窒化物半導体を含みＳｉ濃度が５×１０１８ｃｍ−３未満の機能部低濃度層１０ｌを形成し、機能部低濃度層１０ｌの上に、Ｓｉ濃度が５×１０１８ｃｍ−３以上の機能部高濃度層１０ｈを形成して機能層１０ｓを形成する（ステップＳ１２０）。
この積層下地層５０の形成は、複数のＧａＮ下地層５１のうちでシリコン基板４０に最も近い基板側ＧａＮ下地層５１ｓの形成において、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第１低濃度下地部５１ａと、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第２低濃度下地部５１ｂと、第１低濃度下地部５１ａと第２低濃度下地部５１ｂとの間に設けられ、Ｓｉ濃度が５×１０１８ｃｍ−３以上で、第１低濃度下地部５１ａの厚さ及び第２低濃度下地部５１ｂの厚さの合計よりも薄い局所高濃度下地部５１ｃと、形成することを含む。
図１６は、第３の実施形態に係る窒化物半導体層の別の製造方法を例示するフローチャート図である。
本製造方法は、シリコン基板４０の上に形成されたＡｌＮバッファ層５５の上に機能層１０ｓを形成する工程（ステップＳ２００）を備える。機能層１０ｓを形成する工程は、窒化物半導体を含みＳｉ濃度が５×１０１８ｃｍ−３未満の複数の機能部低濃度層１０ｌの形成（ステップＳ２１０）と、Ｓｉ濃度が５×１０１８ｃｍ−３以上の複数の機能部高濃度層１０ｈの形成（ステップＳ２２０）と、を複数回繰り返す。複数の機能部高濃度層１０ｈのそれぞれの厚さは、機能部低濃度層１０ｌのそれぞれの厚さよりも薄い。
本製造方法は、シリコン基板４０の上に形成されたＡｌＮバッファ層５５の上に機能層１０ｓを形成する工程（ステップＳ２００）を備える。機能層１０ｓを形成する工程は、窒化物半導体を含みＳｉ濃度が５×１０１８ｃｍ−３未満の複数の機能部低濃度層１０ｌの形成（ステップＳ２１０）と、Ｓｉ濃度が５×１０１８ｃｍ−３以上の複数の機能部高濃度層１０ｈの形成（ステップＳ２２０）と、を複数回繰り返す。複数の機能部高濃度層１０ｈのそれぞれの厚さは、機能部低濃度層１０ｌのそれぞれの厚さよりも薄い。
このような製造方法により、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体層を製造することができる。
実施形態において、半導体層の成長には、例えば、有機金属気相堆積（Metal-Organic Chemical Vapor Deposition: ＭＯＣＶＤ）法、有機金属気相成長（Metal-Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法、及び、ハライド気相エピタキシー法(ＨＶＰＥ)法などを用いることができる。
例えば、ＭＯＣＶＤ法またはＭＯＶＰＥ法を用いた場合では、各半導体層の形成の際の原料には、以下を用いることができる。Ｇａの原料として、例えばＴＭＧａ（トリメチルガリウム）及びＴＥＧａ（トリエチルガリウム）を用いることができる。Ｉｎの原料として、例えば、ＴＭＩｎ（トリメチルインジウム）及びＴＥＩｎ（トリエチルインジウム）などを用いることができる。Ａｌの原料として、例えば、ＴＭＡｌ（トリメチルアルミニウム）などを用いることができる。Ｎの原料として、例えば、ＮＨ３（アンモニア）、ＭＭＨｙ（モノメチルヒドラジン）及びＤＭＨｙ（ジメチルヒドラジン）などを用いることができる。Ｓｉの原料としては、ＳｉＨ４（モノシラン）、Ｓｉ２Ｈ６（ジシラン）などを用いることができる。
実施形態によれば、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法が提供できる。
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、窒化物半導体素子及びウェーハに含まれる基板、ＡｌＮバッファ層、中間層、積層下地層、ＡｌＮ下地層、ＧａＮ下地層、機能層、半導体層及び発光部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法を基にして、当業者が適宜設計変更して実施し得る全ての窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…ｎ形半導体層、 １０ｄ…δドープ層、 １０ｈ…機能部高濃度層、 １０ｌ…機能部低濃度層、 １０ｓ…機能層、 ２０…ｐ形半導体層、 ３０…発光部、 ３１…障壁層、 ３２…井戸層、 ４０…シリコン基板、 ５０…積層下地層、 ５１…ＧａＮ下地層、 ５１ａ…第１低濃度下地部、 ５１ｂ…第２低濃度下地部、 ５１ｃ…局所高濃度下地部、 ５１ｄ…δドープ層、 ５１ｓ…基板側ＧａＮ下地層、 ５２…ＡｌＮ下地層、 ５４…中間層、 ５５…ＡｌＮバッファ層、 １１０、１１１、１２０、１３０…窒化物半導体素子、 １５１〜１５５…第１〜第５試料、 ２１０、２３０…窒化物半導体ウェーハ、 ＢＬ…障壁層、 ＷＬ…井戸層
Claims (7)
- シリコン基板の上に形成されたＡｌＮバッファ層の上に形成され、交互に積層された複数のＡｌＮ下地層と複数のＧａＮ下地層とを含む積層下地層と、
前記積層下地層の上に設けられ、窒化物半導体を含みＳｉ濃度が１×１０１８ｃｍ−３未満の機能部低濃度層と、前記機能部低濃度層の上に設けられ、Ｓｉ濃度が１×１０１８ｃｍ−３以上の機能部高濃度層と、を含む機能層と、
を備え、
前記複数のＧａＮ下地層のうちで前記シリコン基板に最も近い基板側ＧａＮ下地層は、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第１低濃度下地部と、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第２低濃度下地部と、前記第１低濃度下地部と前記第２低濃度下地部との間に設けられ、Ｓｉ濃度が５×１０１８ｃｍ−３以上で、前記第１低濃度下地部の厚さ及び前記第２低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、を有することを特徴とする窒化物半導体素子。 - 前記局所高濃度下地部の厚さは、０．１ナノメートル以上５０ナノメートル以下であることを特徴とする請求項１記載の窒化物半導体素子。
- 前記複数のＧａＮ下地層のうちの前記基板側ＧａＮ下地層を除く全ての前記ＧａＮ下地層は、前記Ｓｉ濃度が５×１０１８ｃｍ−３未満であることを特徴とする請求項１または２に記載の窒化物半導体素子。
- 前記機能部高濃度層の厚さは、１．５マイクロメートル以上、４マイクロメートル以下であることを特徴とする請求項１〜３のいずれか１つに記載の窒化物半導体素子。
- 前記機能層は、
前記機能部高濃度層の上に設けられ、複数の障壁層と、前記複数の障壁層どうしの間に設けられた井戸層と、を含む発光部と、
前記発光部の上に設けられ、窒化物半導体を含み、Ｍｇ、Ｚｎ及びＣの少なくともいずれかを含むｐ形半導体層と、
をさらに含むことを特徴とする請求項１〜４のいずれか１つに記載の窒化物半導体素子。 - シリコン基板と、
前記シリコン基板の上に設けられたＡｌＮバッファ層と、
前記ＡｌＮバッファ層の上に設けられ、交互に積層された複数のＡｌＮ下地層と複数のＧａＮ下地層とを含む積層下地層と、
前記積層下地層の上に設けられ、窒化物半導体を含みＳｉ濃度が５×１０１８ｃｍ−３未満の機能部低濃度層と、前記機能部低濃度層の上に設けられ、Ｓｉ濃度が５×１０１８ｃｍ−３以上の機能部高濃度層と、を含む機能層と、
を備え、
前記複数のＧａＮ下地層のうちで前記シリコン基板に最も近い基板側ＧａＮ下地層は、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第１低濃度下地部と、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第２低濃度下地部と、前記第１低濃度下地部と前記第２低濃度下地部との間に設けられ、Ｓｉ濃度が５×１０１８ｃｍ−３以上で、前記第１低濃度下地部の厚さ及び前記第２低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、を有することを特徴とすることを特徴とする窒化物半導体ウェーハ。 - シリコン基板の上に設けられたＡｌＮバッファ層の上に、複数のＡｌＮ下地層と複数のＧａＮ下地層とを交互に積層して積層下地層を形成し、
前記積層下地層の上に、窒化物半導体を含みＳｉ濃度が５×１０１８ｃｍ−３未満の機能部低濃度層を形成し、前記機能部低濃度層の上に、Ｓｉ濃度が５×１０１８ｃｍ−３以上の機能部高濃度層を形成して機能層を形成し、
前記積層下地層の形成は、
前記複数のＧａＮ下地層のうちで前記シリコン基板に最も近い基板側ＧａＮ下地層の形成において、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第１低濃度下地部と、Ｓｉ濃度が５×１０１８ｃｍ−３未満の第２低濃度下地部と、前記第１低濃度下地部と前記第２低濃度下地部との間に設けられ、Ｓｉ濃度が５×１０１８ｃｍ−３以上で、前記第１低濃度下地部の厚さ及び前記第２低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、形成することを含むことを特徴とする窒化物半導体層の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011109560A JP5023230B1 (ja) | 2011-05-16 | 2011-05-16 | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 |
| US13/222,200 US8692287B2 (en) | 2011-05-16 | 2011-08-31 | Nitride semiconductor device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer |
| CN201210017269.1A CN102790147B (zh) | 2011-05-16 | 2012-01-19 | 氮化物半导体器件、氮化物半导体晶片以及用于制造氮化物半导体层的方法 |
| EP12152936.6A EP2525407B1 (en) | 2011-05-16 | 2012-01-27 | Nitride semiconductor device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer |
| KR1020120008745A KR101292470B1 (ko) | 2011-05-16 | 2012-01-30 | 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011109560A JP5023230B1 (ja) | 2011-05-16 | 2011-05-16 | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012092772A Division JP5337272B2 (ja) | 2012-04-16 | 2012-04-16 | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP5023230B1 true JP5023230B1 (ja) | 2012-09-12 |
| JP2012243807A JP2012243807A (ja) | 2012-12-10 |
Family
ID=45655281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011109560A Active JP5023230B1 (ja) | 2011-05-16 | 2011-05-16 | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8692287B2 (ja) |
| EP (1) | EP2525407B1 (ja) |
| JP (1) | JP5023230B1 (ja) |
| KR (1) | KR101292470B1 (ja) |
| CN (1) | CN102790147B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2728629A3 (en) * | 2012-11-02 | 2016-02-17 | LG Electronics, Inc. | Hetero-Substrate, Nitride-Based Semiconductor Light Emitting Device, and Method for Manufacturing the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5066274B1 (ja) * | 2011-05-16 | 2012-11-07 | 株式会社東芝 | 半導体発光素子 |
| JP5117609B1 (ja) | 2011-10-11 | 2013-01-16 | 株式会社東芝 | 窒化物半導体ウェーハ、窒化物半導体装置及び窒化物半導体結晶の成長方法 |
| JP5425284B1 (ja) | 2012-09-21 | 2014-02-26 | 株式会社東芝 | 半導体ウェーハ、半導体素子及び窒化物半導体層の製造方法 |
| JP5296255B1 (ja) | 2012-11-21 | 2013-09-25 | 株式会社東芝 | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法 |
| JP6270536B2 (ja) | 2013-06-27 | 2018-01-31 | 株式会社東芝 | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法 |
| CN106537617B (zh) | 2014-05-27 | 2019-04-16 | 斯兰纳Uv科技有限公司 | 使用半导体结构和超晶格的高级电子装置结构 |
| JP6817072B2 (ja) | 2014-05-27 | 2021-01-20 | シランナ・ユー・ブイ・テクノロジーズ・プライベート・リミテッドＳｉｌａｎｎａ Ｕｖ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｐｔｅ Ｌｔｄ | 光電子デバイス |
| US11322643B2 (en) | 2014-05-27 | 2022-05-03 | Silanna UV Technologies Pte Ltd | Optoelectronic device |
| JP6986349B2 (ja) * | 2014-05-27 | 2021-12-22 | シランナ・ユー・ブイ・テクノロジーズ・プライベート・リミテッドSilanna Uv Technologies Pte Ltd | ｎ型超格子及びｐ型超格子を備える電子デバイス |
| JP6661330B2 (ja) | 2015-10-27 | 2020-03-11 | 株式会社ディスコ | Ｌｅｄ基板の形成方法 |
| JP6652042B2 (ja) * | 2016-12-13 | 2020-02-19 | 三菱電機株式会社 | Ｉｉｉ−ｖ族窒化物半導体エピタキシャルウェハの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004047764A (ja) * | 2002-07-12 | 2004-02-12 | Hitachi Cable Ltd | 窒化物半導体の製造方法および半導体ウェハならびに半導体デバイス |
| WO2010021457A2 (ko) * | 2008-08-20 | 2010-02-25 | 서울옵토디바이스주식회사 | 변조도핑층을 갖는 발광 다이오드 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301592A (ja) | 1991-03-29 | 1992-10-26 | Hitachi Ltd | 燃料集合体 |
| JP3744211B2 (ja) | 1997-09-01 | 2006-02-08 | 日亜化学工業株式会社 | 窒化物半導体素子 |
| JP4301592B2 (ja) | 1998-01-16 | 2009-07-22 | 三菱マテリアル株式会社 | 窒化物半導体層付き基板の製造方法 |
| KR100589621B1 (ko) * | 1998-03-12 | 2006-06-19 | 니치아 카가쿠 고교 가부시키가이샤 | 질화물 반도체 소자 |
| JP3669848B2 (ja) | 1998-09-16 | 2005-07-13 | 日亜化学工業株式会社 | 窒化物半導体レーザ素子 |
| JP2003078169A (ja) | 1998-09-21 | 2003-03-14 | Nichia Chem Ind Ltd | 発光素子 |
| US6608330B1 (en) * | 1998-09-21 | 2003-08-19 | Nichia Corporation | Light emitting device |
| JP2001313421A (ja) | 2000-02-21 | 2001-11-09 | Sanken Electric Co Ltd | 半導体発光素子及びその製造方法 |
| TWI240969B (en) | 2003-06-06 | 2005-10-01 | Sanken Electric Co Ltd | Nitride semiconductor device and method for manufacturing same |
| JP2006114886A (ja) * | 2004-09-14 | 2006-04-27 | Showa Denko Kk | ｎ型ＩＩＩ族窒化物半導体積層構造体 |
| JP4622466B2 (ja) | 2004-11-12 | 2011-02-02 | 日亜化学工業株式会社 | 窒化物半導体素子 |
| KR100662191B1 (ko) | 2004-12-23 | 2006-12-27 | 엘지이노텍 주식회사 | 질화물 반도체 발광소자 및 그 제조방법 |
| CN101583559B (zh) | 2006-11-10 | 2012-02-15 | 新加坡科技研究局 | 微机械结构和制造微机械结构的方法 |
| JP5471440B2 (ja) * | 2007-05-02 | 2014-04-16 | 豊田合成株式会社 | Ｉｉｉ族窒化物半導体発光素子の製造方法 |
| KR20090034169A (ko) * | 2007-10-02 | 2009-04-07 | 주식회사 에피밸리 | 3족 질화물 반도체 발광소자 |
-
2011
- 2011-05-16 JP JP2011109560A patent/JP5023230B1/ja active Active
- 2011-08-31 US US13/222,200 patent/US8692287B2/en active Active
-
2012
- 2012-01-19 CN CN201210017269.1A patent/CN102790147B/zh active Active
- 2012-01-27 EP EP12152936.6A patent/EP2525407B1/en active Active
- 2012-01-30 KR KR1020120008745A patent/KR101292470B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004047764A (ja) * | 2002-07-12 | 2004-02-12 | Hitachi Cable Ltd | 窒化物半導体の製造方法および半導体ウェハならびに半導体デバイス |
| WO2010021457A2 (ko) * | 2008-08-20 | 2010-02-25 | 서울옵토디바이스주식회사 | 변조도핑층을 갖는 발광 다이오드 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2728629A3 (en) * | 2012-11-02 | 2016-02-17 | LG Electronics, Inc. | Hetero-Substrate, Nitride-Based Semiconductor Light Emitting Device, and Method for Manufacturing the same |
| US9680055B2 (en) | 2012-11-02 | 2017-06-13 | Lg Electronics Inc. | Hetero-substrate, nitride-based semiconductor light emitting device, and method for manufacturing the same |
| KR101901932B1 (ko) * | 2012-11-02 | 2018-09-27 | 엘지전자 주식회사 | 이종 기판, 질화물 반도체 발광 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101292470B1 (ko) | 2013-07-31 |
| EP2525407A3 (en) | 2015-11-25 |
| EP2525407A2 (en) | 2012-11-21 |
| KR20120128085A (ko) | 2012-11-26 |
| US8692287B2 (en) | 2014-04-08 |
| US20120292593A1 (en) | 2012-11-22 |
| EP2525407B1 (en) | 2017-10-25 |
| CN102790147A (zh) | 2012-11-21 |
| CN102790147B (zh) | 2015-05-06 |
| JP2012243807A (ja) | 2012-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5023230B1 (ja) | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 | |
| US9293646B2 (en) | Method of manufacture for nitride semiconductor light emitting element, wafer, and nitride semiconductor light emitting element | |
| JP5117609B1 (ja) | 窒化物半導体ウェーハ、窒化物半導体装置及び窒化物半導体結晶の成長方法 | |
| JP6121806B2 (ja) | 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法 | |
| US8969891B2 (en) | Nitride semiconductor device, nitride semiconductor wafer and method for manufacturing nitride semiconductor layer | |
| US10008571B2 (en) | Semiconductor wafer, semiconductor device, and method for manufacturing nitride semiconductor layer | |
| JP5296255B1 (ja) | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法 | |
| JP5911727B2 (ja) | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 | |
| JP6117010B2 (ja) | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法 | |
| JP5460751B2 (ja) | 半導体装置 | |
| JP2012204540A (ja) | 半導体装置およびその製造方法 | |
| JP5123414B2 (ja) | 半導体発光素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 | |
| JP5337272B2 (ja) | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 | |
| JP5059205B2 (ja) | ウェーハ及び結晶成長方法 | |
| JP5705179B2 (ja) | 窒化物半導体ウェーハ、窒化物半導体装置及び窒化物半導体結晶の成長方法 | |
| KR20120128088A (ko) | 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법 | |
| JP5597663B2 (ja) | 半導体発光素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 | |
| JP2016207734A (ja) | 窒化物半導体発光素子及びその製造方法 | |
| JP2014068018A (ja) | 半導体発光素子及び半導体発光素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120618 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5023230 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |