KR20120128088A - 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법 - Google Patents

질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법 Download PDF

Info

Publication number
KR20120128088A
KR20120128088A KR1020120020285A KR20120020285A KR20120128088A KR 20120128088 A KR20120128088 A KR 20120128088A KR 1020120020285 A KR1020120020285 A KR 1020120020285A KR 20120020285 A KR20120020285 A KR 20120020285A KR 20120128088 A KR20120128088 A KR 20120128088A
Authority
KR
South Korea
Prior art keywords
layer
nitride semiconductor
thickness
layers
semiconductor layer
Prior art date
Application number
KR1020120020285A
Other languages
English (en)
Inventor
도모나리 시오다
헝 헝
종일 황
다이스께 사또
나오하루 스기야마
신야 누노우에
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Priority to KR1020120020285A priority Critical patent/KR20120128088A/ko
Publication of KR20120128088A publication Critical patent/KR20120128088A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

일 실시예에 따르면, 질화물 반도체 소자는, 실리콘 기판 위에 형성된 Al 함유 질화물 반도체층 위에 형성되고, GaN을 포함하는 하지층; 및 상기 하지층 위에 설치되고, 상기 하지층의 불순물 농도보다 높은 불순물 농도를 가지며 제1 도전형의 GaN을 포함하는 제1 반도체층을 포함하는 기능층을 포함한다. 상기 Al 함유 질화물 반도체층은, 복수의 제2 층, 및 상기 제2 층들 사이에 설치된 제1 층을 포함하는 다층 구조체를 포함한다. 상기 제1 층 및 제2 층들은 질화물 반도체를 포함한다. 상기 제1 층의 Al 조성비는 상기 제2 층들의 Al 조성비보다 낮다. 상기 하지층의 두께는, 상기 제1 층의 두께보다 크고 상기 제1 반도체층의 두께보다 작다.

Description

질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법{NITRIDE SEMICONDUCTOR DEVICE, NITRIDE SEMICONDUCTOR WAFER AND METHOD FOR MANUFACTURING NITRIDE SEMICONDUCTOR LAYER}
< 관련 출원의 상호 참조>
본 출원은 2011년 5월 16일에 출원된 일본 특허 출원 번호 제2011-109070 및 2012년 1월 16일에 출원된 일본 특허 출원 번호 제2012-006068호에 기초하고, 그로부터 우선권의 이익을 주장하며, 그 전체 내용은 본원에 참조로서 원용된다.
여기에 기재된 실시예는 일반적으로 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법에 관한 것이다.
질화물 반도체를 이용한 반도체 발광 소자인 발광 다이오드들(LEDs)은, 예를 들어, 표시 장치 및 조명에 이용된다. 또한, 질화물 반도체를 이용한 전자 디바이스는 고주파 전자 디바이스 및 고성능 디바이스에 이용된다.
이러한 질화물 반도체 소자를, 양산성에 있어 우수한 실리콘(Si) 기판 위에 형성하면, 격자 상수 또는 열팽창 계수의 차이에 기인한 결함 및 크랙이 발생하기 쉽다. 실리콘 기판 위에 고품질을 갖는 결정을 제조하는 기술이 요구된다.
일반적으로, 일 실시예에 따르면, 질화물 반도체 소자는, 실리콘 기판 위에 형성된 Al 함유 질화물 반도체층 위에 형성되고, GaN을 포함하는 하지층(foundation layer); 및 상기 하지층 위에 설치되고, 상기 하지층의 불순물 농도보다 높은 불순물 농도를 가지며 제1 도전형의 GaN을 포함하는 제1 반도체층을 포함하는 기능층을 포함한다. 상기 Al 함유 질화물 반도체층은 다층 구조체를 포함한다. 상기 다층 구조체는 복수의 제2 층, 및 상기 제2 층들 사이에 설치된 제1 층을 포함한다. 상기 제1 층은 질화물 반도체를 포함한다. 제2 층들은 Al을 포함하는 질화물 반도체를 포함한다. 상기 제1 층의 Al 조성비는 상기 제2 층들의 Al 조성비보다 낮다. 상기 하지층의 두께는 상기 제1 층의 두께보다 두껍다. 상기 하지층의 두께는 상기 제1 반도체층의 두께보다 작다.
다른 실시예에 따르면, 질화물 반도체 웨이퍼는, 상기 실리콘 기판 위에 설치된 Al 함유 질화물 반도체층; 상기 Al 함유 질화물 반도체층 위에 설치되고, GaN을 포함하는 하지층; 및 상기 하지층 위에 설치되고, 상기 하지층의 불순물 농도보다 높은 불순물 농도를 가지며 제1 도전형의 GaN을 포함하는 제1 반도체층을 포함하는 기능층을 포함한다. 상기 Al 함유 질화물 반도체층은 다층 구조체를 포함한다. 상기 다층 구조체는 복수의 제2 층, 및 상기 제2 층들 사이에 설치된 제1 층을 포함한다. 상기 제1 층은 질화물 반도체를 포함한다. 상기 제2 층들은 Al을 포함하는 질화물 반도체를 포함한다. 상기 제1 층의 Al 조성비는 상기 제2 층들의 Al 조성비보다 낮다. 상기 하지층의 두께는 상기 제1 층의 두께보다 두껍다. 상기 하지층의 두께는 상기 제1 반도체층의 두께보다 얇다.
다른 실시예에 따르면, 질화물 반도체층의 제조 방법은, 실리콘 기판 위에 Al 함유 질화물 반도체층을 형성하는 단계 - 상기 Al 함유 질화물 반도체층은 복수의 제2 층 및 상기 제2 층들 사이에 설치된 제1 층을 포함하는 다층 구조체를 포함하고, 상기 제1 층은 질화물 반도체를 포함하고, 상기 제2 층들은 Al을 포함하는 질화물 반도체를 포함하며, 상기 제1 층의 Al 조성비는 상기 제2 층들의 Al 조성비보다 낮음 - ; 상기 Al 함유 질화물 반도체층 위에, 상기 제1 층의 두께보다 두껍고 GaN을 포함하는 하지층을 형성하는 단계; 및 상기 하지층 위에, 상기 하지층의 불순물 농도보다 높은 불순물 농도를 가지며 상기 하지층의 두께보다 두꺼우며 제1 도전형의 GaN을 포함하는, 제1 반도체층을 포함하는 기능층을 형성하는 단계를 포함한다.
도 1은 제1 실시예에 따른 질화물 반도체 소자를 나타내는 개략적 단면도이다.
도 2는 제1 실시예에 따른 질화물 반도체 소자를 나타내는 개략적 단면도이다.
도 3은 제1 실시예에 따른 질화물 반도체 소자의 일부를 나타내는 개략적 단면도이다.
도 4는 제1 참고 예의 질화물 반도체 소자를 나타내는 개략적 단면도이다.
도 5a 및 5b는, 제2 및 제3 참고 예의 웨이퍼 시료의 특성을 나타내는 단면SEM 사진이다.
도 6a 및 6b는 제2 실시예에 따른 질화물 반도체 웨이퍼를 나타내는 개략적 단면도이다.
도 7은 제3 실시예에 따른 질화물 반도체층의 제조 방법을 나타내는 플로우차트이다.
도 8은 제5 실시예에 따른 질화물 반도체 소자의 구성을 예시하는 개략적 단면도이다.
도 9는 제6 실시예에 따른 질화물 반도체 웨이퍼의 구성을 예시하는 개략적 단면도이다.
이하에, 본 발명의 실시예들에 대하여 도면을 참조하면서 설명한다.
또한, 도면은 개략적 또는 개념적이며, 부분들의 두께와 폭 간의 관계, 부분들 간의 크기의 비율 등은, 반드시 실제 값과 동일하지는 않다. 또한, 동일한 부분에 대한 경우에도, 도면들 간에 치수 및 비율이 서로 다르게 나타낼 수도 있다.
본원 명세서와 도면에서, 이전 도면에 관해서 전술한 바와 마찬가지의 요소에는 동일한 부호를 붙여 상세한 설명은 적절히 생략한다.
(제1 실시예)
본 실시예는 질화물 반도체 소자에 관한 것이다. 본 실시예에 따른 질화물 반도체 소자는 반도체 발광 소자, 반도체 수광 소자 및 전자 디바이스 등의 반도체 장치를 포함한다. 반도체 발광 소자는, 예를 들어, 발광 다이오드(LED), 레이저 다이오드(LD) 등을 포함한다. 반도체 수광 소자는 포토다이오드(PD) 등을 포함한다. 전자 디바이스는, 예를 들어, 고 전자 이동도 트랜지스터(HEMT), 헤테로 접합 바이폴라 트랜지스터(HBT), 전계 트랜지스터(FET) 및 쇼트키 배리어 다이오드(SBD) 등을 포함한다.
도 1은 제1 실시예에 따른 질화물 반도체 소자의 구성을 예시하는 개략적 단면도이다.
도 1에 나타낸 바와 같이, 본 실시예에 따른 질화물 반도체 소자(110)는 하지층(10i) 및 기능층(10s)을 포함한다.
하지층(10i)은 Al 함유 질화물 반도체층(50) 위에 형성된다. Al 함유 질화물 반도체층(50)은 실리콘 기판(40) 위에 형성된다. 실리콘 기판(40)은, 예를 들어, Si(111)기판이다. 그러나, 본 실시예에서, 실리콘 기판(40)의 면방위는 (111)면이 아니어도 좋다.
하지층(10i)은 낮은 불순물 농도를 갖는다. 하지층(10i)은 GaN을 포함한다. 하지층(10i)은, 예를 들어, 비도핑된 GaN층이다. 예를 들어, 하지층(10i)의 불순물 농도는 1×1017cm-3 이하이다. 예를 들어, 하지층(10i)의 불순물 농도는 검출 한계 이하인다.
하지층(10i)은 1 마이크로미터(㎛) 이상의 두께를 갖는다.
기능층(10s)은 하지층(10i) 위에 설치된다. 기능층(10s)은 제1 반도체층(10)을 포함한다. 제1 반도체층(10)은 하지층(10i)의 불순물 농도보다 높은 불순물 농도를 갖는다. 제1 반도체층(10)은 제1 도전형의 GaN을 포함한다. 예를 들어, 제1 반도체층(10)은 5×1018cm-3의 농도의 Si를 포함한다.
예를 들어, 제1 도전형은 n형이며, 제2 도전형은 p형이다. 대안으로서, 제1 도전형이 p형이며, 제2 도전형이 n형이어도 좋다. 이하에서는, 제1 도전형이 n형이고, 제2 도전형이 p형일 경우에 대하여 설명한다.
예를 들어, 제1 반도체층(10)은 n형 GaN층이다.
여기에서, 하지층(10i)으로부터 기능층(10s)을 향하는 방향을 Z축 방향으로 정의한다. Z축에 수직한 축을 X축으로 정의한다. Z축과 X축에 수직한 축을 Y축으로 정의한다.
이하, 질화물 반도체 소자(110)가 발광 소자일 경우에 대하여 설명한다.
도 2는 제1 실시예에 따른 질화물 반도체 소자의 구성을 예시하는 개략적 단면도이다.
도 2에 나타낸 바와 같이, 본 실시예에 따른 예인 질화물 반도체 소자(111)에서, 기능층(10s)은 발광부(30) 및 제2 반도체층(20)을 더 포함한다.
발광부(30)는 제1 반도체층(10) 위에 설치된다. 제2 반도체층(20)은 발광부(30) 위에 설치된다. 제2 반도체층(20)은 질화물 반도체를 포함하고, 제2 도전형이다. 제2 도전형은 제1 도전형과 상이하다.
제1 반도체층(10)과 제2 반도체층(20)을 통해 발광부(30)에 전류를 흘림으로써, 발광부(30)로부터 광이 방출된다. 발광부(30)의 구체예에 대하여는 후술한다.
도 2에 나타낸 바와 같이, 본 예에서는, Al 함유 질화물 반도체층(50)은 버퍼층(55), 중간층(54) 및 다층 구조체(53)를 포함한다. 버퍼층(55)은 실리콘 기판(40) 위에 설치되고, AlN을 포함한다. 버퍼층(55)은 예를 들어, 약 30 나노미터(nm)의 두께를 갖는다. 상술한 바와 같이, 실리콘 기판과 화학적 반응이 생기기 어려운 AlN을, Si에 접하는 버퍼층(55)으로서 이용함으로써, 멜트백 에칭(meltback etching) 등의 문제를 해결하기 쉽다.
중간층(54)은, 버퍼층(55) 위에 설치되고, AlGaN을 포함한다. 중간층(54)으로서는, 예를 들어, Al0 .25Ga0 .75N층이 이용된다. 중간층(54)은, 예를 들어, 약 40nm의 두께를 갖는다. 중간층(54)은 생략할 수도 있다.
다층 구조체(53)는 중간층(54) 위에 설치된다. 다층 구조체(53)는 복수의 제1 층(51)과 복수의 제2 층(52)을 포함하며, 제2 층(52) 각각은 제1 층들과 교대로 적층되어 있다.
제1 층(51)으로서, 예를 들어, 두께가 30nm인 GaN층이 이용된다. 제2 층(52)으로서, 예를 들어, 두께가 8nm인 AlN층이 이용된다. 이 경우, 제1 층(51) 및 제2 층(52) 각각의 수(즉, 쌍의 수)는 예를 들어, 60이다.
제1 층(51)으로서, 예를 들어, 두께가 300nm인 GaN층이 이용된다. 제2 층(52)으로서, 예를 들어, 두께가 12nm인 AlN층이 이용된다. 이 경우, 제1 층(51) 및 제2 층(52) 각각의 수(즉, 쌍의 수)는 예를 들어, 3이다.
제2 층(52)(AlN층)은, 예를 들어, 저온에서 성장된다. 이하에서는, 제2 층(52)(AlN층)을 저온 성장층으로 부른다. 그러나, 다층 구조체(53)에서, 특히, 단 주기에서 제1 층(51)과 제2 층(52)을 반복하는(예를 들어, 제1 층(51)이 30nm이고, 제2 층이 8nm 등) 경우에는, 제2 층(52)이 반드시 저온에서 성장되지는 않는다. 이하에서는, 긴 주기(예를 들어, 제1 층(51)이 300nm이고, 제2 층(52)이 12nm 등)의 경우에 대하여 설명한다.
도 3은 제1 실시예에 따른 질화물 반도체 소자의 일부의 구성을 예시하는 개략적 단면도이다.
도 3에 나타낸 바와 같이, 발광부(30)는 복수의 장벽층(31), 및 복수의 장벽층(31) 사이에 설치된 웰층(32)을 포함한다. 예를 들어, 복수의 장벽층(31) 및 복수의 웰층(32)은 Z축을 따라 적층된다.
본 명세서에서, "적층"은, 층들이 서로 접하여 겹쳐있는 경우 이외에, 사이에 다른 층이 삽입되어 겹쳐있는 경우도 포함한다. 또한, "위에 설치된다"는, 층이 직접 접하여 설치될 경우 이외에, 사이에 다른 층이 삽입되어 층이 설치되는 경우도 포함한다.
웰층(32)은, 예를 들어, Inx1Ga1 -x1N(0<x1<1)을 포함한다. 장벽층(31)은, 예를 들어, GaN을 포함한다. 즉, 예를 들어, 웰층(32)은 In을 포함하고, 장벽층(31)은 In을 실질적으로 포함하지 않는다. 장벽층(31)에서의 밴드갭 에너지는 웰층(32)에서의 밴드갭 에너지보다 크다.
발광부(30)는 단일 양자웰(SQW:single quantum well) 구성을 가질 수 있다. 이 경우, 발광부(30)는 2개의 장벽층(31), 및 그 장벽층들(31) 사이에 설치된 웰층(32)을 포함한다. 대안으로서, 발광부(30)는 다중 양자웰(MQW:multi quantum well) 구성을 가질 수 있다. 이 경우, 발광부(30)는 3개 이상의 다수의 장벽층(31)을 갖고, 각 웰층들(32)은 각 장벽층들(31) 사이에 설치된다.
즉, 발광부(30)는 (n+1)개의 장벽층(31), 및 n개의 웰층(32)을 포함한다(n은 2 이상의 정수). 제(i+1) 장벽층 BL(i+1)은, 제i 장벽층 BLi와 제2 반도체층(20) 사이에 배치된다("i"는 1 이상 (n-1) 이하의 정수). 제(i+1) 웰층 WL(i+1)은 제i 웰층 WLi와 제2 반도체층(20) 사이에 배치된다. 제1 장벽층 BL1은 제1 반도체층(10)과 제1 웰층 WL1 사이에 설치된다. 제n 웰층 WLn은, 제n 장벽층 BLn과 제(n+1) 장벽층 BL(n+1) 사이에 설치된다. 제(n+1) 장벽층 BL(n+1)은 제n 웰층 WLn과 제2 반도체층(20) 사이에 설치된다.
발광부(30)로부터 방출되는 광(발광 광)은, 200nm 이상 1600nm 이하의 피크 파장을 갖는다. 그러나, 본 실시예에서, 피크 파장은 임의이다.
실시예에서, 상술한 바와 같이, 다층 구조체(53)가 설치된다. 다층 구조체(53)는 저온 성장의 AlN층(제2 층(52))을 포함한다. 제2 층(52)은 주기적으로 설치된다. 이에 의해, 예를 들어, 전위(dislocation)를 저감할 수 있고, 크랙이 억제된다. AlN층의 격자는 바로 아래에 놓인 GaN층의 격자와 정합(match)되지 않고, 왜곡이 완화되어, 왜곡의 영향을 받지 않는 AlN의 격자 상수를 갖기 쉽다.
다층 구조체(53)에서는, 저온 성장의 AlN층(52)에 대하여 부정형으로 성장하도록 GaN층을 형성함으로써, GaN은 압축 왜곡에 의해 성장하여, 위로 볼록한 휨이 생긴다. 이들의 AlN과 GaN을 반복하여 형성함으로써, 더욱 위로 볼록한 휨이 크게 생길 수 있다. 위로 볼록한 휨을, 결정 성장 중인 층에 미리 도입하여, 결정 성장 후에 온도가 하강할 때 받는, Si와 GaN 사이의 열팽창 계수차에 의한 인장 왜곡(tensil strain)을 상쇄할 수 있어, 크랙의 발생을 억제하기 쉽다.
다층 구조체(53)를 설치함으로써, 크랙의 발생을 억제할 뿐만 아니라, 실리콘 기판(40)과 질화물 반도체층(기능층(10s)) 사이에서의 격자 부정합에 의한 관통 전위(threading dislocation) 등의 결함을 멈출 수도 있다. 이에 의해, 하지층(10i)(예를 들어, i-GaN층), 제1 반도체층(10)(n-GaN층), 및 그 위에 형성되는 질화물 반도체층(발광부(30), 제2 반도체층(20) 등)에의 결함의 전파를 억제할 수 있다. 이에 의해, 질화물 반도체 소자의 고성능화를 도모할 수 있다.
제2 층(52)(저온 AlN층)의 두께는, 예를 들어, 5nm 이상 20nm 이하이다. 제2 층(52)의 결정 성장 온도는, 예를 들어, 600℃ 이상, 1050℃ 이하이다. 이러한 영역에 그 두께 및 온도를 설정함으로써, 저온 AlN층에서 격자가 완화하기 쉬워진다. 이에 의해, 저온 AlN을 형성할 때에, 기초로서 기능하는 GaN층(제1 층(51))으로부터의 인장 왜곡의 영향을 거의 받지 않는다. 그 결과, 기초로서 기능하는 GaN층(제1 층(51))으로부터의 왜곡의 영향을 받지 않는, AlN의 격자 상수를 효율적으로 형성하는 것이 가능하다.
제2 층(52)의 두께가 5nm보다 얇은 경우에는, AlN의 격자는 충분히 완화되지 않는다. 제2 층(52)의 두께가 20nm보다 두꺼운 경우에는 격자 완화에 의한 전위가 증대한다.
제2 층(52)의 결정 성장 온도가 600℃보다 낮은 경우에는, 불순물이 쉽게 받아들여 질 수 있다. 또한, 입방(cubic) AlN이 성장되어, 결정 전위가 과도하게 생긴다. 제2 층(52)의 결정 성장 온도가 1050℃보다 높은 경우에는, 왜곡이 완화되지 않아, 제2 층(52)에 인장 왜곡이 도입되기 쉽다. 또한, 제2 층(52) 위에 성장되는 제1 층(51), 및 그 층(51) 위의 GaN층(하지층(10i) 및 제1 반도체층(10) 등)에 압축 왜곡을 적절하게 가할 수 없어, 결정 성장 후에 온도 하강 시에, 크랙이 발생하기 쉽다.
다층 구조체(53)에서, 제2 층(52)(저온 AlN층)의 수를 2 이상으로 설정함으로써, 크랙의 발생을 억제하는 효과가 높아진다.
제2 층들(52)(저온 AlN층) 사이의 간격은 15nm 이상 1000nm 이하가 바람직하다. 저온 AlN층 위에 GaN층(제1 층(51))을 형성할 때에, 후술하는 바와 같이, 100nm 내지 200nm의 GaN층(제1 층(51))은, 저온 AlN층과의 격자 정합 동안 성장하고, 압축 왜곡이 가해지는 경향이 있다. 따라서, 각 저온 AlN층들 사이의 간격이 1000nm보다 크면, 압축 왜곡을 갖게 하는 효과가 불충분하다. 간격이 15nm 미만인 경우, 다층 구조체(53) 내의 저온 AlN층의 수가 과도에 많아지고, 온도 하강 및 온도 상승 과정을 과도에 반복하여, 결정 성장 장치의 원료 사용 효율을 악화시킨다.
이상에서는, Al 함유 질화물 반도체층(50)이 다층 구조체(53)를 갖고, 그 다층 구조체(53)가 저온 AlN층을 포함하는 구조에 대해서 기술했지만, 실시예는 이에 한정되지 않는다. Al 함유 질화물 반도체층(50)로서, 하지층(10i) 및 기능층(10s) 중 적어도 어느 하나에 미리 압축 왜곡을 도입하는 기능을 갖는 층을 이용한다. 이는 상술한 바와 마찬가지의 효과를 줄 수 있다.
예를 들어, 상술한 바와 같이, Al 함유 질화물 반도체층(50)은 예를 들어, AlN과 GaN의 초격자 구조를 포함할 수 있다. 또한, Al 함유 질화물 반도체층(50)으로서, 조성이 경사진 복수의 AlxGa1 - xN(0≤x≤1)층을 이용해도 된다.
이미 설명한 바와 같이, 하지층(10i)(i-GaN층)의 두께는 1μm 이상이다. 하지층(10i)의 두께는 제1 반도체층(10)(n-GaN층)의 두께보다 얇다. 후술하는 바와 같이, 하지층(10i)의 두께를 1μm 이상으로 설정함으로써, 전위 밀도를 저감하는 효과가 커진다. 즉, 하지층(10i)의 상면(제1 반도체층(10)측의 면)에서의 전위 밀도는, 하지층(10i)의 하면(Al 함유 질화물 반도체층(50)측의 면)에서의 전위 밀도보다 작다.
하지층(10i)의 두께가 제1 반도체층(10)의 두께 이상인 경우, 전체의 두께(하지층(10i), 및 제1 반도체층(10)을 포함하는 기능층(10s)의 합의 두께)가 지나치게 커져, 많은 크랙이 생길 수 있다.
제1 반도체층(10)의 두께는 1μm 이상 4μm 이하인 것이 바람직하다. 제1 반도체층(10)이 LED의 n형 컨택트층으로서 기능하는 경우, 제1 반도체층(10)의 두께가 1μm 미만이면, 전류의 확대가 불충분하여, 발광이 불균일해 지기 쉽다. 또한, 저항이 높아지기 쉽다. 제1 반도체층(10)의 두께가 4μm를 초과하면, 결정 성장 후의 온도 하강 시에 크랙이 생기기 쉬울 수 있다.
상술한 바와 같이, 본 실시예에 따른 질화물 반도체 소자(110 및 111)에서는, 실리콘 기판(40) 위에 Al 함유 질화물 반도체층(50)을 형성하고, 그 위에, 불순물 농도가 낮은(예를 들어, 비도핑된) i-GaN의 하지층(10i)을 설치하고, 그 위에, n-GaN의 제1 반도체층(10)을 설치한다. 이는, 제1 반도체층(10)에서의 전위를 억제하고, 크랙 등을 저감시킨다. 상술한 바와 같이, 본 실시예에 따르면, 저전위 밀도를 갖고 결정 품질이 우수한 질화물 반도체 소자를 얻을 수 있다.
이 구성은 이하의 실험에 의해 발견되었다. 이하, 발명자가 독자적으로 실시한 실험에 대하여 설명한다.
이 실험에서는, 반도체층의 결정 성장에, MOVPE(유기 금속 기상 성장)법을 이용했다.
우선, Si(111)의 실리콘 기판(40)을, H2O2와 H2SO4의 1:1의 혼합 액으로 13분간 세정했다. 다음으로, 2%의 HF를 이용하여 10분간, 실리콘 기판(40)을 세정했다. 세정 후, 실리콘 기판(40)을 MOVPE 반응기 내에 도입했다.
서셉터(susceptor)의 온도를 수소 분위기하에서 1000℃로 승온하고, TMA를 8초간 공급했다. 그 후, NH3을 더 공급함으로써, 버퍼층(55)로서, 30nm의 AlN층을 형성했다.
계속해서, 서셉터의 온도를 1030℃로 승온하고, 중간층(54)로서, 40nm의 Al0.25Ga0.75N층을 형성했다.
다음으로, 서셉터의 온도를 1050℃로 승온하고, 8nm의 AlN층(제2 층(52)), 및 30nm의 GaN층(제1 층(51))을 교대로 반복하여, 다층 구조체(53)(초격자 구조)를 형성했다.
다음으로, 서셉터의 온도를 1080℃로 승온하고, 하지층(10i)으로서, 1μm의 비도핑된 GaN층을 형성했다.
계속해서, SiH4를 더 공급함으로써, 제1 반도체층(10)로서, 1μm의 n형 도핑된 GaN층을 형성했다.
다음으로, 계속해서, LED의 활성층이 되는 발광부(30)(다중 양자웰 구조)를 형성했다. 또한, 제2 반도체층(20)으로서, p형 GaN층을 형성했다. 이는 LED 구조를 형성한다.
결정 성장의 종료 후, 웨이퍼 시료(실리콘 기판(40) 및 그 위에 형성된 반도체층들을 포함함)를 반응기로부터 취출했다. 이는, 본 실시예에 따른 질화물 반도체 소자(111)를 형성한다.
한편, 제1 참고 예의 질화물 반도체 소자를 제조했다.
도 4는 제1 참고 예의 질화물 반도체 소자의 구성을 예시하는 개략적 단면도이다.
도 4에 나타낸 바와 같이, 제1 참고 예의 질화물 반도체 소자(191)에서는, 하지층(10i)이 설치되어 있지 않다. 상기 이외에는, 질화물 반도체 소자(111)와 마찬가지이므로 설명을 생략한다. 질화물 반도체 소자(191)에서는, 하지층(10i)를 형성하지 않고, Al 함유 질화물 반도체층(50) 위에 제1 반도체층(10)(두께 1.2μm)을 형성했다.
본 실시예에 따른 질화물 반도체 소자(111)의 웨이퍼 시료와, 제1 참고 예의 질화물 반도체 소자(191)의 웨이퍼 시료에 대하여, X선 로킹 커브(rocking curve)(XRC) 측정을 행하였다.
그 결과, 본 실시예에 따른 질화물 반도체 소자(111)에서는, (002)면 XRC의 반값 전폭(a full width at half maximum)은 715초이며, (101)면 XRC의 반값 전폭은 1283초이었다.
이에 대하여, 제1 참고 예의 질화물 반도체 소자(191)에서는, (002)면 XRC의 반값 전폭은 1278초이며, (101)면 XRC의 반값 전폭은 2030초이었다.
XRC의 반값 전폭은 결함 밀도에 대응한다. 이렇게, 제1 참고 예에 있어서는 결함 밀도가 높다. 즉, 제1 참고 예의 질화물 반도체 소자(191)에서는, 특성이 불충분하다.
이에 반해, 본 실시예에 따른 질화물 반도체 소자(111)에서는, XRC 반값 전폭이 작다. 즉, 질화물 반도체 소자(111)에서는, 높은 특성이 얻어질 수 있다.
도 5a 및 도 5b는, 제2 참고 예 및 제3 참고 예의 웨이퍼 시료의 특성을 예시하는 단면 SEM 사진이다.
도 5a에 예시한 제2 참고 예의 웨이퍼 시료(192)에서는, Al 함유 질화물 반도체층(50) 위에, 두께가 1.2μm의 n형 GaN층(제1 반도체층(10)에 상당)을 형성했다. 도 5b에 예시한 제3 참고 예의 웨이퍼 시료(193)에서는, Al 함유 질화물 반도체층(50) 위에, 두께가 2.1μm의 비도핑(undoped) GaN층(하지층(10i)의 두께가 두꺼울 경우에 상당)을 형성한다. 이들 시료에서는, Al 함유 질화물 반도체층(50)으로서, 4층 주기 구조의 다층 구조체(53)가 제공된다.
도 5a에 나타낸 바와 같이, 제2 참고 예의 웨이퍼 시료(192)에서는, Al 함유 질화물 반도체층(50) 위의 n형 GaN(n-GaN)층에서, 전위(dislocation) Ds(예를 들어, 관통 전위)가 적층 방향(Z축 방향)을 따라 연장된다. 그리고, Al 함유 질화물 반도체층(50) 위에 n형 GaN층을 제공하는 경우에는, 전위 Ds가 많다.
도 5b에 나타낸 바와 같이, 제3 참고 예의 웨이퍼 시료(193)에서는, Al 함유 질화물 반도체층(50)으로부터 높이가 1μm까지 존재하는 비도핑된 GaN(i-GaN)층에서, 전위 Ds가 적층 방향으로부터 구부러진다. 이에 의해, i-GaN층의 상면에서는, 전위 Ds의 수가 현저하게 감소한다.
이로부터, 하지층(10i)의 두께를 1μm 이상으로 설정하고, 그 위에 기능층(10s)을 제공함으로써, 전위 Ds의 저감 효과가 효과적으로 얻어질 수 있다. 하지층(10i)의 두께를 1μm 이상으로 설정함으로써, 전위가 저감되고, 결정성이 높은 질화물 반도체 소자를 형성하는 것이 가능하게 된다.
하지층(10i)의 두께를 1μm 이상으로 설정함으로써, 전위 저감의 효과가 충분히 얻어질 수 있고, 하지층(10i)의 두께를 제1 반도체층(10)의 두께 이하로 설정함으로써, 크랙 발생을 효과적으로 억제할 수 있다.
본 실시예에서는, Al 함유 질화물 반도체층(50)과, 제1 반도체층(10)(기능층(10s)) 사이에, 1μm 이상의 두께를 갖는 하지층(10i)(저불순물 농도의 GaN층)을 제공함으로써, 전위 밀도가 대폭 저감된다. Al 함유 질화물 반도체층(50) 위의 층의 두께가 두꺼울 경우, 크랙이 발생하기 쉽다. 이 때문에, 반도체 소자의 동작에 직접 기여하지 않는 하지층(10i)의 두께를, 크랙이 발생하지 않는 두께 이하이면서, 1μm 이상으로 설정함으로써, 크랙 발생이 억제되고, 전위 밀도가 저감되어, 양호한 특성이 얻어진다.
한편, AlN층을 포함하는 버퍼층을 형성함으로써, 크랙 발생을 억제하려고 하는 시도가 알려져 있다. 그러나, 이 경우, 이러한 버퍼층 위에 LED 기능을 갖는 n형 GaN층이 연속하여 형성되고, 버퍼층과 기능층 사이의 전위의 거동(behavior)에 대해서는 알려져 있지 않다.
발명자의 독자적인 실험에 의해 발견된 현상에 기초하여, 본 실시예의 구성이 구축되었다. 이에 의해, 실리콘 기판(40) 위에 형성되는 고품질의 질화물 반도체 결정을 갖는 질화물 반도체 소자를 제공할 수 있다.
(제2 실시예)
본 실시예는 질화물 반도체 웨이퍼에 관한 것이다. 이 웨이퍼에는, 예를 들어, 반도체 장치의 적어도 일부 또는 반도체 장치의 적어도 일부의 역할을 하는 부분이 제공된다. 반도체 장치는, 예를 들어, 반도체 발광 소자, 반도체 수광 소자, 전자 장치 등을 포함한다.
도 6a 및 도 6b는 제2 실시예에 따른 질화물 반도체 웨이퍼의 구성을 예시하는 개략적 단면도이다.
도 6a 및 도 6b에 나타낸 바와 같이, 본 실시예에 따른 질화물 반도체 웨이퍼(120 및 130)는, 실리콘 기판(40)과, Al 함유 질화물 반도체층(50)과, 하지층(10i)과, 기능층(10s)을 포함한다. 실리콘 기판(40), Al 함유 질화물 반도체층(50), 하지층(10i) 및 기능층(10s)에 관련하여, 제1 실시예에서 설명한 구성을 적용할 수 있다.
도 6b에 나타낸 바와 같이, Al 함유 질화물 반도체층(50)은, 실리콘 기판(40) 위에 제공되며 AlN을 포함하는 버퍼층(55)과, 버퍼층(55) 위에 제공되며 AlGaN을 포함하는 중간층(54)과, 중간층(54) 위에 제공되는 다층 구조체(53)를 포함할 수 있다. 다층 구조체(53)는, 예를 들어, GaN을 포함하는 복수의 제1 층(51)과, 그 제1 층(51)과 교대로 적층되는, AlN을 포함하는 복수의 제2 층(52)을 포함한다.
이에 의해, 실리콘 기판 위에 형성되고, 저전위 밀도를 갖고 결정 품질이 우수한 질화물 반도체 소자를 위한 질화물 반도체 웨이퍼를 제공할 수 있다.
(제3 실시예)
도 7은, 제3 실시예에 따른 질화물 반도체층의 제조 방법을 예시하는 플로우차트이다.
도 7에 나타낸 바와 같이, 본 제조 방법에서는, 실리콘 기판(40) 위에 Al 함유 질화물 반도체층(50)을 형성한다(스텝 S110). Al 함유 질화물 반도체층(50) 위에, 1μm 이상의 두께를 갖고 GaN을 포함하는 하지층(10i)을 형성한다(스텝 S120). 예를 들어, 하지층(10i)에서는, 불순물 농도가 낮다. 하지층(10i) 위에, 제1 반도체층(10)을 포함하는 기능층(10s)을 형성한다(스텝 S130). 제1 반도체층(10)은 하지층(10i)의 불순물 농도보다 높은 불순물 농도를 가지며 제1 도전형의 GaN을 포함한다.
이에 의해, 실리콘 기판 위에, 저전위 밀도를 갖고 결정 품질이 우수한 질화물 반도체층을 형성할 수 있다.
이미 설명한 바와 같이, 본 제조 방법에서, 제1 반도체층(10)의 두께는 1μm 이상인 것이 바람직하다. 하지층(10i)에서의 불순물 농도는, 1×1017cm- 3이하인 것이 바람직하다. 하지층(10i)의 두께는, 제1 반도체층(10)의 두께보다 얇은 것이 바람직하다.
본 실시예에서, 반도체층의 성장에는, 예를 들어, 유기 금속 화학 기상 증착(metal-organic chemical vapor deposition: MOCVD)법, 유기 금속 기상 성장(metal-organic vapor phase epitaxy: MOVPE)법, 분자선 에피택시(molecular beam epitaxy: MBE)법 및 할로겐 기상 에피택시(halide vapor phase epitaxy: HVPE)법 등을 이용할 수 있다.
예를 들어, MOCVD법 또는 MOVPE법을 이용하는 경우, 각 반도체층을 형성할 때 원료로서, 이하를 이용할 수 있다. Ga의 원료로서, 예를 들어, TMGa(트리메틸 갈륨) 및 TEGa(트리에틸 갈륨)을 이용할 수 있다. In의 원료로서, 예를 들어, TMIn(트리메틸 인듐), TEIn(트리에틸 인듐) 등을 이용할 수 있다. Al의 원료로서, 예를 들어, TMAl(트리메틸 알루미늄) 등을 이용할 수 있다. N의 원료로서, 예를 들어, NH3(암모니아), MMHy(모노메틸 히드라진), DMHy(디메틸 히드라진) 등을 이용할 수 있다. Si의 원료로서는, SiH4(모노실란), Si2H6(디실란) 등을 이용할 수 있다.
(제4 실시예)
도 5b에 관련하여 앞서 설명한 바와 같이, 제3 참고 예의 웨이퍼 시료(193)에서는, Al 함유 질화물 반도체층(50)으로부터 소정의 두께를 갖는 비도핑된 GaN(i-GaN)층에서, 전위 Ds가 적층 방향으로부터 구부러져 있다. 도 5b로부터 알 수 있는 바와 같이, Al 함유 질화물 반도체층(50)으로부터의 거리(높이)가 커짐에 따라, 전위 Ds의 수가 감소한다. 이로부터, 비도핑된 GaN(i-GaN)층의 두께가 1μm 이상인 경우뿐만 아니라, 예를 들어, 층의 두께가 대략 300nm 이상인 경우에도, 전위 Ds의 감소 효과가 얻어질 수 있다.
본 실시예에 따른 반도체 발광 소자에서는, 하지층(10i)(예를 들어, i-GaN층)의 두께는 300nm 이상으로 설정된다. 이에 의해, 실리콘 기판 위에 형성되는, 저전위 밀도를 갖고 결정 품질이 우수한 질화물 반도체 소자를 제공할 수 있다.
예를 들어, 도 2에 관련하여 설명한 바와 같이, Al 함유 질화물 반도체층(50)이 다층 구조체(53)를 포함하는 경우에, 하지층(10i)(예를 들어, i-GaN층)의 두께는 다층 구조체(53)에 포함되는 제1 층(51)의 두께보다 두껍다. 예를 들어, 다층 구조체(53)가, Al을 포함하는 질화물 반도체를 각각 포함하는 복수의 제2 층(52)과, 복수의 제2 층(52) 사이에 제공되며 제2 층(52)에서의 Al 조성비보다 낮은 Al 조성비를 갖는 질화물 반도체를 각각 포함하는 제1 층(51)을 포함하는 경우에, 하지층(10i)의 두께는 제1 층(51)의 두께보다 두껍다. 이 경우, 예를 들어, 하지층(10i)의 두께는 제1 반도체층(10)의 두께보다 얇다.
제2 층(52)은 Al 함유 질화물 반도체층이며, 예를 들어, Al 조성비가 0.95 이상의 AlGaN층 또는 AlN층이다.
제1 층(51)은 GaN층 또는, 예를 들어, Al 조성비가 0.1 이하의 AlGaN층이다. Al 함유 질화물 반도체층(50)에, 조성비가 서로 상이한, Al, Ga 및 N을 포함하는 복수의 층이 제공되는 경우, Al 조성비가 0.1 이하인 영역을 제1 층(51)으로 설정한다.
본원 명세서에 있어서, Al 조성비가 낮은 것은, Al을 실질적으로 포함하지 않는 것을 포함한다. 예를 들어, 제1 층(51)으로서, Al 조성비가 낮은 질화물 반도체와, Al을 실질적으로 포함하지 않는 GaN층을 이용할 수 있다.
앞서 설명한 바와 같이, 제1 층(51)으로서, 예를 들어, 두께가 30nm의 GaN층이 이용되고, 제2 층(52)으로서, 예를 들어, 두께가 8nm의 AlN층이 이용된다. 이 경우, 하지층(10i)의 두께는 제1 층(51)의 두께보다 두껍게, 예를 들어, 30nm보다 두껍게 설정한다. Al 함유 질화물 반도체층(50) 위에 직접적으로 제1 반도체층(10)을 제공하는 경우보다, Al 함유 질화물 반도체층(50) 위에 하지층(10i)을 제공하는 경우에, 전위 밀도를 낮게 할 수 있고, 결정 품질을 향상시킬 수 있다.
또한, 제1 층(51)으로서, 예를 들어, 두께가 300nm의 GaN층이 이용되고, 제2 층(52)으로서, 예를 들어, 두께가 12nm의 AlN층이 이용된다. 이 경우, 하지층(10i)의 두께는 300nm보다 두껍게 설정된다.
앞서 설명한 바와 같이, 제1 반도체층(10)의 두께는 1μm 이상 4μm 이하인 것이 바람직하다. 제1 반도체층(10)의 두께는 2μm 이상 3μm 이하인 것이 더욱 바람직하다. 제1 반도체층(10)의 두께를 2μm 이상으로 설정함으로써, 제1 반도체층(10)에서 전류가 더욱 확산되어, 보다 균일한 발광을 쉽게 얻을 수 있다. 또한, 제1 반도체층(10)의 두께를 3μm 이하로 설정함으로써, 결정 성장 후의 온도 하강 시, 크랙 발생을 보다 억제할 수 있다.
하지층(10i)의 두께와 제1 반도체층(10)의 두께의 총합은, 2μm 이상 5μm 이하인 것이 바람직하다. 하지층(10i)의 두께가 두꺼울 경우, 전위 밀도를 보다 저감할 수 있다. 제1 반도체층(10)의 두께가 두꺼울 경우, 제1 반도체층(10)에서 전류가 더욱 확산될 수 있다. 본 실시예에서는, 하지층(10i)의 두께와 제1 반도체층(10)의 두께의 총합을 2μm 이상으로 설정하고, 하지층(10i)의 두께를 상기와 같은 소정의 두께 이상으로 유지하며, 동시에 제1 반도체층(10)의 두께도 소정의 두께 이상으로 유지한다. 이에 의해, 전위 밀도의 저감과, 제1 반도체층(10)에서의 전류의 확산을 실현할 수 있다.
하지층(10i)의 두께와 제1 반도체층(10)의 두께의 총합이 5μm를 초과하면, 크랙이 쉽게 발생한다. 하지층(10i)의 두께와 제1 반도체층(10)의 두께의 총합을 5μm 이하로 설정하고, 하지층(10i)의 두께를 상기한 바와 같이 소정의 두께로 설정함으로써, 제1 반도체층(10)의 두께도 소정의 두께 이상으로 유지한다. 이에 의해, 전위 밀도의 저감과 제1 반도체층(10)에서의 전류의 확산을 실현하고, 이로써 크랙 발생을 억제할 수 있다.
사파이어 기판 위에 GaN층(i-GaN층 또는 n-GaN층 등)을 특정 결정 성장 방법(certain crystal growth method)에 의해 형성할 경우, GaN 층이 두꺼운 경우에도 크랙이 발생하지 않는다. 예를 들어, 사파이어 기판 위에, 2μm 내지 5μm의 두께의 i-GaN층을 형성하고, 그 i-GaN층 위에 3μm 내지 5μm의 두께의 n-GaN층을 형성하는 구성에서는, 크랙이 발생하지 않는다. 이 때문에, 사파이어 기판 위에 GaN층을 형성할 경우에는, 크랙 발생을 고려하지 않고, GaN층의 두께를 설정할 수 있다.
이에 대하여, Si 기판 위에 GaN층을 형성할 경우에는, 열팽창 계수의 차이에 기인하여 크랙이 발생하기 쉽다. 예를 들어, Si 기판 위에 Al 함유층을 형성하고, 그 Al 함유층 위에 GaN층을 형성하는 구성에서는, 크랙이 발생하지 않는 GaN층의 두께는 대략 3μm이다.
본원 발명의 발명자의 연구에 따르면, GaN층의 두께(하지층(10i)의 두께와 제1 반도체층(10)의 두께의 총합)를 크게 하면, 크랙이 발생하기 쉽고, 비교적 양호한 조건인 경우에도, 크랙이 실질적으로 발생하지 않는 GaN층의 두께의 최대값은 5μm이다.
이렇게, Si 기판 위에 GaN층을 형성할 경우에는, 크랙 발생을 억제하는 관점에 있어서 새로운 제약이 부과된다. 크랙 발생을 억제하면서 전위 밀도를 저감하려는 과제는, Si 기판 위에 반도체 발광 소자를 형성할 경우에 새롭게 발생하는 과제이다. 이 과제는 사파이어 기판 위에 반도체 발광 소자를 형성할 경우에는 발생하지 않는 문제이다. 예를 들어, 사파이어 기판 위에 반도체 발광 소자를 형성할 때에 이용되는 구성을, Si 기판 위에 반도체 발광 소자를 형성할 경우에 적용하면, 다량의 크랙이 발생된다. 또한, 멜트-백(melt-back) 에칭도 발생될 수 있다. 이 문제를 해결하기 위한 방법은 보고된 바가 없다. 본원의 실시예는 이 문제를 해결하는 것을 목표로 한다.
예를 들어, Si 기판 위에 GaN층을 형성할 경우에는, 우선 크랙 발생을 억제하는 것을 고려한다. 크랙이 발생되는 상태에서는, 전위 밀도를 평가 조차할 수 없다. 이 때문에, Si 기판 위에 GaN층을 형성할 경우에는, GaN층의 두께를 가능한 얇게 하여 크랙 발생을 억제할 수 있다. 이때, 양호한 전기적 특성을 얻기 위해서, n-GaN층의 두께를 소정의 두께 이상으로 하는 것이 요구된다. 이 때문에, 얇은 두께의 GaN층 모두를 n-GaN층으로 설정한다. 즉, 크랙 발생을 억제하면서 양호한 전기적 특성을 확보하려는 것은, i-GaN층을 제공하는 구성을 도입하기 어렵게 한다.
본원 발명의 발명자의 연구에 따라, 소정의 두께 이상의 i-GaN층을 제공함으로써, 크랙 발생을 억제하고 양호한 전기적 특성을 확보하면서, 전위 밀도를 저감할 수 있다는 것을 알았다.
Si 기판 위에 형성된 Al 함유 질화물 반도체층(50) 위에, 하지층(10i)(i-GaN층) 대신에, n-GaN층을 제공하는 구성(제2 참고 예를 참조)이 존재한다. 이 경우, 도 5a에 관련하여 설명한 바와 같이, 다수의 전위 Ds가 존재한다.
상기 구성에서는, Al 함유 질화물 반도체층(50)의 다층 구조체(53) 중 최상위층이 제1 층(51)(예를 들어, GaN층)일 경우가 있다. 즉, 제1 층(51) 위에, 제2 층(52) 대신에, n-GaN층(제1 반도체층(10))을 제공하는 구성이 존재한다. 이 경우, 최상위의 제1 층(51)에서 전위 밀도를 저감할 수 있다. 하지만, 제1 층(51)의 두께가 얇기 때문에, 전위 밀도의 저감이 불충분하다. 즉, 다층 구조체(53)의 제1 층(51) 위에, n-GaN층을 제공하는 구성에서는, 전위 저감의 효과를 충분히 얻는 것이 곤란하다.
이에 반해, 본 실시예에서는, Al 함유 질화물 반도체층(50)에 다층 구조체(53)가 제공되는 경우에, 하지층(10i)의 두께는 다층 구조체(53) 중의 제1 층(51)의 두께보다 두껍게 설정된다. 이렇게, 본 실시예에서는, 전위 밀도를 저감하기 위한 고유한 구성이 채용된다. 이에 의해, 실리콘 기판 위에 형성되는, 저전위 밀도를 갖고 결정 품질이 우수한 질화물 반도체 소자를 제공할 수 있다.
(제5 실시예)
도 8은 제5 실시예에 따른 질화물 반도체 소자의 구성을 예시하는 개략적 단면도이다.
도 8에 나타낸 바와 같이, 본 실시예에 따른 질화물 반도체 소자(112)에서는, Al 함유 질화물 반도체층(50)에 포함되는 다층 구조체(53)가, 제1 층(51)과 제2 층(52) 외에, 제3 층(57)을 포함한다. 이것 외의 구성은, 반도체 발광 소자(111)의 구성과 마찬가지이므로 설명을 생략한다.
이 경우도, 제2 층(52)은 Al을 포함하는 질화물 반도체를 포함한다. 제1 층(51)은 복수의 제2 층(52) 사이에 제공된다. 제1 층(51)은, 제2 층(52)에서의 Al 조성비보다 낮은 Al 조성비를 갖는 질화물 반도체를 포함한다.
제3 층(57)은, 각 제2 층(52) 위에 있어서, 제2 층(52)과 제1 층(51) 사이에 형성되고, 질화물 반도체를 포함한다. 제3 층(57)에서의 Al 조성비는, 제1 층(51)에서의 Al 조성비보다 높고, 제2 층(52)에서의 Al 조성비보다 낮다.
예를 들어, 제2 층(52)에는 AlN이 이용되고, 예를 들어, 제1 층(51)에는 GaN이 이용된다. 제3 층(57)에는 Alx3Ga1 -x3N층(0<x3<1)이 이용된다.
제2 층(52)에서의 Al 조성비는, 예를 들어, 0.95 이상이다. 제1 층(51)에서의 Al 조성비는 0.1 이하이다. 제3 층(57)에서의 Al 조성비(X3)는 0.1 초과 0.95 미만이다.
제2 층(52)으로서, 예를 들어, 두께가 12nm(10nm 이상 14nm 이하)의 AlN층이 이용된다. 제1 층(51)으로서, 예를 들어, 두께가 450nm(300nm 이상 600nm 이하)의 GaN층이 이용된다. 제3 층(57)으로서, 예를 들어, 두께가 20nm(15nm 이상 25nm 이하)의 Al0 .8Ga0 .2N층이 이용된다. 제3 층(57)의 Al 조성비 x3는 0.7 이상 0.9 이하일 수 있다.
이 경우도, 하지층(10i)의 두께가 제1 층(51)의 두께보다 두껍고, 제1 반도체층(10)의 두께보다 얇다. 이에 의해, 낮은 전위 밀도가 얻어질 수 있다.
상기 예와 같이, 다층 구조체(53) 중에 제3 층(57)이 제공되는 경우, 제1 층(51)(예를 들어, GaN층)의 수는 1개일 수 있다. 또한, 제1 층(51)의 수는 2 이상일 수도 있다.
본 실시예에 있어서도, 하지층(10i)의 두께와 제1 반도체층(10)의 두께의 총합은 2μm 이상 5μm 이하로 설정된다. 이에 의해, Si 기판 위에 형성되는 반도체 발광 소자에 있어서, 크랙의 억제와 양호한 전기적 특성의 확보를 실현하면서, 전위 밀도를 저감할 수 있다.
본 실시예에 따른 다층 구조체(53)는, Al 함유 질화물 반도체층(50)으로서 각각 기울어진 조성을 갖는 복수의 AlxGa1 - xN(0≤x≤1)층을 이용할 경우에 상당한다. 본 실시예에 있어서, 제1 층(51)과 제2 층(52) 사이에 제공되는 제3 층(57)에서, Al 조성비는 일정하지 않고, 가변적이다.
(제6 실시예)
본 실시예에 따른 질화물 반도체 웨이퍼는, 예를 들어, 도 6a 및 도 6b에 관련하여 설명한 각 질화물 반도체 웨이퍼(120 및 130)의 구성과 마찬가지의 구성을 갖는다. 하지층(10i)의 두께는, 앞서 설명한 바와 같이, 1μm 이상에 한정되지 않고, 상기한 바와 같이 소정의 두께 이상으로 설정되면, 전위 밀도를 저감할 수 있다.
즉, 본 실시예에 따른 질화물 반도체 웨이퍼는, 실리콘 기판(40)과, 실리콘 기판(40) 위에 제공된 Al 함유 질화물 반도체층(50)과, 하지층(10i)과, 기능층(10s)을 포함한다.
하지층(10i)은 Al 함유 질화물 반도체층(50) 위에 제공되고, 불순물 농도가 낮으며, GaN을 포함한다. 기능층(10s)은, 하지층(10i) 위에 제공되고 제1 반도체층(10)을 포함한다. 제1 반도체층(10)은 하지층(10i)의 불순물 농도보다 높은 불순물 농도를 가지며 제1 도전형의 GaN을 포함한다. 하지층(10i)은, 예를 들어, i-GaN층이며, 제1 반도체층(10)은 n-GaN층이다.
Al 함유 질화물 반도체층(50)은, Al을 포함하는 질화물 반도체를 각각 포함하는 복수의 제2 층(52)과, 복수의 제2 층(52) 사이에 제공되며 제2 층(52)에서의 Al 조성비보다 낮은 Al 조성비를 갖는 질화물 반도체를 포함하는 제1 층(51)을 포함한다. 제1 층(51)에서의 Al 조성비는, 예를 들어, 0.1 이하이다. 하지층(10i)의 두께는 제1 층(51)의 두께보다 두껍고, 제1 반도체층(10)의 두께보다 얇다. 이에 의해, 실리콘 기판을 이용하여, 저전위 밀도를 갖고 결정 품질이 우수한 질화물 반도체 웨이퍼를 제공할 수 있다.
앞서 설명한 바와 같이, 본 실시예에 따른 질화물 반도체 웨이퍼에 있어서, 하지층(10i)의 두께는 300nm보다 두꺼운 것이 바람직하다. 이에 의해, 전위 밀도를 충분히 저감할 수 있다. 하지층(10i)의 두께는 1μm 이상인 것이 보다 바람직하다. 이에 의해, 전위 밀도를 더욱 저감할 수 있다.
본 실시예에 따른 질화물 반도체 웨이퍼에 있어서, 하지층(10i)의 두께와 제1 반도체층(10)의 두께의 총합은, 2μm 이상 5μm 이하인 것이 바람직하다. 이에 의해, 전위 밀도의 저감과, 제1 반도체층(10)에서의 전류의 확산을 실현할 수 있어, 크랙 발생을 억제할 수 있다.
도 9는 제6 실시예에 따른 질화물 반도체 웨이퍼의 구성을 예시하는 개략적 단면도이다.
도 9에 나타낸 바와 같이, 본 실시예에 따른 일례의 질화물 반도체 웨이퍼(131)에서, 다층 구조체(53)는 제3 층(57)을 더 포함한다. 제3 층(57)은, 각 제2 층(52) 위에 있어서, 제2 층(52)과 제1 층(51) 사이에 형성되고, 질화물 반도체를 포함한다. 제3 층(57)에서의 Al 조성비는, 제1 층(51)에서의 Al 조성비보다 높고, 제2 층(52)에서의 Al 조성비보다 낮다. 제2 층(52)에는, 예를 들어, AlN이 이용되고, 제1 층(51)에는, 예를 들어, GaN이 이용된다. 또한, 제3 층(57)에는, Alx3Ga1 -x3N층(0<x3<1)이 이용된다.
질화물 반도체 웨이퍼(131)로서, 실리콘 기판을 이용하여, 저전위 밀도를 갖고 결정 품질이 우수한 질화물 반도체 웨이퍼를 제공할 수 있다. 상기 예와 같이, 다층 구조체(53)에 제3 층(57)이 제공되는 경우, 제1 층(51)(예를 들어, GaN층)의 수는 1개일 수 있다. 또한, 제1 층(51)의 수는 2 이상일 수도 있다.
본 실시예에서, 하지층(10i)에서의 불순물 농도는 1×1017cm-3 이하이다.
본 실시예에 있어서도, Al 함유 질화물 반도체층(50)은, 실리콘 기판(40)과 다층 구조체(53) 사이에 제공되며 AlN을 포함하는 버퍼층(55)과, 버퍼층(55)과 다층 구조체(53) 사이에 제공되며 AlGaN을 포함하는 중간층(54)을 더 포함할 수 있다.
(제7 실시예)
본 실시예는 질화물 반도체층의 제조 방법에 관한 것이다. 앞서 설명한 바와 같이, 하지층(10i)의 두께는 1μm 이상으로 한정되지 않는다. 본 실시예에 따른 제조 방법의 전체 공정의 순서는, 도 7에 관하여 설명한 바와 같다.
본 제조 방법에서는, 실리콘 기판(40) 위에, 다층 구조체(53)를 포함하는 Al 함유 질화물 반도체층(50)을 형성한다(스텝 S110). 이 공정에 있어서, 다층 구조체(53)는, Al을 포함하는 질화물 반도체를 각각 포함하는 복수의 제2 층(52)과, 복수의 제2 층(52)의 사이에 제공되며 제2 층(52)에서의 Al 조성비보다 낮은 Al 조성비를 갖는 질화물 반도체를 포함하는 제1 층(51)을 포함한다.
본 제조 방법에서는, Al 함유 질화물 반도체층(50) 위에, 하지층(10i)을 형성한다(스텝 S120). 하지층(10i)은 불순물 농도가 낮고, 제1 층(51)의 두께보다 두꺼우며, GaN을 포함한다.
본 제조 방법에서는, 하지층 위에, 기능층(10s)을 형성한다(스텝 S130). 기능층(10s)은 제1 반도체층(10)을 포함한다. 제1 반도체층(10)은, 하지층(10i)의 불순물 농도보다 높은 불순물 농도를 가지며 하지층(10i)의 두께보다 두꺼우며 제1 도전형의 GaN을 포함한다.
이에 의해, 실리콘 기판 위에, 저전위 밀도를 갖고 결정 품질이 우수한 질화물 반도체층을 제조할 수 있다.
본 실시예에 따르면, 실리콘 기판 위에 형성되는, 저전위 밀도를 갖고 결정 품질이 우수한 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법을 제공할 수 있다.
본 명세서에 있어서, "질화물 반도체"는, BxInyAlzGa1 -x-y- zN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1)이 되는 화학식의 조성비 x, y 및 z 각각을 범위 내에서 변화시킨 모든 조성의 반도체를 포함한다. 상기 언급한 화학식에 있어서, "질화물 반도체"는, N(질소) 이외의 V족 원소를 포함하는 것, 도전형 등의 각종 물성을 제어하기 위해서 첨가되는 각종 원소를 첨가하는 것, 의도하지 않게 포함되는 각종 원소를 더 포함한다.
본원 명세서에 있어서, "수직" 및 "평행"은, 엄밀한 수직 및 엄밀한 평행뿐만 아니라, 예를 들어, 제조 공정에서의 변동 등을 포함하는 것이다. 실질적으로 수직 및 실질적으로 평행이면 충분하다.
이상, 구체예를 참조하면서, 본 발명의 실시예에 대해서 설명했다. 그러나, 본 발명은 이들 구체예에 한정되는 것이 아니다. 예를 들어, 기판 등의 질화물 반도체 소자 및 웨이퍼, Al 함유 질화물 반도체층, 하지층, 반도체층, 발광부 및 기능층에 포함되는 성분의 구체적인 구성에 관해서는, 당업자가 공지의 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시할 수 있다. 이런 실시는, 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 이들 구체예 중 2개 이상의 요소는, 기술적으로 가능한 범위 내에서 결합되고, 본 실시예들의 사상을 포함하는 한, 본 실시예들의 범위 내에 포함된다.
또한, 본 발명의 실시예로서 전술한 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법을 기초로 하여, 당업자가 적절히 설계 변경하여 실시할 수 있는 모든 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법도, 본 발명의 실시예들의 요지를 포함하는 한, 본 발명의 범위 내에 포함된다.
또한, 당업자라면, 본 발명의 사상 내의 각종 변경 및 수정을 쉽게 이해할 것이다.
특정 실시예들을 설명했지만, 이들 실시예는, 예로서 제시한 것이며, 본 발명의 범위를 한정하는 것으로 의도되지 않는다. 실제, 본원에 설명한 신규 실시예들은 그 밖의 다양한 형태로 실시될 수 있고, 또한 본 발명의 사상을 일탈하지 않는 한, 여러 가지 생략, 치환, 변경이 행해질 수 있다. 첨부된 청구항들 및 그 등가물들은, 본 발명의 사상 및 범위 내에 포함되는 이러한 형태 또는 변형을 포함하는 것으로 의도된다.
10: 제1 반도체층
10i: 하지층
10s: 기능층
20: 제2 반도체층
30: 발광부
31: 장벽층
32: 웰층
40: 실리콘 기판
50: Al 함유 질화물 반도체층
51: 제1 층
52: 제2 층
53: 다층 구조체
54: 중간층
55: 버퍼층
110, 111: 질화물 반도체 소자
120, 130: 질화물 반도체 웨이퍼
191: 질화물 반도체 소자
192, 193: 웨이퍼 시료
BL: 장벽층
WL: 웰층

Claims (20)

  1. 질화물 반도체 소자로서,
    실리콘 기판 위에 형성된 Al 함유 질화물 반도체층 위에 형성되고, GaN을 포함하는 하지층(foundation layer); 및
    상기 하지층 위에 설치되고, 상기 하지층의 불순물 농도보다 높은 불순물 농도를 가지며 제1 도전형의 GaN을 포함하는 제1 반도체층을 포함하는 기능층
    을 포함하고,
    상기 Al 함유 질화물 반도체층은, 복수의 제2 층, 및 상기 제2 층들 사이에 설치된 제1 층을 포함하는 다층 구조체를 포함하고,
    상기 제1 층은 질화물 반도체를 포함하고,
    상기 제2 층들은 Al을 포함하는 질화물 반도체를 포함하고,
    상기 제1 층의 Al 조성비는 상기 제2 층들의 Al 조성비보다 낮고,
    상기 하지층의 두께는 상기 제1 층의 두께보다 두꺼우며,
    상기 하지층의 두께는 상기 제1 반도체층의 두께보다 얇은, 질화물 반도체 소자.
  2. 제1항에 있어서,
    상기 하지층의 두께는 300 나노미터보다 두꺼운, 질화물 반도체 소자.
  3. 제1항에 있어서,
    상기 하지층의 두께는 1 마이크로미터 이상인, 질화물 반도체 소자.
  4. 제1항에 있어서,
    상기 하지층의 두께와 상기 제1 반도체층의 두께의 총합은 2 마이크로미터 이상 5 마이크로미터 이하인, 질화물 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 층의 Al 조성비는 0.1 이하인, 질화물 반도체 소자.
  6. 제1항에 있어서,
    상기 다층 구조체는, 상기 제2 층들 각각의 위에서, 상기 제2 층과 상기 제1 층 사이에 설치된 제3 층을 더 포함하고,
    상기 제3 층의 Al 조성비는 상기 제1 층의 상기 Al 조성비보다 높고,
    상기 제3 층의 Al 조성비는 상기 제2 층의 Al 조성비보다 낮은, 질화물 반도체 소자.
  7. 제1항에 있어서,
    상기 하지층의 불순물 농도는 1×1017 cm-3 이하인, 질화물 반도체 소자.
  8. 제1항에 있어서,
    상기 기능층은,
    상기 제1 반도체층 위에 설치되고, 복수의 장벽층, 및 상기 장벽층들 사이에 설치된 웰층을 포함하는 발광부; 및
    상기 발광부 위에 설치되고, 질화물 반도체를 포함하며, 상기 제1 도전형과 상이한 제2 도전형의 제2 반도체층
    을 더 포함하는, 질화물 반도체 소자.
  9. 질화물 반도체 웨이퍼로서,
    실리콘 기판;
    상기 실리콘 기판 위에 설치된 Al 함유 질화물 반도체층;
    상기 Al 함유 질화물 반도체층 위에 설치되고, GaN을 포함하는 하지층; 및
    상기 하지층 위에 설치되고, 상기 하지층의 불순물 농도보다 높은 불순물 농도를 가지며 제1 도전형의 GaN을 포함하는 제1 반도체층을 포함하는 기능층
    을 포함하고,
    상기 Al 함유 질화물 반도체층은, 복수의 제2 층, 및 상기 제2 층들 사이에 설치된 제1 층을 포함하는 다층 구조체를 포함하고,
    상기 제1 층은 질화물 반도체를 포함하고,
    상기 제2 층들은 Al을 포함하는 질화물 반도체를 포함하고,
    상기 제1 층의 Al 조성비는 상기 제2 층들의 Al 조성비보다 낮고,
    상기 하지층의 두께는 상기 제1 층의 두께보다 두꺼우며,
    상기 하지층의 두께는 상기 제1 반도체층의 두께보다 얇은, 질화물 반도체 웨이퍼.
  10. 제9항에 있어서,
    상기 하지층의 두께는 300 나노미터보다 두꺼운, 질화물 반도체 웨이퍼.
  11. 제9항에 있어서,
    상기 하지층의 두께는 1 마이크로미터 이상인, 질화물 반도체 웨이퍼.
  12. 제9항에 있어서,
    상기 하지층의 두께와 상기 제1 반도체층의 두께의 총합은 2 마이크로미터 이상 5 마이크로미터 이하인, 질화물 반도체 웨이퍼.
  13. 제9항에 있어서,
    상기 제1 층의 Al 조성비는 0.1 이하인, 질화물 반도체 웨이퍼.
  14. 제9항에 있어서,
    상기 다층 구조체는, 상기 제2 층들 각각의 위에서, 상기 제2 층과 상기 제1 층 사이에 설치된 제3 층을 더 포함하고,
    상기 제3 층의 Al 조성비는 상기 제1 층의 상기 Al 조성비보다 높고,
    상기 제3 층의 Al 조성비는 상기 제2 층의 Al 조성비보다 낮은, 질화물 반도체 웨이퍼.
  15. 제9항에 있어서,
    상기 하지층의 불순물 농도는 1×1017 cm-3 이하인, 질화물 반도체 웨이퍼.
  16. 제9항에 있어서,
    상기 Al 함유 질화물 반도체층은,
    상기 실리콘 기판과 상기 다층 구조체 사이에 설치되고 AlN을 포함하는 버퍼층; 및
    상기 버퍼층과 상기 다층 구조체 사이에 설치되고 AlGaN을 포함하는 중간층
    을 더 포함하는, 질화물 반도체 웨이퍼.
  17. 질화물 반도체층을 제조하는 방법으로서,
    실리콘 기판 위에 Al 함유 질화물 반도체층을 형성하는 단계 - 상기 Al 함유 질화물 반도체층은, 복수의 제2 층 및 상기 제2 층들 사이에 설치된 제1 층을 포함하는 다층 구조체를 포함하고, 상기 제1 층은 질화물 반도체를 포함하고, 상기 제2 층들은 Al을 포함하는 질화물 반도체를 포함하며, 상기 제1 층의 Al 조성비는 상기 제2 층들의 Al 조성비보다 낮음 - ;
    상기 Al 함유 질화물 반도체층 위에, 상기 제1 층의 두께보다 두껍고 GaN을 포함하는 하지층을 형성하는 단계; 및
    상기 하지층 위에, 상기 하지층의 불순물 농도보다 높은 불순물 농도를 가지며 상기 하지층의 두께보다 두꺼우며 제1 도전형의 GaN을 포함하는, 제1 반도체층을 포함하는 기능층을 형성하는 단계
    를 포함하는, 질화물 반도체층의 제조 방법.
  18. 제17항에 있어서,
    상기 하지층의 두께는 300 나노미터보다 두꺼운, 질화물 반도체층의 제조 방법.
  19. 제17항에 있어서,
    상기 하지층의 두께는 1 마이크로미터 이상인, 질화물 반도체층의 제조 방법.
  20. 제17항에 있어서,
    상기 하지층의 두께와 상기 제1 반도체층의 두께의 총합은 2 마이크로미터 이상 5 마이크로미터 이하인, 질화물 반도체층의 제조 방법.
KR1020120020285A 2011-05-16 2012-02-28 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법 KR20120128088A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120020285A KR20120128088A (ko) 2011-05-16 2012-02-28 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2011-109070 2011-05-16
JPJP-P-2012-006068 2012-01-16
KR1020120020285A KR20120128088A (ko) 2011-05-16 2012-02-28 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020130113853A Division KR20130120430A (ko) 2011-05-16 2013-09-25 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법

Publications (1)

Publication Number Publication Date
KR20120128088A true KR20120128088A (ko) 2012-11-26

Family

ID=47512919

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120020285A KR20120128088A (ko) 2011-05-16 2012-02-28 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법

Country Status (1)

Country Link
KR (1) KR20120128088A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014099003A1 (en) * 2012-12-21 2014-06-26 Intel Corporation Nonplanar iii-n transistors with compositionally graded semiconductor channels

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014099003A1 (en) * 2012-12-21 2014-06-26 Intel Corporation Nonplanar iii-n transistors with compositionally graded semiconductor channels
US8896101B2 (en) 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
GB2523501A (en) * 2012-12-21 2015-08-26 Intel Corp Nonplanar III-N transistors with compositionally graded semiconductor channels
US9373693B2 (en) 2012-12-21 2016-06-21 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US9806203B2 (en) 2012-12-21 2017-10-31 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
GB2523501B (en) * 2012-12-21 2017-11-22 Intel Corp Nonplanar III-N transistors with compositionally graded semiconductor channels

Similar Documents

Publication Publication Date Title
US8692287B2 (en) Nitride semiconductor device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer
US8969891B2 (en) Nitride semiconductor device, nitride semiconductor wafer and method for manufacturing nitride semiconductor layer
US8928000B2 (en) Nitride semiconductor wafer including different lattice constants
US10008571B2 (en) Semiconductor wafer, semiconductor device, and method for manufacturing nitride semiconductor layer
US9029832B2 (en) Group III nitride semiconductor light-emitting device and method for producing the same
US9679974B2 (en) Nitride semiconductor element, nitride semiconductor wafer, and method for forming nitride semiconductor layer
US20060268953A1 (en) Nitride semiconductor device and method for fabricating the same
KR20130120430A (ko) 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법
CN103682008A (zh) 氮化物半导体晶片、氮化物半导体器件和制造氮化物半导体晶片的方法
US9305773B2 (en) Semiconductor device, nitride semiconductor wafer, and method for forming nitride semiconductor layer
KR20120128088A (ko) 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법
US8829491B2 (en) Semiconductor device
US8779437B2 (en) Wafer, crystal growth method, and semiconductor device
JP5337272B2 (ja) 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
JP5340351B2 (ja) 窒化物半導体装置
JP2014068018A (ja) 半導体発光素子及び半導体発光素子の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
A107 Divisional application of patent
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20130925

Effective date: 20150216