CN103682008A - 氮化物半导体晶片、氮化物半导体器件和制造氮化物半导体晶片的方法 - Google Patents

氮化物半导体晶片、氮化物半导体器件和制造氮化物半导体晶片的方法 Download PDF

Info

Publication number
CN103682008A
CN103682008A CN201310331614.3A CN201310331614A CN103682008A CN 103682008 A CN103682008 A CN 103682008A CN 201310331614 A CN201310331614 A CN 201310331614A CN 103682008 A CN103682008 A CN 103682008A
Authority
CN
China
Prior art keywords
resilient coating
layer
nitride
wafer
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310331614.3A
Other languages
English (en)
Inventor
吉田学史
彦坂年辉
原田佳幸
杉山直治
布上真也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN103682008A publication Critical patent/CN103682008A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及氮化物半导体晶片、氮化物半导体器件和制造氮化物半导体晶片的方法。一种氮化物半导体晶片包括硅衬底、层叠的多层单元、含硅单元和上层单元。所述硅衬底具有主表面。所述层叠的多层单元在所述主表面上提供。所述层叠的多层单元包括N个缓冲层。所述缓冲层包括第i缓冲层和在所述第i缓冲层上提供的第(i+1)缓冲层。所述第i缓冲层在平行于所述主表面的第一方向上具有第i晶格长度Wi。所述第(i+1)缓冲层在所述第一方向上具有第(i+1)晶格长度W(i+1)。所有所述缓冲层满足关系(W(i+1)-Wi)/Wi≤0.008。所述含硅单元在所述层叠的多层单元上提供。所述上层单元在所述含硅单元上提供。

Description

氮化物半导体晶片、氮化物半导体器件和制造氮化物半导体晶片的方法
相关申请交叉引用
本申请基于并主张2012年9月26日提交的编号为2012-212884的日本专利申请的优先权益；该申请的全部内容在此纳入作为参考。
技术领域
本发明一般地涉及氮化物半导体晶片、氮化物半导体器件，以及制造氮化物半导体晶片的方法。
背景技术
存在其中包括氮化物半导体的半导体层在硅衬底上形成的氮化物半导体晶片。氮化物半导体晶片用于制造例如发光二极管（LED）、高速电子设备或功率器件。氮化物半导体晶片的问题是：由于硅衬底热膨胀系数与半导体层热膨胀系数之间存在差异，因此在制造过程中易于出现开裂。存在一种通过对氮化物半导体层施加压缩应力而抑制开裂出现的方法。但是，对氮化物半导体层施加压缩应力使得难以减少穿透错位。
发明内容
根据一个实施例，氮化物半导体晶片包括硅衬底、层叠的多层单元、含硅单元和上层单元。硅衬底具有主表面。层叠的多层单元在主表面上提供。层叠的多层单元包括沿垂直于主表面的层叠方向层叠的N个缓冲层。缓冲层包括氮化物半导体。N不小于2且不大于9。缓冲层包括第i个缓冲层（i是大于等于1且小于N的整数）和在第i缓冲层上提供的第(i+1)缓冲层。第i缓冲层在平行于主表面的第一方向上具有第i晶格长度Wi。第(i+1)缓冲层在第一方向上具有第(i+1)晶格长度W(i+1)。所有缓冲层满足关系(W(i+1)-Wi)/Wi≤0.008。含硅单元在层叠的多层单元上提供并包含硅。上层单元在含硅单元上提供并包括氮化物半导体。
根据另一实施例，氮化物半导体器件包括层叠的多层单元、含硅单元、上缓冲层和功能层。层叠的多层单元在硅衬底的主表面上形成。层叠的多层单元包括沿垂直于主表面的层叠方向层叠的N个缓冲层。缓冲层包括氮化物半导体。N不小于2且不大于9。缓冲层包括第i缓冲层（i是大于等于1且小于N的整数）和在第i缓冲层上提供的第(i+1)缓冲层。第i缓冲层在平行于主表面的第一方向上具有第i晶格长度Wi。第(i+1)缓冲层在第一方向上具有第(i+1)晶格长度W(i+1)。所有缓冲层满足关系(W(i+1)-Wi)/Wi≤0.008。含硅单元在层叠的多层单元上提供并包含硅。上缓冲层在含硅单元上提供并包括氮化物半导体。功能层在上缓冲层上提供并包括氮化物半导体。功能层包括包含杂质的含杂质层。含杂质层中的杂质浓度高于上缓冲层中的杂质浓度。
根据另一实施例，公开了一种制造氮化物半导体晶片的方法。所述方法可以包括在硅衬底的主表面上形成层叠的多层单元。层叠的多层单元包括沿垂直于主表面的层叠方向层叠的N个缓冲层。缓冲层包括氮化物半导体。N不小于2且不大于9。缓冲层包括第i缓冲层（i是大于等于1且小于N的整数）和在第i缓冲层上提供的第(i+1)缓冲层。所述第i缓冲层在平行于主表面的第一方向上具有第i晶格长度Wi。第(i+1)缓冲层在第一方向上具有第(i+1)晶格长度W(i+1)。所有缓冲层满足关系(W(i+1)-Wi)/Wi≤0.008。所述方法可以包括在层叠的多层单元上形成包含硅的含硅单元。此外，所述方法可以包括在含硅单元上形成包括氮化物半导体的上层单元。
附图说明
图1是示出根据第一实施例的氮化物半导体晶片的示意性截面图；
图2是示出根据第一实施例的氮化物半导体晶片的特性的倒易晶格空间绘图；
图3是示出参考实例的特性的倒易晶格空间绘图；
图4A至图4D是示出根据第一实施例的氮化物半导体晶片的一部分的电子显微镜图像；
图5是示出根据第一实施例的氮化物半导体晶片的特性的表；
图6是示出根据第一实施例的氮化物半导体晶片的特性的图形；
图7是示出根据第一实施例的氮化物半导体晶片的特性的表；
图8是示出根据第一实施例的氮化物半导体晶片的特性的图形；
图9是示出根据第一实施例的氮化物半导体晶片的特性的图形；
图10是示出根据第一实施例的氮化物半导体晶片的特性的图形；
图11是示出根据第一实施例的备选氮化物半导体晶片的示意性截面图；
图12是示出根据第一实施例的备选氮化物半导体晶片的示意性截面图；
图13是示出根据第一实施例的备选氮化物半导体晶片的一部分的示意性截面图；
图14是示出根据第一实施例的备选氮化物半导体晶片的一部分的示意性截面图；
图15是示出根据第一实施例的备选氮化物半导体晶片的特性的图形；
图16是示出根据第一实施例的备选氮化物半导体晶片的示意性截面图；
图17是示出根据第二实施例的氮化物半导体器件的示意性截面图；
图18A到18E是示出根据第三实施例的制造氮化物半导体晶片的方法的顺序示意性截面图；以及
图19是示出根据第三实施例的制造氮化物半导体晶片的方法的流程图。
具体实施方式
下面参考附图描述各个实施例。
所述附图表示示意或概念。每个部分的厚度与宽度之间的关系，以及每个部分之间的尺寸比率并不一定与现实中完全相同。此外，依赖于附图，相同的部分可能被示出为具有不同的尺寸或比率。
在本说明书和附图中，与之前参考较早的附图描述的部件类似的部件以相同的参考标号标示，但对它们的详细描述被适当地省略。
（第一实施例）
根据实施例的氮化物半导体晶片110用于制造诸如半导体发光器件、半导体光接收器件或电子器件之类的氮化物半导体器件。半导体发光器件例如包括发光二极管（LED）和激光二极管（LD）。半导体光接收器件例如包括光电二极管（PD）。电子器件例如包括高电子迁移率晶体管（HEMT）、异质结双极型晶体管（HBT）、场效应晶体管（FET）和肖特基势垒二极管（SBD）。
图1是示出根据第一实施例的氮化物半导体晶片的示意性截面图。
如图1所示，根据实施例的氮化物半导体晶片110包括硅衬底40、第一缓冲单元51（层叠的多层单元）、含硅单元55和上层单元15。
硅衬底40具有主表面40a。第一缓冲单元51在主表面40a上提供。含硅单元55在第一缓冲单元51上提供。含硅单元55包含硅。上层单元15在含硅单元55上提供。上层单元15包括氮化物半导体。上层单元15包括第二缓冲单元52（上缓冲层）和功能层10s中的至少一项。第二缓冲单元52在含硅单元55上提供。第二缓冲单元52包括氮化物半导体。功能层10s在第二缓冲单元52上提供。功能层10s包括氮化物半导体。功能层10s包括包含杂质的含杂质层IL。含杂质层IL中的杂质浓度高于第二缓冲单元52中的杂质浓度。第二缓冲单元52例如可以是非掺杂的。
在此，从硅衬底40到功能层10s的层叠方向被称为Z轴方向。一个垂直于Z轴方向的方向被称为X轴方向。垂直于Z轴方向和X轴方向的方向被称为Y轴方向。
在本描述中，术语“层叠”不仅包括相互接触层叠的情况，还包括与插入其中的另一层层叠的情况。术语“在…上提供”不仅包括以直接接触的方式提供的情况，还包括具有在其中插入的另一层的情况。
第一缓冲单元51包括N个缓冲层，从第一缓冲层BF1到第n缓冲层BFn，其中N是大于等于2且小于等于9的整数。即，缓冲层的数量不小于2且不大于9。第一缓冲层BF1具有平行于主表面40a的第一表面BF1a。第一缓冲层BF1到第n缓冲层BFn中的第i缓冲层BFi在平行于第一缓冲层BF1的第一表面BF1a的第一方向上具有晶格长度Wi，其中i是大于等于1且小于N的整数。例如，第一缓冲层BF1是距离硅衬底40最近的最下缓冲层。第n缓冲层BFn是距离含硅单元55最近的最上缓冲层。
在第i缓冲层BFi上提供的第(i+1)缓冲层BF(i+1)在第一方向上具有晶格长度W(i+1)。例如，第(i+1)缓冲层BF(i+1)与第i缓冲层BFi接触。
第一缓冲层BF1到第n缓冲层BFn中的所有两个相邻层（即，第i缓冲层BFi和第(i+1)缓冲层BF(i+1)）满足关系(W(i+1)-Wi)/Wi≤0.008。所有缓冲层满足(W(i+1)-Wi)/Wi≤0.008。如下面描述的那样，(W(i+1)-Wi)/Wi优选地为0.003或更大。所有缓冲层满足0.003≤(W(i+1)-Wi)/Wi。
例如，在第一缓冲层BF1的第一表面BF1a为c面的情况下，第一方向例如为a轴方向。例如，晶格长度Wi是第i缓冲层BFi中在a轴方向上的晶格长度。
在下文中，为了简化描述，假设第一方向为a轴方向。但是，在实施例中，第一方向可以是平行于第一表面BF1a（X-Y平面）的任意方向。下面的描述适用于其中a轴方向为平行于第一表面BF1a（X-Y平面）的任意方向的情况。
第一缓冲层BF1到第n缓冲层BFn包括氮化物半导体。第一缓冲层BF1例如包括Alx1Ga1-x1N（0<x1≤1）。第n缓冲层BFn例如包括AlxnGa1-xnN（0≤xn<x1）。第一缓冲层BF1与第n缓冲层BFn之间的第i缓冲层BFi例如包括AlxiGa1-xiN（xn<xi<x1）。第一缓冲层BF1例如是AlN层。第n缓冲层BFn例如是AlGaN层或GaN层。第一缓冲层BF1与第n缓冲层BFn之间的第i缓冲层BFi例如是AlGaN层。在第n缓冲层BFn是AlGaN层的情况下，第一缓冲层BF1与第n缓冲层BFn之间的第i缓冲层BFi的AlGaN层的Al成分比率高于第n缓冲层BFn的AlGaN层的Al成分比率。
第i缓冲层BFi与第(i+1)缓冲层BF(i+1)之间在第一方向（例如，a轴方向）上的晶格失配LM可通过公式(1)确定。
LM=(W(i+1)-Wi)/Wi×100(%)   (1)
在下文中，LMc表示通过物理性质获取的AlN层与GaN层之间在a轴方向上的晶格失配，LMt表示通过实验获取的AlN层与GaN层之间在a轴方向上的晶格失配，LMx表示第一缓冲层BF1到第n缓冲层BFn中相邻缓冲层在a轴方向上的晶格失配。
例如，对于第一缓冲层BF1到第n缓冲层BFn，两个相邻缓冲层在a轴方向上的晶格失配LMx全部满足关系0.3%≤LMx≤0.8%。
假设第一缓冲层BF1是AlN层，第n缓冲层BFn是GaN层。通过物理性质获取的AlN层与GaN层之间在a轴方向上的晶格失配LMc为2.5%。通过实验获取的AlN层与GaN层之间在a轴方向上的晶格失配LMt例如不小于1.9%且不大于2.5%。也就是说，第一缓冲层BF1与第n缓冲层BFn之间在第一方向上的晶格失配LMt不小于1.9%且不大于2.5%。第一缓冲层BF1具有第一晶格长度W1（最下晶格长度）。第n缓冲层BFn具有第n晶格长度Wn（最上晶格长度）。第一缓冲层BF1和第n缓冲层BFn满足关系0.019≤(Wn-W1)/Wn≤0.025。
假设第一缓冲层BF1到第n缓冲层BFn中两个相邻缓冲层在a轴方向上的晶格失配LMx恒定。此时，在晶格失配LMx为0.3%的情况下，由于0.3×8=2.4，因此在AlN的第一缓冲层BF1与GaN的第n缓冲层BFn之间提供的AlGaN层的数量为7。
也就是说，在第一缓冲单元51中提供的最大缓冲层数N为9，通过将AlN层和GaN层添加到上述7个AlGaN层而获得。N的最小数值例如为2即，AlN层和AlN层上的AlGaN层。因此，数值N是大于等于2且小于等于9的整数。
在硅衬底40上形成AlN层的情况下，AlN层的a轴方向上的晶格因为AlN与硅之间的晶格常数差异而发生扩张。在AlGaN层上形成GaN层的情况下，GaN层的a轴方向上的晶格因为GaN与AlGaN之间的晶格长度差别而被压缩。这样，AlN层与GaN层之间在a轴方向上的晶格失配LMt将变得小于2.5%。执行实验以制造多个氮化物半导体晶片样品并测量AlN层与GaN层之间在a轴方向上的晶格失配LMt。根据该实验，晶格失配LMt的平均值接近2.1%。也就是说，AlN层与GaN层之间在a轴方向上的实际晶格失配LMt例如为大于等于2.0%且小于等于2.2%。
第一缓冲层BF1到第n缓冲层BFn中的两个相邻层在a轴方向上的晶格失配LMx通过改变Al成分比率进行调整。从第一缓冲层BF1到第n缓冲层BFn，Al成分比率逐渐减小。也就是说，第(i+1)缓冲层BF(i+1)中的Al成分比率低于第i缓冲层BFi中的Al成分比率。
在下面的描述中，假设在第一缓冲单元51中提供的层数N为5。
也就是说，第一缓冲单元51包括第一缓冲层BF1到第五缓冲层BF5。第一缓冲层BF1在硅衬底40上提供。第二缓冲层BF2在第一缓冲层BF1上提供。第三缓冲层BF3在第二缓冲层BF2上提供。第四缓冲层BF4在第三缓冲层BF3上提供。第五缓冲层BF5在第四缓冲层BF4上提供。在该实例中，第五缓冲层BF5为第n缓冲层BFn。
第一缓冲层BF1例如包括Alx1Ga1-x1N（0<x1≤1）。第二缓冲层BF2例如包括Alx2Ga1-x2N（0<x2<x1）。第三缓冲层BF3例如包括Alx3Ga1-x3N（0<x3<x2）。第四缓冲层BF4例如包括Alx4Ga1-x4N（0<x4<x3）。第五缓冲层BFn例如包括Alx5Ga1-x5N（0≤x5<x1）。成分比率x1–x5的关系为x1>x2>x3>x4>x5。氮化物半导体晶片110被配置为例如，x1=1，x2=0.5，x3=0.3，x4=0.15和x5=0。
例如，第二缓冲层BF2与第一缓冲层BF1接触。第三缓冲层BF3与第二缓冲层BF2接触。第四缓冲层BF4与第三缓冲层BF3接触。第五缓冲层BF5与第四缓冲层BF4接触。
第一缓冲层到第五缓冲层BF5分别具有在第一方向（例如，a轴方向）上的晶格长度，即分别具有第一到第五晶格长度W1-W5。
第二缓冲层BF2和第一缓冲层BF1例如满足关系0.003≤(W2-W1)/W1≤0.008。第三缓冲层BF3和第二缓冲层BF2例如满足关系0.003≤(W3-W2)/W2≤0.008。第四缓冲层BF4和第三缓冲层BF3满足关系0.003≤(W4-W3)/W3≤0.008。第五缓冲层BF5和第四缓冲层BF4满足关系0.003≤(W5-W4)/W4≤0.008。
第二缓冲单元52例如包括Alx0Ga1-x0N（0≤x0<1）。第二缓冲单元52例如是非掺杂GaN层。第二缓冲单元52不限于GaN层，而可以例如是AlGaN层。第二缓冲单元52例如可以是包括在含硅单元55上提供的AlGaN层和在AlGaN层上提供的GaN层的层叠单元。第二缓冲单元52例如可以是由不同Al成分比率的多个AlGaN层层叠的层叠单元。在下面的描述中，假设第二缓冲单元52是GaN层。也就是说，在该实例中，第二缓冲单元52的Al成分比率x0为0。第二缓冲单元52的厚度例如大于等于250nm且小于等于3000nm。
图2是示出根据第一实施例的氮化物半导体晶片的特性的倒易晶格空间绘图。
在图2中，水平轴表示<11-20>方向上晶格常数的倒数Qx。垂直轴表示<0004>方向上晶格常数的倒数Qz。
图2示出测量氮化物半导体晶片110的倒易晶格空间绘图的结果（x0=0，x1=1，x2=0.5，x3=0.3，x4=0.15和x5=0）。
如图2所示，Z轴方向上的两个相邻缓冲层在a轴方向上的晶格失配LMx为0.46%、0.66%、0.34%和0.63%。这样，在氮化物半导体晶片110中，相邻缓冲层在a轴方向上的晶格失配全部满足关系0.3%≤LMx≤0.8%。
这样，在根据实施例的氮化物半导体晶片110中，例如，AlN层与GaN层之间的晶格失配LMt被多个AlGaN层进行分割，以便Z轴方向的相邻缓冲层之间在a轴方向上的晶格失配满足关系0.3%≤LM≤0.80%。
图3是示出参考实例的特性的倒易晶格空间绘图。
图3示出测量下面的参考实例中的倒易晶格空间绘图的结果。在参考实例中，多个AlGaN层在AlN层与GaN层之间提供，Al成分比率均匀地分布在多个AlGaN层之间。
在图3所示的参考实例中，Al成分比率为x0=0，x1=1，x2=0.7，x3=0.5，x4=0.25和x5=0
如图3所示，在参考实例中，Z轴方向上的相邻缓冲层在a轴方向上的晶格失配LMx为0.12%、0.55%、0.47%和0.96%。这样，第一缓冲层BF1与第二缓冲层BF2之间在a轴方向上的晶格失配LMx为0.12%，其小于0.3%。此外，第四缓冲层BF4与第五缓冲层BF5之间在a轴方向上的晶格失配LMx为0.96%，其大于0.8%。
在参考实例中，在AlN层与GaN之间提供多个其间均等地分布Al成分比率的AlGaN层。此类配置导致Z轴方向上的相邻缓冲层之间在a轴方向上具有过大的晶格失配LMx，以及在a轴方向上具有过小的晶格失配LMx。
在根据实施例的氮化物半导体晶片110中，第一缓冲层BF1到第n缓冲层BFn被配置为使得两个相邻缓冲层的a轴方向上的晶格失配LMx不会变得过大和过小。在该实例中，Al成分比率被设为使得晶格失配LMx全部满足关系0.3%≤LM≤0.8%。
含硅单元55的厚度（沿Z轴方向的长度）例如大于等于0.3个原子层且小于等于2.0个原子层，优选地大于等于0.5个原子层且小于等于1.4个原子层。含硅单元55中的硅浓度例如大于等于6.2×1019原子/cm3且小于等于4.0×1020原子/cm3，优选地大于等于1.0×1020原子/cm3且小于等于2.8×1020原子/cm3。含硅单元55例如为岛状。含硅单元55例如在第一缓存单元51的上表面51a上间断。第二缓冲单元52的一部分接触第一缓冲单元（第n缓冲单元BFn）。含硅单元55例如可以包含SiN。
第一缓冲单元51可以包括在与第二缓冲单元52的界面附近的具有高硅浓度的区域。在第一缓冲单元51中，该具有高硅浓度的部分可被视为含硅单元55，具有低硅浓度的部分可被视为第一缓冲单元51。第二缓冲单元52可以包括在与第一缓冲单元51的界面附近的具有高硅浓度的区域。在第二缓冲单元52中，该具有高硅浓度的部分可被视为含硅单元55，具有低硅浓度的部分可被视为第二缓冲单元52。
图4A到图4D是示出根据第一实施例的氮化物半导体晶片的一部分的电子显微镜图像。
图4A到图4D是样品的SEM（扫描电子显微镜）图像。在这些样品中，含硅单元55在第一缓冲单元51上形成，然后第二缓冲单元52的GaN构成部分在含硅单元55上形成。
在图4A的样品中，在形成含硅单元55时，在1040℃下，以350lm（公升/分钟）的流动速率提供3分钟SiH4（硅烷）。在形成第二缓冲单元52时，在1090℃下，以40lm的流动速率提供5分钟NH3（氨），以56.4ccm（cc/分钟）的流动速率提供5分钟TMGa（三甲基镓）。可以看出，第二缓冲单元52是高度为150nm到250nm的岛状晶体。
图4B是图4A中同一样品的放大照片，采取较高的放大率。
在图4C的样品中，在形成含硅单元55时，在1040℃下，以350lm的流动速率提供8分钟SiH4。在形成第二缓冲单元52时，在1090℃下，以40lm的流动速率提供5分钟NH3，以56.4ccm的流动速率提供5分钟TMGa。可以看出，第二缓冲单元52是高度为200nm到600nm的岛状晶体。
也就是说，图4C的样品的含硅单元55的厚度比图4A的样品的含硅单元55的厚度厚。
图4D是图4C中同一样品的放大照片，采取较高的放大率。
图4A到图4D示出含硅单元55以及在含硅单元55上以岛状提供的第二缓冲单元52的生长期间的GaN层。但是，含硅单元55的厚度充分小于SEM的分辨率。这样，SEM很难观察到含硅单元55。因此，被成像为基础层的部分也可被视为第一缓冲单元51。此外，在含硅单元55为岛状的情况下，成像为基础层的部分包括第一缓冲单元51和含硅单元55二者。
如图4A到图4D所示，通过在第一缓冲单元51上提供含硅单元55，在第一缓冲单元51上形成的GaN层（氮化物半导体层）的生长度发生变化。也就是说，含硅单元55影响其上面形成的氮化物半导体层（上层单元15）的膜质量。
发明人执行各种实验来改变例如第一缓冲单元51和含硅单元55的生长条件。这样，发明人发现通过根据实施例的氮化物半导体晶片110的配置能够抑制开裂并减小位错密度。
含硅单元55的存在或缺失可以例如通过SIMS（次级离子质谱分析法）判定。例如，作为使用SIMS分析的结果，如果在第一缓冲单元51与第二缓冲单元52之间的区域中检测到硅，则可以确定其中提供有含硅单元55。
在下面，描述最初由发明人执行的针对氮化物半导体晶片的实验的结果。
图5是示出根据第一实施例的氮化物半导体晶片的特性的表。
图5示出三个样品（即，第一样品SP01到第三样品SP03）的第一缓冲层BF1到第五缓冲层BF5的生长条件。在实验中，根据图5所示的生长条件，制造和表征第一样品SP01到第三样品SP03。
图5示出下面的实验条件：
-硅衬底40的厚度t0（μm），以及第一缓冲层到第五缓冲层BF5各自的厚度t1（nm）、t2（nm）、t3（nm）、t4（nm）和t5（nm），
-第一缓冲层BF1到第五缓冲层BF5各自的生长温度GT1（℃）、生长温度GT2（℃）、生长温度GT3（℃）、生长温度GT4（℃）和生长温度GT5（℃），
-第一缓冲层BF1到第五缓冲层BF5各自的三甲基铝（TMA）气体流动速率TMA1（ccm，cc/分钟）、TMA2（ccm）、TMA3（ccm）、TMA4（ccm）和TMA5（ccm），
-第一缓冲层BF1到第五缓冲层BF5各自的氨气（NH3）流动速率N1（lm，公升/分钟）、流动速率N2（lm）、流动速率N3（lm）、流动速率N4（lm）和流动速率N5（lm），
-第一缓冲层BF1到第五缓冲层BF5各自的生长速率GR1（nm/分钟）、生长速率GR2（nm/分钟）、生长速率GR3（nm/分钟）、生长速率GR4（nm/分钟）和生长速率GR5（nm/分钟），以及
-第二缓冲层BF2到第五缓冲层BF5的Al成分比率x2、x3和x4。
在该实验中，第一缓冲层BF1中的Al成分比率x1为1，第五缓冲层BF5中的Al成分比率x5为0。
生长速率GR1到生长速率GR5通过膜厚度除以生长时间来确定。
如果第一缓冲层BF1在硅衬底40上形成，则硅衬底40（氮化物半导体晶片）由于硅与第一缓冲层BF1之间在第一方向上的晶格常数差异而发生翘曲。同样，如果第(i+1)缓冲层BF(i+1)在第i缓冲层BFi上形成，则硅衬底40由于第i缓冲层BFi与第(i+1)缓冲层BF(i+1)之间在第一方向上的晶格常数差异而发生翘曲。在第一样品SP01到第三样品SP03中，响应于第一缓冲层BF1到第五缓冲层BF5的膜形成的硅衬底40的曲率变化（翘曲）通过光学监测器测量。
图6是示出根据第一实施例的氮化物半导体晶片的特性的图形。
图6示出在第一样品SP01到第三样品SP03中，响应于第一缓冲层BF1到第五缓冲层BF5的顺序膜形成的硅衬底40的曲率变化。
在图6中，垂直轴表示氮化物半导体晶片的曲率CF（km-1）。水平轴表示第一缓冲单元51的厚度T（nm）。0厚度T对应于硅衬底40与第一缓冲层BF1之间的界面。
第三样品SP03的硅衬底40的厚度不同于第一样品SP01和SP02。例如，在厚度不同的多个硅衬底40上，提供相同的第一缓冲单元51以形成多个样品。然后，硅衬底40的曲率与硅衬底40的厚度关联。这是因为在形成相同的第一缓冲单元51的情况下，即使硅衬底40的厚度发生变化，施加到第一缓冲单元51的应力仍基本相等。硅衬底40的曲率与硅衬底40的厚度之间的关联例如通过公式(2)表示。
K = 1 R = 1 M s 6 &sigma; f h f h s 2 . . . ( 2 )
在公式(2)中，K是硅衬底40的曲率。R是硅衬底40的曲率半径。Ms是硅衬底40的弹性系数。σf是氮化物半导体层（例如，第一缓冲层BF1到第五缓冲层BF5）的薄膜应力。hf是氮化物半导体层的薄膜厚度。hs是硅衬底40的厚度。
在图6中，第三样品SP03的曲率变化通过从使用公式(2)转换为第一样品SP01和第二样品SP02的硅衬底40的厚度（525μm）的曲率的值进行计算。
在曲率CF为负值的情况下，硅衬底40中心在Z轴方向上的位置高于硅衬底40的边缘在Z轴方向上的位置。负值曲率CF对应于硅衬底40呈上凸形翘曲的状态。相反地，正值曲率CF对应于硅衬底40呈下凸形翘曲的状态。
如图6所示，响应于第一缓冲层BF1到第五缓冲层BF5的膜形成，硅衬底40的曲率发生变化。也就是说，硅衬底40发生翘曲。例如，第三样品SP03的第一缓冲层BF1的厚度t1为120nm（请参阅图5）。因此，在图6中，在0nm到120nm的厚度T范围内的曲率CF的变化是与第一缓冲层BF1的膜形成关联的硅衬底40的曲率变化CF1。在0nm到120nm的厚度T范围内的曲率变化是形成第一缓冲层BF1的膜之前的硅衬底40的曲率与形成第一缓冲层BF1的膜之后的硅衬底40的曲率之间的差异。例如，在第三样品SP03中，与第一缓冲层BF1的膜形成关联的硅衬底40的曲率变化CF1为约14.4km-1（转换值）。
第三样品SP03的第二缓冲层BF2的厚度t2为100nm（请参阅图5）。在120nm到220nm的厚度T范围内的曲率CF的变化是与第二缓冲层BF2的膜形成关联的硅衬底40的曲率变化CF2。在第三样品SP03中，与第二缓冲层BF2的膜形成关联的硅衬底40的曲率变化CF2为约-18.1km-1（转换值）。
第三样品SP03的第三缓冲层BF3的厚度t3为215nm（请参阅图5）。在220nm到435nm的厚度T范围内的曲率CF的变化是与第三缓冲层BF3的膜形成关联的硅衬底40的曲率变化CF3。在第三样品SP03中，与第三缓冲层BF3的膜形成关联的硅衬底40的曲率变化CF3为约-38.6km-1（转换值）。
第三样品SP03的第四缓冲层BF4的厚度t4为250nm（请参阅图5）。在435nm到685nm的厚度T范围内的曲率CF的变化是与第四缓冲层BF4的膜形成关联的硅衬底40的曲率变化CF4。在第三样品SP03中，与第四缓冲层BF4的膜形成关联的硅衬底40的曲率变化CF4为约-29.8km-1（转换值）。
第三样品SP03的第五缓冲层BF5的厚度t5为400nm（请参阅图5）。在685nm到1085nm的厚度T范围内的曲率CF的变化是与第五缓冲层BF5的膜形成关联的硅衬底40的曲率变化CF5。在第三样品SP03中，与第五缓冲层BF5的膜形成关联的硅衬底40的曲率变化CF5为约-44.0km-1（转换值）。
此外，在该表征中，由各个缓冲层的膜形成导致的硅衬底40的曲率变化被相互进行比较。为此，根据上述测量结果，响应于第二缓冲层BF2到第五缓冲层BF5的到100nm厚度的膜形成的硅衬底40的曲率变化根据以下方式进行确定。
如上所述，第三样品SP03的第二缓冲层BF2的厚度t2为100nm。这样，与第二缓冲层BF2的到100nm厚度的膜形成关联的硅衬底40的曲率变化CF2a等于曲率变化CF2。在第三样品SP03中，曲率变化CF2a为约-18.1km-1（转换值）。
在第三样品SP03中，在220nm到320nm的厚度T范围内的曲率CF的变化是与第三缓冲层BF3的到100nm厚度的膜形成关联的硅衬底40的曲率变化CF3a。在第三样品SP03中，曲率变化CF3a为约-15.8km-1（转换值）。
在第三样品SP03中，在435nm到535nm的厚度T范围内的曲率CF的变化是与第四缓冲层BF4的到100nm厚度的膜形成关联的硅衬底40的曲率变化CF4a。在第三样品SP03中，曲率变化CF4a为约-13.3km-1（转换值）。
在第三样品SP03中，在685nm到785nm的厚度T范围内的曲率CF的变化是与第五缓冲层BF5的到100nm厚度的膜形成关联的硅衬底40的曲率变化CF5a。在第三样品SP03中，曲率变化CF5a为约-22.6km-1（转换值）。
在此，实验中使用的测量装置限于测量曲率CF。在该测量极限上，负值侧的总曲率变化CFt与正值侧的曲率变化CF1之和的最大值为约-85km-1。在第一样品SP01中，在70nm或更大的厚度T范围内，测量装置达到测量极限。这样，第一样品SP01的曲率变化CF5和CF5a无法进行测量。
如图6所示，在硅衬底40上形成第一缓冲层BF1的情况下，硅衬底40的曲率改变到正侧。另一方面，在第一缓冲层BF1上形成第二缓冲层BF2的情况下，在第二缓冲层BF2上形成第三缓冲层BF3的情况下，在第三缓冲层BF3上形成第四缓冲层BF4的情况下，以及在第四缓冲层BF4上形成第五缓冲层BF5的情况下，硅衬底40的曲率改变到负侧。
在硅层上形成AlN层的情况下，由于硅与AlN之间在第一方向上具有晶格常数差异，因此对AlN层施以拉伸应力。在AlN层上形成AlGaN的情况下，由于AlN与AlGaN之间在a轴方向上具有晶格长度差异，因此对AlGaN层施以压缩应力。而且，在第一AlGaN层上形成Al成分比率低于第一AlGaN层的第二AlGaN层的情况下，由于Al成分比率不同的两个AlGaN层之间在a轴方向上具有晶格长度差异，因此对第二AlGaN层施以压缩应力。而且，在AlGaN层上形成GaN层的情况下，由于AlGaN与GaN之间在a轴方向上具有晶格长度差异，因此对GaN层施以压缩应力。第一缓冲层BF1的膜形成与第二缓冲层BF2到第五缓冲层BF5的膜形成之间的曲率变化的方向差异源自所施加的应力不同。
在负曲率的情况下，硅衬底40呈上凸形翘曲。也就是说，在第一样品SP01到第三样品SP03中，通过第二缓冲层到第五缓冲层BF5的膜形成，硅衬底40呈上凸形翘曲。
在第三样品SP03中，CF2、CF3、CF4和CF5的总曲率变化CFt为约-130.4km-1（转换值）。总曲率变化CFt是由压缩应力导致的硅衬底40的总曲率变化。另一方方面，在第三样品SP03中，CF2a、CF3a、CF4a和CF5a的总曲率变化CFa为约-79.8km-1（转换值）。在图6中，第三样品SP03的t1-t5，CF1-CF5，CF2a-CF5a示例了CFt。
图7是示出根据第一实施例的氮化物半导体晶片的特性的表。
图7示出第一样品SP01到第三样品SP03的特性以及硅衬底40的曲率变化的测量结果。
图7示出晶格失配和曲率变化的测量结果。更具体地说，图7示出第一缓冲层BF1与第二缓冲层BF2之间在a轴方向上的晶格失配LM2（%）、第二缓冲层BF2与第三缓冲层BF3之间在a轴方向上的晶格失配LM3（%）、第三缓冲层BF3与第四缓冲层BF4之间在a轴方向上的晶格失配LM4（%），以及第四缓冲层BF4与第五缓冲层BF5之间在a轴方向上的晶格失配LM5（%）。图7示出第一缓冲层BF1与第五缓冲层BF5之间在a轴方向上的晶格失配LMt（%）。晶格失配LM2-LM5以及LMt是通过倒易晶格空间绘图获取的值。
此外，图7示出：
-第二缓冲层BF2在a轴方向上的弛豫SR2、第三缓冲层BF3在a轴方向上的弛豫SR3、第四缓冲层BF4在a轴方向上的弛豫SR4，以及第五缓冲层BF5在a轴方向上的弛豫SR5，
-分别与第二缓冲层BF2到第五缓冲层BF5的到100nm厚度的膜形成关联的硅衬底40的曲率变化CF2a（km-1）、CF3a（km-1）、CF4a（km-1）和CF5a（km-1），
-与第二缓冲层BF2到第五缓冲层BF5的膜形成关联的硅衬底40的曲率变化CF2（km-1）、CF3（km-1）、CF4（km-1）和CF5（km-1），
-CF2a、CF3a、CF4a和CF5a的总曲率变化CFa（km-1），以及
-CF2、CF3、CF4和CF5的总曲率变化CFt（km-1）。
在第一样品SP01中，曲率变化CF5和CF6a达到测量极限。因此，在图7中，第一样品SP01的CF5、CF5a、CFa和CFt留下空白。在第三样品SP03中，负侧的总曲率变化CFt与正侧的曲率变化CF1之和为-39.8km-1，处于测量范围内。第三样品SP03的硅衬底40的厚度为950μm，不同于第一样品SP01和第二样品SP02的硅衬底40的厚度。因此，对于第三样品SP03中的负侧的总曲率变化CFt和正侧的曲率变化CF1，使用方程(2)转换为厚度为525μm的衬底的曲率的值被示出为带括号值。
在第二样品SP02中，负侧的总曲率变化CFt与正侧的曲率变化CF1之和为-80.8km-1，处于测量范围内。
在第i缓冲层BFi上提供的第(i+1)缓冲层BF(i+1)在a轴方向上的弛豫SRi例如通过公式(3)获得。
SRi = a 2 - a 1 a 2 R - a 1 . . . ( 3 )
在公式(3)中，示出第i缓冲层BFi在a轴方向上的晶格长度a1、第(i+1)缓冲层BF(i+1)在a轴方向上的晶格长度a2，以及第(i+1)缓冲层BF(i+1)在a轴方向上的完全弛豫的晶格长度a2R。当第(i+1)缓冲层BF(i+1)在a轴方向上的晶格长度a2与第i缓冲层BFi在a轴方向上的晶格长度a1一致时（在完全应变的情况下），第(i+1)缓冲层BF(i+1)在a轴方向上的弛豫SRi为0。当第(i+1)缓冲层BF(i+1)在a轴方向上的晶格长度a2与第(i+1)缓冲层BF(i+1)在a轴方向上的完全弛豫的晶格长度a2R一致时（在完全弛豫的情况下），第(i+1)缓冲层BF(i+1)在a轴方向上的弛豫SRi为1。由于第(i+1)缓冲层BF(i+1)在a轴方向上的晶格长度a2与第i缓冲层BFi在a轴方向上的晶格长度a1之间的晶格失配较小，并且第(i+1)缓冲层BF(i+1)的厚度较薄，第(i+1)缓冲层BF(i+1)在a轴方向上的弛豫SRi接近零。
如图6和图7所示，总曲率变化CFt在第二样品SP02中为-97.2km-1，在第三样品SP03中为-130.4km-1（转换值）。第三样品SP03的曲率变化CFt大于第二样品SP02的曲率变化CFt。如图6所示，第一样品SP01的曲率变化CFt大于第二样品SP02的曲率变化CFt。
因此，施加到第一样品SP01的第一缓冲单元51的压缩应力大于施加到第二样品SP02的第一缓冲单元51的压缩应力。施加到第三样品SP03的第一缓冲单元51的压缩应力大于施加到第二样品SP02的第一缓冲单元51的压缩应力。在第一样品SP01和第三样品SP03中，与第二样品SP02相比，可将较大的压缩应力施加到第一缓冲单元51上，从而可以更有效地抑制开裂。
进一步分析第一样品SP01到第三样品SP03。
图8是示出根据第一实施例的氮化物半导体晶片的特性的图形。
图8是绘制第一样品SP01到第三样品SP03的曲率变化CF2a、CF3a、CF4a和CF5a的图形。在图8中，垂直轴表示硅衬底40的曲率变化CF（km-1）。水平轴表示Z轴方向上的相邻缓冲层在a轴方向上的晶格失配LMx（%）。图8是在形成厚度为10nm的氮化物半导体层的情况下的晶格失配LMx与曲率变化CF之间的关系实例。
如上所述，第一样品SP01的CF5a达到测量装置的测量极限。因此，第一样品SP01的CF5a不能在图8中绘制。此外，对于第三样品SP03的CF2a、CF3a、CF4a和CF5a，使用通过公式(2)定的转换值。
如图8所示，在LMx≤0.8%的区域中，曲率变化CF的绝对值随着晶格失配LMx的增加而增加。另一方面，在0.8%<LMx的区域中，曲率变化CF的绝对值随着晶格失配LMx的增加而减小。认为在0.8%<LMx的区域中，曲率变化CF的绝对值随着晶格失配LMx的增加而减小是因为晶格失配LMx变得太大并导致晶格弛豫。通过设置LMx≤0.8%，可以抑制晶格弛豫。此外，可以抑制发生与晶格弛豫关联的位错。
如图8所示，LMx<0.3%的区域中的氮化物半导体晶片的曲率变化CF的绝对值小于在0.3%≤LMx≤0.8%的区域中的氮化物半导体晶片的曲率变化CF的绝对值。如果对第一缓冲单元51施以压缩应力，则氮化物半导体晶片以上凸形翘曲。以上凸形翘曲的氮化物半导体晶片的曲率量值取决于施加到第一缓冲单元51的压缩应力的量值。这样，在LMx≤0.3%的情况下施加到第一缓冲单元51的压缩应力小于在0.3%≤LMx≤0.8%的情况下施加到第一缓冲单元51的压缩应力。
通过设置0.3%≤LMx，可以抑制AlN层与GaN层之间的AlGaN层的数目。例如，可以将AlGaN层数抑制为7层或更少。AlGaN层数的增加使诸如TMA气体的流动速率和TMG气体的流动速率之类的生长条件的设置变得复杂。这样使得难以制造氮化物半导体晶片。因此，通过设置0.3%≤LMx，可以便利制造氮化物半导体晶片。
此外，为了获取与范围LMx<0.3%内的范围0.3%≤LMx≤0.8%等价的氮化物半导体晶片的曲率变化，AlGaN层必须制造得厚。厚AlGaN层可能丧失平坦性。AlGaN层平坦性的丧失可能导致在AlGaN层上生长的氮化物半导体晶层的压缩应力减小。因此，通过设置0.3%≤LMx，可以使得氮化物半导体晶片变薄并且可以抑制开裂。
在实施例中，形成第一缓冲层BF1到第五缓冲层BF5，从而使Z轴方向上的相邻缓冲层之间在a轴方向上的所有晶格失配LMx满足关系0.3%≤LMx≤0.8%。这样，与不满足关系0.3%≤LMx≤0.8%的情况相比，可将大的压缩应力施加到第一缓冲单元51。
在该实验的第一样品SP01中，晶格失配LM2到晶格失配LM5满足关系0.3%≤LMx≤0.8%（请参阅图7）。
与之对照，在第二样品SP02中，晶格失配LM2到晶格失配LM5不满足关系0.3%≤LMx≤0.8%。
在第三样品SP03中，晶格失配LM2到晶格失配LM5满足关系0.3%≤LMx≤0.8%。
如上所述，第一样品SP01的曲率变化大于第二样品SP02的曲率变化，施加到第一样品SP01的第一缓冲单元51的压缩应力大于施加到第二样品SP02的第一缓冲单元51的压缩应力。第三样品SP03的曲率变化大于第二样品SP02的曲率变化，施加到第三样品SP03的第一缓冲单元51的压缩应力大于施加到第二样品SP02的第一缓冲单元51的压缩应力。这样，形成第一缓冲层BF1到第五缓冲层BF5，从而使Z轴方向上的相邻缓冲层之间在a轴方向上的所有晶格失配LMx满足关系0.3%≤LMx≤0.8%。因此，与不满足关系0.3%≤LMx≤0.8%的情况相比，可将更大的压缩应力施加到第一缓冲单元51。
如公式(2)表示的那样，硅衬底40的曲率与硅衬底40的厚度关联。因此，即使硅衬底40的厚度发生变化，也可以形成第一缓冲层BF1到第五缓冲层BF5，从而满足关系0.3%≤LMx≤0.8%，就像将硅衬底40的厚度设为图8所示的525μm的情况那样。这样，与不满足关系0.3%≤LMx≤0.8%的情况相比，可将更大的压缩应力施加到第一缓冲单元51。
在氮化物半导体晶片110中，包括氮化物半导体的功能层10s、第二缓冲单元52和第一缓冲单元51的热膨胀系数不同于硅衬底40的热膨胀系数。这样，当氮化物半导体晶片110从生长温度降到室温时，对功能层10s、第二缓冲单元52和第一缓冲单元51施以拉伸应力。在传统氮化物半导体晶片中，由于在温度减小期间施加拉伸应力，因此氮化物半导体晶片以下凸形翘曲。这样可能在功能层10s中产生开裂。
在氮化物半导体晶片110中，减小到室温期间施加到功能层10s的拉伸应力可以通过第一缓冲单元51的压缩应力进行抵消。例如，抑制降到室温的氮化物半导体晶片110的翘曲。这样，在氮化物半导体晶片110中，可以抑制在功能层10s中出现开裂。
存在一种其中在衬底与功能层之间提供包括AlmGa1-mN（0≤m≤1）的缓冲层的半导体器件。缓冲层的Al成分比率从衬底到功能层减小。在该参考实例的半导体器件中，例如，Al成分比率以1.0、0.8、0.6、0.4、0.2和0的方式减小。也就是说，该参考实例的半导体器件的缓冲层包括五个具有均匀分布的Al成分比率的缓冲层。通过物理性质获取的AlN与GaN之间在a轴方向上的晶格失配LMc为2.5%。通过实验获取的AlN与GaN之间在a轴方向上的晶格失配LMt例如大于等于1.9%且小于等于2.5%。如果通过具有均匀分布的Al成分比率的五个缓冲层进行均匀地分布，两个相邻缓冲层在a轴方向上的晶格失配LMx大于等于0.38%且小于等于0.50%。
但是，当AlN与GaN在a轴方向上的晶格失配LMt由五个具有均匀地分布的Al成分比率的缓冲层共享时，两个相邻缓冲层在a轴方向上的晶格失配LMx不会全部落在0.3%≤LM≤0.8%的范围内。例如，在AlN上形成100nm的Al0.85Ga0.15N导致Al0.85Ga0.15N应变生长。这样，AlN与Al0.85Ga0.15N之间的晶格失配LMx为0.0%且小于0.3%。
均匀地分布Al成分比率基本等价于均匀地分布晶格失配LM的情况是例如AlmGa1-mN完全弛豫的情况。
在例如通过外延生长形成缓冲层的情况下，缓冲层受基础层的结晶度和晶格长度的影响。这样，为了获取完全弛豫的AlmGa1-mN，虽然取决于Al成分比率，但需要生长具有极大厚度（1000nm或更大）的AlmGa1-mN。
然而，完全弛豫的AlmGa1-mN在a轴方向上的弛豫SRi为1且不施加压缩应力，这样，不产生抑制开裂的作用。因此，在第i缓冲层BFi上提供的第(i+1)缓冲层BF(i+1)在a轴方向上的弛豫SRi需要小于1。在第i缓冲层BFi上提供的第(i+1)缓冲层在a轴方向上的弛豫SRi例如优选地不大于0.65。
此外，在AlmGa1-mN的膜厚度被设为约大于等于1nm且小于等于50nm的情况下，AlmGa1-mN可能进行应变生长。那么，均匀分布的Al成分比率不对应于AlN与GaN之间在a轴方向上均匀分布的晶格失配LMt。
在根据实施例的氮化物半导体晶片110中，例如，AlN与GaN之间的晶格失配LMt在AlGaN中分布，以便两个相邻缓冲层在a轴方向上的晶格失配全部满足关系0.3%≤LMx≤0.8%。这样，与不满足关系0.3%≤LMx≤0.8%的情况相比，可将更大的压缩应力施加到第一缓冲单元51。
图9是示出根据第一实施例的氮化物半导体晶片的特性的图形。
在图9中，垂直轴表示刃位错密度EDD（cm-2）。水平轴表示含硅单元55的生长时间TSi（分钟）。图9示出测量多个样品的刃位错密度EDD的实验的结果。在制造多个样品时，含硅单元55的生长时间TSi在氮化物半导体晶片110的配置中改变。在该实验中，含硅单元55的生长温度为1040℃，SiH4的流动速率为350lm。缓冲单元52的生长温度为1090℃。刃位错密度EDD（cm-2）例如可根据X射线衍射方法中摆动曲线的半峰全宽获取。
如图9所示，对于生长时间TSi为0分钟的样品而言，刃位错密度EDD为7.52×109（cm-2）。生长时间TSi为0分钟的样品是其中不提供含硅单元55的样品。在生长时间TSi为3分钟的样品中，刃位错密度EDD为1.12×109（cm-2）。在生长时间TSi为4分钟的样品中，刃位错密度EDD为7.71×108（cm-2）。在生长时间TSi为8分钟的样品中，刃位错密度EDD为6.01×108（cm-2）。这样，通过提供含硅单元55，可以减小刃位错密度EDD。
含硅单元55的厚度不小于0.3个原子层且不大于0.2个原子层，优选地不小于0.5个原子层且不大于1.4个原子层。如果比0.3个原子层薄，则刃位错密度EDD的减小作用变小，如果比2.0个原子层厚，则晶体生长变得很难。含硅单元55中的硅浓度不小于6.2×1019原子/cm3且不大于4.0×1020原子/cm3，优选地不小于1.0×1020原子/cm3且不大于2.8×1020原子/cm3。因此，可以适当地减小位错密度。
图10是示出根据第一实施例的氮化物半导体晶片的特性的图形。
在图10时，垂直轴表示刃位错密度EDD（cm-2）。水平轴表示从第二缓冲单元52的生长起点开始5分钟内NH3气体的流动速率FRN（lm）。图10示出测量多个样品的刃位错密度EDD的实验的结果。在制造多个样品时，形成第二缓冲单元52，其中NH3气体的流动速率FRN在氮化物半导体晶片110的配置中改变。在该实验中，含硅单元55的生长时间TSi为3分钟，生长温度为1040℃，硅源气体为SiH4，SiH4的流动速率为350lm。第二缓冲单元52的生长温度为1090℃，TMGa的流动速率为56.4ccm。在第二缓冲单元52的生长中，自生长起点算起5分钟后NH3气体的流动速率被设为40ml。
如图10所示，对于流动速率FRN为1.0lm的样品而言，刃位错密度EDD为8.05×108cm-2。对于流动速率FRN为2.5lm的样品而言，刃位错密度EDD为4.44×108（cm-2）。对于流动速率FRN为10lm的样品而言，刃位错密度EDD为5.11×108（cm-2）。对于流动速率FRN为20lm的样品而言，刃位错密度EDD为1.12×109（cm-2）。
因此，在形成第二缓冲单元52时，从生长起点开始5分钟内NH3气体的流动速率FRN被设为大于等于2.5lm且小于等于10lm。也就是说，V族元素（例如，氮）与III族元素（例如，镓）的比率被设为大于等于490且小于等于1950。因此，可以更适当地减小位错密度。
存在包括在第一缓冲单元51上提供含硅单元55的参考实例，其中在第一缓冲层BF1到第n缓冲层BFn中，两个相邻缓冲层在a轴方向上的晶格失配LMx不满足关系0.3%≤LMx≤0.8%。该参考实例更具体地包括AlN层（第一缓冲层BF1）、在AlN层上提供的Al0.7Ga0.3N层、在Al0.7Ga0.3N层上提供的Al0.5Ga0.5N层、在Al0.5Ga0.5N层上提供的Al0.25Ga0.75N层（第n缓冲层BFn）、在Al0.25Ga0.75N层上提供的SiN层（含硅单元55），以及在SiN层上提供的GaN层（第二缓冲单元52）。在该参考实例的结构中，产生两个相邻缓冲层的一部分，其中在a轴方向上的晶格失配LMx不满足关系0.3%≤LMx≤0.8%。在该参考实例中，SiN层通过将硅源气体设为SiH4，将SiH4的流动速率设为350ml，以及将生长时间TSi设为6分钟来形成。在该参考实例中，GaN层通过将NH3气体的流动速率设为20ml以及将V/III比率设为3900来形成。在该参考实例中，刃位错密度EDD为5.78×109（cm-2）。这样，即使含硅单元55在不满足关系0.3%≤LMx≤0.8%的第一缓冲单元51上提供，减小位错密度的作用也很小。这样，不适当的缓冲层的情况下，即使提供含硅单元55，也很难减小位错密度。
在抑制开裂的实验中，发明人评估了位错密度并找到在抑制开裂的同时可以抑制位错密度的配置。也就是说，他们发现可通过提供其中两个相邻缓冲层在a轴方向上的晶格失配全部满足关系0.3%≤LMx≤0.8%的第一缓冲层BF1到第n缓冲层BFn来抑制开裂。此外，在实验过程中，发明人发现可通过在第一缓冲单元51与第二缓冲单元52之间提供含硅单元55来减小位错密度。在第一缓冲单元51上形成的含硅单元55影响在含硅单元55上形成的氮化物半导体层（上层单元15）的膜质量（请参阅图4A到图4D）。可这样认为，位错密度的减小归因于通过提供含硅单元55，改善了上层单元15（在该实例中，是指第二缓冲单元52）的膜质量。
因此，在根据实施例的氮化物半导体晶片110中，可以抑制开裂，并且可以减小位错密度。这是通过发明人的实验首次得到的效果。
在实施例中，厚度t1例如为120nm（大于等于80nm且小于等于180nm）。厚度t2例如为100nm（大于等于50nm且小于等于150nm）。厚度t3例如为200nm（大于等于150nm且小于等于250nm）。厚度t4例如为250nm（大于等于200nm且小于等于300nm）。厚度t5例如为330nm（大于等于300nm且小于等于350nm）。
备选地，厚度t1例如为240nm（大于等于200nm且小于等于300nm）。厚度t2例如为150nm（大于等于100nm且小于等于200nm）。厚度t3例如为300nm（大于等于250nm且小于等于350nm）。厚度t4例如为400nm（大于等于350nm且小于等于450nm）。厚度t5例如为500nm（大于等于450nm且小于等于550nm）。
备选地，厚度t1例如为360nm（大于等于300nm且小于等于400nm）。厚度t2例如为200nm（大于等于150nm且小于等于250nm）。厚度t3例如为400nm（大于等于350nm且小于等于450nm）。厚度t4例如为500nm（大于等于450nm且小于等于550nm）。厚度t5例如为600nm（大于等于550nm且小于等于650nm）。
因此，厚度t2、厚度t3、厚度t4和厚度t5可以对应于厚度t1发生变化。厚度t1到厚度t5不限于上述。例如，厚度t2、厚度t3、厚度t4和厚度t5例如可以在其中氮化物半导体晶片110的曲率CF随着缓冲层的生长变化的范围内任意设置。
图11是示出根据第一实施例的备选氮化物半导体晶片的示意性截面图。
如图11所示，在氮化物半导体晶片111中，第一缓冲单元51包括四个氮化物半导体层，即，第一缓冲层BF1到第四缓冲层BF4。
在该实例中，第四缓冲层BF4包括Alx4Ga1-x4N（0≤x4<x3）。在该实例中，第四缓冲层BF4例如包括AlGaN。第四缓冲层BF4的Al成分比率x4例如为0.15。
在x0=0和x4=0.15的情况下，第四缓冲层BF4（第n缓冲层BFn）与第二缓冲单元52之间在a轴方向上的晶格失配LMx也满足关系0.3%≤LMx≤0.8%。这样，第n缓冲层BFn与第二缓冲单元52之间在a轴方向上的晶格失配LMx可以满足关系0.3%≤LMx≤0.8%。
同样在该氮化物半导体晶片111中，通过提供其中两个相邻缓冲层在a轴方向上的晶格失配LMx满足关系0.3%≤LMx≤0.8%的第一缓冲单元51和含硅单元55，可以抑制开裂，同时可以减小位错密度。
图12是示出根据第一实施例的备选氮化物半导体晶片的示意性截面图。
如图12所示，在氮化物半导体晶片112中，功能层10s包括第一半导体层10、第二半导体层20、发光层30和层叠单元32。也就是说，氮化物半导体晶片112是用于制造作为氮化物半导体器件的半导体发光器件的晶片。
第一半导体层10包括氮化物半导体。第一半导体层10例如包括具有第一导电类型的GaN。第一导电类型为n型，第二导电类型为p型。备选地，第一导电类型可以是p型，第二导电类型可以是n型。在下面的描述中，假设第一导电类型为n型，第二导电类型为p型。例如，第一半导体层10为n型GaN层。在该实例中，第一半导体层10是含杂质层IL。备选地，含杂质层IL，可以是第二半导体层20。
第一半导体层10在第二缓冲单元52上提供。层叠单元32在第一半导体层10上提供。发光层30在层叠单元32上提供。也就是说，发光层30在第一半导体层10上提供，层叠单元32在第一半导体层10与发光层30之间提供。第二半导体层20在发光层30上提供。第二半导体层20包括氮化物半导体，并且具有第二导电类型。第二半导体层20例如为p型GaN层。通过使发光层30中的电流穿过第一半导体层10和第二半导体层20，从发光层30进行发光。层叠单元32适当地在功能层10s中提供，也可以省略。
图13是示出根据第一实施例的备选氮化物半导体晶片的一部分的示意性截面图。
如图13所示，发光层30包括多个势垒层33和在多个势垒层33之间提供的阱层34。例如，多个势垒层33和多个阱层34沿Z轴方向交替层叠。
阱层34的数量可以是1或2或更多。也就是说，发光层30可以具有SQW（单量子阱）结构或MQW（多量子阱）结构。
势垒层33的带隙能大于阱层34的带隙能。阱层34例如由InαGa1-αN（0<α<1）制成。势垒层33例如由GaN制成。
势垒层33包括含有III族元素和V族元素的氮化物半导体。阱层34包括含有III族元素和V族元素的氮化物半导体。阱层34包括例如含有铟（In）和镓（Ga）的氮化物半导体。
图14是示出根据第一实施例的备选氮化物半导体晶片的一部分的示意性截面图。
如图14所示，层叠单元32包括交替层叠的多个高带隙能层和多个低带隙能层。多个高带隙能层35包括氮化物半导体。多个低带隙能层36包括氮化物半导体。多个低带隙能层36的每个带隙能低于多个高带隙能层35的每个带隙能。多个低带隙能层36的每个带隙能高于多个阱层34的每个带隙能。
层叠单元32例如是超晶格层。
高带隙能层35包括含有III族元素和V族元素的氮化物半导体。低带隙能层36包括含有III族元素和V族元素的氮化物半导体。低带隙能层36包括例如含有In和Ga的氮化物半导体。
在该实例中，氮化物半导体晶片112的上层单元15进一步包括中间层60。
中间层60在第二缓冲单元52与功能层10s之间提供。中间层60包括第一层61、第二层62和第三层63。第二层62在第一层61上提供。第三层63在第一层61上提供且位于第一层61与第二层62之间。例如，以此顺序层叠的第一层61、第三层63和第二层62构成的集合沿Z轴方向多次层叠。
第一层61包括含Al的氮化物半导体。第二层62包括氮化物半导体，其Al成分比率低于第一层61。第三层63包括含Al的氮化物半导体。第三层63的Al成分比率低于第一层61的Al成分比率，高于第二层62的Al成分比率。第一层61例如是AlN层。第二层62例如是GaN层。即，第二层62可能不包含Al。第三层63例如是AlGaN层。
第一层61的厚度例如为12nm（例如，大于等于10nm且小于等于14nm）。第二层62的厚度例如为450nm（例如，大于等于300nm且小于等于600nm）。第三层63的厚度例如为20nm（例如，大于等于15nm且小于等于25nm）。
通过提供中间层60，例如抑制了缺陷（例如由硅衬底40与功能层10s之间的晶格失配导致的穿透位错）的传播。这样，例如，氮化物半导体器件的性能可以得到提升。在中间层60中，第三层63根据需要提供，可以省略。
在该实例中，氮化物半导体晶片112进一步包括基础层70。
基础层70在第二缓冲单元52与功能层10s之间提供。在该实例中，基础层70在中间层60与功能层10s之间提供。基础层70包括氮化物半导体。基础层70中包括的杂质浓度低于功能层10s中包括的杂质浓度。基础层70中包括的杂质浓度低于第一半导体层10中包括的杂质浓度。基础层70例如是非掺杂GaN层（i-GaN层）。基础层70的厚度例如大于等于1000nm。
图15是示出根据第一实施例的备选氮化物半导体晶片的特性的图形。
在图15中，垂直轴表示刃位错密度（cm-2）。水平轴表示含硅单元55的生长时间TSi（分钟）。图15示出测量多个样品的刃位错密度的实验的结果。在制造多个样品时，含硅单元55的生长时间TSi在氮化物半导体晶片112的配置中改变。在该实验中，含硅单元55的生长温度为1040℃。在该实验中，使用SiH4作为硅源气体，SiH4的流动速率为350lm。
如图15所示，对于生长时间TSi为0分钟的样品而言，刃位错密度为1.6×109cm-2。在生长时间TSi为11分钟的样品中，刃位错密度为5.77×108cm-2。
这样，同样在氮化物半导体晶片112中，可以抑制开裂，并且可以减小位错密度。
图16是示出根据第一实施例的备选氮化物半导体晶片的示意性截面图。
如图16所示，在氮化物半导体晶片113中，功能层10s包括在第二缓冲单元52上提供的第三半导体层83，以及在第三半导体层83上提供的带隙大于第三半导体层83的第四半导体层84。该氮化物半导体晶片113是用于制造例如作为氮化物半导体器件的基于GaN的HEMT的晶片。
第三半导体层83是沟道层。第四半导体层84是势垒层。第三半导体层83和第四半导体层84形成异质结。第三半导体层83例如由AlGaN或GaN制成。第四半导体层84例如由AlGaN或GaN制成。第三半导体层83例如是非掺杂的。例如，第三半导体层83不包含杂质。第四半导体层84例如是非掺杂或具有n型。例如，第四半导体层84不包含杂质，或包括n型杂质。第三半导体层83例如是非掺杂GaN层。第四半导体层84例如是非掺杂的或n型AlGaN层。
在第四半导体层84上，提供相互间隔的源极电极85和漏极电极86。源极电极85和漏极电极86各自与第四半导体层84的表面进行欧姆接触。栅极电极87在第四半导体层84上提供并位于源极电极85与漏极电极86之间。栅极电极87与第四半导体层84的表面肖特基接触。
第四半导体层84的晶格常数小于第三半导体层83的晶格常数。这样在第四半导体层84中产生应变。根据压电效应，在第四半导体层84中发生压电极化。这样，在第三半导体层83中靠近与第四半导体层84的界面形成二维电子气88。通过控制施加到栅极电极87上的电压，增加或减少栅极电极87之下的二维电子气88的浓度。这样控制源极电极85与漏极电极86之间的电流流动。
同样在该氮化物半导体晶片113中，可以抑制开裂，并且可以减小位错密度。
（第二实施例）
图17是示出根据第二实施例的氮化物半导体器件的示意性截面图。
如图17所示，根据实施例的氮化物半导体器件210包括第一缓冲单元51、含硅单元55和上层单元15。上层单元15包括第二缓冲单元52和功能层10s。
氮化物半导体器件210通过氮化物半导体晶片110制造。第一缓冲单元51在硅衬底40上形成。在氮化物半导体器件210中，硅衬底40可以省略。第一缓冲单元51、含硅单元55、第二缓冲单元52以及功能层10s可以基于参考第一实施例描述的配置。
这样，提供开裂得到抑制并且位错密度减小的氮化物半导体器件210。
（第三实施例）
该实施例涉及制造氮化物半导体晶片的方法。该实施例对应于制造氮化物半导体器件的方法的一部分。
图18A到18E是示出根据第三实施例的制造氮化物半导体晶片的方法的顺序示意性截面图。
如图18A所示，在硅衬底40的主表面40a上，形成第一缓冲层BF1。例如，形成厚度为120nm的AlN层作为第一缓冲层BF1。在第一缓冲层BF1，形成第二缓冲层BF2。例如，形成厚度为100nm并且Al成分比率为50%的AlGaN层作为第二缓冲层BF2。在第二缓冲层BF2上，形成第三缓冲层BF3。例如，形成厚度为200nm并且Al成分比率为30%的AlGaN层作为第三缓冲层BF3。在第三缓冲层BF3上，形成第四缓冲层BF4。例如，形成厚度为250nm并且Al成分比率为15%的AlGaN层作为第四缓冲层BF4。在第四缓冲层BF4上，形成第五缓冲层BF5。例如，形成厚度为360nm的GaN层作为第五缓冲层BF5。这样，在硅衬底40上形成第一缓冲单元51。
在第一缓冲单元51中，调整第二缓冲层BF2到第四缓冲层BF4的AlGaN层的Al成分比率，以便在第一缓冲层BF1到第五缓冲层BF5中，两个相邻缓冲层在a轴方向上的晶格失配LMx全部满足关系0.3%≤LMx≤0.8%。这样，与不满足关系0.3%≤LMx≤0.8%的情况相比，可将更大的压缩应力施加到第一缓冲单元51。这样抑制随后形成的功能层10s中出现开裂。
如图18B所示，在第一缓冲单元51（第五缓冲层BF5）上，形成含硅单元55。形成含硅单元55的方式是在1040℃上，以350lm的流动速率在上面形成第一缓冲单元51的硅衬底40上提供8分钟SiH4。
如图18C所示，在含硅单元55上，在1090℃的温度下形成第二缓冲单元52。例如，形成厚度为2000nm的GaN层作为第二缓冲单元52。
第一缓冲单元51例如可以是包括第一缓冲层BF1到第四缓冲层BF4的层叠单元。也就是说，第一缓冲单元51可以不包括GaN层。含硅单元55可以在第四缓冲层BF4上形成，第二缓冲单元52可以在含硅单元55上形成。
如图18D所示，在第二缓冲单元52上，形成第一层61。例如，形成厚度为12nm的AlN层作为第一层61。在第一层61上，形成第三层63。例如，形成厚度为24nm的AlGaN层作为第三层63。在第三层63上，形成第二层62。例如，形成厚度为350nm的GaN层作为第二层62。第一层61、第三层63和第二层62的形成重复多次。这样，第一层61、第三层63和第二层62构成的集合多次层叠。因此，在第二缓冲单元52上形成中间层60。
在中间层60上，形成基础层70。例如，形成厚度为1000nm的i-GaN层作为基础层70。
如图18E所示，在基础层70上，形成第一半导体缓冲层10。例如，形成厚度为1000nm的n型GaN层作为第一半导体层10。
在第一半导体层10上，交替地层叠多个高带隙能层35和低带隙能层36。高带隙能层35例如是GaN层。低带隙能层36例如是InGaN层。这样，在第一半导体层10上形成层叠单元32。
在层叠单元32上，交替地层叠多个势垒层33和阱层34。势垒层33例如是GaN层。阱层34例如是InGaN层。这样，在层叠单元32上形成发光层30。
在发光层30上，形成第二半导体层20。例如，形成厚度为100nm的p型GaN层作为第二半导体层20。这样，在基础层70上形成功能层10s。在含硅单元55上形成包括第二缓冲单元52、中间层60、基础层70和功能层10s的上层单元15。
因此，完成氮化物半导体晶片113。
在实施例中，半导体层的生长可以例如基于金属有机物化学气相沉积（MOCVD）法、金属有机物气相外延（MOVPE）法、分子束外延（MBE）法和卤化物气相外延（HVPE）法。
例如，在使用MOCVD法或MOVPE法的情况下，可以使用下面的材料形成每个半导体层。作为Ga材料，例如可以使用TMGa（三甲基镓）和TEGa（三乙基镓）。作为In材料，例如可以使用TMIn（三甲基铟）和TEIn（三乙基铟）。作为Al材料，例如可以使用TMAl（三甲基铝）。作为N材料，例如可以使用NH3（氨）、MMHy（甲基联氨）和DMHy（二甲基联氨）。作为Si材料，例如可以使用SiH4（甲硅烷）和Si2H6（乙硅烷）。
图19是示出根据第三实施例的制造氮化物半导体晶片的方法的流程图。
如图19所示，根据实施例制造氮化物半导体晶片的方法包括形成第一缓冲单元51的步骤S110、形成含硅单元55的步骤S120，以及形成上层单元15的步骤S130。
在步骤S110，例如，执行参考图18A描述的处理。在步骤S120，例如，执行参考图18B描述的处理。在步骤S130，例如，执行参考图18C到图18E描述的处理。
这样，制造开裂得到抑制并且位错密度减小的氮化物半导体晶片。
在通过根据实施例的具有功能层10s的氮化物半导体晶片制造氮化物半导体器件的情况下，可以去除至少一部分硅衬底和/或至少一部分缓冲部分50，功能层10s和硅衬底与缓冲部分50的剩余部分（如果有）可以与另一衬底接合。
实施例提供了开裂得到抑制并且位错密度减小的氮化物半导体晶片、氮化物半导体器件，以及制造氮化物半导体晶片的方法。在本描述中，“氮化物半导体”包括化学式为BxInyAlzGa1-x-y-zN（0≤x≤1，0≤y≤1，0≤z≤1，x+y+z≤1）的具有任何成分的半导体，其中成分比率x、y和z在各自范围内变化。而且，“氮化物半导体”还包括进一步包括除N（氮）以外的V族元素的半导体、进一步包括被添加为控制导电类型之类的各种材料性质的各种元素的半导体以及进一步包括各种非故意元素的半导体。
在本申请的说明书中，“垂直”和“平行”不仅指示严格的垂直和严格的平行，而且还包括例如由制造过程等因素造成的波动。基本上垂直和基本上平行便足以。
上面参考了实例描述了本发明的实施例。但是，本发明的实施例并不限于这些实例。例如，诸如氮化物半导体晶片和氮化物半导体器件中包括的硅衬底、第一缓冲单元、含硅单元、上层单元、第二缓冲单元、功能层、含杂质层，以及第一到第n缓冲层之类的各种部件的任何特定配置都包含在本发明的范围内，只要本领域的技术人员可以通过类似的方式实现本发明，并通过从传统公知的配置中适当地选择此类配置来实现类似的效果。
进一步地，特定实例中的任一两个或多个部件可以在技术可行的范围内进行组合并且包括在本发明的范围内到包含本发明的主旨的程度。
而且，本领域的技术人员基于上述作为本发明的实施例的氮化物半导体晶片、氮化物半导体器件和制造氮化物半导体晶片的方法通过适宜的修改而实现的所有氮化物半导体晶片、氮化物半导体器件和制造氮化物半导体晶片的方法也包括在本发明的范围内到包含本发明的精神的程度。
在本发明的精神内，本领域的技术人员可以构想其它各种变化和修改，并且应该理解，这些变化和修改也包含在本发明的范围内。
尽管描述了特定实施例，但是提供这些实施例指示为了举例，并非旨在限制本发明的范围。实际上，可以通过其它各种形式实现在此描述的新颖实施例；此外，在不偏离本发明的精神的情况下，可以对此处描述的实施例的形式做出各种删除、替换和改变。所附权利要求及其等价物旨在涵盖落在本发明的范围和精神内的此类形式或修改。

Claims (19)

1.一种氮化物半导体晶片，包括：
具有主表面的硅衬底；
在所述主表面上提供并包括沿垂直于所述主表面的层叠方向层叠的N个缓冲层的层叠的多层单元，所述缓冲层包括氮化物半导体，N不小于2且不大于9，所述缓冲层包括第i缓冲层（i是大于等于1且小于N的整数）和在所述第i缓冲层上提供的第(i+1)缓冲层，所述第i缓冲层在平行于所述主表面的第一方向上具有第i晶格长度Wi，所述第(i+1)缓冲层在所述第一方向上具有第(i+1)晶格长度W(i+1)，以及所有所述缓冲层满足关系(W(i+1)-Wi)/Wi≤0.008；
在所述层叠的多层单元上提供并包含硅的含硅单元；以及
在所述含硅单元上提供并包括氮化物半导体的上层单元。
2.根据权利要求1的晶片，其中所有所述缓冲层满足关系0.003≤(W(i+1)-Wi)/Wi。
3.根据权利要求1的晶片，其中所述第(i+1)缓冲层与所述第i缓冲层接触。
4.根据权利要求1的晶片，其中
所述缓冲层之一具有平行于所述主表面的第一表面，
所述第一表面为c面，以及
所述第一方向为a轴方向。
5.根据权利要求1的晶片，其中
所述缓冲层包括距离所述硅衬底最近的最下缓冲层，以及距离所述含硅单元最近的最上缓冲层，
所述最下缓冲层包括Alx1Ga1-x1N（0<x1≤1），
所述最上缓冲层包括AlxnGa1-xnN（0≤xn<x1），以及
在所述最下缓冲层与所述最上缓冲层之间提供的所述第i缓冲层包括AlxiGa1-xiN（xn<xi<x1）。
6.根据权利要求5的晶片，其中所述第(i+1)缓冲层中的Al成分比率低于所述第i缓冲层中的Al成分比率。
7.根据权利要求1的晶片，其中所述含硅单元的厚度大于等于0.3个原子层且小于等于2.0个原子层。
8.根据权利要求1的晶片，其中所述含硅单元中的硅浓度大于等于6.2×1019原子/cm3且小于等于4.0×1020原子/cm3。
9.根据权利要求1的晶片，其中
所述上层单元包括
在所述含硅单元上提供并包括氮化物半导体的上缓冲层，以及
在所述上缓冲层上提供并包括氮化物半导体的功能层，
所述功能层包括包含杂质的含杂质层，以及
所述含杂质层中的杂质浓度高于所述上缓冲层中的杂质浓度。
10.根据权利要求9的晶片，其中所述上缓冲层包括Alx0Ga1-x0N（0≤x0<1）。
11.根据权利要求9的晶片，其中所述功能层包括
在所述上缓冲层上提供的第一导电类型的第一半导体层，
在所述第一半导体层上提供的发光层，以及
在所述发光层上提供的第二导电类型的第二半导体层。
12.根据权利要求11的晶片，其中
所述发光层包括多个势垒层和在所述势垒层之间提供的阱层，以及
所述势垒层的带隙能大于所述阱层的带隙能。
13.根据权利要求11的晶片，其中
所述功能层进一步包括在所述第一半导体层与所述发光层之间提供的层叠单元，
所述层叠单元包括多个高带隙能层和在所述高带隙能层之间提供的低带隙能层，以及
所述低带隙能层的带隙能低于所述高带隙能层的带隙能。
14.根据权利要求9的晶片，其中所述上层单元进一步包括在所述上缓冲层与所述功能层之间提供的中间层，
所述中间层包括
包括含Al的氮化物半导体的第一层，以及
在所述第一层上提供并包括氮化物半导体的第二层，
所述第二层的Al成分比率低于所述第一层的Al成分。
15.根据权利要求14的晶片，其中
所述中间层进一步包括第三层，所述第三层包括含Al的氮化物半导体并在所述第一层与所述第二层之间提供，以及
所述第三层的Al成分比率低于所述第一层的所述Al成分比率且高于所述第二层的所述Al成分比率。
16.根据权利要求9的晶片，其中所述上层单元进一步包括基础层，
所述基础层在所述上缓冲层与所述功能层之间提供并包括氮化物半导体，以及
所述基础层中包括的杂质的浓度低于所述功能层中包括的杂质的浓度。
17.根据权利要求9的晶片，其中
所述功能层包括：
在所述上缓冲层上提供的第三半导体层，以及
在所述第三半导体层上提供的第四半导体层，用于与所述第三半导体层形成异质结，以及
所述第四半导体层的带隙大于所述第三半导体层的带隙。
18.一种氮化物半导体器件，包括：
在硅衬底的主表面上形成的层叠的多层单元，所述层叠的多层单元包括沿垂直于所述主表面的层叠方向层叠的N个缓冲层，所述缓冲层包括氮化物半导体，N不小于2且不大于9，所述缓冲层包括第i缓冲层（i是大于等于1且小于N的整数）和在所述第i缓冲层上提供的第(i+1)缓冲层，所述第i缓冲层在平行于所述主表面的第一方向上具有第i晶格长度Wi，所述第(i+1)缓冲层在所述第一方向上具有第(i+1)晶格长度W(i+1)，以及所有所述缓冲层满足关系(W(i+1)-Wi)/Wi≤0.008；
在所述层叠的多层单元上提供并包含硅的含硅单元；
在所述含硅单元上提供并包括氮化物半导体的上缓冲层；以及
在所述上缓冲层上提供并包括氮化物半导体的功能层，
所述功能层包括包含杂质的含杂质层，以及
所述含杂质层中的杂质浓度高于所述上缓冲层中的杂质浓度。
19.一种制造氮化物半导体晶片的方法，包括：
在硅衬底的主表面上形成层叠的多层单元，所述层叠的多层单元包括沿垂直于所述主表面的层叠方向层叠的N个缓冲层，所述缓冲层包括氮化物半导体，N不小于2且不大于9，所述缓冲层包括第i缓冲层（i是大于等于1且小于N的整数）和在所述第i缓冲层上提供的第(i+1)缓冲层，所述第i缓冲层在平行于所述主表面的第一方向上具有第i晶格长度Wi，所述第(i+1)缓冲层在所述第一方向上具有第(i+1)晶格长度W(i+1)，以及所有所述缓冲层满足关系(W(i+1)-Wi)/Wi≤0.008；
在所述层叠的多层单元上形成包含硅的含硅单元；以及
在所述含硅单元上形成包括氮化物半导体的上层单元。
CN201310331614.3A 2012-09-26 2013-08-01 氮化物半导体晶片、氮化物半导体器件和制造氮化物半导体晶片的方法 Pending CN103682008A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP212884/2012 2012-09-26
JP2012212884A JP5421442B1 (ja) 2012-09-26 2012-09-26 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法

Publications (1)

Publication Number Publication Date
CN103682008A true CN103682008A (zh) 2014-03-26

Family

ID=50287235

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310331614.3A Pending CN103682008A (zh) 2012-09-26 2013-08-01 氮化物半导体晶片、氮化物半导体器件和制造氮化物半导体晶片的方法

Country Status (3)

Country Link
US (1) US9397167B2 (zh)
JP (1) JP5421442B1 (zh)
CN (1) CN103682008A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875576A (zh) * 2018-08-31 2020-03-10 日亚化学工业株式会社 半导体激光元件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5781292B2 (ja) * 2010-11-16 2015-09-16 ローム株式会社 窒化物半導体素子および窒化物半導体パッケージ
JP6121806B2 (ja) 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
US20150115327A1 (en) * 2013-10-30 2015-04-30 International Rectifier Corporation Group III-V Device Including a Buffer Termination Body
JP6302254B2 (ja) 2014-01-15 2018-03-28 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ、及び、窒化物半導体素子の製造方法
WO2016048241A1 (en) 2014-09-23 2016-03-31 Heptagon Micro Optics Pte. Ltd. Compact, power-efficient stacked broadband optical emitters
US9806183B2 (en) 2015-11-30 2017-10-31 Veeco Instruments, Inc. Stress control on thin silicon substrates
US10636899B2 (en) 2016-11-15 2020-04-28 Infineon Technologies Austria Ag High electron mobility transistor with graded back-barrier region

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786606A (en) * 1995-12-15 1998-07-28 Kabushiki Kaisha Toshiba Semiconductor light-emitting device
JP2001230447A (ja) * 2000-02-16 2001-08-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
CN1345468A (zh) * 1999-03-29 2002-04-17 日亚化学工业株式会社 氮化物半导体器件
US20020123164A1 (en) * 2001-02-01 2002-09-05 Slater David B. Light emitting diodes including modifications for light extraction and manufacturing methods therefor
US20020190259A1 (en) * 2001-05-29 2002-12-19 Werner Goetz III-Nitride light emitting devices with low driving voltage
JP2004289005A (ja) * 2003-03-24 2004-10-14 Ngk Insulators Ltd エピタキシャル基板、半導体素子および高電子移動度トランジスタ
CN1659713A (zh) * 2002-06-04 2005-08-24 氮化物半导体株式会社 氮化镓(GaN)类化合物半导体装置及其制造方法
WO2011135963A1 (ja) * 2010-04-28 2011-11-03 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
JP4553583B2 (ja) 2003-12-26 2010-09-29 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体発光素子
MY149325A (en) 2006-02-23 2013-08-30 Azzurro Semiconductors Ag Nitride semiconductor component and method for the production thereof
KR100756841B1 (ko) 2006-03-13 2007-09-07 서울옵토디바이스주식회사 ＡｌｘＧａ１－ｘＮ 버퍼층을 갖는 발광 다이오드 및 이의제조 방법
KR20120032329A (ko) 2010-09-28 2012-04-05 삼성전자주식회사 반도체 소자
JP5781292B2 (ja) 2010-11-16 2015-09-16 ローム株式会社 窒化物半導体素子および窒化物半導体パッケージ
DE102010056409A1 (de) 2010-12-26 2012-06-28 Azzurro Semiconductors Ag Gruppe-III-Nitrid basierte Schichtenfolge, Halbleiterbauelement, umfassend eine Gruppe-III-Nitrid basierte Schichtenfolge und Verfahren zur Herstellung
JP5804768B2 (ja) * 2011-05-17 2015-11-04 古河電気工業株式会社 半導体素子及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786606A (en) * 1995-12-15 1998-07-28 Kabushiki Kaisha Toshiba Semiconductor light-emitting device
CN1345468A (zh) * 1999-03-29 2002-04-17 日亚化学工业株式会社 氮化物半导体器件
JP2001230447A (ja) * 2000-02-16 2001-08-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
US20020123164A1 (en) * 2001-02-01 2002-09-05 Slater David B. Light emitting diodes including modifications for light extraction and manufacturing methods therefor
US20020190259A1 (en) * 2001-05-29 2002-12-19 Werner Goetz III-Nitride light emitting devices with low driving voltage
CN1659713A (zh) * 2002-06-04 2005-08-24 氮化物半导体株式会社 氮化镓(GaN)类化合物半导体装置及其制造方法
JP2004289005A (ja) * 2003-03-24 2004-10-14 Ngk Insulators Ltd エピタキシャル基板、半導体素子および高電子移動度トランジスタ
WO2011135963A1 (ja) * 2010-04-28 2011-11-03 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875576A (zh) * 2018-08-31 2020-03-10 日亚化学工业株式会社 半导体激光元件
CN110875576B (zh) * 2018-08-31 2021-07-23 日亚化学工业株式会社 半导体激光元件

Also Published As

Publication number Publication date
JP5421442B1 (ja) 2014-02-19
JP2014067908A (ja) 2014-04-17
US9397167B2 (en) 2016-07-19
US20140084296A1 (en) 2014-03-27

Similar Documents

Publication Publication Date Title
EP2706558B1 (en) Nitride semiconductor wafer, nitride semiconductor device, and method for manufacturing nitride semiconductor wafer
US9349590B2 (en) Method for manufacturing nitride semiconductor layer
CN103682008A (zh) 氮化物半导体晶片、氮化物半导体器件和制造氮化物半导体晶片的方法
KR101372677B1 (ko) 질화물 반도체 소자 및 질화물 반도체 웨이퍼
CN102790147B (zh) 氮化物半导体器件、氮化物半导体晶片以及用于制造氮化物半导体层的方法
US10008571B2 (en) Semiconductor wafer, semiconductor device, and method for manufacturing nitride semiconductor layer
US9673284B2 (en) Nitride semiconductor device, nitride semiconductor wafer, and method for forming nitride semiconductor layer
US8525194B2 (en) Nitride semiconductor device, nitride semiconductor wafer and method for manufacturing nitride semiconductor layer
US9391145B2 (en) Nitride semiconductor element and nitride semiconductor wafer
CN102790155B (zh) 氮化物半导体器件和晶片以及制造氮化物半导体层的方法
JP5996489B2 (ja) 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP2014068018A (ja) 半導体発光素子及び半導体発光素子の製造方法
JP5996499B2 (ja) 半導体発光素子及び半導体発光素子の製造方法
KR20120128088A (ko) 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140326