JP6156833B2 - 半導体基板の製造方法 - Google Patents

Description

本発明は、ＧａＮを堆積させた半導体基板の製造方法に関するものである。

半導体デバイスを実装するＧａＮを堆積させるための基板として、Ｓｉ基板やＡｌ_２Ｏ_３基板、またＳｉＣバルク基板等の各種半導体基板が広く用いられている。

安価で大口径のＧａＮウェハを得ようとすると、基板としてＳｉ基板を選択することになる。

Ｓｉ基板上に直接ＧａＮを成長させる際には、ＧａおよびＳｉのいわゆるメルトバックエッチングが問題となる。高温において、ＧａとＳｉは合金を形成する。この合金は、強く速いエッチング反応を起こす。このエッチング反応により、Ｓｉ基板およびＧａＮ層を破壊する。このため、非常に荒い表面となって半導体基板として十分な品質が得られない。また、さらに大口径基板を用いると反り・クラックの発生が問題となる。

このような問題があるため、高品質なＧａＮを作製するため、ＡｌＮ系のバッファー層を形成することが提案されている（下記の特許文献２）。ＡｌＮは、結合エネルギーが強い。したがって、ＡｌＮ系のバッファー層により、メルトバックエッチングや窒化からＳｉ表面を保護することができる。

しかし、ＡｌＮ層が薄すぎると、上述したメルトバックエッチングの問題が解決できない。反対に、ＡｌＮ層が厚すぎると、その上に形成するＧａＮの結晶性が悪化するという問題が発生する。

そこで、Ｓｉ基板上にＳｉＣ層を形成し、その上にＡｌＧａＮバッファ層およびＧａＮ層を形成する技術が開示されている（例えば、下記の特許文献１および特許文献５）。

ところが、Ｓｉ基板上にＳｉＣ層を形成し、その上にＧａＮ層を堆積する技術では、ＧａＮ薄膜中の欠陥密度、特に貫通転位の転位密度が高く、結晶性においてさらなる向上が求められている。

一方、ＧａＮ系薄膜では、ＧａＮ系薄膜中に存在する転位や粒界などの構造欠陥を制御することが必要である。転位としては、例えばミスフィット転位や、ミスフィット転位によって生じる貫通転位のような欠陥があげられる。このような構造欠陥の制御は、青色ＬＥＤの発光効率を向上したり、青色レーザーを実現するうえで極めて重要になる。

ところで、上述したように、ＧａＮ系薄膜を堆積させる基板としては、Ａｌ_２Ｏ_３やＳｉＣが広く使用されている。しかしながら、Ａｌ_２Ｏ_３基板やＳｉＣ基板上にＧａＮ薄膜やＡｌＧａＮ薄膜を形成すると、その欠陥密度（単位面積当たりの構造欠陥の数）は、ＧａＡｓやＩｎＰ等のＩＩＩ−Ｖ族半導体薄膜のように、実用化されている他の半導体薄膜に比べ、やはり大幅に高い。

このようなＧａＮ系薄膜の欠陥密度の高さは、Ａｌ_２Ｏ_３やＳｉＣと、ＧａＮ系薄膜の間の格子定数の差に起因するものである。したがって、ＧａＮ系薄膜の欠陥密度が高いことは、避け難い問題であると指摘されてきた。

このような問題を解決するために、ＥＬＯ法（下記の特許文献３）や、ＳｉＣ基板上にＧａＮの３次元核を形成してさらにＧａＮを成長させるマスクレスＥＬＯ法（下記の特許文献４）が提案されている。

ところが、ＥＬＯ法はパターン形成工程が必要になるため、高価になる。マスクレスＥＬＯ法は廉価であるが、大口径Ｓｉ基板に適用するとメルトバック・エッチングが発生してしまうという問題がある。

特公平０８−３１４１９号公報 特開平０９−２１９５４０号公報 特開２００１−１７６８０４号公報 特開２００２−０９３７２０号公報 特開２００９−０８１２６９号公報

上述したように、Ｓｉ基板上にＳｉＣ層を形成し、その上にＧａＮ層を堆積する技術では、ＧａＮ薄膜中の欠陥密度、特に貫通転位の転位密度が高く、結晶性においてさらなる向上が求められている。また、ところが、ＥＬＯ法はパターン形成工程が必要になるため、高価になる。マスクレスＥＬＯ法は廉価であるが、大口径Ｓｉ基板に適用するとメルトバック・エッチングが発生してしまうという問題がある。さらに大口径基板を用いると反り・クラックの発生が問題となる。
このように、ＧａＮ薄膜中の欠陥密度、特に貫通転位の転位密度を大幅に低減させるとともに、反り・クラックが少なく安価で大口径の基板を得ることができる半導体基板の製造方法および半導体基板は現在のところ提供されていなかったのが実情である。

上記目的を達成するため、本発明の半導体基板の製造方法は、 基板上にＧａＮ単結晶膜を成長させる半導体基板の製造方法であって、
Ｓｉ基板の表面に膜厚２ｎｍ以上３．５μｍ以下のＳｉＣ単結晶薄膜が形成された半導体基板を準備し、
上記ＳｉＣ単結晶薄膜が形成された半導体基板を所定の成長温度に加熱して、Ａｌ、Ｉｎ、Ｇａ、Ｎのうち少なくとも２成分から成るバッファー層を形成する工程と、
上記バッファー層上に、上記バッファー層の成長温度より低いＧａＮ成膜温度で、ＧａＮ結晶による三次元核を所定の密度となるように形成させる工程と、
上記ＧａＮ成膜温度で、ＧａＮ結晶による三次元核を横方向成長させて連続的なＧａＮ単結晶膜にする工程とを有し、
上記バッファー層は、膜厚が１５ｎｍ未満、組成がＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．０５≦ｘ≦１，０≦ｙ≦０．５，ｘ＋ｙ≦１）であるとともに、
上記連続的なＧａＮ単結晶膜にする工程の後に、
上記ＧａＮ成膜温度よりも低温下かつ８００℃以上でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのち上記ＧａＮ成膜温度でＧａＮ単結晶膜を成膜する工程を１回以上行う工程を有することを要旨とする。

上述したように、ＧａＮ薄膜が形成された半導体基板について、ベース基板としてＳｉ基板を用いるとメルトバック・エッチングや結晶性が問題となり、ＳｉＣ基板を用いると価格が跳ね上がるうえ小口径のものしか得られない。
本発明者らは、ＧａＮ薄膜が形成された半導体基板について、メルトバック・エッチングの問題を解消するとともに結晶性を改善し、大口径のものを安価に得ようと研究を重ねた。そして、少なくとも表面にＳｉ単結晶層を有する基板をベースとしてＳｉＣ層を形成し、さらにバッファー層を積層した上に形成した三次元核を横方向成長させることにより、待ち望まれた品質の半導体基板が得られることを見出し、本発明を完成した。

本発明の半導体基板の製造方法は、表面にＳｉＣ単結晶薄膜が形成された半導体基板にバッファー層を形成し、その上に形成したＧａＮ結晶による三次元核を横方向成長させて連続的なＧａＮ単結晶膜にする。そして、上記バッファー層を、膜厚が１５ｎｍ未満、組成がＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．０５≦ｘ≦１，０≦ｙ≦０．５，ｘ＋ｙ≦１）とした。
このようにすることにより、ＧａＮ薄膜中の欠陥密度、特に貫通転位の転位密度を大幅に低減させる、かつ安価で大口径の基板を得ることができる。

本発明は、少なくとも表面にＳｉ単結晶層を有する基板はＳｉ基板であるため、
Ｓｉ基板に対してＧａＮ薄膜を形成した半導体基板の欠陥密度を低減し、安価で大口径の基板を得ることができる。

本発明は、連続的なＧａＮ単結晶膜にする工程の後に、
上記ＧａＮ成膜温度よりも低温下かつ８００℃以上でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのち上記ＧａＮ成膜温度でＧａＮ単結晶膜を成膜する工程を１回以上行う工程を有するため、
最終製品としての半導体基板の反りが軽減される。

本発明において、上記ＳｉＣ単結晶薄膜の厚みが０．７μｍ以下である場合には、
ＧａＮ薄膜中の欠陥密度、特に貫通転位の転位密度を大幅に低減させる、かつ安価で大口径の基板を得ることができる。

本発明において、上記バッファー層の組成がＡｌＮである場合には、
ＧａＮ薄膜中の欠陥密度、特に貫通転位の転位密度を大幅に低減させる、かつ安価で大口径の基板を得ることができる。

本発明において、メルトバック・エッチングが９５％以上の面積で生じない場合には、 ＧａＮ薄膜中の欠陥密度、特に貫通転位の転位密度を大幅に低減させる、かつ安価で大口径の基板を得ることができる。

本発明において、上記ＧａＮ単結晶膜は、
（０００４）面におけるＸ線回折ピークの半値幅が７００ａｒｃｓｅｃ以下であり、
（１−１００）面におけるＸ線回折ピークの半値幅が、（０００４）面におけるＸ線回折線の半値幅の１．５倍未満である場合には、
ＧａＮ薄膜中の欠陥密度、特に貫通転位の転位密度を大幅に低減させる、かつ安価で大口径の基板を得ることができる。

本発明の半導体基板の製造方法の実施形態、サンプル１を示す図である。 サンプル１の断面図である。 ＧａＮ三次元核の状態を示す図である。 本発明の半導体基板の製造方法の実施形態、サンプル２を示す図である。 サンプル２の断面図である。 ＧａＮ単結晶膜のＸ線回折ピークの半値幅を測定した結果である。

つぎに、本発明を実施するための最良の形態を説明する。

本実施形態は、基板上にＧａＮ単結晶膜を成長させる半導体基板の製造方法である。これにより、基板上にＧａＮ単結晶膜が形成された半導体基板が得られる。

〔ベース基板〕
本実施形態では、ベース基板として、基板の表面に膜厚２ｎｍ以上３．５μｍ以下のＳｉＣ単結晶薄膜が形成された半導体基板を準備する。上記基板としては、少なくとも表面にＳｉ層を有する半導体基板である。例えば、表面にＳｉＣ単結晶薄膜が形成されたＳｉ基板や、絶縁体上にＳｉＣ／Ｓｉヘテロ接合界面を有し表面にＳｉＣ単結晶が形成された基板を用いることができる。以下、基板としてＳｉ基板を使用した例を説明する。

上記ベース基板は、Ｓｉ基板の表面にＳｉＣ層が形成されたものである。上記ベース基板は、Ｓｉ基板の表面にＳｉＯ_２層を介してＳｉＣ層が形成されたものとすることもできる。具体的には、後に詳しく説明するＳｉＣ ｏｎ Ｓｉ基板、ＳｉＣ−ＯＩ基板をベース基板とすることができる。本実施形態では、このようなベース基板のＳｉＣ層上に、所定のＧａＮ成膜温度でＧａＮ層を成膜する。

各ベース基板について詳しく説明する。

上記Ｓｉ基板の表面にＳｉＣ層が形成された基板（ＳｉＣ ｏｎ Ｓｉ基板）としては、例えば下記のような方法で製造した基板を用いることができる。例えば特願２０１０−２８６９４９に記載された方法である。
必要に応じて表面の清浄化処理を行った出発基板を炭化水素系ガス雰囲気中で加熱して基板表面の単結晶シリコン層を単結晶ＳｉＣ層に変成させる。このとき、清浄化処理を行った出発基板をアニールし、引き続き単結晶シリコン層をエピタキシャル成長させてから、基板表面の単結晶シリコン層を単結晶ＳｉＣ層に変成させてもよい。必要に応じて、上記単結晶ＳｉＣ層をシード層として、ＳｉＣをエピタキシャル成長させることができる。出発基板としては、単結晶Ｓｉ基板、ＳＯＩ基板等を用いることができる。

上記Ｓｉ基板の表面にＳｉＯ_２層を介してＳｉＣ層が形成された基板は、例えば特願２００２−２２６３１、特願２００８−１５１４３３に記載の方法で製造した基板を用いることができる。それ以外にも、貼り合わせによって製造した基板を用いることもできる。また、貼り合せＳＯＩ基板、Ｓｉ ｏｎ Ｇｌａｓｓ、ＳＯＳ基板など、基本的に単結晶Ｓｉ（１１１）膜が絶縁体上に形成されたものであれば、各種の基板を出発基板として上述の特許文献の方法で同様にＳｉ基板の表面にＳｉＯ_２層を介してＳｉＣ層が形成された基板を形成することが可能である。

Ｓｉ基板の表面に形成するＳｉＣ単結晶薄膜の厚みは、上述したように膜厚２ｎｍ以上３．５μｍ以下とすることが好ましい。ＳｉＣ単結晶薄膜の厚みが２ｎｍ未満では、メルトバック・エッチングを十分に防ぐことができない。ＳｉＣ単結晶薄膜の厚みが３．５μｍを超えると、基板に生じるソリが大きくなったり、処理時間が長くなって生産性を低下させることになる。

Ｓｉ基板の表面に形成するＳｉＣ単結晶薄膜の厚みは、０．７μｍ以下とするのがより好ましく、さらに好ましいのは０．３μｍ以下である。０．７μｍ以下、さらには０．３μｍ以下とすることにより、基板に生じるソリを小さく抑えることができるほか、生産性を確保できるからである。

〔クリーニング〕
バッファー層を形成するに先立って、必要に応じてベース基板のクリーニングを行う。

クリーニング処理は、上記ベース基板を所定のクリーニング温度に昇温して加熱保持し、基板表面の酸化皮膜等を除去する。クリーニングの際には、Ｈ_２、ＮＦ_３、ＣＦ_４、Ｃ_２Ｆ_６、ＣｌＦ_３、Ｆ_２、ＨＣｌ等のクリーニングガスによる雰囲気を使用する。これらのガスは、必要に応じてＮ_２やＡｒ_２等の不活性ガスによって希釈して使用することができる。

クリーニングにおける加熱温度は、例えば、１０００〜１３００℃程度に設定することができる。クリーニング時間は、例えば、１〜６０分程度とすることができる。

〔バッファー層〕
上記ＳｉＣ単結晶薄膜が形成されたＳｉ基板を所定の成長温度に加熱して、Ａｌ、Ｉｎ、Ｇａ、Ｎのうち少なくとも２成分から成るバッファー層を形成する。上記バッファー層は、例えばエピタキシャル成長によって形成させる。

このとき、Ａｌ源ガスとしては、例えば、ＴＭＡ（Ｔｒｉ ｍｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ：Ａｌ（ＣＨ_３）_３）やＴＥＡ（Ｔｒｉ ｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ：Ａｌ（Ｃ_２Ｈ_５）_３）を用いることができる。
Ｇａ源ガスとしては、例えば、ＴＭＧ（ｔｒｉ ｍｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（ＣＨ_３）_３）やＴＥＧ（Ｔｒｉ ｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（Ｃ_２Ｈ_５）_３）を用いることができる。
Ｎ源ガスとしては、例えば、アンモニアＮＨ_３を用いることができる。
Ｉｎ源ガスとしては、例えば、ＴＭＩ（Ｔｒｉ ｍｅｔｈｙｌ ｉｎｄｉｕｍ：Ｉｎ（ＣＨ_３）_３）を用いることができる。

これらの原料ガスは、Ｈ_２やＮ_２等のキャリアガスとともに使用することができる。

バッファー層の成膜温度は、少なくともＧａＮ層の成膜温度よりも高温に設定される。具体的には例えば、１１００℃以上で好ましくは１３００℃以下程度に設定することができる。バッファー層の成膜時間は、例えば、１秒〜６０分程度とすることができる。

ここで、本発明の説明においてバッファー層とは、ベース基板のＳｉＣ層上に第１層目のＧａＮ層を形成させるときに、ＳｉＣとＧａＮの間に形成させる層をいう。

上記バッファー層は、膜厚が１５ｎｍ未満、組成がＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．０５≦ｘ≦１，０≦ｙ≦０．５，ｘ＋ｙ≦１）とされる。

バッファー層の膜厚が１５ｎｍ以上では、処理時間が長くなって生産性において不利になる。また、膜厚が増える分バッファー層内に形成される転位が多くなり、それがＧａＮ層の転位密度や結晶性に悪影響を及ぼすことになるからである。

このようにして形成するバッファー層は、好ましくはＡｌＮ層とすることができる。ＡｌＮ層は、ＧａＮの結晶性を確保するのに好ましいからである。

〔ＧａＮ層〕
上記バッファー層上に、上記バッファー層の成長温度より低い温度で、ＧａＮ結晶による三次元核を所定の密度となるように形成させる。
上記バッファー層の成長温度より低い温度で、ＧａＮ結晶による三次元核を横方向成長させて連続的なＧａＮ単結晶膜にする。

このとき、Ｇａ源ガスとしては、例えば、ＴＭＧ（ｔｒｉ ｍｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（ＣＨ_３）_３）やＴＥＧ（Ｔｒｉ ｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（Ｃ_２Ｈ_５）_３）を用いることができる。
Ｎ源ガスとしては、例えば、アンモニアＮＨ_３を用いることができる。

三次元核を形成させる工程、およびＧａＮ結晶による三次元核を横方向成長させる工程における処理温度は、上記バッファー層の成長温度より低い温度であり、具体的には例えば、９００〜１２００℃程度に設定することができる。これらの工程を合わせた処理時間は、例えば、５〜２００分程度とすることができる。

このとき、生成させる三次元核の密度は、１×１０^９個／ｃｍ^２以下とするのが好ましい。
三次元核の密度が、１×１０^９個／ｃｍ^２を超えると、その後のエピタキシャル成長において横方向だけでなく厚み方向にも結晶が成長してしまい、形成されるＧａＮ単結晶膜の結晶性が悪くなるからである。三次元核の密度を１×１０^９個／ｃｍ^２以下とすることでＧａＮの結晶性が極めて良好になる。

さらに結晶性を維持したまま大口径基板の反りを抑制するために、横方向成長させて連続的なＧａＮ単結晶膜を形成した後に、ＧａＮ成膜温度よりも低温下で中間層を形成し、中間層の上に再びＧａＮ単結晶膜を形成すればよい。このような中間層の形成とＧａＮ単結晶膜の形成は複数回繰り返して行うことができる。

上記中間層としては、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層をエピタキシャル成長させる。
このとき、Ａｌ源ガスとしては、例えば、ＴＭＡ（Ｔｒｉ ｍｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ：Ａｌ（ＣＨ_３）_３）やＴＥＡ（Ｔｒｉ ｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ：Ａｌ（Ｃ_２Ｈ_５）_３）を用いることができる。
Ｇａ源ガスとしては、例えば、ＴＭＧ（ｔｒｉ ｍｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（ＣＨ_３）_３）やＴＥＧ（Ｔｒｉ ｅｔｈｙｌ ｇａｌｌｉｕｍ：Ｇａ（Ｃ_２Ｈ_５）_３）を用いることができる。
Ｎ源ガスとしては、例えば、アンモニアＮＨ_３を用いることができる。
Ｉｎ源ガスとしては、例えば、ＴＭＩ（Ｔｒｉ ｍｅｔｈｙｌ ｉｎｄｉｕｍ：Ｉｎ（ＣＨ_３）_３）を用いることができる。

ここで、上記中間層とは、第１層目のＧａＮ層の上にさらにＧａＮ層を積層するときに、ＧａＮ層同士の中間に形成させるＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層である。このようにして成膜する中間層は、好ましくはＡｌＮ層とすることができる。

上記Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）中間層の成膜温度は、少なくともＧａＮ層の成膜温度よりも低温に設定される。

上記Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）中間層を成膜する温度は少なくとも８００℃以上とするのが好ましい。具体的には例えば、８００〜１２００℃程度に設定することができ、より好ましいのは１０００〜１１００℃である。

上記Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）中間層の成膜時間は、例えば、１〜６０分程度とすることができる。

このような半導体基板の製造方法では、メルトバック・エッチングが９５％以上の面積で生じない。すなわち、ＳｉＣ層およびバッファー層を介してＳｉ基板上にＧａＮ層が積層された半導体基板において、ＳｉとＧａＮの積層部分の９５％以上の面積でＳｉとＧａＮはメルトバック・エッチングが生じない。

また、上記半導体基板の製造方法では、上記ＧａＮ単結晶膜は、
（０００４）面におけるＸ線回折ピークの半値幅が７００ａｒｃｓｅｃ以下であり、
（１−１００）面におけるＸ線回折ピークの半値幅が、（０００４）面におけるＸ線回折線の半値幅の１．５倍未満である。

上述した半導体基板の製造方法により、半導体基板を得ることができる。

上記半導体基板は、表面に膜厚２ｎｍ以上３．５μｍ以下のＳｉＣ単結晶薄膜が形成されたＳｉ基板をベース基板とする。
上記Ｓｉ基板の表面に、膜厚２ｎｍ以上３．５μｍ以下のＳｉＣ単結晶薄膜が形成される。
上記ＳｉＣ単結晶薄膜上に、組成がＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．０５≦ｘ≦１，０≦ｙ≦０．５，ｘ＋ｙ≦１）、膜厚が１５ｎｍ未満のバッファー層が形成される。
上記バッファー層上に形成されたＧａＮ単結晶膜は、
（０００４）面におけるＸ線回折ピークの半値幅が７００ａｒｃｓｅｃ以下であり、
（１−１００）面におけるＸ線回折ピークの半値幅が、（０００４）面におけるＸ線回折線の半値幅の１．５倍未満である。

図１は、本実施形態の半導体基板の製造方法の一実施例を説明する加熱チャートである。横軸を処理時間、縦軸を処理温度とした。

◆サンプル１
〔ベース基板〕
本実施例では、ベース基板として、表面に膜厚１００ｎｍのＳｉＣ単結晶薄膜が形成されたＳｉ基板を準備した。

〔クリーニング〕
上記ベース基板を雰囲気炉内に装入し、１２００℃に昇温して１０分間加熱保持することによりクリーニングを行った。昇温開始からクリーニングの間は、雰囲気ガスとしてＨ_２を導入した。

〔バッファー層〕
クリーニング終了後、炉内にＨ_２とＴＭＡに加えて、その後さらにＮＨ_３を導入し、１２００℃で２．５分間加熱して、ＳｉＣ層の上にＡｌＮバッファー層をエピタキシャル成長によって形成した。

〔ＧａＮ層〕
バッファー層の形成が終わると、ＴＭＡの導入を停止して温度を１０８０℃に降下し、ＴＭＧの導入を開始し、Ｈ_２とＮＨ_３は引き続き導入を続ける。この状態で４０分間保持し、第１層目のＧａＮ層を積層する。

このとき、上記バッファー層上に、ＧａＮ結晶による三次元核が所定の密度となるように形成される。これに続いて、ＧａＮ結晶による三次元核が横方向成長して連続的なＧａＮ単結晶膜が形成される。

〔降温〕
ＧａＮの形成を終えると、Ｈ_２およびＴＭＧの導入を停止し、ＮＨ_３およびＮ_２の導入を開始して降温を始める。３００℃まで温度が下がると、ＮＨ_３およびＮ_２の導入を停止し、Ｈ_２を再び導入し始めて室温まで降温する。

図２は、上記実施例の製造方法によって得られた＜サンプル１＞の半導体基板の断面を示す図である。

ＳｉＣ基板上に１００ｎｍのＳｉＣ単結晶層が形成され、その表面に５ｎｍのＡｌＮバッファー層が形成されている。さらに１．５μｍのＧａＮ層が積層されている。

図３は、サンプル１について、第１層のＧａＮ層を５分間形成したときの（途中でサンプルを取り出して観察した）三次元核の状態を示す。写真からカウントすると、三次元核の密度は８．４×１０^７個／ｃｍ^２であった。

サンプル１について、上記ＧａＮ単結晶膜は、（０００４）面におけるＸ線回折ピークの半値幅が４６２ａｒｃｓｅｃであった。また、（１−１００）面におけるＸ線回折ピークの半値幅が、（０００４）面におけるＸ線回折線の半値幅の１．２倍と良好であった。

サンプル１の半導体基板では、９９．５％以上の面積でメルトバック・エッチングが生じていなかった。

◆サンプル２
図４は、本実施形態の半導体基板の製造方法の一実施例を説明する加熱チャートである。横軸を処理時間、縦軸を処理温度とした。

〔ベース基板〕〔クリーニング〕〔バッファー層〕〔ＧａＮ層〕までの工程は上述したサンプル１と同様である。

〔中間層〕
第１層目のＧａＮ層の積層を終えると、ＴＭＧの導入を停止してから温度を１０５０℃に降下し、ＴＭＡの導入を開始する。Ｈ_２とＮＨ_３は引き続き導入を続ける。所定時間経過ののち、ＴＭＡの導入を停止し、温度を１０８０℃に昇温する。この間を６分間とし、第１層目のＡｌＮ中間層を積層する。

〔ＧａＮ層〕
温度が１０８０℃に昇温されて、ＡｌＮ中間層の形成が終わると、ＴＭＧの導入を開始する。Ｈ_２とＮＨ_３は引き続き導入を続ける。この状態で３０分間保持し、第２層目のＧａＮ層を積層する。

〔中間層〕
第２層目のＧａＮ層の積層を終えると、ＴＭＧの導入を停止してから温度を１０５０℃に降下し、ＴＭＡの導入を開始する。Ｈ_２とＮＨ_３は引き続き導入を続ける。所定時間経過ののち、ＴＭＡの導入を停止し、温度を１０８０℃に昇温する。この間を６分間とし、第２層目のＡｌＮ中間層を積層する。

〔ＧａＮ層〕
温度が１０８０℃に昇温されて、ＡｌＮ中間層の形成が終わると、ＴＭＧの導入を開始する。Ｈ_２とＮＨ_３は引き続き導入を続ける。この状態で６０分間保持し、第３層目のＧａＮ層を積層する。

〔降温〕
ＧａＮの形成を終えると、Ｈ_２およびＴＭＧの導入を停止し、ＮＨ_３およびＮ_２の導入を開始して降温を始める。３００℃まで温度が下がると、ＮＨ_３およびＮ_２の導入を停止し、Ｈ_２を再び導入し始めて室温まで降温する。

図５は、上記実施例の製造方法によって得られた＜サンプル２＞の半導体基板の断面を示す図である。

ＳｉＣ基板上に１００ｎｍのＳｉＣ単結晶層が形成され、その表面に５ｎｍのＡｌＮバッファー層が形成されている。さらに１．５μｍのＧａＮ層、１２ｎｍのＡｌＮ中間層、１μｍのＧａＮ層、１２ｎｍのＡｌＮ中間層、２μｍのＧａＮ層が積層された。

サンプル２の半導体基板では、９９．５％以上の面積でメルトバック・エッチングが生じていなかった。

つぎに、サンプル２に加え、サンプル３、サンプル４を作成し、ＧａＮ単結晶膜のＸ線回折ピークの半値幅を測定した

◆サンプル３
バッファー層の成膜時間を５分にする以外はサンプル２と同様にした。１０ｎｍのＡｌＮバッファー層となった以外はサンプル１と同様の基板が得られた。

◆サンプル４
バッファー層の成膜時間を１０分にする以外はサンプル２と同様にした。２０ｎｍのＡｌＮバッファー層となった以外はサンプル１と同様の基板が得られた。

図６は、サンプル２、３、４について、上記第１層〜第３層のＧａＮ層からなるＧａＮ単結晶膜のＸ線回折ピークの半値幅を測定した結果である。

サンプル２について、上記ＧａＮ単結晶膜は、（０００４）面におけるＸ線回折ピークの半値幅が４８３ａｒｃｓｅｃであった。また、（１−１００）面におけるＸ線回折ピークの半値幅が、（０００４）面におけるＸ線回折線の半値幅の１．３倍と良好であった。

サンプル３について、上記ＧａＮ単結晶膜は、（０００４）面におけるＸ線回折ピークの半値幅が４４０ａｒｃｓｅｃであった。また、（１−１００）面におけるＸ線回折ピークの半値幅が、（０００４）面におけるＸ線回折線の半値幅の２．２倍であった。

サンプル４について、上記ＧａＮ単結晶膜は、（０００４）面におけるＸ線回折ピークの半値幅が６９３ａｒｃｓｅｃであった。また、（１−１００）面におけるＸ線回折ピークの半値幅が、（０００４）面におけるＸ線回折線の半値幅の１．６倍であった。

つぎに、サンプル１とサンプル２について、得られた半導体基板の反りを測定した。サンプル１（中間層なし）では、曲率半径の逆数で約４００ｋｍ^−１、サンプル２（中間層あり）では、曲率半径の逆数で５０ｋｍ^−１以下であった。

Claims (5)

1. 基板上にＧａＮ単結晶膜を成長させる半導体基板の製造方法であって、
   Ｓｉ基板の表面に膜厚２ｎｍ以上３．５μｍ以下のＳｉＣ単結晶薄膜が形成された半導体基板を準備し、
   上記ＳｉＣ単結晶薄膜が形成された半導体基板を所定の成長温度に加熱して、Ａｌ、Ｉｎ、Ｇａ、Ｎのうち少なくとも２成分から成るバッファー層を形成する工程と、
   上記バッファー層上に、上記バッファー層の成長温度より低いＧａＮ成膜温度で、ＧａＮ結晶による三次元核を所定の密度となるように形成させる工程と、
   上記ＧａＮ成膜温度で、ＧａＮ結晶による三次元核を横方向成長させて連続的なＧａＮ単結晶膜にする工程とを有し、
   上記バッファー層は、膜厚が１５ｎｍ未満、組成がＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．０５≦ｘ≦１，０≦ｙ≦０．５，ｘ＋ｙ≦１）であるとともに、
   上記連続的なＧａＮ単結晶膜にする工程の後に、
   上記ＧａＮ成膜温度よりも低温下かつ８００℃以上でＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）層を成膜したのち上記ＧａＮ成膜温度でＧａＮ単結晶膜を成膜する工程を１回以上行う工程を有する
   ことを特徴とする半導体基板の製造方法。
2. 上記ＳｉＣ単結晶薄膜の厚みが０．７μｍ以下である
   請求項１記載の半導体基板の製造方法。
3. 上記バッファー層の組成がＡｌＮである
   請求項１または２記載の半導体基板の製造方法。
4. メルトバック・エッチングが９５％以上の面積で生じない
   請求項１〜３のいずれか一項に記載の半導体基板の製造方法。
5. 上記ＧａＮ単結晶膜は、
   （０００４）面におけるＸ線回折ピークの半値幅が７００ａｒｃｓｅｃ以下であり、
   （１−１００）面におけるＸ線回折ピークの半値幅が、（０００４）面におけるＸ線回折線の半値幅の１．５倍未満である
   請求項１〜４のいずれか一項に記載の半導体基板の製造方法。