KR20170122267A - 화합물 반도체 기판 - Google Patents

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미츠히사 나루카와
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Abstract

내압 및 결정의 품질을 향상시킬 수 있는 화합물 반도체 기판을 제공한다. 화합물 반도체 기판은, Si(규소) 기판과, Si 기판의 표면에 형성된 SiC(탄화 규소)층과, SiC층의 표면에 형성된 AlN(질화 알루미늄)층과, AlN층의 표면에 형성된 복합층과, 복합층의 표면에 형성된 GaN(질화 갈륨)층을 구비하고 있다. 복합층은, AlN(질화 알루미늄)층과, AlN층의 표면에 형성된 GaN층을 포함하고 있다. 적어도 1개의 복합층에 있어서, GaN층 중의 C 및 Fe의 평균 농도는, AlN층 중의 C 및 Fe의 평균 농도보다도 높다.

Description

화합물 반도체 기판
본 발명은, 화합물 반도체 기판에 관한 것이고, 보다 특정적으로는, SiC(탄화 규소)층을 구비한 화합물 반도체 기판에 관한 것이다.
SiC는 Si(규소)에 비해 밴드 갭이 크고, 높은 절연 파괴 전계 강도를 갖고 있다. 따라서, SiC는 고내압을 갖는 반도체 장치의 재료로서 기대되고 있다. 또한, 3C-SiC(3C형의 결정 구조를 갖는 SiC)는, GaN(질화 갈륨)과의 격자 정수가 가까우므로, GaN을 성장시키기 위한 버퍼층으로서 사용할 수 있다. GaN을 성장시키기 위한 버퍼층으로서, 3C-SiC를 사용한 경우, GaN 및 3C-SiC는 모두 높은 절연 파괴 전계 강도를 갖기 때문에, 보다 고내압인 GaN의 반도체 장치를 실현할 수 있다.
SiC층을 성장시키기 위한 하지 기판으로서는, Si 기판 또는 벌크의 SiC 기판이 널리 사용되고 있다. 이 중 SiC 기판은, 현재 4인치 정도의 것밖에 존재하고 있지 않고, 대구경화(大口俓化)가 곤란하다는 문제를 갖고 있다. 저렴하고 대구경인 SiC층을 얻기 위해서는, 하지 기판으로서 Si 기판을 사용하는 것이 바람직하다.
하기 특허문헌 1에는, Si 기판 위에 성막한 SiC층 위에, GaN 성막 온도보다도 고온에서 AlxInyGa1 -x- yN층(0<x≤1, 0≤y≤1, x＋y≤1)을 성막하고, 그 후 GaN 성막 온도에서 GaN을 성막하는 제 1 공정과, GaN 성막 온도보다도 저온에서 AlxInyGa1 -x-yN층(0<x≤1, 0≤y≤1, x＋y≤1)을 성막하고, 그 후 GaN 성막 온도에서 GaN을 성막하는 제 2 공정을 구비한 반도체 기판의 제조 방법이 개시되어 있다.
하기 특허문헌 2 내지 4에는, 질화물 반도체층을 포함하는 반도체 장치의 내압을 개선하는 것을 목적으로 하고, 질화물 반도체층에 C(탄소) 등을 도프하는 방법이 개시되어 있다. 즉, 하기 특허문헌 2에는, Si 단결정 기판 위에 C를 1×1018 내지 1×1021원자/㎤ 포함하는 AlxGa1 - xN 단결정층(0.6≤x≤1.0)과, C를 1×1017 내지 1×1021원자/㎤ 포함하는 AlyGa1 - yN 단결정층(0.1≤y≤0.5)이 순서대로 번갈아 반복 적층된 다층 버퍼층과, C 함유 농도가 5×1017원자/㎤ 이하인 전자 주행층과, 전자 공급층으로 이루어진 질화물 활성층을 순차적으로 퇴적된 화합물 반도체 기판이 개시되어 있다. AlxGa1 - xN 단결정층 및 AlyGa1 - yN 단결정층의 C 함유 농도는, 기판측으로부터 활성층측을 향해 감소하고 있다.
하기 특허문헌 3에는, 기판과, AlxGa1 - xN층(0≤x≤0.05)과, AlyGa1 - yN층(0<y≤1, 또한 x<y)와의 교호층(交互層)을 포함하는, 기판 위의 버퍼층을 구비한 질화물 반도체 웨이퍼가 개시되어 있다. 교호층에 있어서, AlyGa1 - yN층만이 억셉터를 포함하고 있다.
또한 하기 특허문헌 4에는, 베이스 기판과, 베이스 기판의 위쪽에 형성된 버퍼층과, 버퍼층 위에 형성된 활성층과, 활성층의 위쪽에 형성된 적어도 2개의 전극을 구비한 질화물 반도체 소자가 개시되어 있다. 버퍼층은 격자 정수가 다른 복수의 질화물 반도체층을 포함하는 복합층을 1층 이상 갖고, 복합층의 적어도 1층은, 복수의 질화물 반도체층 중 격자 정수가 가장 큰 질화물 반도체층의 캐리어 영역에는, 미리 정해진 농도의 탄소 원자 및 미리 정해진 농도의 산소 원자가 의도적으로 도프되어 있다.
특허문헌 1: 일본 공개특허공보 특개2013-179121호 특허문헌 2: 일본 공개특허공보 특개2011-82494호 특허문헌 3: 일본 공개특허공보 특개2014-49674호 특허문헌 4: 일본 공개특허공보 특개2013-69714호
GaN를 사용한 반도체 디바이스를 제조할 때에, 스타트 기판(하지 기판)으로서 Si 기판을 사용한 경우, GaN과 Si의 격자 정수 및 열팽창 계수의 차가 큰 것에 기인하여, 기판의 휨이나 GaN층에 대한 크랙이 발생하기 쉽다. 그래서, 특허문헌 1의 기술과 같이, SiC층 및 AlxInyGa1 -x- yN층을 버퍼층으로서 사용함으로써, GaN과 Si의 격자 정수나 열팽창 계수를 완화하고, 기판의 휨이나 GaN층에 대한 크랙을 억제할 수 있다. 한편으로, 특허문헌 1의 기술에는, 내압이 낮다는 문제가 있었다.
또한, 특허문헌 2 내지 4의 기술과 같이, 내압을 개선하는 것을 목적으로 하여 질화물 반도체층에 C 등을 도프한 경우에는, 도프된 C에 의해 질화물 반도체층의 결정의 품질이 악화한다는 문제가 있었다.
본 발명은, 상기 과제를 해결하기 위한 것이고, 그 목적은, 내압 및 결정의 품질을 향상시킬 수 있는 화합물 반도체 기판을 제공하는 것이다.
본 발명의 하나의 국면에 따른 화합물 반도체 기판은, Si 기판 또는 SOI(Silicon On Insulator) 기판과, 상기 기판의 표면에 형성된 SiC층과, 상기 SiC층의 표면에 형성된 AlaInbGa1 -a- bN층(0<a≤1, 0≤b<1, 0≤1-a-b<1, a>b, a>1-a-b)과, 상기 AlaInbGa1 -a- bN층의 표면에 형성된 복합층과, 상기 복합층의 표면에 형성된 상기 AlcIndGa1-c-dN층(0≤c≤0.3, 0≤d≤0.4, c<a, 1-a-b<1-c-d)를 구비하고, 상기 복합층은, AlvInwGa1 -v- wN층(0≤v≤0.3, 0≤w≤0.4, v<a, 1-a-b<1-v-w)과, 상기 AlvInwGa1 -v- wN층의 표면에 형성된 AlxInyGa1 -x- yN층(v<x≤1, 0≤y<1, 0≤1-x-y<1, 1-x-y<1-v-w, c<x, 1-x-y<1-c-d, x>y, x>1-x-y)을 포함하고, 적어도 하나의 상기 복합층에 있어서, 상기 AlvInwGa1 -v- wN층 중의 C 및 Fe의 평균 농도는, 상기 AlxInyGa1 - x-yN층 중의 C 및 Fe의 평균 농도보다도 높다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복합층은 1층 이상 9층 이하이다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복합층은 복수이고, 복수의 복합층 중 적어도 하나의 복합층에서의 AlvInwGa1 -v- wN층은 C를 포함한다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 복합층에서의 AlvInwGa1-v-wN층의 각각의 C 및 Fe의 평균 농도는, SiC층에 가장 가까운 AlvInwGa1 -v- wN층으로부터, SiC층에서 가장 먼 AlvInwGa1-v-wN층을 향해 감소하고 있다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 복합층은 3층 이상 6층 이하이다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 복합층에서의 하나의 AlvInwGa1 -v- wN층의 Al, In, 및 Ga의 각각의 조성비와, 다른 AlvInwGa1 -v- wN층의 Al, In, 및 Ga의 각각의 조성비와는 서로 다르고, 복수의 복합층에서의 하나의 AlxInyGa1-x-yN층의 Al, In, 및 Ga의 각각의 조성비와, 다른 AlxInyGa1 -x- yN층의 Al, In, 및 Ga의 각각의 조성비와는 서로 다르다.
상기 화합물 반도체 기판에서 바람직하게는, 적어도 하나의 복합층에서의 AlvInwGa1-v-wN층 중의 C 및 Fe의 평균 농도는, 1×1018원자/㎤ 이상 1×1020원자/㎤ 이하이다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 적어도 하나의 복합층에서의 AlvInwGa1 -v- wN층 중의 C 및 Fe의 평균 농도는, 3×1018원자/㎤ 이상 1×1019원자/㎤ 이하이다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 적어도 하나의 복합층에서의 AlvInwGa1 -v- wN층의 내부의 C 및 Fe의 농도는, SiC층에 가까운 측으로부터 SiC층으로부터 먼 측으로 향하는 방향으로 변화하고 있다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 적어도 하나의 복합층에서의 AlvInwGa1 -v- wN층은, 제 1 층과, 제 1 층의 표면에 형성된 제 2 층과, 제 2 층의 표면에 형성된 제 3 층을 포함하고, 제 2 층 중의 C 및 Fe의 평균 농도는, 제 1 층 중의 C 및 Fe의 평균 농도 및 제 3 층 중의 C 및 Fe의 평균 농도보다도 높다.
상기 화합물 반도체 기판에 있어서 바람직하게는, AlvInwGa1 -v- wN층은 AlvGa1 - vN층(0≤v≤0.3, v<a, 1-a-b<1-v)이고, AlxInyGa1 -x- yN층은 AlxGa1 - xN층(v<x≤1, 0<x≤1, 1-x<1-v, c<x, 1-x<1-c-d, x>1-x)이다.
상기 화합물 반도체 기판에 있어서 바람직하게는, AlvInwGa1 -v- wN층은 GaN층이고, AlxInyGa1 -x- yN층은 AlN층이다.
상기 화합물 반도체 기판에 있어서 바람직하게는, AlcIndGa1 -c- dN층의 표면측에 형성된 제 1 및 제 2 전극을 추가로 구비하고, 제 1 전극과 제 2 전극 사이에 흐르는 전류의 크기는, 제 1 전극과 제 2 전극 사이의 전압에 의존한다.
본 발명에 의하면, 내압 및 결정의 품질을 향상시킬 수 있는 화합물 반도체 기판을 제공할 수 있다.
도 1은 본 발명의 제 1 실시형태에서의 화합물 반도체 기판의 구성을 나타내는 단면도이다.
도 2는 본 발명의 제 1 실시형태의 화합물 반도체 기판에서의, Si 기판 표면으로부터의 거리와, 복합층 중의 C 및 Fe의 농도와의 관계의 제 1 예를 나타내는 그래프이다.
도 3은 본 발명의 제 1 실시형태의 화합물 반도체 기판에서의, Si 기판 표면으로부터의 거리와, 복합층 중의 C 및 Fe의 농도와의 관계의 제 2 예를 나타내는 그래프이다.
도 4는 본 발명의 제 1 실시형태의 화합물 반도체 기판에서의, Si 기판 표면으로부터의 거리와, 복합층 중의 C 및 Fe의 농도와의 관계의 제 3 예를 나타내는 그래프이다.
도 5는 본 발명의 제 1 실시형태의 화합물 반도체 기판에서의, Si 기판 표면으로부터의 거리와, 복합층 중의 C 및 Fe의 농도와의 관계의 제 4 예를 나타내는 그래프이다.
도 6은 본 발명의 제 2 실시형태에서의 화합물 반도체 기판의 구성을 나타내는 단면도이다.
이하, 본 발명의 실시형태에 대하여, 도면에 기초하여 설명한다. 이후의 설명에서, 화합물 반도체 기판을 구성하는 각 층의 「표면」이란, 도 중 상측의 면을 가리키고 있고, 「이면」이란, 도 중 하측의 면을 가리키고 있다. 또한 「표면측」이란, 「표면」과 접촉하는 위치와, 「표면」과는 거리를 둔 도 중 상측의 위치를 포함하는 위치를 포함하는 의미이다. 「이면측」이란, 「이면」과 접촉하는 위치와, 「이면」과는 거리를 둔 도 중 하측의 위치를 포함하는 의미이다.
[제 1 실시형태]
도 1은 본 발명의 제 1 실시형태에서의 화합물 반도체 기판의 구성을 나타내는 단면도이다.
도 1을 참조하여, 본 실시형태의 화합물 반도체 기판은, HEMT(High Electron Mobility Transistor)를 포함하고 있다. 화합물 반도체 기판은, Si 기판(1)과, SiC층(2)과, AlN층(3)과, 복합층(6a, 6b, 및 6c)과, GaN층(7)과, AlGaN층(8)과, 소스 전극(11) 및 드레인 전극(12)(제 1 및 제 2 전극의 일례)과, 게이트 전극(13)을 구비하고 있다.
Si 기판(1)은 언도프(undoped)의 Si로 이루어져 있다. Si 기판(1)의 표면에는 (111)면이 노출되어 있다. 또한, Si 기판(1)은 p형 또는 n형의 도전형을 갖고 있어도 좋다. Si 기판(1)의 표면에는 (100)면이나 (110)면이 노출되어 있어도 좋다.
SiC층(2)은 Si 기판(1)의 표면에 형성되어 있다. SiC층(2)은 3C-SiC, 4H-SiC, 또는 6H-SiC 등으로 이루어져 있다. 특히, SiC층(2)이 Si 기판(1)의 표면에 에피택셜 성장된 것인 경우, 일반적으로 SiC층(2)은 3C-SiC로 이루어져 있다.
SiC층(2)은 Si 기판(1)의 표면을 탄화함으로써 얻어진 SiC로 이루어지는 하지층 위에, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition)법, 또는 LPE(Liquid Phase Epitaxy)법 등을 사용하여, SiC를 호모에피택셜 성장시킴으로써 형성되어도 좋다. SiC층(2)은 Si 기판(1)의 표면을 탄화하는 것만에 의해 형성되어도 좋다. 또한, SiC층(2)은 Si 기판(1)의 표면에(또는 버퍼층을 사이에 두고) 헤테로에피택셜 성장시킴으로써 형성되어도 좋다.
또한, SiC층(2)은 n형화 또는 p형화되어 있어도 좋다. SiC층(2)을 p형화하는 불순물(도펀트)로서는, 예를 들면 B(붕소), Al(알루미늄), Ga(갈륨), 및 In(인듐) 중 적어도 1종류의 것을 사용할 수 있다. SiC층(2)을 n형화하는 불순물로서는, 예를 들면 N(질소), P(인), 및 As(비소) 중 적어도 1종류의 것을 사용할 수 있다. 또한, p형 및 n형의 캐리어 농도를 제어하기 위해, V(바나듐) 등의 천이 원소를 도프해도 좋다.
AlN층(3)은 SiC층(2)의 표면에 형성되어 있다. AlN층(3)은 SiC층(2)과 GaN층(4)의 격자 정수의 차를 완화하는 버퍼층으로서의 기능을 다한다. AlN층(3)은 예를 들면 MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성된다. AlN층(3)의 성장 온도는, 예를 들면 1100℃ 이상 1300℃ 이하가 된다. 이때, Al원 가스로서는, 예를 들면 TMA(Tri Methyl Aluminium)나, TEA(Tri Ethyl Aluminium) 등이 사용된다. N원 가스로서는, 예를 들면 NH3(암모니아)가 사용된다. AlN층(3)의 두께는 10㎚ 이상 500㎚ 이하인 것이 바람직하다.
또한, AlN층(3)은 Al 원자의 일부를 In 원자 및 Ga 원자 중 적어도 어느 한쪽으로 치환(단, In의 조성비는 Al의 조성비를 초과하지 않는 것으로 한다)함으로써, AlaInbGa1 -a- bN층(0<a≤1, 0≤b<1, 0≤1-a-b<1, a>b, a>1-a-b)으로 되어있어도 좋다. 또한, AlN층(3)은 Al 원자의 일부를 Ga 원자로 치환함으로써, AlaGa1 - aN층(0<a≤1, a>1-a)으로 되어도 좋다. 단, GaN층(4)의 결정의 품질을 확보하기 위해서는, AlaInbGa1-a-bN층은 AlN층인 것(Al 원자를 In 원자 및 Ga 원자로 치환하지 않는 것)이 바람직하다.
복합층(6a, 6b, 및 6c)의 각각은, 이 순서로 SiC층(2)의 표면에 형성되어 있다. 복합층(6a, 6b, 및 6c)의 각각은, 모두 GaN층과 AlN층을 포함하고 있다. 복합층(6a)의 GaN층(4a)은 AlN층(3)의 표면에 형성되어 있다. 복합층(6a)의 AlN층(5a)은 GaN층(4a)의 표면에 형성되어 있다. 복합층(6b)의 GaN층(4b)은 AlN층(5a)의 표면에 형성되어 있다. 복합층(6b)의 AlN층(5b)은 GaN층(4b)의 표면에 형성되어 있다. 복합층(6c)의 GaN층(4c)은 AlN층(5b)의 표면에 형성되어 있다. 복합층(6c)의 AlN층(5c)은 GaN층(4c)의 표면에 형성되어 있다.
이후, GaN층(4a, 4b, 및 4c) 중 임의의 것을 GaN층(4)이라고 적고, AlN층(5a, 5b, 및 5c) 중 임의의 것을 AlN층(5)이라고 적고, 복합층(6a, 6b, 및 6c) 중 임의의 것을 복합층(6)이라고 적는 경우가 있다. 화합물 반도체 기판은, 적어도 하나의 복합층(6)을 구비하고 있으면 좋다. 화합물 반도체 기판은, 바람직하게는 1층 이상 9층 이하, 보다 바람직하게는 복수(2층 이상 9층 이하), 더욱 바람직하게는 3층 이상 6층 이하의 복합층을 구비하고 있다.
GaN층(4)의 두께는, 50㎚ 이상 5㎛ 이하인 것이 바람직하다. 이로써, 기판의 휨을 억제하면서 고품질의 GaN층을 얻을 수 있다.
GaN층(4a)은 예를 들면, MOCVD법을 사용하여, 다음의 방법으로 형성된다. 먼저, GaN 결정에 의한 삼차원 핵을 소정의 밀도가 되도록 형성시킨다. 계속해서, AlN층(5)의 성장 온도보다 낮은 온도에서, GaN 결정에 의한 삼차원 핵을 가로 방향 성장시켜 연속적인 GaN 단결정막으로 한다. 이때, Ga원 가스로서는 예를 들면, TMG(Tri Methyl Gallium)나, TEG(Tri Ethyl Gallium) 등이 사용된다. N원 가스로서는, 예를 들면 NH3가 사용된다.
또한, GaN층(4b 및 4c)(GaN층(4a) 이외의 GaN층)의 각각은, 예를 들면 MOCVD법을 사용하여, 다음의 방법으로 형성된다. AlN층(5)의 성장 온도보다 낮은 온도로 2차원 핵 성장(코히런트 성장)시켜 연속적인 GaN 단결정막을 형성한다. 이때, Ga원 가스로서는, 예를 들면 TMG나 TEG 등이 사용된다. N원 가스로서는, 예를 들면 NH3가 사용된다.
3차원 핵을 형성시키는 공정, GaN 결정에 의한 3차원 핵을 가로 방향으로 성장시키는 공정, 및 2차원 핵 성장 공정에서의 처리 온도(GaN층(4)의 성장 온도)는, AlN층(5)의 성장 온도보다도 높은 온도이다. GaN층(4)의 성장 온도는, 예를 들면 900℃ 이상 1200℃ 이하이다.
또한, GaN층(4)은 Ga 원자의 일부를 Al 원자 및 In 원자 중 적어도 어느 한쪽으로 교체함으로써, AlvInwGa1 -v- wN층(0≤v≤0.3, 0≤w≤0.4, v<a, 1-a-b<1-v-w)로 되어도 좋다. 또한, GaN층(4)은 Ga 원자의 일부를 Al 원자로 치환함으로써, AlvGa1 -vN층(0≤v≤0.3, v<a, 1-a-b<1-v)로 되어도 좋다. 단, GaN층(4)의 결정의 품질을 확보하기 위해서는, AlvInwGa1 -v- wN층은 GaN층인 것(Ga 원자를 Al 원자 및 In 원자로 치환하지 않는 것)이 바람직하다.
AlN층(5)은 휨의 발생을 억제하는 기능을 다한다. 또한, AlN층(5)이 2개의 GaN층(4)에 끼워져 있는 경우에는, 2개의 GaN층(4) 사이의 응력을 완화하는 기능을 다한다. AlN층(5)은, 예를 들면 MOCVD법을 사용하여 형성된다. AlN층(5)의 성장 온도는, AlN층(3)의 성장 온도보다도 낮고, 예를 들면 800℃ 이상 1200℃ 이하가 된다. 이때, Al원 가스로서는, 예를 들면 TMA이나, TEA 등이 사용된다. N원 가스로서는, 예를 들면 NH3가 사용된다. AlN층(5)의 두께는 10㎚ 이상 500㎚ 이하인 것이 바람직하다. 이로써, AlN층(5) 내에 형성되는 전위를 저감하고, GaN층(4)의 결정의 품질을 양호하게 할 수 있다. 더불어, AlN층(5)의 형성에 필요한 시간을 단축할 수 있다.
또한, AlN층(5)은, Al 원자의 일부를 In 원자 및 Ga 원자 중 적어도 어느 한쪽으로 치환(단, In의 조성비는 Al의 조성비를 상회하지 않는 것으로 한다)으로써, AlxInyGa1-x-yN층(v<x≤1, 0≤y<1, 0≤1-x-y<1, 1-x-y<1-v-w, c<x, 1-x-y<1-c-d, x>y, x>1-x-y)로 되어도 좋다. 또한, AlN층(5)은 Al 원자의 일부를 Ga 원자로 치환함으로써, AlxGa1 - xN층(v<x≤1, 0<x≤1, 1-x<1-v, c<x, 1-x<1-c-d)로 되어도 좋다. 단, GaN층(4)의 결정의 품질을 확보하기 위해서는, AlxInyGa1 -x- yN층은 AlN층인 것(Al 원자를 In 원자 및 Ga 원자로 치환하지 않는 것)이 바람직하다.
GaN층(4)이 AlvInwGa1 -v- wN층이고, AlN층(5)이 AlxInyGa1 -x- yN층인 경우, AlxInyGa1-x-yN층의 Al의 조성비는 AlvInwGa1 -v- wN층의 Al의 조성비보다도 높고(즉 v<x), AlxInyGa1-x-yN층의 Ga의 조성비는 AlvInwGa1 -v- wN층의 Ga의 조성비보다도 낮다(즉 1-x-y<1-v-w).
AlN와 GaN는 격자 정수가 매우 가깝고, AlN의 격자 정수는 GaN의 격자 정수보다도 작다. AlN층이 GaN층을 하지로 하여 형성되면, AlN층은 하지의 GaN층의 결정 구조를 이어받지 않고, AlN층과 GaN층의 계면에는 미끄럼이 생긴다. 한편, GaN층이 AlN층을 하지로 하여 형성되면, GaN층은 하지의 AlN층에 대해 코히런트하게 성장하고, AlN층의 격자 정수의 영향을 받아 GaN층 내에는 압축 응력이 작용한다. 그 결과, GaN층에 대한 크랙이나 휨의 발생이 억제된다. 더불어, SiC층(2)의 표면에 상술한 성장 조건으로 AlN층(3), GaN층(4), 및 AlN층(5)의 각각을 형성함으로써, GaN층(4) 및 AlN층(5)의 결정의 품질을 향상시킬 수 있다.
적어도 하나의 복합층(6)에 있어서, GaN층(4) 중의 C 및 Fe의 평균 농도는, AlN층(5) 중의 C 및 Fe의 평균 농도보다도 높다.
적어도 하나의 복합층(6)에서의 GaN층(4)의 C 및 Fe의 평균 농도는 1×1018원자/㎤ 이상인 것이 바람직하고, 3×1018원자/㎤ 이상인 것이 보다 바람직하고, 5×1018원자/㎤ 이상인 것이 보다 바람직하다. 이로써, GaN층(4)의 저항을 크게 증가시킬 수 있고, 내압을 향상시킬 수 있다. 한편, 적어도 하나의 복합층(6)에서의 GaN층(4)의 C 및 Fe의 평균 농도는 1×1020원자/㎤ 이하인 것이 바람직하고, 1×1019원자/㎤ 이하인 것이 보다 바람직하다. 이로써, GaN층(4)의 결정의 품질의 저하를 억제할 수 있다. 적어도 하나의 복합층(6)에서의 GaN층(4)은, C를 포함하고 있는 것이 바람직하다.
C 및 Fe의 평균 농도란, 층 내에서의 Si 기판(1)의 표면의 법선 방향(깊이 방향)의 C 및 Fe의 합계의 농도 분포의 평균값이다. 층 내에서의 Si 기판(1)의 표면의 법선 방향의 C 및 Fe의 농도 분포는, SIMS(Secondary Ion Mass Spectrometry)를 사용하여 측정할 수 있다.
C는, 예를 들면 다음의 방법으로 GaN층(4)에 도프된다. MOCVD법을 사용하여 C를 적극적으로 도프한 GaN층(4)을 형성하는 경우, C를 적극적으로 도프하지 않은 GaN층을 성막하는 경우와는 다른 성막 온도 및 성막 압력을 채용함으로써, Ga의 유기 금속에 포함되는 C가 GaN층(4)에 도프된다. 또한, MOCVD를 행하는 챔버 내에 유기 가스를 도입함으로써, C가 GaN층(4)에 도프되어도 좋다. 또한, C 이온이 GaN층(4)에 주입되어도 좋다.
Fe는, 예를 들면 다음의 방법으로 GaN층(4)에 도프된다. MOCVD법을 사용하여 GaN층(4)이 형성되는 경우, MOCVD를 행하는 챔버 내에 Fe의 유기 금속을 도입함으로써, Fe가 GaN층(4)에 도프된다. 또한, Fe 이온이 GaN층(4)에 주입되어도 좋다.
또한, O(산소)는 GaN층의 결정의 품질에 악영향을 미치기 때문에, GaN층(4)은 O를 포함하지 않는 것이 바람직하다.
GaN층(7)은, 복합층(6c)의 표면에 형성되어 있다. GaN층(7)에는 불순물이 도입되어 있지 않고, GaN층(7)은 HEMT의 전자 주행층이 된다. GaN층(7)은 GaN층(5)과 동일한 방법으로 형성된다.
AlGaN층(8)은, GaN층(7)의 표면에 형성되어 있다. AlGaN층(8)은 n형의 도전형을 갖고 있고, HEMT의 장벽층이 된다. AlGaN층(8)은, 예를 들면 MOCVD법 등에 의해 형성된다.
소스 전극(11), 드레인 전극(12), 및 게이트 전극(13)의 각각은, AlGaN층(8)의 표면에 서로 간격을 두고 형성되어 있다. 소스 전극(11) 및 드레인 전극(12)의 각각은 AlGaN층(8)에 오믹 접촉하고 있다. 게이트 전극(13)은 AlGaN층(8)에 쇼트 키 접촉하고 있다. 소스 전극(11) 및 드레인 전극(12)의 각각은, 예를 들면 AlGaN층(8)측부터 차례로 Ti(타이타늄)층 및 Al(알루미늄)층을 적층한 구조를 갖고 있다. 게이트 전극(13)은 예를 들면, AlGaN층(8)측부터 차례로 Ni(니켈)층 및 Au(금)층을 적층한 구조를 갖고 있다. 소스 전극(11), 드레인 전극(12), 및 게이트 전극(13)의 각각은, 예를 들면 증착법, MOCVD법, 또는 스퍼터링법 등에 의해 형성된다.
본 실시형태의 HEMT는 다음과 같이 동작한다. GaN층(7)과 AlGaN층(8)의 밴드 갭의 차에 기인하여, AlGaN층(8)에서 발생한 전자는, GaN층(7)에서의 AlGaN층(8)의 헤테로 접합 계면에 모여서 2차원 전자 가스를 형성한다. 2차원 전자 가스의 형성에 따라, AlGaN층(8) 내에는 GaN층(7)과의 헤테로 접합 계면으로부터 도 1 중 윗 방향으로 연장되는 공핍층(空乏層)과, 게이트 전극(13)과의 접합 계면으로부터 도 1 중 아래 방향으로 연장되는 공핍층으로 완전히 공핍층화된다.
소스 전극(11)이 접지 전위에 유지된 상태로, 게이트 전극(13) 및 드레인 전극(12)의 각각에 양의 전압을 인가하면, 전계 효과에 의해 2차원 전자 가스의 농도가 높아져서, 드레인 전극(12)으로부터 소스 전극(11)으로 전류가 흐른다.
본 실시형태의 화합물 반도체 기판에 의하면, SiC층(2)의 표면에 AlN층(3)을 형성하고, AlN층(3)의 표면에 GaN층(4)을 형성함으로써, GaN층(4)의 결정의 품질을 향상시킬 수 있다. 또한, 적어도 하나의 복합층(6)에서 GaN층(4) 중의 C 및 Fe의 평균 농도가 높으므로, GaN층(4)의 전기 저항이 증가하여, 화합물 반도체 기판의 내압을 향상시킬 수 있다. 또한, 적어도 하나의 복합층(6)에서 AlN층(5) 중의 C 및 Fe의 평균 농도가 낮으므로, 그 표면에 형성되는 GaN층(4)의 결정의 품질을 향상시킬 수 있다. 즉, AlN층(5) 중의 C 및 Fe의 평균 농도가 높으면, AlN층(5)의 표면의 평활성이 악화되고, AlN층(5)의 표면에 형성되는 GaN층(4)에 압축력이 작용하지 않게 된다. 그 결과, AlN층(5)의 표면에 형성되는 GaN층(4)에 크랙이나 휨이 발생하기 쉬워진다. GaN층(4)으로의 크랙이나 휨의 발생은, GaN층(4)보다도 표면측에 형성되는 각 층의 품질 저하를 초래한다. AlN층(5) 표면의 평활성을 확보하기 위해서는, AlN층(5) 중의 C 및 Fe의 평균 농도를 가능한 한 낮게 할 필요가 있다.
또한, AlN층은 GaN층에 비해 전기 저항이 높기 때문에, 가령 AlN층으로 C 또는 Fe를 적극적으로 도프하였다고 해도 내압이 향상되는 효과는 작은 것이다. 따라서, AlN층(3)으로 적극적으로 C 또는 Fe를 도프하지 않는 것이 바람직하다.
다음으로, 복합층 중의 C 및 Fe의 농도 분포의 예에 대해 설명한다.
도 2는, 본 발명의 제 1 실시형태의 화합물 반도체 기판에서의, Si 기판 표면으로부터의 거리와, 복합층 중의 C 및 Fe의 농도와의 관계의 제 1 예를 나타내는 그래프이다.
도 2를 참조하여, 본 예에서는, 모든 복합층(6a, 6b, 및 6c)의 각각에 있어서, GaN층(4a, 4b, 및 4c)의 각각의 층 중의 C 및 Fe의 평균 농도가 AlN층(5a, 5b, 및 5c)의 각각의 층 중의 C 및 Fe의 평균 농도보다도 높다. GaN층(4a, 4b, 및 4c)의 각각의 내부에서의 C 및 Fe의 농도는, Si 기판(1)의 표면으로부터의 거리에 관계없이 일정한 값(농도 C1)이다. GaN층(4a, 4b, 및 4c)의 각각의 층 중의 C 및 Fe의 평균 농도는 모두 농도 C1이다. AlN층(5a, 5b, 및 5c)의 각각에서의 C 및 Fe의 농도는, Si 기판(1)의 표면으로부터의 거리에 관계없이 일정한 값(농도 C11)이다. AlN층(5a, 5b, 및 5c)의 각각의 층 중의 C 및 Fe의 평균 농도는 모두 농도 C11(<C1)이다.
본 예에 따르면, C 및 Fe의 농도 분포가 균일한 복합층을 형성할 수 있다.
도 3은, 본 발명의 제 1 실시형태의 화합물 반도체 기판에서의, Si 기판 표면으로부터의 거리와, 복합층 중의 C 및 Fe의 농도와의 관계의 제 2 예를 나타내는 그래프이다.
도 3을 참조하여, 본 예에서는, 복합층(6a 및 6b)의 각각에 있어서, GaN층(4a 및 4b)의 각각의 층 중의 C 및 Fe의 평균 농도는, AlN층(5a 및 5b)의 각각의 층 중의 C 및 Fe의 평균 농도보다도 높다. 한편, 복합층(6c)에 있어서, GaN층(4c) 중의 C 및 Fe의 평균 농도는, AlN층(5c) 중의 C 및 Fe의 평균 농도보다도 낮다. GaN층(4a, 4b, 및 4c)의 각각의 내부에서의 C 및 Fe의 농도는, Si 기판(1)의 표면으로부터의 거리에 관계없이 일정한 값이다. AlN층(5a, 5b, 및 5c)의 각각에서의 C 및 Fe의 농도는, Si 기판(1)의 표면으로부터의 거리에 관계없이 일정한 값(농도 C11)이다. AlN층(5a, 5b, 및 5c)의 각각의 층 중의 C 및 Fe의 평균 농도는, 모두 농도 C11(C3<C11<C2)이다.
GaN층(4a, 4b, 및 4c)의 각각의 C 및 Fe의 평균 농도는, SiC층(2)에 가장 가까운 GaN층(4a)으로부터, SiC층(2)으로부터 가장 먼 GaN층(4c)을 향해 감소하고 있다. 구체적으로는, GaN층(4a)의 C 및 Fe의 평균 농도는 농도(C1)이다. GaN층(4b) C 및 Fe의 평균 농도는 농도 C2(<C1)이다. GaN층(4c)의 C 및 Fe의 평균 농도는 농도 C3(<C2)이다.
본 예에 따르면, SiC층(2)에 가까운 GaN층(4)(주로 GaN층(4a))이 내압을 향상시키는 역할을 다하고, SiC층(2)에서 떨어진 GaN층(4)(주로 GaN층(4c))이 GaN층(4) 결정의 품질을 향상시키는 역할을 다한다. 그 결과, 내압 및 결정의 품질의 양쪽을 효과적으로 향상시킬 수 있다.
또한, AlN층(5a, 5b, 및 5c)의 각각의 C 및 Fe의 평균 농도가, SiC층(2)에 가장 가까운 AlN층(5a)으로부터, SiC층(2)으로부터 가장 먼 AlN층(5c)을 향해 감소하고 있어도 좋다.
도 4는, 본 발명의 제 1 실시형태의 화합물 반도체 기판에서의, Si 기판 표면으로부터의 거리와, 복합층 중의 C 및 Fe의 농도와의 관계의 제 3 예를 나타내는 그래프이다.
도 4를 참조하여, 본 예에서는, GaN층(4a, 4b, 및 4c)의 각각의 내부에서의 C 및 Fe의 농도는, 이면측(Si 기판(1)에 가까운 측)으로부터 표면측(Si 기판(1)에 먼 측)을 향해 변화하고 있다. 구체적으로는, GaN층(4a) 내의 C 및 Fe의 농도는, 이면측으로부터 표면측을 향해 농도 C1A에서 농도 C1B(<C1<C1A)로 감소하고 있다. GaN층(4b) 내의 C 및 Fe의 농도는, 이면측으로부터 표면측을 향해 농도 C2A에서 농도 C2B(<C2<C2A)로 감소하고 있다. GaN층(4c) 내의 C 및 Fe의 농도는, 이면측으로부터 표면측을 향해 농도 C3A에서 농도 C3B(<C3<C3A)로 감소하고 있다.
GaN층(4a, 4b, 및 4c)의 각각의 C 및 Fe의 평균 농도는, SiC층(2)에 가장 가까운 GaN층(4a)으로부터, SiC층(2)으로부터 가장 먼 GaN층(4d)을 향해 감소하고 있다. 구체적으로는, GaN층(4a)의 C 및 Fe의 평균 농도는 농도 C1이다. GaN층(4b)의 C 및 Fe의 평균 농도는 농도 C2(<C1)이다. GaN층(4c)의 C 및 Fe의 평균 농도는 농도 C3(<C2)이다. AlN층(5a, 5b, 및 5c)의 각각에서의 C 및 Fe의 농도는, Si 기판(1)의 표면으로부터의 거리에 관계없이 일정한 값(농도 C11)이다. AlN층(5a, 5b, 및 5c)의 각각의 층 중의 C 및 Fe의 평균 농도는, 모두 농도 C11(C3<C11<C2)이다.
본 예에 따르면, 제 2 예와 동일한 효과를 얻을 수 있는 동시에, GaN층(4)의 내부의 C 및 Fe의 농도 분포를 변동이 있는 것으로 할 수 있다.
또한, AlN층(5a, 5b, 및 5c)의 각각의 내부에서의 C 및 Fe의 농도가, 이면측(Si 기판(1)에 가까운 측)에서 표면측(Si 기판(1)에 먼 측)을 향해 변화하고 있어도 좋다.
도 5는, 본 발명의 제 1 실시형태의 화합물 반도체 기판에서의, Si 기판 표면으로부터의 거리와, 복합층 중의 C 및 Fe의 농도와의 관계의 제 4 예를 나타내는 그래프이다. 또한 도 5에서는, GaN층(4a) 내의 C 및 Fe의 농도 분포만을 발췌하여 나타내고 있다.
도 5를 참조하여, 본 예에서는, GaN층(4a)이 C 및 Fe의 농도가 서로 다른 복수의 층으로 구성되어 있다. GaN층(4a)은, 제 1 층(31)과, 제 2 층(32)과, 제 3 층 (33)을 포함하고 있다. 제 2 층(32)은 제 1 층(31)의 표면에 형성되어 있다. 제 3 층(33)은 제 2 층(32)의 표면에 형성되어 있다. 제 1 층(31), 제 2 층(32), 및 제 3 층(33)의 각각의 내부의 C 및 Fe의 농도는, Si 기판(1)의 표면으로부터의 거리에 관계없이 일정한 값이다. 제 2 층(32)의 C 및 Fe의 평균 농도는 농도 C4이다. 제 1 층(31) 및 제 3 층(33)의 각각의 C 및 Fe의 평균 농도는 농도 C5(<C4)이다. GaN층(4a)의 C 및 Fe의 평균 농도는 C1(C5<C1<C4, C11<C1)이다.
본 예에 따르면, 제 2 층(32)이 내압을 향상시키는 역할을 다하고, 제 1 층(31) 및 제 3 층의 각각이 AlN층(3 및 5a)의 각각의 계면을 평탄하게 하는 역할을 다한다. 그 결과, 내압 및 결정의 품질의 양쪽을 효과적으로 향상시키는 동시에, 휨 및 크랙의 발생을 효과적으로 억제할 수 있다.
또한, 본 예에서, GaN층(4b 및 4c)의 각각은, GaN층(4a)의 내부의 C 및 Fe의 농도 분포와 동일한 C 및 Fe의 농도 분포를 갖고 있어도 좋고, GaN층(4a)의 내부의 C 및 Fe의 농도 분포와는 다른 C 및 Fe의 농도 분포를 갖고 있어도 좋다. AlN층(5)이 GaN층(4a)과 동일하게, C 및 Fe의 농도가 서로 다른 복수의 층으로 구성되어 있어도 좋다.
[제 2 실시형태]
도 6은, 본 발명의 제 2 실시형태에서의 화합물 반도체 기판의 구성을 나타내는 단면도이다.
도 6을 참조하여, 본 실시형태에서의 화합물 반도체 기판은, Si 기판 대신에 SOI 기판(1)을 구비하고 있다는 점에서, 제 1 실시형태의 화합물 반도체 기판과는 다르다. SOI 기판이란, 절연막 위에 형성한 단결정 Si의 기판이다. SOI 기판(1)은 Si 기판(21)과, SiO2(이산화규소)층(22)과, SOI층(23)을 포함하고 있다. Si 기판(21)의 표면에는 SiO2층(22)이 형성되어 있다. SiO2층(22)의 표면에 Si로 이루어진 SOI층(23)이 형성되어 있다. SOI 기판(1)은 임의의 방법으로 제작된다.
본 실시형태에서의 화합물 반도체 기판의 상술한 것 이외의 구성이나, 복합층 중의 C 및 Fe의 농도 분포 등은, 제 1 실시형태에서의 화합물 반도체 기판의 경우와 동일하므로, 동일한 부재에 동일한 부호를 붙이고, 그 설명은 반복하지 않는다.
본 실시형태에 의하면, SiC층(2)의 하지로서 SOI 기판(1)을 사용함으로써, 화합물 반도체 기판의 접합 용량을 작게 할 수 있고, 내압을 향상시킬 수 있다.
[기타]
화합물 반도체 기판이 복수의 복합층(6)을 구비하고, 복수의 복합층(6)의 각각에서의 GaN층(4)에 상당하는 층이 AlvInwGa1 -v- wN층(0≤v≤0.3, 0≤w≤0.4, v<a, 1-a-b<1-v-w)로 구성되어 있는 경우, 복수의 복합층(6)에서의 하나의 AlvInwGa1 -v- wN층의 Al, In, 및 Ga의 각각의 조성비와, 다른 AlvInwGa1 -v- wN층의 Al, In, 및 Ga의 각각의 조성비는 서로 달라도 좋다. 또한, 복수의 복합층(6)의 각각에서의 AlN층(5)에 상당하는 층이 AlxInyGa1 -x- yN층(v<x≤1, 0≤y<1, 0<x＋y≤1, 1-x-y<1-v-w, c<x, 1-x-y<1-c-d)으로 구성되어 있는 경우, 복수의 복합층(6)에서의 하나의 AlxInyGa1 -x- yN층의 Al, In, 및 Ga의 각각의 조성비와, 다른 AlxInyGa1 -x- yN층의 Al, In, 및 Ga의 각각의 조성비와는 서로 달라도 좋다.
화합물 반도체 기판에 형성되는 디바이스는 임의의 디바이스면 좋고, 상술한 것 외, 트랜지스터, LED(Light Emitting Diode), 사이리스터, 또는 반도체 레이저 등이어도 좋다. 화합물 반도체 기판은, AlxInyGa1 -x- yN층의 표면측에 형성된 제 1 전극과 제 2 전극 사이에 흐르는 전류의 크기가, 제 1 전극과 제 2 전극 사이의 전압에 의존하는 것이면 좋다.
상술한 실시형태는, 모든 점에서 예시이지 제한적인 것은 아니라고 생각되어야한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타내고, 청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1 Si(규소) 기판 또는 SOI(Silicon On Insulator) 기판
2 SiC층
3, 5, 5a, 5b, 5c AlN(질화 알루미늄)층
4, 4a, 4b, 4c, 7 GaN(질화 갈륨)층
6, 6a, 6b, 6c 복합층
8 AlGaN(질화 알루미늄 갈륨)층
11 소스 전극
12 드레인 전극
13 게이트 전극
21 Si 기판
22 SiO2(이산화규소)층
23 Si층
31 제 1 층
32 제 2 층
33 제 3 층

Claims (13)

  1. Si 기판 또는 SOI(Silicon On Insulator) 기판과,
    상기 기판의 표면에 형성된 SiC층과,
    상기 SiC층의 표면에 형성된 AlaInbGa1 -a- bN층(0<a≤1, 0≤b<1, 0≤1-a-b<1, a>b, a>1-a-b)과,
    상기 AlaInbGa1 -a- bN층의 표면에 형성된 복합층과,
    상기 복합층의 표면에 형성된 상기 AlcIndGa1 -c- dN층(0≤c≤0.3, 0≤d≤0.4, c<a, 1-a-b<1-c-d)를 구비하고,
    상기 복합층은, AlvInwGa1 -v- wN층(0≤v≤0.3, 0≤w≤0.4, v<a, 1-a-b<1-v-w)과, 상기 AlvInwGa1 -v- wN층의 표면에 형성된 AlxInyGa1 -x- yN층(v<x≤1, 0≤y<1, 0≤1-x-y<1, 1-x-y<1-v-w, c<x, 1-x-y<1-c-d, x>y, x>1-x-y)를 포함하고,
    적어도 하나의 상기 복합층에 있어서, 상기 AlvInwGa1 -v- wN층 중의 C 및 Fe의 평균 농도는, 상기 AlxInyGa1 -x- yN층 중의 C 및 Fe의 평균 농도보다도 높은, 화합물 반도체 기판.
  2. 제 1 항에 있어서,
    상기 복합층은 1층 이상 9층 이하인, 화합물 반도체 기판.
  3. 제 2 항에 있어서,
    상기 복합층은 복수이고,
    복수의 상기 복합층 중 적어도 하나의 상기 복합층에서의 상기 AlvInwGa1 -v- wN층은 C를 포함하는, 화합물 반도체 기판.
  4. 제 3 항에 있어서,
    상기 복수의 복합층에서의 상기 AlvInwGa1 -v- wN층의 각각의 C 및 Fe의 평균 농도는, 상기 SiC층에 가장 가까운 상기 AlvInwGa1 -v- wN층으로부터, 상기 SiC층으로부터 가장 먼 상기 AlvInwGa1 -v- wN층을 향해 감소하고 있는, 화합물 반도체 기판.
  5. 제 3 항에 있어서,
    상기 복수의 복합층은 3층 이상 6층 이하인, 화합물 반도체 기판.
  6. 제 3 항에 있어서,
    상기 복수의 복합층에서의 하나의 상기 AlvInwGa1 -v- wN층의 Al, In, 및 Ga의 각각의 조성비와, 다른 상기 AlvInwGa1 -v- wN층의 Al, In, 및 Ga의 각각의 조성비는 서로 다르고,
    상기 복수의 복합층에서의 하나의 상기 AlxInyGa1 -x- yN층의 Al, In, 및 Ga의 각각의 조성비와, 다른 상기 AlxInyGa1 -x- yN층의 Al, In, 및 Ga의 각각의 조성비와는 서로 다른, 화합물 반도체 기판.
  7. 제 1 항에 있어서,
    적어도 하나의 상기 복합층에서의 상기 AlvInwGa1 -v- wN층 중의 C 및 Fe의 평균 농도는, 1×1018원자/㎤ 이상 1×1020원자/㎤ 이하인, 화합물 반도체 기판.
  8. 제 7 항에 있어서,
    적어도 하나의 상기 복합층에서의 상기 AlvInwGa1 -v- wN층 중의 C 및 Fe의 평균 농도는 3×1018원자/㎤ 이상 1×1019원자/㎤ 이하인, 화합물 반도체 기판.
  9. 제 1 항에 있어서,
    적어도 하나의 상기 복합층에서의 상기 AlvInwGa1 -v- wN층의 내부의 C 및 Fe의 농도는, 상기 SiC층에 가까운 측으로부터 상기 SiC층에서 먼 측을 향하는 방향으로 변화하고 있는, 화합물 반도체 기판.
  10. 제 1 항에 있어서,
    적어도 하나의 상기 복합층에서의 상기 AlvInwGa1 -v- wN층은, 제 1 층과, 상기 제 1 층의 표면에 형성된 제 2 층과, 상기 제 2 층의 표면에 형성된 제 3 층을 포함하고,
    상기 제 2 층 중의 C 및 Fe의 평균 농도는, 상기 제 1 층 중의 C 및 Fe의 평균 농도 및 상기 제 3 층 중의 C 및 Fe의 평균 농도보다도 높은, 화합물 반도체 기판.
  11. 제 1 항에 있어서,
    상기 AlvInwGa1 -v- wN층은 AlvGa1 - vN층(0≤v≤0.3, v<a, 1-a-b<1-v)이고,
    상기 AlxInyGa1 -x- yN층은 AlxGa1 - xN층(v<x≤1, 0<x≤1, 1-x<1-v, c<x, 1-x<1-c-d, x>1-x)인, 화합물 반도체 기판.
  12. 제 11 항에 있어서,
    상기 AlvInwGa1 -v- wN층은 GaN층이고,
    상기 AlxInyGa1 -x- yN층은 AlN층인, 화합물 반도체 기판.
  13. 제 1 항에 있어서,
    상기 AlcIndGa1 -c- dN층의 표면측에 형성된 제 1 및 제 2 전극을 추가로 구비하고,
    상기 제 1 전극과 상기 제 2 전극 사이에 흐르는 전류의 크기는, 상기 제 1 전극과 상기 제 2 전극 사이의 전압에 의존하는, 화합물 반도체 기판.
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